JP3723177B2 - 光素子アレイの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は光素子アレイの製造方法に関し、特に、光素子アレイの低コスト化を図った光素子アレイの製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタや電界効果トランジスタ等の電子デバイスの性能向上により、大規模集積回路（ＬＳＩ）は飛躍的な動作速度の向上が図られてきている。しかしながら、ＬＳＩの内部動作は高速化されてきているものの、それを実装するプリント基板レベルでの動作速度はＬＳＩの動作速度より低く抑えられ、そのプリント基板を装着したラックレベルでは更に動作速度が低く抑えられている。これらは、動作周波数の上昇に伴う電気配線の伝送損失や雑音、電磁障害の増大に起因するものであり、信号品質を劣化させないために長い配線ほど動作周波数を下げる必要がでてくるためである。従って、電気配線装置においては能動素子であるＬＳＩの動作速度が向上しても、その実装において速度低下を余儀なくされるという問題があり、ＬＳＩの動作速度よりも実装技術がシステム動作速度を支配する傾向が近年益々強まってきている。
【０００３】
一方、このような電気配線装置の問題を鑑み、ＬＳＩ間を光で接続する光配線装置がいくつか提案されている。光配線装置の特徴は、直流から１００ＧＨｚ以上の周波数領域で損失等の周波数依存性がほとんど無く、また、配線路の電磁障害や接地電位変動雑音が無いため数十Ｇｂｐｓの配線が容易に実現できることにある。このため、光配線装置ではプリント基板やラックレベルでも非常に高速の動作が期待でき、活発な研究開発が進められている。このような光配線装置を実現するためには、発光素子、受光素子などの光素子が不可欠であり、特に、配線用途としては数十から数百のチャネルを形成するため、特定のピッチで多数配列された光素子アレイが必要となる。
【０００４】
ところが、現状、光配線は光素子のコストがネックとなり、電気配線に対して産業上の優位性を発揮できないという問題が残っている。その主な要因として、光素子のほとんどがＧａＡｓ系やＩｎＰ系などの化合物半導体を材料としており、シリコン（Ｓｉ）半導体や他の電子部品に比べて材料コストが高いということが挙げられる。化合物半導体素子は、市場規模からくる産業構造的なコストが高いほか、Ｓｉのような単原子材料半導体に比べて材料やプロセスのばらつきが多いため、生産性という観点からもコストが高い。このため、安価なＳｉを用いた光素子が望まれるが、Ｓｉはバルク結晶が間接遷移型で発光効率が極端に低く、可視領域の受光素子を除いて光素子開発があまり進んでいない。特に、半導体レーザなどの高速発光素子は、化合物半導体以外に実用的デバイスがないというのが現状であり、現段階で光配線用光素子への化合物半導体の適用は逃れる術を持たない。従って、光配線を効果的に産業活用するには、化合物半導体光素子の低コスト化が必須の命題となる。
【０００５】
化合物半導体光素子の低コスト化としては、材料そのもののコストを低下することが望ましいが、前述したように現状では難しい。そこで、もう一つの手段として材料の利用効率を高める方法が考えられる。例えば、コンパクトディスク用半導体レーザなどは、３００μｍ×３００μｍといったチップ面積を持っているが、その中で実際にレーザ動作に必要な能動領域の面積はせいぜい１０μｍ×３００μｍ程度であり、その他の面積はチップハンドリングや放熱の補助としての面積となっている。この例において、３００μｍ×３００μｍの面積があれば原理的には３０個の半導体レーザが作製可能である。また、近年、実用化の進んできたVertical Cavity Surface Emitting Laser-diodes（以後、「ＶＣＳＥＬ」と記す）では、レーザ動作に必要な能動領域の面積が１０μm×１０μm程度であり、３００μm×３００μmのチップ面積があれば、原理的に９００個程度の半導体レーザが作製可能である。
【０００６】
このような極限的な材料効率ほどではなくても、現状の化合物半導体による光素子はかなりの材料効率改善の余地がある。例えば、非特許文献１に記載されているような解析例がある。この改善のためには、上記のチップハンドリングや放熱の補助としての面積を不要にする工夫が必要であり、その技術提案もいくつか発表されている。例えば、非特許文献２に記載されているような、所謂エピタキシャルリフトオフ（Epitaxial Lift-Off、以後「ＥＬＯ」と記す）があり、図１８（ａ）乃至図１８（ｄ）を参照してこれを説明する。
【０００７】
図１８（ａ）乃至図１８（ｄ）は、ＥＬＯ技術によるＶＣＳＥＬの実装工程を示す従来例である。図中、１３４は結晶成長基板、１１７はリフトオフ層、１０４はｎ側ＤＢＲ（Distributed Bragg Reflector）、１０５はレーザ活性層、１０６はｐ側ＤＢＲ、１２１はプロトン注入（高抵抗）領域、１０３はｎ側電極、１０９はｐ側電極であり、例えば、結晶成長基板１３４をＧａＡｓ基板、リフトオフ層１１７をＡｌＡｓで２μｍ、ｎ側ＤＢＲ１０４及びｐ側ＤＢＲ１０６をＡｌ０．２Ｇａ０．８Ａｓ及びＡｌ０．９Ｇａ０．１Ａｓを１／４波長厚で交互に積層した多層積層膜とする。図１８（ａ）は、結晶成長およびプロトン注入によるレーザ領域規定を行い、メサエッチングによる素子分離と電極の形成を行った状態である。この状態で光素子（ＶＣＳＥＬ素子）１０７自体は完成しており、ｎ側電極１０３とｐ側電極１０９の間に通電することでレーザ発振可能になっている。
【０００８】
次に、ＥＬＯを行うため、ＶＣＳＥＬ素子１０７の保護ワックス１１０（例えば宗電子工業社製エレクトロンワックス）を熱溶融により形成し、リフトオフ層１１７を塩酸によりエッチング除去する（図１８（ｂ））。これをさらに、表面をわずかに酸素プラズマ処理した転写シート１１９（例えばデュポン社製カプトンテープ）に搭載し、保護ワックス１１０を溶剤で除去する（図１８（ｃ））。このとき、転写シート１１９の酸素プラズマ処理を行うことで、ファンデルワールス力による弱い接着が起こり、ＶＣＳＥＬ素子１０７は転写シート１１９上に残存する。この後、ＶＣＳＥＬ素子１０７を所定の基板（例えばセラミック配線基板や駆動ＩＣ）に位置合わせして転写（図１８（ｄ））することにより実装が完了する。ＶＣＳＥＬ素子１０７の転写は、例えば半田ボールの溶融接合や金属圧接などで行い、転写と同時に転写する基板への電気接続も行うこともできる。
【０００９】
このような方法で実装する場合、前述した光素子のハンドリング面積や放熱の補助面積が不要となり、光素子は動作領域と電気接続パッドの面積だけで十分となり、例えば５０μｍ×５０μｍといった面積で十分となる。このＥＬＯ技術により、図１９に示すような光素子アレイが作製可能である。
【００１０】
図１９は、ＥＬＯ技術を用いて作成した光素子アレイの概念図であり、上段が上面図、下段が断面図、１３４は光素子作成のための化合物半導体基板、１０７はＥＬＯによる光素子チップ（発光素子または受光素子）、１０１は光素子アレイ基板（転写基板）である。ＥＬＯによる光素子チップ（以下ＥＬＯチップと記す）は例えば５０μｍ×５０μｍの大きさとし、ｎ電極およびｐ電極としてそれぞれ１５μｍ×１５μｍのパッドをつけておく。レーザ発振領域は、前述したように１０μｍ×１０μｍの領域に作製可能であり、ＥＬＯチップ１０７の分離溝幅を１０μｍとすれば、電極パッドと併せて５０μｍ×５０μｍの面積でＥＬＯチップ１０７が作製可能である。
【００１１】
図１９（ｂ）は、中央に示す６×６のＥＬＯチップ１０７を抜き取った状態を示しており、図１９（ｃ）は抜き取ったＥＬＯチップ１０７の配列ピッチを拡大して転写した状態を示している。転写の配列ピッチとしては、例えばリボン光ファイバの標準的アレイピッチとなっている２５０μｍとする。また、ＥＬＯチップ１０７の電極パッドはわずか１５μｍ□の面積しかなく、このままではワイヤボンディングやフリップチップ接続が難しいが、転写基板１０１の上でフォトリゾグラフィーによる電極の再配線加工を行えば十分なパッド面積を別途確保することができる。また、転写基板１０１を絶縁基板とすれば等価的な素子寄生容量低減になり、転写基板１０１を光素子駆動ＩＣとすれば電気配線の寄生イミタンスを最小とする事が可能になる。
【００１２】
この結果、ＥＬＯチップ周辺２５０μｍ×２５０μｍが単体光素子の占有面積となり、これを化合物半導体基板上でアレイに形成した場合に比し、必要となる化合物半導体の面積を１／２５、即ち、２５倍の材料利用効率となることが分る。また、配線の寄生イミタンスを小さくできることから、素子の高速駆動が容易になる。このように、ＥＬＯ技術により化合物半導体の材料利用効率を大幅に向上することが可能であり、光素子アレイの大幅なコスト低減が可能となる。また、素子の寄生イミタンス低減による性能向上も含め、大幅なコストパフォーマンス向上が可能である。
【００１３】
また、光素子アレイの配列間隔より小さい間隔でＥＬＯチップ（光素子）を形成し、光素子アレイの配列位置に対応したＥＬＯチップを選択的にアレイ基板上に転写することで、アレイ配列精度を向上させる技術もある（例えば、特許文献１参照）。
【００１４】
【非特許文献１】
アプライド・オプティクス（ＡＰＰＬＩＥＤ ＯＰＴＩＣＳ） ｖｏｌ．３７、Ｎｏ．２６（１９８８）、ｐ．６１５１−６１６０
【００１５】
【非特許文献２】
ＩＥＥＥ ジャーナル・オン・セレクテッド・オプティクス・イン・クオンタム・エレクトロニクス（Ｊｏｕｒｎａｌ ｏｎ Ｓｅｌｅｃｔｅｄ Ｔｏｐｉｃｓ ｉｎ Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎｉｃｓ）， Ｖｏｌ．６，Ｎｏ．６（２０００），ｐ．１２３１−１２３９
【００１６】
【特許文献１】
特開平１１−３０７８７８号公報（第４−５頁、第１図）
【００１７】
【発明が解決しようとする課題】
しかしながら、このような従来のＥＬＯ技術を用いた光素子アレイは、以下のような問題があった。図２０は、ＥＬＯ技術を用いた従来の光素子アレイを説明する概念図であり、１０７はＥＬＯチップ、１１３は光素子能動領域（光素子光軸）規定構造、１０１は転写基板、１２２は光ファイバコア、１２３は光ファイバクラッドであり、図２０（ａ）は上部のＥＬＯチップ１０７を配列ピッチ拡大転写した状態、図２０（ｂ）は等ピッチ配列された光ファイバへの光結合状態を示している。ここで図２０（ｂ）の各ＥＬＯチップ１０７上に示した矢印１１４は、転写されたＥＬＯチップの光軸位置を表している。図２０（ｂ）から分るように、転写されたＥＬＯチップ１０７は機械的な転写工程を経ており、転写冶具や転写装置の精度に応じた転写位置のばらつきを持っている。このばらつきは、配列ピッチの拡大転写精度、転写するＥＬＯチップの装着精度が含まれ、数μｍ〜数１０μｍといった誤差が生じることが多い。このため、図２０（ｂ）に示すように、リボン光ファイバや光導波路アレイとの光結合を行う際、光素子ごとに光結合効率がばらつく問題があった。特に、光ファイバや光導波路がシングルモードの場合、ほとんど光結合しないチャネルが発生するなど、深刻な問題となりやすかった。
【００１８】
以上説明してきたように、光配線の効果的な産業活用には化合物半導体による光素子アレイの低コスト化が必要であり、材料効率の面からこれを解決しようとする技術としてＥＬＯ技術があったが、従来のＥＬＯ技術では、ＥＬＯチップの機械的な転写工程で転写位置のばらつきを生じやすいため、各光素子ごとの結合効率がばらつく問題や、ほとんど光結合しないチャネルが発生するなどの問題があった。本発明は、このような従来技術の問題を鑑み、光素子の材料効率を高めつつ、光素子アレイの配列誤差を根本的に解消しうる光素子アレイの製造方法の提供を目的としている。
【００１９】
【課題を解決するための手段】
本発明の骨子は、所謂ＥＬＯ等のチップを高精度に配列する代りに、ＥＬＯチップが半完成の状態で配列転写し、その後、ＥＬＯチップの完成化プロセスを転写基板上で行うことにより、光素子の能動領域（発光部、受光部など）を配列位置に正確に形成するものであり、ＥＬＯ等のチップの転写精度等に依存しない、高精度な光素子アレイが作製可能になる。
【００２０】
即ち、本発明は、能動層を含む積層体からなる光素子を配列してなる光素子アレイの製造方法であって、能動層を含む積層体薄膜を複数の薄膜片に分割する工程と、複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程と、しかる後、第１の基板上で光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程とを有してなることを特徴とする光素子アレイの製造方法である。
【００２１】
また、本発明の積層体薄膜を複数の薄膜片に分割する工程は、第２の基板上にリフトオフ層を形成する工程と、リフトオフ層上に能動層を含む積層体薄膜を形成する工程と、積層体薄膜を部分的に除去してリフトオフ層に達する溝を形成する工程と、しかる後、リフトオフ層を除去して溝により囲まれた複数の薄膜片に分割する工程を少なくとも含んでなることが望ましい。
【００２２】
また、本発明の光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程は、能動領域以外の領域の少なくとも一部にイオン注入を施す工程を含んでなることを特徴とし、また、本発明の光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程は、能動領域以外の領域の少なくとも一部をエッチング除去する工程を含んでなることを特徴とし、また、本発明の光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程は、能動領域に選択的に電極を形成する工程を含んでなることを特徴とする光素子アレイの製造方法である。
【００２３】
また、本発明は、積層体薄膜を複数の薄膜片に分割する工程及び複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程は、積層体薄膜を転写テープに装着した後に複数の薄膜片に分割する工程と、転写テープを拡張して薄膜片の配列間隔を拡大する工程と、拡張した転写テープから第１の基板へ複数の薄膜片を転写する工程とを含んでなることを特徴とする光素子アレイの製造方法である。
【００２４】
また、本発明は、積層体薄膜を複数の薄膜片に分割する工程及び複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程は、薄膜の積層体を第１の転写テープに装着した後に複数の薄膜片に分割する工程と、第１の転写テープから第２の転写テープへ第１の方向に薄膜片の配列間隔を拡大して転写する工程と、第２の転写テープから第３の転写テープへ第１の方向と直交する第２の方向に薄膜片の配列間隔を拡大して転写する工程と、第３の転写テープから第１の基板へ複数の薄膜片を転写する工程とを含んでなることを特徴とする光素子アレイの製造方法である。
【００２５】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２６】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態に係る光素子アレイの製造方法を示した図であり、７ａ、７ｂ、・・・は光素子のＥＬＯチップ（発光素子または受光素子）、１３は光素子の能動領域（光軸）規定構造、１は第１の基板（以後、「転写基板」と記す）であり、２２は光ファイバコア、３４は光ファイバクラッドであり、図１（ａ）は上部のＥＬＯチップ７ａ、７ｂ、・・・を配列ピッチ拡大転写し、能動領域規定加工を行った状態、図１（ｂ）は等ピッチ配列された光ファイバへの光結合状態を示している。図１（ａ）の能動領域（光軸）規定構造１３の欠如部分が発光または受光機能を有する部分を表しており、図１（ｂ）の各ＥＬＯチップ上に示した矢印１４が本発明の第１の実施の形態による光素子の光軸位置を表している。光素子の能動領域を規定する方法については後述する。
【００２７】
この実施の形態の製造過程は、まず、図２に示すように、化合物半導体などの基板にＥＬＯのためのリフトオフ層を形成し（Ｓ１）、続いてリフトオフ層上に発光（受光）層を含む多層薄膜を結晶成長などの手法で形成する（Ｓ２）。次に、光素子に必要な面積とＥＬＯチップ転写精度余裕を加えた面積に分割する分割溝をリフトオフ層に達する深さで形成する（Ｓ３）。その後、リフトオフ層の除去（Ｓ４）と、転写基板１へのＥＬＯチップ７ａ、７ｂ、・・・の配列転写を行い（Ｓ５）、転写基板上でフォトリゾグラフィーなどの手法により光素子の能動領域（光軸）規定構造１３を形成する（Ｓ６）。このとき、光素子の能動領域を所定の配列ピッチにより形成すれば、ＥＬＯチップの転写誤差があっても光素子の能動領域自体は本来の配列位置に形成することが可能となる。即ち、図１（ｂ）から分るように、第１の実施の形態に係る製造方法による光素子アレイでは、ＥＬＯチップに転写誤差があっても光素子能動領域をＥＬＯチップ転写後に所定配列ピッチで形成するため、光素子の光軸が本来の配列位置に形成され、リボン光ファイバ等への光結合が正確に行われるという特徴を持っている。
【００２８】
本発明と従来技術の大きな違いとして、従来技術の場合、各ＥＬＯチップの光素子能動領域位置はほぼ一定しているものの、アレイ配列位置に対する光素子能動領域位置はＥＬＯチップの配列ばらつきに応じてばらついており、本発明実施例の場合、各ＥＬＯチップの光素子能動領域位置はばらつくが、アレイ配列位置に対する光素子能動領域位置は一定化している点にある。即ち、前述したように、本発明実施例では、ＥＬＯチップの面積は光素子に本来必要な面積にＥＬＯチップ転写誤差相当の面積を加える必要がある。このため、一見、従来技術に比し、ＥＬＯチップ面積を大きく取る必要があるように思えるが、実際には従来技術に必要であった電極パッドの面積分がＥＬＯチップの転写誤差相当となり、追加面積は実質不要となる。つまり、従来技術では、電極パッドの面積に、電極接続に必要な面積とＥＬＯチップ転写誤差相当の面積を持たせており、むしろＥＬＯチップの回転方向の誤差分だけ余計に面積を要する分、本発明実施例の方が余裕分の面積が小さくて済む。
【００２９】
このように、本発明実施例による光素子アレイは、ＥＬＯチップに転写誤差があっても能動領域規定を転写配列後に行っているため、各光素子の光軸を正規の配列位置に規定することができる。また、従来のＥＬＯ技術による光素子アレイに比し材料利用効率の低下もなく、高精度のアレイ配列精度を有しながら光素子アレイの大幅なコスト低減が可能となる。
【００３０】
なお、Ｓ０４段階においてリフトオフ層を除去して複数の薄膜片を分離する際、複数の薄膜片を転写テープに装着することが望ましい。そして、図３に示すように、転写テープを拡張して薄膜片の間隔を拡大し（Ｓ５１）、転写テープから転写基板へ複数の薄膜片を転写する（Ｓ５２）ことによって、分割溝により定まる薄膜片の間隔よりも広い間隔をもって複数の薄膜片を配列して転写基板へ装着する（Ｓ５）ことが望ましい。
【００３１】
次に、本発明の第１の実施の形態に係る光素子アレイの製造方法について、より具体的な構造を用いて実施例を示していく。尚、ここではＡｌＧａＡｓ／ＧａＡｓ系材料を例に示していくが、これはＧａＩｎＡｓＰ／ＩｎＰ系、ＧａＩｎＮＡｓ／ＧａＡｓ系、ＧａＩｎＮ／ＧａＮ系などの化合物半導体材料系や有機半導体材料など、種々の材料系に対して適用可能なことは述べるまでもない。
【００３２】
図４及び図６は、本発明の第１の実施の形態に係る光素子アレイの製造過程を示す構成断面図であり、ＶＣＳＥＬアレイの製造工程を示している。図４及び図６において、３４は第２の基板（以後、「ＧａＡｓ結晶成長基板」と記す）、１７はＡｌＡｓリフトオフ層（厚さ２μｍ）、４ａ、４ｂ、・・・はｎ型ＤＢＲでｎ型Ａｌ０．２Ｇａ０．８Ａｓ／ｎ型Ａｌ０．９Ｇａ０．１Ａｓの１／４波長厚多層積層膜（４０ペア）、５ａ、５ｂ、・・・はＧａＡｓ量子井戸活性層（８ｎｍ×３、Ａｌ０．２Ｇａ０．８Ａｓバリア層１０ｎｍ×２）、６ａ、６ｂ、・・・はｐ型ＤＢＲでｐ型Ａｌ０．２Ｇａ０．８Ａｓ／ｐ型Ａｌ０．９Ｇａ０．１Ａｓの１／４波長厚多層積層膜（３０ペア）である。まず、上記の結晶成長を行った後、４０μｍ×４０μｍの領域を囲む幅１０μｍの格子状の溝１８をリフトオフ層１７の表面まで設け、ＳｉＯ２保護膜８（厚さ３００ｎｍ）を設ける（図４（ａ））。この分離により、４０μｍ×４０μｍのＥＬＯチップ７ａ、７ｂ、・・・が５０μｍピッチで配列される形態となる。このとき、格子状の溝１８をリフトオフ層１７の表面で停止させる選択エッチングを行うため、リフトオフ層１７とｎ型ＤＢＲ４ａ、４ｂ、・・・の間に薄いＧａＡｓストッパー層（例えば１０ｎｍ）を設けておけば、エッチング方法およびエッチング材料の選択により自己整合的にエッチングを停止させることができる。例えば、ＲＩＥ（Reactive Ion Etching）などのドライエッチングにより、ＧａＡｓストッパー層の直上までエッチングし、その後、希弗酸溶液でウェットエッチングを行えばＧａＡｓストッパー層表面で自動的にエッチング停止する。
【００３３】
次に、ＳｉＯ２保護膜８の面を転写テープ１９に貼り付ける（図４（ｂ））。転写テープ１９としては、一般的な裏面研削用耐酸性エッチングテープを用いればよく、最終的にＥＬＯチップを剥離するため紫外線照射により粘着率低下するタイプを用いるのが望ましい。この状態で、リフトオフ層１７の選択除去を行ってＧａＡｓ結晶成長基板３４の剥離を行う。選択除去の方法としては、例えば塩酸ディップによるＡｌＡｓの選択エッチングで行えばよい。塩酸溶液に対しては、Ａｌ濃度の高いＡｌｘＧａ１−ｘＡｓ（ｘ＞０．７）はエッチングされるが、ｘ＝０．２の低Ａｌ濃度ＡｌｘＧａ１−ｘＡｓはあまりエッチングされない。また、ＧａＡｓはほとんどエッチングされないため、前述のストッパー層を設けておけばＥＬＯチップ７ａ、７ｂ、・・・が完全に保護される。この方法では、ＧａＡｓ結晶成長基板３４がそのまま剥離されるため、ＧａＡｓ結晶成長基板３４を別の光素子作製用基板として再利用することも可能である。また、ＧａＡｓ結晶成長基板３４を研磨除去してから塩酸処理することにより、基板剥離時間を短縮することも可能である。この後、基板剥離面にｎ側電極３の蒸着を行う（図４（ｃ））。ｎ側電極３としては、例えばＧｅ濃度１０％のＡｕＧｅを２５０ｎｍ抵抗加熱蒸着で蒸着する。
【００３４】
次に、ＥＬＯチップの分離を行う。ＥＬＯチップは、ＳｉＯ２保護膜８およびｎ側電極３で接続されており、機械的な応力で簡単に分離することができる。ここでは、量産向けの処理方法として図５に示すテープ拡張による方法を用いる。これには転写テープ１９の引張り拡張や加熱による膨潤拡張などの方法があり、いずれの方法を用いても良い。図５（ａ）に示すＥＬＯチップ７ａ、７ｂ、・・・を、テープ拡張によって、図５（ｂ）に示すように、チップ間隔を容易に拡大することができる。例として転写テープ１９の引張り拡張を行う場合、１００μｍ程度のチップ間隔が比較的容易に得られる。その後、転写基板１への転写を行う。転写基板１としては、Ａｌ２Ｏ３基板などのセラミック基板やガラス繊維コアを持つエポキシ基板などの有機基板を用いることができる。また、光素子を直接駆動するための駆動ＩＣを転写基板１としても良い。このとき、転写基板１にはＥＬＯチップ７ａ、・・・の搭載位置を示すパターンを設けておき、概略位置合わせしてＥＬＯチップ７ａ、・・・を転写する（図６（ａ））。この搭載位置を示すパターンは、基板配線電極２ａでもよく、ＥＬＯチップ７ａ、・・・の位置ずれを許容し得る範囲を示すようにしておくと転写工程の良否判定が行いやすくなる。ＥＬＯチップ７ａ、・・・の転写は、清浄表面を有する金属どうしの圧着や半田接続、導電性接着剤による接着などで行えばよく、５０μｍピッチを１５０μｍピッチに拡大する場合、テープ拡張によりＥＬＯチップ７ａ、・・・を一括して転写することもできる。
【００３５】
次に、ＶＣＳＥＬの発光位置を規定するための電流狭窄加工を行う。ここでは比較的単純なプロトン注入狭窄の例を示す。まず、ＥＬＯチップ７ａ、・・・を配列した転写基板１に対しフォトリゾグラフィーを行い、ＶＣＳＥＬ発光位置近傍のＳｉＯ２保護膜８をエッチング除去する。この場合、例えば２５μｍφの円形にレジストマスクの窓を設け、ＮＨ４Ｆ水溶液によりＳｉＯ２保護膜８のエッチングを行う。次に、フォトリゾグラフィーにより例えば１５μｍφの円形窓をＶＣＳＥＬの発光部に設け、厚さ約２μｍのＡｕ蒸着を行ってレジストを溶剤除去（リフトオフ）する。即ち、プロトン注入マスク２０を設ける。この状態で、例えば加速電圧２５０ｋｅＶでドーズ量１０１５ｃｍ−２のプロトン注入を行う（図６（ｂ））。以上の加工によりＶＣＳＥＬの発光部（レーザ発振位置）が規定できる。図６（ｂ）に示した破線は転写誤差のない場合のＥＬＯチップ転写位置を示すが、図６（ｂ）のように転写誤差があっても、ＶＣＳＥＬ発光部は独立に規定可能になる。
【００３６】
尚、ＶＣＳＥＬの発光位置規定方法は、上記のプロトン注入の他、ＡｌＡｓ、またはＡｌ０．９５Ｇａ０．０５Ａｓの薄膜層を活性層近傍のＤＢＲに挿入しておき、メサエッチングによる側面露出と、水蒸気酸化（約３５０℃）を行って発光領域となる５μｍφ程度を残して選択酸化する方法でもよい。
【００３７】
最後に、転写基板１表面に埋め込み樹脂１０（例えばポリイミド樹脂）を設け、ＶＣＳＥＬ発光部の埋め込み樹脂１０を選択除去した後、ＶＣＳＥＬのｐ側電極９を形成する（図６（ｃ））。ｐ側電極９としては、例えばＡｕ／Ｔｉ／Ｐｔ／ＺｎやＡｕ／Ｃｒなどの金属を用いることができ、１０μｍφの開口１５を持つように形成する。また、ｐ側電極９をＩＴＯ（Indium Tin Oxide）などの透明電極とすれば、発光部開口１５の位置を自己整合化することもできる。
【００３８】
このような方法により作製したＶＣＳＥＬチップの構造例を図７及び図８に示す。図７において、１はＡｌ２Ｏ３転写基板、２は転写基板配線（Ａｕ／Ｃｒ）、１２はビア配線メタル（Ａｕ）、１１はｎ側電極パッド（Ａｕ／Ｃｒ）、９はｐ側電極（Ａｕ／Ｃｒ）であり、他は図４及び図６で示した構成と同様である。図８の上面図において、ｎ側電極３がＥＬＯチップ位置に相当し、配線のための凸部２ｂを除いた転写基板配線２の四角部分２ａがＥＬＯチップ転写許容範囲に相当している。ＶＣＳＥＬの発光部に相当するｐ側電極９の円形窓１５は、転写基板配線２の四角部分２ａの中央に位置しており、ＥＬＯチップ転写位置が異なっても同じ位置に形成される。即ち、凸部２ｂを除いた転写基板配線２の四角部分２ａの中であれば、ＥＬＯチップの転写ずれがあっても光素子は正常な光軸位置で作製されることになる。
【００３９】
（第２の実施の形態）
次に、ＶＣＳＥＬと同様、受光素子も本発明の製造方法により作製可能なことを示していく。
【００４０】
図９及び図１０は、本発明の第２の実施の形態による光素子アレイの製造過程を示す構成断面図であり、ＰＩＮフォトダイオードアレイの製造工程を示している。図９及び図１０において、３４はＧａＡｓ結晶成長基板、１７はＡｌＡｓリフトオフ層（厚さ２μｍ）、３３ａ、３３ｂ、・・・はｎ型Ａｌ０．２Ｇａ０．８Ａｓ（厚さ１μｍ）、３４ａ、３４ｂ、・・・はノンドープＧａＡｓ光吸収層（厚さ３μｍ）、３５ａ、３５ｂ、・・・はｐ型Ａｌ０．２Ｇａ０．８Ａｓ（厚さ０．５μｍ）である。まず、上記の結晶成長を行った後、４０μｍ×４０μｍの領域を囲む幅１０μｍの格子状の溝１８をリフトオフ層１７の表面まで設け、ＳｉＯ２保護膜８（厚さ３００ｎｍ）を設ける（図９（ａ））。この分離により、４０μｍ×４０μｍのＥＬＯチップ３６ａ、３６ｂ、・・・が５０μｍピッチで配列される形態となる。このとき、格子状の溝１８をリフトオフ層１７の表面で停止させる選択エッチングを行うため、リフトオフ層１７とｎ型Ａｌ０．２Ｇａ０．８Ａｓ３３ａ、３３ｂ、・・・の間に薄いＧａＡｓストッパー層（例えば１０ｎｍ）を設けておけば、エッチング方法およびエッチング材料の選択により自己整合的にエッチングを停止させることができる。例えば、ＲＩＥ（Reactive Ion Etching）などのドライエッチングにより、ＧａＡｓストッパー層の直上までエッチングし、その後、希弗酸溶液でウェットエッチングを行えばＧａＡｓストッパー層表面で自動的にエッチング停止する。
【００４１】
次に、ＳｉＯ２保護膜８の面を転写テープ１９に貼り付ける（図９（ｂ））。転写テープ１９としては、一般的な裏面研削用耐酸性エッチングテープを用いればよく、最終的にＥＬＯチップを剥離するため紫外線照射により粘着率低下するタイプを用いるのが望ましい。この状態で、リフトオフ層１７の選択除去を行ってＧａＡｓ基板３４の剥離を行う。選択除去の方法としては、例えば塩酸ディップによるＡｌＡｓの選択エッチングで行えばよい。塩酸溶液に対しては、Ａｌ濃度の高いＡｌｘＧａ１−ｘＡｓ（ｘ＞０．７）はエッチングされるが、ｘ＝０．２の低Ａｌ濃度ＡｌｘＧａ１−ｘＡｓはあまりエッチングされない。また、ＧａＡｓはほとんどエッチングされないため、前述のストッパー層を設けておけばＥＬＯチップ３６ａ、３６ｂ、・・・が完全に保護される。この方法では、ＧａＡｓ結晶成長基板３４がそのまま剥離されるため、ＧａＡｓ結晶成長基板３４を別の光素子作製用基板として再利用することも可能である。また、ＧａＡｓ結晶成長基板３４を研磨除去してから塩酸処理することにより、ＧａＡｓ結晶成長基板３４を剥離することで時間を短縮することも可能である。この後、基板剥離面にｎ側電極３の蒸着を行う（図９（ｃ））。ｎ側電極３としては、例えばＧｅ濃度１０％のＡｕＧｅを２５０ｎｍ抵抗加熱蒸着で蒸着する。
【００４２】
次に、ＥＬＯチップ３６ａ、・・・の分離を行う。ＥＬＯチップは、ＳｉＯ２保護膜８およびｎ側電極３で接続されており、機械的な応力で簡単に分離することができる。ここでは、量産向けの処理方法としてテープ拡張による方法を用いる。これには転写テープ１９の引張り拡張や加熱による膨潤拡張などの方法があり、いずれの方法を用いても良い。例として転写テープ１９の引張り拡張を行う場合、１００μｍ程度のチップ間隔が比較的容易に得られる。その後、転写基板１への転写を行う。転写基板１としては、Ａｌ２Ｏ３基板などのセラミック基板やガラス繊維コアを持つエポキシ基板などの有機基板を用いることができる。また、光素子を直接駆動するための駆動ＩＣを転写基板１としても良い。このとき、転写基板１にはＥＬＯチップ３６ａ、・・・の搭載位置を示すパターンを設けておき、概略位置合わせしてＥＬＯチップ３６ａ、・・・を転写する（図１０（ａ））。この搭載位置を示すパターンは、基板配線電極２ａでもよく、ＥＬＯチップ３６ａ、・・・の位置ずれを許容し得る範囲を示すようにしておくと転写工程の良否判定が行いやすくなる。ＥＬＯチップ３６ａ、・・・の転写は、清浄表面を有する金属どうしの圧着や半田接続、導電性接着剤による接着などで行えばよく、５０μｍピッチを１５０μｍピッチに拡大する場合、テープ拡張によりＥＬＯチップ３６ａ、・・・を一括して転写することもできる。
【００４３】
次に、ＰＩＮフォトダイオードの受光位置を規定するための加工を行う。ここでは比較的単純なメサエッチング加工の例を示す。まず、ＥＬＯチップ３６ａ、・・・を配列した転写基板１に対しフォトリゾグラフィーを行い、ＰＩＮフォトダイオード受光位置以外のＳｉＯ２保護膜８をエッチング除去する。この場合、例えば３０μｍφの円形にレジストマスク４１を設け、ＮＨ４Ｆ水溶液によりＳｉＯ２のエッチングを行う。また、次に行うメサエッチングの方法によっては、ＳｉＯ２保護膜９を完全に除去し、円形レジストマスク４１のみとしても構わない。レジストマスク４１により、ＰＩＮフォトダイオードのメサエッチングを行う（図１０（ｂ））。メサエッチングの方法としては、例えばＨ２ＳＯ４、Ｈ２Ｏ２、Ｈ２Ｏ混合液（１：４：１００）を用い、ｎ型Ａｌ０．２Ｇａ０．８Ａｓ３３ａに達するまでウェットエッチングを行う。以上の加工により、ＰＩＮフォトダイオードの受光部が規定できる。
【００４４】
尚、ＰＩＮフォトダイオードの受光位置規定方法は、上記のメサエッチングの他、３３ａをｎ型Ａｌ０．２Ｇａ０．８Ａｓとしておき、Ｚｎなどのｐ型不純物を選択拡散や選択注入する方法でも構わない。この場合、高温プロセスを伴うため電極は後で形成するようにし、また、転写方法も直接接着などの方法を用いるようにする。
【００４５】
最後に、転写基板１表面に埋め込み樹脂１０（例えばポリイミド樹脂）を設け、ＰＩＮフォトダイオード受光部の埋め込み樹脂１０を選択除去した後、ＰＩＮフォトダイオードのｐ側電極９を形成する（図１０（ｃ））。ｐ側電極９としては、例えばＡｕ／Ｔｉ／Ｐｔ／ＺｎやＡｕ／Ｃｒなどの金属を用いることができ、２０μｍφの開口３９を持つように形成する。また、ｐ側電極９をＩＴＯ（Indium Tin Oxide）などの透明電極とすれば、発光部開口の位置を自己整合化することもできる。
【００４６】
このような方法により作製したＰＩＮフォトダイオードチップの構造例を図１１及び図１２に示す。図１１及び図１２において、１はＡｌ２Ｏ３転写基板、２は転写基板配線（Ａｕ／Ｃｒ）、１２はビア配線メタル（Ａｕ）、１１はｎ側電極パッド（Ａｕ／Ｃｒ）、９はｐ側電極（Ａｕ／Ｃｒ）であり、他は図１０に示した構成と同様である。図１２において、ｎ側電極３の部分がＥＬＯチップに相当し、配線のための凸部２ｂを除いた転写基板配線２の四角部分２ａがＥＬＯチップ転写許容範囲に相当している。ＰＩＮフォトダイオードの受光部に相当するｐ側電極９の円形窓３９は、転写基板配線２の四角部分２ａの中央に位置しており、ＥＬＯチップ転写位置が異なっても同じ位置に形成される。即ち、凸部２ｂを除いた転写基板配線２の四角部分２ａの中であれば、ＥＬＯチップの転写ずれがあっても光素子は正常な光軸位置で作製されることになる。
【００４７】
図１３及び図１４は、本発明の製造方法によるＭＳＭ（Metal Semiconductor Metal）フォトダイオードチップの構造例を示しており、図４乃至図６と同様な工程によりＥＬＯチップの転写を行い、受光領域の規定を行った実施例である。図１３において、１はＡｌ２Ｏ３転写基板、４２ａはｎ型Ａｌ０．２Ｇａ０．８Ａｓ（厚さ１μｍ）、４３ａはノンドープＧａＡｓ光吸収層（厚さ３μｍ）、８はＳｉＯ２保護膜（厚さ３００ｎｍ）、１０はポリイミド埋め込み樹脂、４５及び４６は第１及び第２のショットキー電極（Ａｕ／Ａｌ）である。この実施例の製造工程はＰＩＮフォトダイオードと同様に行えるが、受光領域規定をメサエッチングで行うのではなく、図１４に示すように対向する櫛型電極（第１及び第２のショットキー電極）４５、４６で規定する。また、図４（ｃ）のようなｎ側電極３の形成工程は不要であり、ＥＬＯチップ４４ａ、・・・の転写基板１への転写は、直接接着や両面粘着テープによる接着でも構わない。更に、図７の転写基板配線２やビア配線メタル１２なども不要である。この実施例の場合、ＥＬＯチップ４４ａ、・・・の転写許容範囲を示すマーカーを設けておけば、図４乃至図６に示した実施例と同様な転写配列が可能であり、ＥＬＯチップ４４ａ、・・・の転写ずれがあっても光素子は正常な光軸位置で作製することが可能である。
【００４８】
以上の実施例においては、テープ拡張によるＥＬＯチップの分離を行って転写する方法を用いてきたが、一般的テープの拡張率が２００〜４００％程度であるため、極端に大きな拡大転写が困難という問題がある。例えば、前述した実施例の５０μｍピッチをリボン光ファイバの標準的ピッチである２５０μｍまで拡大する場合、テープ拡張でこれを一括して行うためには、テープ拡張率５００％といった大きな拡張が必要である。実際には５００％以上の拡張率を持つテープも市販されているが、あまり大きな拡張を行うと、ＥＬＯチップの配列精度誤差が大きくなるという問題を持っている。このため、４００％程度までの拡大転写であればテープ拡張を用いて一括転写も可能であるが、それ以上となる場合には、個々のＥＬＯチップを順次位置合わせしながら転写していく方法が必要となる。従って、大きな拡大転写の場合、ＥＬＯチップの転写スループットがコスト増大要因となる。これを解決するための第３の実施の形態を以下に示していく。
【００４９】
（第３の実施の形態）
図１６及び図１７は、本発明の実施例の光素子アレイの製造過程を示す構成図であり、前述してきたＥＬＯチップ転写工程を任意の拡大率で実施するための方法を示している。ここでは、２段階の転写工程を経てＥＬＯチップの配列ピッチを任意に拡大する方法を示していくが、ＥＬＯチップ７ａ、７ｂ、・・・は分離溝による分割や結晶成長基板除去などが終了しているものとし、また、転写テープ２５、２６、３０には紫外線（以下ＵＶと記す）照射により粘着力低下するＵＶ剥離型テープを用いるものとする。
【００５０】
まず、図１６（ａ）は第１の配列ピッチ拡大工程（図１５のＳ５５）およびその装置例を示す構成図であり、７ａ、７ｂ、・・・はＥＬＯチップ、２５は第１の転写テープ、２６は第２の転写テープ、２７は転写ローラー、２８は転写シリンダである。ここで、ＥＬＯチップ７ａ、７ｂ、・・・の配列は第１の転写テープ２５の進行方向に合わせてあるものとする。
【００５１】
第１の転写テープ２５へは、転写ローラー２７への導入前にＵＶ照射装置（図示せず）によるＵＶ照射を例えば１０００ｍＪ／ｃｍ２行う。そして、ＥＬＯチップ７ａ、７ｂ、・・・の位置を認識する認識装置（図示せず）により、ＥＬＯチップ７ａ、７ｂ、・・・が転写位置に来たことを確認して転写ローラー２７および第１の転写テープ２５を停止させる。このとき、第２の転写テープ２６の所定配列ピッチ分のフィード処理（テープ引き出し）を行っておく。続いて、転写シリンダ２８を突き出させ、第１の転写テープ２５から第２の転写テープ２６へのＥＬＯチップ７ａ、７ｂ、・・・の転写を行い、転写シリンダ２８を元の位置に戻す。その後、転写ローラー２７を回転して第１の転写テープ２５を次のＥＬＯチップ７ａ、７ｂ、・・・が転写位置に来るまでフィードする。また、同時に第２の転写テープ２６の所定配列ピッチ分のフィード処理を行っておき、転写シリンダ２８による転写を行う。このような処理を繰り返すことにより、第１の転写テープ２５から第２の転写テープ２６へ第１の方向２９にピッチ拡大して転写される（図１６（ｂ））。尚、第１の転写テープ２５へのＵＶ照射は、ＥＬＯチップ７ａ、７ｂ、・・・の保持力を低下させ、第２の転写テープ２６への転写を容易にするが、転写前のＥＬＯチップ７ａ、７ｂ、・・・の脱落を招く場合もある。このような場合には、転写ローラー２７の内側にＵＶ照射装置を組み込み、転写位置に来たＥＬＯチップ７ａ、７ｂ、・・・にのみＵＶ照射するようにしても構わない。
【００５２】
次に、第２の転写テープ２６から第３の転写テープ３０へ、図１６（ｂ）の第１の方向２９とは９０°異なる第２の方向３３へのピッチ拡大転写を行う（図１５のＳ５６）。図１７（ａ）は第２の配列ピッチ拡大工程およびその装置例を示す構成図であり、７ａ、７ｂ、・・・はＥＬＯチップ、２６は第２の転写テープ、３０は第３の転写テープ、３２は転写冶具、３１は転写シリンダである。転写シリンダ３１は、転写冶具３２の曲面に沿って移動可能なように構成する。
【００５３】
第２の転写テープ２６は、図１６（ａ）のテープ進行方向（第１の方向）２９と直行する方向（第２の方向）３３に曲面を有する転写冶具３２に押し当てられる。このとき第２の転写テープ２６と転写冶具３２が密着するよう、第２の転写テープ２６の端部に弱い張力を与えておく。また、転写冶具３２内側からＵＶ照射装置（図示せず）によるＵＶ照射を行ってＥＬＯチップ７ａ、７ｂ、・・・の保持力を低下させておく。このとき、第３の転写テープ３０の所定配列ピッチ分のフィード処理（テープ引き出し）を行っておく。そして、ＥＬＯチップ７ａ、７ｂ、・・・の位置を認識する認識装置（図示せず）により、ＥＬＯチップ７ａ、７ｂ、・・・の位置に転写シリンダ３１が来たことを確認して転写シリンダ３１を突き出し、第２の転写テープ２６から第３の転写テープ３０へのＥＬＯチップ７ａ、７ｂ、・・・の転写を行い、転写シリンダ３１を元の位置に戻す。続いて、第３の転写テープ３０の所定配列ピッチ分のフィード処理を行い、次のＥＬＯチップ７ａ、７ｂ、・・・の位置まで転写シリンダ３１を移動させて、ＥＬＯチップ７ａ、７ｂ、・・・の転写を行う。このような処理を繰り返すことにより、第２の転写テープ２６から第３の転写テープ３０へ第２の方向３３へピッチ拡大した転写が行われる（図１７（ｂ））。その後、第３の転写テープ３０から転写基板１へＥＬＯチップ７ａ、７ｂ、・・・を転写する（図１５のＳ５７）。
【００５４】
以上のような方法により、ＥＬＯチップ７ａ、７ｂ、・・・の拡大転写を２つの方向に別々に行えば、転写テープの拡張率などの制限を受けることなく、また、機械精度の範囲で確実に配列ピッチの拡張を行うことが可能になる。これにより、例えば２５μｍピッチのＥＬＯチップを２５０μｍピッチに拡大するといった１０００％拡張のような極端な拡張も確実に行うことが可能になる。これにより、光素子の構造を工夫して、材料利用効率１００倍というような大幅な改善も可能となり、光素子アレイの低コスト化に大きく貢献できる。
【００５５】
以上、本発明の光素子アレイの製造方法について実施例を用いて説明してきたが、本発明は上記実施例に限定されるものではなく、例えば、発光素子はＶＣＳＥＬだけでなく端面放射型半導体レーザや発光ダイオードでも適用可能であり、受光素子も端面入射型素子やアバランシェフォトダイオード（ＡＰＤ）、更に、光変調素子などの光素子にも適用可能である。また、単一素子内に受光部および発光部を有する受光発光素子からなる光素子アレイに対しても本発明は適用可能である。また、拡大転写装置の構成などはあくまで一例であり、例えば特許文献１に記載されているような拡大転写手法を適用することも可能であり、その詳細が実施例に限定されるものではない。即ち、本発明は、その主旨と範囲を逸脱することなく、各種の変形実施が可能なものである。
【００５６】
【発明の効果】
以上説明したように、本発明の光素子アレイの製造方法によれば、光配線装置の不可欠部品である光素子アレイの大幅な低コスト化が可能であり、光配線の低コスト化とそれによる光配線導入を促進して情報通信装置の性能向上などに貢献するという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る光素子アレイを示す概略構成図。
【図２】 本発明の第１の実施の形態に係る光素子アレイの製造過程を示すフローチャート。
【図３】 図２のＳ５段階の詳細工程を示すフローチャート。
【図４】 本発明の第１の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図５】 本発明の第１の実施の形態に係る光素子アレイの製造工程を示す平面図。
【図６】 本発明の第１の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図７】 本発明の第１の実施の形態に係る光素子アレイの構造例を示す断面図。
【図８】 図７に示した光素子アレイの構造例を示す平面図。
【図９】 本発明の第２の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図１０】 本発明の第２の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図１１】 本発明の第２の実施の形態に係る光素子アレイの構造例を示す断面図。
【図１２】 図１１に示した光素子アレイの構造例を示す平面図。
【図１３】 本発明の第２の実施の形態に係る他の光素子アレイの構造例を示す断面図。
【図１４】 図１３に示した光素子アレイの構造例を示す平面図。
【図１５】 図２のＳ５段階の詳細工程を示すフローチャート。
【図１６】 本発明の第３の実施の形態に係る光素子アレイの製造工程を示す概略構成図。
【図１７】 本発明の第３の実施の形態に係る光素子アレイの製造工程を示す概略構成図。
【図１８】 従来技術の光素子実装工程を示す工程断面図。
【図１９】 従来技術による光素子アレイ製造工程を示す概念図。
【図２０】 従来技術に係る光素子アレイの概念図。
【符号の説明】
１ 転写基板
２ 転写基板配線
３ ｎ側電極
４ａ、４ｂ ｎ型ＤＢＲ
５ａ、５ｂ ＧａＡｓ量子井戸活性層
６ａ、６ｂ ｐ型ＤＢＲ
７ａ、７ｂ、・・・、３６ａ、３６ｂ、・・・、４４ａ ＥＬＯチップ
８ 保護膜
９、９ａ、９ｂ、・・・ ｐ側電極
１０ 埋め込み樹脂
１１ 電極パッド
１２ ビア配線メタル
１３ 能動領域規定構造
１７ リフトオフ層
１８ 溝
１９ 転写テープ
２０ プロトン注入マスク
２１ プロトン注入領域
２２ 光ファイバコア
２３ 光ファイバクラッド
２５ 第１の転写テープ
２６ 第２の転写テープ
２７ 転写ローラ
２８、３１ 転写シリンダ
２９ 第１の方向
３０ 第３の転写テープ
３２ 転写冶具
３３ 第２の方向
３４ 結晶成長基板
３３ａ、３３ｂ、４２ａ ｎ型ＡｌＧａＡｓ層
３４ａ、３４ｂ、４３ａ 光吸収層
３５ａ、３５ｂ ｐ型ＡｌＧａＡｓ層
３９ 開口（円形窓）
４１ レジストマスク
４５ 第１のショットキー電極
４６ 第２のショットキー電極
【発明の属する技術分野】
本発明は光素子アレイの製造方法に関し、特に、光素子アレイの低コスト化を図った光素子アレイの製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタや電界効果トランジスタ等の電子デバイスの性能向上により、大規模集積回路（ＬＳＩ）は飛躍的な動作速度の向上が図られてきている。しかしながら、ＬＳＩの内部動作は高速化されてきているものの、それを実装するプリント基板レベルでの動作速度はＬＳＩの動作速度より低く抑えられ、そのプリント基板を装着したラックレベルでは更に動作速度が低く抑えられている。これらは、動作周波数の上昇に伴う電気配線の伝送損失や雑音、電磁障害の増大に起因するものであり、信号品質を劣化させないために長い配線ほど動作周波数を下げる必要がでてくるためである。従って、電気配線装置においては能動素子であるＬＳＩの動作速度が向上しても、その実装において速度低下を余儀なくされるという問題があり、ＬＳＩの動作速度よりも実装技術がシステム動作速度を支配する傾向が近年益々強まってきている。
【０００３】
一方、このような電気配線装置の問題を鑑み、ＬＳＩ間を光で接続する光配線装置がいくつか提案されている。光配線装置の特徴は、直流から１００ＧＨｚ以上の周波数領域で損失等の周波数依存性がほとんど無く、また、配線路の電磁障害や接地電位変動雑音が無いため数十Ｇｂｐｓの配線が容易に実現できることにある。このため、光配線装置ではプリント基板やラックレベルでも非常に高速の動作が期待でき、活発な研究開発が進められている。このような光配線装置を実現するためには、発光素子、受光素子などの光素子が不可欠であり、特に、配線用途としては数十から数百のチャネルを形成するため、特定のピッチで多数配列された光素子アレイが必要となる。
【０００４】
ところが、現状、光配線は光素子のコストがネックとなり、電気配線に対して産業上の優位性を発揮できないという問題が残っている。その主な要因として、光素子のほとんどがＧａＡｓ系やＩｎＰ系などの化合物半導体を材料としており、シリコン（Ｓｉ）半導体や他の電子部品に比べて材料コストが高いということが挙げられる。化合物半導体素子は、市場規模からくる産業構造的なコストが高いほか、Ｓｉのような単原子材料半導体に比べて材料やプロセスのばらつきが多いため、生産性という観点からもコストが高い。このため、安価なＳｉを用いた光素子が望まれるが、Ｓｉはバルク結晶が間接遷移型で発光効率が極端に低く、可視領域の受光素子を除いて光素子開発があまり進んでいない。特に、半導体レーザなどの高速発光素子は、化合物半導体以外に実用的デバイスがないというのが現状であり、現段階で光配線用光素子への化合物半導体の適用は逃れる術を持たない。従って、光配線を効果的に産業活用するには、化合物半導体光素子の低コスト化が必須の命題となる。
【０００５】
化合物半導体光素子の低コスト化としては、材料そのもののコストを低下することが望ましいが、前述したように現状では難しい。そこで、もう一つの手段として材料の利用効率を高める方法が考えられる。例えば、コンパクトディスク用半導体レーザなどは、３００μｍ×３００μｍといったチップ面積を持っているが、その中で実際にレーザ動作に必要な能動領域の面積はせいぜい１０μｍ×３００μｍ程度であり、その他の面積はチップハンドリングや放熱の補助としての面積となっている。この例において、３００μｍ×３００μｍの面積があれば原理的には３０個の半導体レーザが作製可能である。また、近年、実用化の進んできたVertical Cavity Surface Emitting Laser-diodes（以後、「ＶＣＳＥＬ」と記す）では、レーザ動作に必要な能動領域の面積が１０μm×１０μm程度であり、３００μm×３００μmのチップ面積があれば、原理的に９００個程度の半導体レーザが作製可能である。
【０００６】
このような極限的な材料効率ほどではなくても、現状の化合物半導体による光素子はかなりの材料効率改善の余地がある。例えば、非特許文献１に記載されているような解析例がある。この改善のためには、上記のチップハンドリングや放熱の補助としての面積を不要にする工夫が必要であり、その技術提案もいくつか発表されている。例えば、非特許文献２に記載されているような、所謂エピタキシャルリフトオフ（Epitaxial Lift-Off、以後「ＥＬＯ」と記す）があり、図１８（ａ）乃至図１８（ｄ）を参照してこれを説明する。
【０００７】
図１８（ａ）乃至図１８（ｄ）は、ＥＬＯ技術によるＶＣＳＥＬの実装工程を示す従来例である。図中、１３４は結晶成長基板、１１７はリフトオフ層、１０４はｎ側ＤＢＲ（Distributed Bragg Reflector）、１０５はレーザ活性層、１０６はｐ側ＤＢＲ、１２１はプロトン注入（高抵抗）領域、１０３はｎ側電極、１０９はｐ側電極であり、例えば、結晶成長基板１３４をＧａＡｓ基板、リフトオフ層１１７をＡｌＡｓで２μｍ、ｎ側ＤＢＲ１０４及びｐ側ＤＢＲ１０６をＡｌ０．２Ｇａ０．８Ａｓ及びＡｌ０．９Ｇａ０．１Ａｓを１／４波長厚で交互に積層した多層積層膜とする。図１８（ａ）は、結晶成長およびプロトン注入によるレーザ領域規定を行い、メサエッチングによる素子分離と電極の形成を行った状態である。この状態で光素子（ＶＣＳＥＬ素子）１０７自体は完成しており、ｎ側電極１０３とｐ側電極１０９の間に通電することでレーザ発振可能になっている。
【０００８】
次に、ＥＬＯを行うため、ＶＣＳＥＬ素子１０７の保護ワックス１１０（例えば宗電子工業社製エレクトロンワックス）を熱溶融により形成し、リフトオフ層１１７を塩酸によりエッチング除去する（図１８（ｂ））。これをさらに、表面をわずかに酸素プラズマ処理した転写シート１１９（例えばデュポン社製カプトンテープ）に搭載し、保護ワックス１１０を溶剤で除去する（図１８（ｃ））。このとき、転写シート１１９の酸素プラズマ処理を行うことで、ファンデルワールス力による弱い接着が起こり、ＶＣＳＥＬ素子１０７は転写シート１１９上に残存する。この後、ＶＣＳＥＬ素子１０７を所定の基板（例えばセラミック配線基板や駆動ＩＣ）に位置合わせして転写（図１８（ｄ））することにより実装が完了する。ＶＣＳＥＬ素子１０７の転写は、例えば半田ボールの溶融接合や金属圧接などで行い、転写と同時に転写する基板への電気接続も行うこともできる。
【０００９】
このような方法で実装する場合、前述した光素子のハンドリング面積や放熱の補助面積が不要となり、光素子は動作領域と電気接続パッドの面積だけで十分となり、例えば５０μｍ×５０μｍといった面積で十分となる。このＥＬＯ技術により、図１９に示すような光素子アレイが作製可能である。
【００１０】
図１９は、ＥＬＯ技術を用いて作成した光素子アレイの概念図であり、上段が上面図、下段が断面図、１３４は光素子作成のための化合物半導体基板、１０７はＥＬＯによる光素子チップ（発光素子または受光素子）、１０１は光素子アレイ基板（転写基板）である。ＥＬＯによる光素子チップ（以下ＥＬＯチップと記す）は例えば５０μｍ×５０μｍの大きさとし、ｎ電極およびｐ電極としてそれぞれ１５μｍ×１５μｍのパッドをつけておく。レーザ発振領域は、前述したように１０μｍ×１０μｍの領域に作製可能であり、ＥＬＯチップ１０７の分離溝幅を１０μｍとすれば、電極パッドと併せて５０μｍ×５０μｍの面積でＥＬＯチップ１０７が作製可能である。
【００１１】
図１９（ｂ）は、中央に示す６×６のＥＬＯチップ１０７を抜き取った状態を示しており、図１９（ｃ）は抜き取ったＥＬＯチップ１０７の配列ピッチを拡大して転写した状態を示している。転写の配列ピッチとしては、例えばリボン光ファイバの標準的アレイピッチとなっている２５０μｍとする。また、ＥＬＯチップ１０７の電極パッドはわずか１５μｍ□の面積しかなく、このままではワイヤボンディングやフリップチップ接続が難しいが、転写基板１０１の上でフォトリゾグラフィーによる電極の再配線加工を行えば十分なパッド面積を別途確保することができる。また、転写基板１０１を絶縁基板とすれば等価的な素子寄生容量低減になり、転写基板１０１を光素子駆動ＩＣとすれば電気配線の寄生イミタンスを最小とする事が可能になる。
【００１２】
この結果、ＥＬＯチップ周辺２５０μｍ×２５０μｍが単体光素子の占有面積となり、これを化合物半導体基板上でアレイに形成した場合に比し、必要となる化合物半導体の面積を１／２５、即ち、２５倍の材料利用効率となることが分る。また、配線の寄生イミタンスを小さくできることから、素子の高速駆動が容易になる。このように、ＥＬＯ技術により化合物半導体の材料利用効率を大幅に向上することが可能であり、光素子アレイの大幅なコスト低減が可能となる。また、素子の寄生イミタンス低減による性能向上も含め、大幅なコストパフォーマンス向上が可能である。
【００１３】
また、光素子アレイの配列間隔より小さい間隔でＥＬＯチップ（光素子）を形成し、光素子アレイの配列位置に対応したＥＬＯチップを選択的にアレイ基板上に転写することで、アレイ配列精度を向上させる技術もある（例えば、特許文献１参照）。
【００１４】
【非特許文献１】
アプライド・オプティクス（ＡＰＰＬＩＥＤ ＯＰＴＩＣＳ） ｖｏｌ．３７、Ｎｏ．２６（１９８８）、ｐ．６１５１−６１６０
【００１５】
【非特許文献２】
ＩＥＥＥ ジャーナル・オン・セレクテッド・オプティクス・イン・クオンタム・エレクトロニクス（Ｊｏｕｒｎａｌ ｏｎ Ｓｅｌｅｃｔｅｄ Ｔｏｐｉｃｓ ｉｎ Ｑｕａｎｔｕｍ Ｅｌｅｃｔｒｏｎｉｃｓ）， Ｖｏｌ．６，Ｎｏ．６（２０００），ｐ．１２３１−１２３９
【００１６】
【特許文献１】
特開平１１−３０７８７８号公報（第４−５頁、第１図）
【００１７】
【発明が解決しようとする課題】
しかしながら、このような従来のＥＬＯ技術を用いた光素子アレイは、以下のような問題があった。図２０は、ＥＬＯ技術を用いた従来の光素子アレイを説明する概念図であり、１０７はＥＬＯチップ、１１３は光素子能動領域（光素子光軸）規定構造、１０１は転写基板、１２２は光ファイバコア、１２３は光ファイバクラッドであり、図２０（ａ）は上部のＥＬＯチップ１０７を配列ピッチ拡大転写した状態、図２０（ｂ）は等ピッチ配列された光ファイバへの光結合状態を示している。ここで図２０（ｂ）の各ＥＬＯチップ１０７上に示した矢印１１４は、転写されたＥＬＯチップの光軸位置を表している。図２０（ｂ）から分るように、転写されたＥＬＯチップ１０７は機械的な転写工程を経ており、転写冶具や転写装置の精度に応じた転写位置のばらつきを持っている。このばらつきは、配列ピッチの拡大転写精度、転写するＥＬＯチップの装着精度が含まれ、数μｍ〜数１０μｍといった誤差が生じることが多い。このため、図２０（ｂ）に示すように、リボン光ファイバや光導波路アレイとの光結合を行う際、光素子ごとに光結合効率がばらつく問題があった。特に、光ファイバや光導波路がシングルモードの場合、ほとんど光結合しないチャネルが発生するなど、深刻な問題となりやすかった。
【００１８】
以上説明してきたように、光配線の効果的な産業活用には化合物半導体による光素子アレイの低コスト化が必要であり、材料効率の面からこれを解決しようとする技術としてＥＬＯ技術があったが、従来のＥＬＯ技術では、ＥＬＯチップの機械的な転写工程で転写位置のばらつきを生じやすいため、各光素子ごとの結合効率がばらつく問題や、ほとんど光結合しないチャネルが発生するなどの問題があった。本発明は、このような従来技術の問題を鑑み、光素子の材料効率を高めつつ、光素子アレイの配列誤差を根本的に解消しうる光素子アレイの製造方法の提供を目的としている。
【００１９】
【課題を解決するための手段】
本発明の骨子は、所謂ＥＬＯ等のチップを高精度に配列する代りに、ＥＬＯチップが半完成の状態で配列転写し、その後、ＥＬＯチップの完成化プロセスを転写基板上で行うことにより、光素子の能動領域（発光部、受光部など）を配列位置に正確に形成するものであり、ＥＬＯ等のチップの転写精度等に依存しない、高精度な光素子アレイが作製可能になる。
【００２０】
即ち、本発明は、能動層を含む積層体からなる光素子を配列してなる光素子アレイの製造方法であって、能動層を含む積層体薄膜を複数の薄膜片に分割する工程と、複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程と、しかる後、第１の基板上で光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程とを有してなることを特徴とする光素子アレイの製造方法である。
【００２１】
また、本発明の積層体薄膜を複数の薄膜片に分割する工程は、第２の基板上にリフトオフ層を形成する工程と、リフトオフ層上に能動層を含む積層体薄膜を形成する工程と、積層体薄膜を部分的に除去してリフトオフ層に達する溝を形成する工程と、しかる後、リフトオフ層を除去して溝により囲まれた複数の薄膜片に分割する工程を少なくとも含んでなることが望ましい。
【００２２】
また、本発明の光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程は、能動領域以外の領域の少なくとも一部にイオン注入を施す工程を含んでなることを特徴とし、また、本発明の光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程は、能動領域以外の領域の少なくとも一部をエッチング除去する工程を含んでなることを特徴とし、また、本発明の光素子の能動領域を所定配列位置に規定するための能動領域規定加工を薄膜片に施す工程は、能動領域に選択的に電極を形成する工程を含んでなることを特徴とする光素子アレイの製造方法である。
【００２３】
また、本発明は、積層体薄膜を複数の薄膜片に分割する工程及び複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程は、積層体薄膜を転写テープに装着した後に複数の薄膜片に分割する工程と、転写テープを拡張して薄膜片の配列間隔を拡大する工程と、拡張した転写テープから第１の基板へ複数の薄膜片を転写する工程とを含んでなることを特徴とする光素子アレイの製造方法である。
【００２４】
また、本発明は、積層体薄膜を複数の薄膜片に分割する工程及び複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程は、薄膜の積層体を第１の転写テープに装着した後に複数の薄膜片に分割する工程と、第１の転写テープから第２の転写テープへ第１の方向に薄膜片の配列間隔を拡大して転写する工程と、第２の転写テープから第３の転写テープへ第１の方向と直交する第２の方向に薄膜片の配列間隔を拡大して転写する工程と、第３の転写テープから第１の基板へ複数の薄膜片を転写する工程とを含んでなることを特徴とする光素子アレイの製造方法である。
【００２５】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２６】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態に係る光素子アレイの製造方法を示した図であり、７ａ、７ｂ、・・・は光素子のＥＬＯチップ（発光素子または受光素子）、１３は光素子の能動領域（光軸）規定構造、１は第１の基板（以後、「転写基板」と記す）であり、２２は光ファイバコア、３４は光ファイバクラッドであり、図１（ａ）は上部のＥＬＯチップ７ａ、７ｂ、・・・を配列ピッチ拡大転写し、能動領域規定加工を行った状態、図１（ｂ）は等ピッチ配列された光ファイバへの光結合状態を示している。図１（ａ）の能動領域（光軸）規定構造１３の欠如部分が発光または受光機能を有する部分を表しており、図１（ｂ）の各ＥＬＯチップ上に示した矢印１４が本発明の第１の実施の形態による光素子の光軸位置を表している。光素子の能動領域を規定する方法については後述する。
【００２７】
この実施の形態の製造過程は、まず、図２に示すように、化合物半導体などの基板にＥＬＯのためのリフトオフ層を形成し（Ｓ１）、続いてリフトオフ層上に発光（受光）層を含む多層薄膜を結晶成長などの手法で形成する（Ｓ２）。次に、光素子に必要な面積とＥＬＯチップ転写精度余裕を加えた面積に分割する分割溝をリフトオフ層に達する深さで形成する（Ｓ３）。その後、リフトオフ層の除去（Ｓ４）と、転写基板１へのＥＬＯチップ７ａ、７ｂ、・・・の配列転写を行い（Ｓ５）、転写基板上でフォトリゾグラフィーなどの手法により光素子の能動領域（光軸）規定構造１３を形成する（Ｓ６）。このとき、光素子の能動領域を所定の配列ピッチにより形成すれば、ＥＬＯチップの転写誤差があっても光素子の能動領域自体は本来の配列位置に形成することが可能となる。即ち、図１（ｂ）から分るように、第１の実施の形態に係る製造方法による光素子アレイでは、ＥＬＯチップに転写誤差があっても光素子能動領域をＥＬＯチップ転写後に所定配列ピッチで形成するため、光素子の光軸が本来の配列位置に形成され、リボン光ファイバ等への光結合が正確に行われるという特徴を持っている。
【００２８】
本発明と従来技術の大きな違いとして、従来技術の場合、各ＥＬＯチップの光素子能動領域位置はほぼ一定しているものの、アレイ配列位置に対する光素子能動領域位置はＥＬＯチップの配列ばらつきに応じてばらついており、本発明実施例の場合、各ＥＬＯチップの光素子能動領域位置はばらつくが、アレイ配列位置に対する光素子能動領域位置は一定化している点にある。即ち、前述したように、本発明実施例では、ＥＬＯチップの面積は光素子に本来必要な面積にＥＬＯチップ転写誤差相当の面積を加える必要がある。このため、一見、従来技術に比し、ＥＬＯチップ面積を大きく取る必要があるように思えるが、実際には従来技術に必要であった電極パッドの面積分がＥＬＯチップの転写誤差相当となり、追加面積は実質不要となる。つまり、従来技術では、電極パッドの面積に、電極接続に必要な面積とＥＬＯチップ転写誤差相当の面積を持たせており、むしろＥＬＯチップの回転方向の誤差分だけ余計に面積を要する分、本発明実施例の方が余裕分の面積が小さくて済む。
【００２９】
このように、本発明実施例による光素子アレイは、ＥＬＯチップに転写誤差があっても能動領域規定を転写配列後に行っているため、各光素子の光軸を正規の配列位置に規定することができる。また、従来のＥＬＯ技術による光素子アレイに比し材料利用効率の低下もなく、高精度のアレイ配列精度を有しながら光素子アレイの大幅なコスト低減が可能となる。
【００３０】
なお、Ｓ０４段階においてリフトオフ層を除去して複数の薄膜片を分離する際、複数の薄膜片を転写テープに装着することが望ましい。そして、図３に示すように、転写テープを拡張して薄膜片の間隔を拡大し（Ｓ５１）、転写テープから転写基板へ複数の薄膜片を転写する（Ｓ５２）ことによって、分割溝により定まる薄膜片の間隔よりも広い間隔をもって複数の薄膜片を配列して転写基板へ装着する（Ｓ５）ことが望ましい。
【００３１】
次に、本発明の第１の実施の形態に係る光素子アレイの製造方法について、より具体的な構造を用いて実施例を示していく。尚、ここではＡｌＧａＡｓ／ＧａＡｓ系材料を例に示していくが、これはＧａＩｎＡｓＰ／ＩｎＰ系、ＧａＩｎＮＡｓ／ＧａＡｓ系、ＧａＩｎＮ／ＧａＮ系などの化合物半導体材料系や有機半導体材料など、種々の材料系に対して適用可能なことは述べるまでもない。
【００３２】
図４及び図６は、本発明の第１の実施の形態に係る光素子アレイの製造過程を示す構成断面図であり、ＶＣＳＥＬアレイの製造工程を示している。図４及び図６において、３４は第２の基板（以後、「ＧａＡｓ結晶成長基板」と記す）、１７はＡｌＡｓリフトオフ層（厚さ２μｍ）、４ａ、４ｂ、・・・はｎ型ＤＢＲでｎ型Ａｌ０．２Ｇａ０．８Ａｓ／ｎ型Ａｌ０．９Ｇａ０．１Ａｓの１／４波長厚多層積層膜（４０ペア）、５ａ、５ｂ、・・・はＧａＡｓ量子井戸活性層（８ｎｍ×３、Ａｌ０．２Ｇａ０．８Ａｓバリア層１０ｎｍ×２）、６ａ、６ｂ、・・・はｐ型ＤＢＲでｐ型Ａｌ０．２Ｇａ０．８Ａｓ／ｐ型Ａｌ０．９Ｇａ０．１Ａｓの１／４波長厚多層積層膜（３０ペア）である。まず、上記の結晶成長を行った後、４０μｍ×４０μｍの領域を囲む幅１０μｍの格子状の溝１８をリフトオフ層１７の表面まで設け、ＳｉＯ２保護膜８（厚さ３００ｎｍ）を設ける（図４（ａ））。この分離により、４０μｍ×４０μｍのＥＬＯチップ７ａ、７ｂ、・・・が５０μｍピッチで配列される形態となる。このとき、格子状の溝１８をリフトオフ層１７の表面で停止させる選択エッチングを行うため、リフトオフ層１７とｎ型ＤＢＲ４ａ、４ｂ、・・・の間に薄いＧａＡｓストッパー層（例えば１０ｎｍ）を設けておけば、エッチング方法およびエッチング材料の選択により自己整合的にエッチングを停止させることができる。例えば、ＲＩＥ（Reactive Ion Etching）などのドライエッチングにより、ＧａＡｓストッパー層の直上までエッチングし、その後、希弗酸溶液でウェットエッチングを行えばＧａＡｓストッパー層表面で自動的にエッチング停止する。
【００３３】
次に、ＳｉＯ２保護膜８の面を転写テープ１９に貼り付ける（図４（ｂ））。転写テープ１９としては、一般的な裏面研削用耐酸性エッチングテープを用いればよく、最終的にＥＬＯチップを剥離するため紫外線照射により粘着率低下するタイプを用いるのが望ましい。この状態で、リフトオフ層１７の選択除去を行ってＧａＡｓ結晶成長基板３４の剥離を行う。選択除去の方法としては、例えば塩酸ディップによるＡｌＡｓの選択エッチングで行えばよい。塩酸溶液に対しては、Ａｌ濃度の高いＡｌｘＧａ１−ｘＡｓ（ｘ＞０．７）はエッチングされるが、ｘ＝０．２の低Ａｌ濃度ＡｌｘＧａ１−ｘＡｓはあまりエッチングされない。また、ＧａＡｓはほとんどエッチングされないため、前述のストッパー層を設けておけばＥＬＯチップ７ａ、７ｂ、・・・が完全に保護される。この方法では、ＧａＡｓ結晶成長基板３４がそのまま剥離されるため、ＧａＡｓ結晶成長基板３４を別の光素子作製用基板として再利用することも可能である。また、ＧａＡｓ結晶成長基板３４を研磨除去してから塩酸処理することにより、基板剥離時間を短縮することも可能である。この後、基板剥離面にｎ側電極３の蒸着を行う（図４（ｃ））。ｎ側電極３としては、例えばＧｅ濃度１０％のＡｕＧｅを２５０ｎｍ抵抗加熱蒸着で蒸着する。
【００３４】
次に、ＥＬＯチップの分離を行う。ＥＬＯチップは、ＳｉＯ２保護膜８およびｎ側電極３で接続されており、機械的な応力で簡単に分離することができる。ここでは、量産向けの処理方法として図５に示すテープ拡張による方法を用いる。これには転写テープ１９の引張り拡張や加熱による膨潤拡張などの方法があり、いずれの方法を用いても良い。図５（ａ）に示すＥＬＯチップ７ａ、７ｂ、・・・を、テープ拡張によって、図５（ｂ）に示すように、チップ間隔を容易に拡大することができる。例として転写テープ１９の引張り拡張を行う場合、１００μｍ程度のチップ間隔が比較的容易に得られる。その後、転写基板１への転写を行う。転写基板１としては、Ａｌ２Ｏ３基板などのセラミック基板やガラス繊維コアを持つエポキシ基板などの有機基板を用いることができる。また、光素子を直接駆動するための駆動ＩＣを転写基板１としても良い。このとき、転写基板１にはＥＬＯチップ７ａ、・・・の搭載位置を示すパターンを設けておき、概略位置合わせしてＥＬＯチップ７ａ、・・・を転写する（図６（ａ））。この搭載位置を示すパターンは、基板配線電極２ａでもよく、ＥＬＯチップ７ａ、・・・の位置ずれを許容し得る範囲を示すようにしておくと転写工程の良否判定が行いやすくなる。ＥＬＯチップ７ａ、・・・の転写は、清浄表面を有する金属どうしの圧着や半田接続、導電性接着剤による接着などで行えばよく、５０μｍピッチを１５０μｍピッチに拡大する場合、テープ拡張によりＥＬＯチップ７ａ、・・・を一括して転写することもできる。
【００３５】
次に、ＶＣＳＥＬの発光位置を規定するための電流狭窄加工を行う。ここでは比較的単純なプロトン注入狭窄の例を示す。まず、ＥＬＯチップ７ａ、・・・を配列した転写基板１に対しフォトリゾグラフィーを行い、ＶＣＳＥＬ発光位置近傍のＳｉＯ２保護膜８をエッチング除去する。この場合、例えば２５μｍφの円形にレジストマスクの窓を設け、ＮＨ４Ｆ水溶液によりＳｉＯ２保護膜８のエッチングを行う。次に、フォトリゾグラフィーにより例えば１５μｍφの円形窓をＶＣＳＥＬの発光部に設け、厚さ約２μｍのＡｕ蒸着を行ってレジストを溶剤除去（リフトオフ）する。即ち、プロトン注入マスク２０を設ける。この状態で、例えば加速電圧２５０ｋｅＶでドーズ量１０１５ｃｍ−２のプロトン注入を行う（図６（ｂ））。以上の加工によりＶＣＳＥＬの発光部（レーザ発振位置）が規定できる。図６（ｂ）に示した破線は転写誤差のない場合のＥＬＯチップ転写位置を示すが、図６（ｂ）のように転写誤差があっても、ＶＣＳＥＬ発光部は独立に規定可能になる。
【００３６】
尚、ＶＣＳＥＬの発光位置規定方法は、上記のプロトン注入の他、ＡｌＡｓ、またはＡｌ０．９５Ｇａ０．０５Ａｓの薄膜層を活性層近傍のＤＢＲに挿入しておき、メサエッチングによる側面露出と、水蒸気酸化（約３５０℃）を行って発光領域となる５μｍφ程度を残して選択酸化する方法でもよい。
【００３７】
最後に、転写基板１表面に埋め込み樹脂１０（例えばポリイミド樹脂）を設け、ＶＣＳＥＬ発光部の埋め込み樹脂１０を選択除去した後、ＶＣＳＥＬのｐ側電極９を形成する（図６（ｃ））。ｐ側電極９としては、例えばＡｕ／Ｔｉ／Ｐｔ／ＺｎやＡｕ／Ｃｒなどの金属を用いることができ、１０μｍφの開口１５を持つように形成する。また、ｐ側電極９をＩＴＯ（Indium Tin Oxide）などの透明電極とすれば、発光部開口１５の位置を自己整合化することもできる。
【００３８】
このような方法により作製したＶＣＳＥＬチップの構造例を図７及び図８に示す。図７において、１はＡｌ２Ｏ３転写基板、２は転写基板配線（Ａｕ／Ｃｒ）、１２はビア配線メタル（Ａｕ）、１１はｎ側電極パッド（Ａｕ／Ｃｒ）、９はｐ側電極（Ａｕ／Ｃｒ）であり、他は図４及び図６で示した構成と同様である。図８の上面図において、ｎ側電極３がＥＬＯチップ位置に相当し、配線のための凸部２ｂを除いた転写基板配線２の四角部分２ａがＥＬＯチップ転写許容範囲に相当している。ＶＣＳＥＬの発光部に相当するｐ側電極９の円形窓１５は、転写基板配線２の四角部分２ａの中央に位置しており、ＥＬＯチップ転写位置が異なっても同じ位置に形成される。即ち、凸部２ｂを除いた転写基板配線２の四角部分２ａの中であれば、ＥＬＯチップの転写ずれがあっても光素子は正常な光軸位置で作製されることになる。
【００３９】
（第２の実施の形態）
次に、ＶＣＳＥＬと同様、受光素子も本発明の製造方法により作製可能なことを示していく。
【００４０】
図９及び図１０は、本発明の第２の実施の形態による光素子アレイの製造過程を示す構成断面図であり、ＰＩＮフォトダイオードアレイの製造工程を示している。図９及び図１０において、３４はＧａＡｓ結晶成長基板、１７はＡｌＡｓリフトオフ層（厚さ２μｍ）、３３ａ、３３ｂ、・・・はｎ型Ａｌ０．２Ｇａ０．８Ａｓ（厚さ１μｍ）、３４ａ、３４ｂ、・・・はノンドープＧａＡｓ光吸収層（厚さ３μｍ）、３５ａ、３５ｂ、・・・はｐ型Ａｌ０．２Ｇａ０．８Ａｓ（厚さ０．５μｍ）である。まず、上記の結晶成長を行った後、４０μｍ×４０μｍの領域を囲む幅１０μｍの格子状の溝１８をリフトオフ層１７の表面まで設け、ＳｉＯ２保護膜８（厚さ３００ｎｍ）を設ける（図９（ａ））。この分離により、４０μｍ×４０μｍのＥＬＯチップ３６ａ、３６ｂ、・・・が５０μｍピッチで配列される形態となる。このとき、格子状の溝１８をリフトオフ層１７の表面で停止させる選択エッチングを行うため、リフトオフ層１７とｎ型Ａｌ０．２Ｇａ０．８Ａｓ３３ａ、３３ｂ、・・・の間に薄いＧａＡｓストッパー層（例えば１０ｎｍ）を設けておけば、エッチング方法およびエッチング材料の選択により自己整合的にエッチングを停止させることができる。例えば、ＲＩＥ（Reactive Ion Etching）などのドライエッチングにより、ＧａＡｓストッパー層の直上までエッチングし、その後、希弗酸溶液でウェットエッチングを行えばＧａＡｓストッパー層表面で自動的にエッチング停止する。
【００４１】
次に、ＳｉＯ２保護膜８の面を転写テープ１９に貼り付ける（図９（ｂ））。転写テープ１９としては、一般的な裏面研削用耐酸性エッチングテープを用いればよく、最終的にＥＬＯチップを剥離するため紫外線照射により粘着率低下するタイプを用いるのが望ましい。この状態で、リフトオフ層１７の選択除去を行ってＧａＡｓ基板３４の剥離を行う。選択除去の方法としては、例えば塩酸ディップによるＡｌＡｓの選択エッチングで行えばよい。塩酸溶液に対しては、Ａｌ濃度の高いＡｌｘＧａ１−ｘＡｓ（ｘ＞０．７）はエッチングされるが、ｘ＝０．２の低Ａｌ濃度ＡｌｘＧａ１−ｘＡｓはあまりエッチングされない。また、ＧａＡｓはほとんどエッチングされないため、前述のストッパー層を設けておけばＥＬＯチップ３６ａ、３６ｂ、・・・が完全に保護される。この方法では、ＧａＡｓ結晶成長基板３４がそのまま剥離されるため、ＧａＡｓ結晶成長基板３４を別の光素子作製用基板として再利用することも可能である。また、ＧａＡｓ結晶成長基板３４を研磨除去してから塩酸処理することにより、ＧａＡｓ結晶成長基板３４を剥離することで時間を短縮することも可能である。この後、基板剥離面にｎ側電極３の蒸着を行う（図９（ｃ））。ｎ側電極３としては、例えばＧｅ濃度１０％のＡｕＧｅを２５０ｎｍ抵抗加熱蒸着で蒸着する。
【００４２】
次に、ＥＬＯチップ３６ａ、・・・の分離を行う。ＥＬＯチップは、ＳｉＯ２保護膜８およびｎ側電極３で接続されており、機械的な応力で簡単に分離することができる。ここでは、量産向けの処理方法としてテープ拡張による方法を用いる。これには転写テープ１９の引張り拡張や加熱による膨潤拡張などの方法があり、いずれの方法を用いても良い。例として転写テープ１９の引張り拡張を行う場合、１００μｍ程度のチップ間隔が比較的容易に得られる。その後、転写基板１への転写を行う。転写基板１としては、Ａｌ２Ｏ３基板などのセラミック基板やガラス繊維コアを持つエポキシ基板などの有機基板を用いることができる。また、光素子を直接駆動するための駆動ＩＣを転写基板１としても良い。このとき、転写基板１にはＥＬＯチップ３６ａ、・・・の搭載位置を示すパターンを設けておき、概略位置合わせしてＥＬＯチップ３６ａ、・・・を転写する（図１０（ａ））。この搭載位置を示すパターンは、基板配線電極２ａでもよく、ＥＬＯチップ３６ａ、・・・の位置ずれを許容し得る範囲を示すようにしておくと転写工程の良否判定が行いやすくなる。ＥＬＯチップ３６ａ、・・・の転写は、清浄表面を有する金属どうしの圧着や半田接続、導電性接着剤による接着などで行えばよく、５０μｍピッチを１５０μｍピッチに拡大する場合、テープ拡張によりＥＬＯチップ３６ａ、・・・を一括して転写することもできる。
【００４３】
次に、ＰＩＮフォトダイオードの受光位置を規定するための加工を行う。ここでは比較的単純なメサエッチング加工の例を示す。まず、ＥＬＯチップ３６ａ、・・・を配列した転写基板１に対しフォトリゾグラフィーを行い、ＰＩＮフォトダイオード受光位置以外のＳｉＯ２保護膜８をエッチング除去する。この場合、例えば３０μｍφの円形にレジストマスク４１を設け、ＮＨ４Ｆ水溶液によりＳｉＯ２のエッチングを行う。また、次に行うメサエッチングの方法によっては、ＳｉＯ２保護膜９を完全に除去し、円形レジストマスク４１のみとしても構わない。レジストマスク４１により、ＰＩＮフォトダイオードのメサエッチングを行う（図１０（ｂ））。メサエッチングの方法としては、例えばＨ２ＳＯ４、Ｈ２Ｏ２、Ｈ２Ｏ混合液（１：４：１００）を用い、ｎ型Ａｌ０．２Ｇａ０．８Ａｓ３３ａに達するまでウェットエッチングを行う。以上の加工により、ＰＩＮフォトダイオードの受光部が規定できる。
【００４４】
尚、ＰＩＮフォトダイオードの受光位置規定方法は、上記のメサエッチングの他、３３ａをｎ型Ａｌ０．２Ｇａ０．８Ａｓとしておき、Ｚｎなどのｐ型不純物を選択拡散や選択注入する方法でも構わない。この場合、高温プロセスを伴うため電極は後で形成するようにし、また、転写方法も直接接着などの方法を用いるようにする。
【００４５】
最後に、転写基板１表面に埋め込み樹脂１０（例えばポリイミド樹脂）を設け、ＰＩＮフォトダイオード受光部の埋め込み樹脂１０を選択除去した後、ＰＩＮフォトダイオードのｐ側電極９を形成する（図１０（ｃ））。ｐ側電極９としては、例えばＡｕ／Ｔｉ／Ｐｔ／ＺｎやＡｕ／Ｃｒなどの金属を用いることができ、２０μｍφの開口３９を持つように形成する。また、ｐ側電極９をＩＴＯ（Indium Tin Oxide）などの透明電極とすれば、発光部開口の位置を自己整合化することもできる。
【００４６】
このような方法により作製したＰＩＮフォトダイオードチップの構造例を図１１及び図１２に示す。図１１及び図１２において、１はＡｌ２Ｏ３転写基板、２は転写基板配線（Ａｕ／Ｃｒ）、１２はビア配線メタル（Ａｕ）、１１はｎ側電極パッド（Ａｕ／Ｃｒ）、９はｐ側電極（Ａｕ／Ｃｒ）であり、他は図１０に示した構成と同様である。図１２において、ｎ側電極３の部分がＥＬＯチップに相当し、配線のための凸部２ｂを除いた転写基板配線２の四角部分２ａがＥＬＯチップ転写許容範囲に相当している。ＰＩＮフォトダイオードの受光部に相当するｐ側電極９の円形窓３９は、転写基板配線２の四角部分２ａの中央に位置しており、ＥＬＯチップ転写位置が異なっても同じ位置に形成される。即ち、凸部２ｂを除いた転写基板配線２の四角部分２ａの中であれば、ＥＬＯチップの転写ずれがあっても光素子は正常な光軸位置で作製されることになる。
【００４７】
図１３及び図１４は、本発明の製造方法によるＭＳＭ（Metal Semiconductor Metal）フォトダイオードチップの構造例を示しており、図４乃至図６と同様な工程によりＥＬＯチップの転写を行い、受光領域の規定を行った実施例である。図１３において、１はＡｌ２Ｏ３転写基板、４２ａはｎ型Ａｌ０．２Ｇａ０．８Ａｓ（厚さ１μｍ）、４３ａはノンドープＧａＡｓ光吸収層（厚さ３μｍ）、８はＳｉＯ２保護膜（厚さ３００ｎｍ）、１０はポリイミド埋め込み樹脂、４５及び４６は第１及び第２のショットキー電極（Ａｕ／Ａｌ）である。この実施例の製造工程はＰＩＮフォトダイオードと同様に行えるが、受光領域規定をメサエッチングで行うのではなく、図１４に示すように対向する櫛型電極（第１及び第２のショットキー電極）４５、４６で規定する。また、図４（ｃ）のようなｎ側電極３の形成工程は不要であり、ＥＬＯチップ４４ａ、・・・の転写基板１への転写は、直接接着や両面粘着テープによる接着でも構わない。更に、図７の転写基板配線２やビア配線メタル１２なども不要である。この実施例の場合、ＥＬＯチップ４４ａ、・・・の転写許容範囲を示すマーカーを設けておけば、図４乃至図６に示した実施例と同様な転写配列が可能であり、ＥＬＯチップ４４ａ、・・・の転写ずれがあっても光素子は正常な光軸位置で作製することが可能である。
【００４８】
以上の実施例においては、テープ拡張によるＥＬＯチップの分離を行って転写する方法を用いてきたが、一般的テープの拡張率が２００〜４００％程度であるため、極端に大きな拡大転写が困難という問題がある。例えば、前述した実施例の５０μｍピッチをリボン光ファイバの標準的ピッチである２５０μｍまで拡大する場合、テープ拡張でこれを一括して行うためには、テープ拡張率５００％といった大きな拡張が必要である。実際には５００％以上の拡張率を持つテープも市販されているが、あまり大きな拡張を行うと、ＥＬＯチップの配列精度誤差が大きくなるという問題を持っている。このため、４００％程度までの拡大転写であればテープ拡張を用いて一括転写も可能であるが、それ以上となる場合には、個々のＥＬＯチップを順次位置合わせしながら転写していく方法が必要となる。従って、大きな拡大転写の場合、ＥＬＯチップの転写スループットがコスト増大要因となる。これを解決するための第３の実施の形態を以下に示していく。
【００４９】
（第３の実施の形態）
図１６及び図１７は、本発明の実施例の光素子アレイの製造過程を示す構成図であり、前述してきたＥＬＯチップ転写工程を任意の拡大率で実施するための方法を示している。ここでは、２段階の転写工程を経てＥＬＯチップの配列ピッチを任意に拡大する方法を示していくが、ＥＬＯチップ７ａ、７ｂ、・・・は分離溝による分割や結晶成長基板除去などが終了しているものとし、また、転写テープ２５、２６、３０には紫外線（以下ＵＶと記す）照射により粘着力低下するＵＶ剥離型テープを用いるものとする。
【００５０】
まず、図１６（ａ）は第１の配列ピッチ拡大工程（図１５のＳ５５）およびその装置例を示す構成図であり、７ａ、７ｂ、・・・はＥＬＯチップ、２５は第１の転写テープ、２６は第２の転写テープ、２７は転写ローラー、２８は転写シリンダである。ここで、ＥＬＯチップ７ａ、７ｂ、・・・の配列は第１の転写テープ２５の進行方向に合わせてあるものとする。
【００５１】
第１の転写テープ２５へは、転写ローラー２７への導入前にＵＶ照射装置（図示せず）によるＵＶ照射を例えば１０００ｍＪ／ｃｍ２行う。そして、ＥＬＯチップ７ａ、７ｂ、・・・の位置を認識する認識装置（図示せず）により、ＥＬＯチップ７ａ、７ｂ、・・・が転写位置に来たことを確認して転写ローラー２７および第１の転写テープ２５を停止させる。このとき、第２の転写テープ２６の所定配列ピッチ分のフィード処理（テープ引き出し）を行っておく。続いて、転写シリンダ２８を突き出させ、第１の転写テープ２５から第２の転写テープ２６へのＥＬＯチップ７ａ、７ｂ、・・・の転写を行い、転写シリンダ２８を元の位置に戻す。その後、転写ローラー２７を回転して第１の転写テープ２５を次のＥＬＯチップ７ａ、７ｂ、・・・が転写位置に来るまでフィードする。また、同時に第２の転写テープ２６の所定配列ピッチ分のフィード処理を行っておき、転写シリンダ２８による転写を行う。このような処理を繰り返すことにより、第１の転写テープ２５から第２の転写テープ２６へ第１の方向２９にピッチ拡大して転写される（図１６（ｂ））。尚、第１の転写テープ２５へのＵＶ照射は、ＥＬＯチップ７ａ、７ｂ、・・・の保持力を低下させ、第２の転写テープ２６への転写を容易にするが、転写前のＥＬＯチップ７ａ、７ｂ、・・・の脱落を招く場合もある。このような場合には、転写ローラー２７の内側にＵＶ照射装置を組み込み、転写位置に来たＥＬＯチップ７ａ、７ｂ、・・・にのみＵＶ照射するようにしても構わない。
【００５２】
次に、第２の転写テープ２６から第３の転写テープ３０へ、図１６（ｂ）の第１の方向２９とは９０°異なる第２の方向３３へのピッチ拡大転写を行う（図１５のＳ５６）。図１７（ａ）は第２の配列ピッチ拡大工程およびその装置例を示す構成図であり、７ａ、７ｂ、・・・はＥＬＯチップ、２６は第２の転写テープ、３０は第３の転写テープ、３２は転写冶具、３１は転写シリンダである。転写シリンダ３１は、転写冶具３２の曲面に沿って移動可能なように構成する。
【００５３】
第２の転写テープ２６は、図１６（ａ）のテープ進行方向（第１の方向）２９と直行する方向（第２の方向）３３に曲面を有する転写冶具３２に押し当てられる。このとき第２の転写テープ２６と転写冶具３２が密着するよう、第２の転写テープ２６の端部に弱い張力を与えておく。また、転写冶具３２内側からＵＶ照射装置（図示せず）によるＵＶ照射を行ってＥＬＯチップ７ａ、７ｂ、・・・の保持力を低下させておく。このとき、第３の転写テープ３０の所定配列ピッチ分のフィード処理（テープ引き出し）を行っておく。そして、ＥＬＯチップ７ａ、７ｂ、・・・の位置を認識する認識装置（図示せず）により、ＥＬＯチップ７ａ、７ｂ、・・・の位置に転写シリンダ３１が来たことを確認して転写シリンダ３１を突き出し、第２の転写テープ２６から第３の転写テープ３０へのＥＬＯチップ７ａ、７ｂ、・・・の転写を行い、転写シリンダ３１を元の位置に戻す。続いて、第３の転写テープ３０の所定配列ピッチ分のフィード処理を行い、次のＥＬＯチップ７ａ、７ｂ、・・・の位置まで転写シリンダ３１を移動させて、ＥＬＯチップ７ａ、７ｂ、・・・の転写を行う。このような処理を繰り返すことにより、第２の転写テープ２６から第３の転写テープ３０へ第２の方向３３へピッチ拡大した転写が行われる（図１７（ｂ））。その後、第３の転写テープ３０から転写基板１へＥＬＯチップ７ａ、７ｂ、・・・を転写する（図１５のＳ５７）。
【００５４】
以上のような方法により、ＥＬＯチップ７ａ、７ｂ、・・・の拡大転写を２つの方向に別々に行えば、転写テープの拡張率などの制限を受けることなく、また、機械精度の範囲で確実に配列ピッチの拡張を行うことが可能になる。これにより、例えば２５μｍピッチのＥＬＯチップを２５０μｍピッチに拡大するといった１０００％拡張のような極端な拡張も確実に行うことが可能になる。これにより、光素子の構造を工夫して、材料利用効率１００倍というような大幅な改善も可能となり、光素子アレイの低コスト化に大きく貢献できる。
【００５５】
以上、本発明の光素子アレイの製造方法について実施例を用いて説明してきたが、本発明は上記実施例に限定されるものではなく、例えば、発光素子はＶＣＳＥＬだけでなく端面放射型半導体レーザや発光ダイオードでも適用可能であり、受光素子も端面入射型素子やアバランシェフォトダイオード（ＡＰＤ）、更に、光変調素子などの光素子にも適用可能である。また、単一素子内に受光部および発光部を有する受光発光素子からなる光素子アレイに対しても本発明は適用可能である。また、拡大転写装置の構成などはあくまで一例であり、例えば特許文献１に記載されているような拡大転写手法を適用することも可能であり、その詳細が実施例に限定されるものではない。即ち、本発明は、その主旨と範囲を逸脱することなく、各種の変形実施が可能なものである。
【００５６】
【発明の効果】
以上説明したように、本発明の光素子アレイの製造方法によれば、光配線装置の不可欠部品である光素子アレイの大幅な低コスト化が可能であり、光配線の低コスト化とそれによる光配線導入を促進して情報通信装置の性能向上などに貢献するという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る光素子アレイを示す概略構成図。
【図２】 本発明の第１の実施の形態に係る光素子アレイの製造過程を示すフローチャート。
【図３】 図２のＳ５段階の詳細工程を示すフローチャート。
【図４】 本発明の第１の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図５】 本発明の第１の実施の形態に係る光素子アレイの製造工程を示す平面図。
【図６】 本発明の第１の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図７】 本発明の第１の実施の形態に係る光素子アレイの構造例を示す断面図。
【図８】 図７に示した光素子アレイの構造例を示す平面図。
【図９】 本発明の第２の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図１０】 本発明の第２の実施の形態に係る光素子アレイの製造工程を示す断面図。
【図１１】 本発明の第２の実施の形態に係る光素子アレイの構造例を示す断面図。
【図１２】 図１１に示した光素子アレイの構造例を示す平面図。
【図１３】 本発明の第２の実施の形態に係る他の光素子アレイの構造例を示す断面図。
【図１４】 図１３に示した光素子アレイの構造例を示す平面図。
【図１５】 図２のＳ５段階の詳細工程を示すフローチャート。
【図１６】 本発明の第３の実施の形態に係る光素子アレイの製造工程を示す概略構成図。
【図１７】 本発明の第３の実施の形態に係る光素子アレイの製造工程を示す概略構成図。
【図１８】 従来技術の光素子実装工程を示す工程断面図。
【図１９】 従来技術による光素子アレイ製造工程を示す概念図。
【図２０】 従来技術に係る光素子アレイの概念図。
【符号の説明】
１ 転写基板
２ 転写基板配線
３ ｎ側電極
４ａ、４ｂ ｎ型ＤＢＲ
５ａ、５ｂ ＧａＡｓ量子井戸活性層
６ａ、６ｂ ｐ型ＤＢＲ
７ａ、７ｂ、・・・、３６ａ、３６ｂ、・・・、４４ａ ＥＬＯチップ
８ 保護膜
９、９ａ、９ｂ、・・・ ｐ側電極
１０ 埋め込み樹脂
１１ 電極パッド
１２ ビア配線メタル
１３ 能動領域規定構造
１７ リフトオフ層
１８ 溝
１９ 転写テープ
２０ プロトン注入マスク
２１ プロトン注入領域
２２ 光ファイバコア
２３ 光ファイバクラッド
２５ 第１の転写テープ
２６ 第２の転写テープ
２７ 転写ローラ
２８、３１ 転写シリンダ
２９ 第１の方向
３０ 第３の転写テープ
３２ 転写冶具
３３ 第２の方向
３４ 結晶成長基板
３３ａ、３３ｂ、４２ａ ｎ型ＡｌＧａＡｓ層
３４ａ、３４ｂ、４３ａ 光吸収層
３５ａ、３５ｂ ｐ型ＡｌＧａＡｓ層
３９ 開口（円形窓）
４１ レジストマスク
４５ 第１のショットキー電極
４６ 第２のショットキー電極
Claims (7)
- 能動層を含む積層体からなる光素子を配列してなる光素子アレイの製造方法であって、前記能動層を含む積層体薄膜を複数の薄膜片に分割する工程と、該複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程と、しかる後、前記第１の基板上で前記光素子の能動領域を所定配列位置に規定するための能動領域規定加工を前記薄膜片に施す工程とを有してなることを特徴とする光素子アレイの製造方法。
- 前記積層体薄膜を複数の薄膜片に分割する工程は、第２の基板上にリフトオフ層を形成する工程と、該リフトオフ層上に前記能動層を含む前記積層体薄膜を形成する工程と、該積層体薄膜を部分的に除去して前記リフトオフ層に達する溝を形成する工程と、しかる後、前記リフトオフ層を除去して前記溝により囲まれた複数の薄膜片に分割する工程を少なくとも含んでなることを特徴とする請求項１記載の光素子アレイの製造方法。
- 前記光素子の能動領域を所定配列位置に規定するための能動領域規定加工を前記薄膜片に施す工程は、前記能動領域以外の領域の少なくとも一部にイオン注入を施す工程を含んでなることを特徴とする請求項１又は２記載の光素子アレイの製造方法。
- 前記光素子の能動領域を所定配列位置に規定するための能動領域規定加工を前記薄膜片に施す工程は、前記能動領域以外の領域の少なくとも一部をエッチング除去する工程を含んでなることを特徴とする請求項１又は２記載の光素子アレイの製造方法。
- 前記光素子の能動領域を所定配列位置に規定するための能動領域規定加工を前記薄膜片に施す工程は、前記能動領域に選択的に電極を形成する工程を含んでなることを特徴とする請求項１又は２記載の光素子アレイの製造方法。
- 前記積層体薄膜を複数の薄膜片に分割する工程及び前記複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程は、前記積層体薄膜を転写テープに装着した後に前記複数の薄膜片に分割する工程と、該転写テープを拡張して前記薄膜片の配列間隔を拡大する工程と、該拡張した転写テープから前記第１の基板へ前記複数の薄膜片を転写する工程とを含んでなることを特徴とする請求項１乃至５の何れか１項に記載の光素子アレイの製造方法。
- 前記積層体薄膜を複数の薄膜片に分割する工程及び前記複数の薄膜片を第１の基板上の概略配列位置に配列装着する工程は、前記薄膜の積層体を第１の転写テープに装着した後に前記複数の薄膜片に分割する工程と、該第１の転写テープから第２の転写テープへ第１の方向に前記薄膜片の配列間隔を拡大して転写する工程と、該第２の転写テープから第３の転写テープへ前記第１の方向と直交する第２の方向に前記薄膜片の配列間隔を拡大して転写する工程と、該第３の転写テープから前記第１の基板へ前記複数の薄膜片を転写する工程とを含んでなることを特徴とする請求項１乃至５の何れか１項に記載の光素子アレイの製造方法。
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