JP2017163416A - 撮像装置及びその制御方法、プログラム、記憶媒体 - Google Patents

Abstract

【課題】像面位相差検出方式で自動焦点検出を行う撮像装置において、焦点検出の精度の低下を抑制しつつ画素信号を高速に読み出せるようにする。【解決手段】複数の撮像用画素と複数の焦点検出用画素とを備えた画素アレイ１０２と、画素アレイから画素信号を読み出す読み出し部と、読み出し部により読み出された画素信号を第１の分解能でＡＤ変換する第１のモードと、第１の分解能より高い第２の分解能でＡＤ変換する第２のモードとを有するＡＤ変換部１０５と、画素アレイから読み出される画素信号に応じて第１のモードと第２のモードを切り替える制御部１１１とを備える。【選択図】図１

Description

本発明は、撮像装置及びその制御方法に関するものである。

近年、自動焦点検出技術として、撮像面位相差検出方式と称される手法がある。この手法では、撮影光学系の射出瞳における互いに異なる２つの領域（以下、瞳領域という）を通った光束により形成された一対の被写体像を、撮像素子上に設けられた焦点検出用の複数の画素により光電変換し、これら画素から一対の像信号を得る。そして、この一対の像信号の相関演算により、これらの像信号の相対的位置ずれ量（以後、像ずれ量と記載）を算出し、この像ずれ量から撮影光学系の焦点状態を示すピントずれ量（以後、デフォーカス量と記載）を算出する。

例えば、特許文献１では、１つの焦点検出用画素に対して集光作用を有する１つのマイクロレンズと２つのフォトダイオード（以下、ＰＤという）とが設けられ、この２つのＰＤが２つの瞳領域からの光束を受光するように構成されている。このような焦点検出用画素を撮像素子に複数設けることで、上述した一対の像信号を得ることができる。
また、特許文献２では、ＰＤの前に設けられた配線層の開口の画素中心に対する偏り方向が互いに異なる２つの焦点検出用画素群を撮像素子に設けている。この２つの焦点検出用画素群が２つの瞳領域からの光束を受光することで一対の像信号を得ることができる。

特開２０１３−２３６３６２号公報 特開２０１２−８０１９５号公報

ところで、像面位相差検出方式に用いられる焦点検出用画素からの出力信号は焦点検出に用いられため、ＡＤ変換を行う際にも高い分解能が要求される。しかし、ＡＤ変換を高速化するためにＡＤ変換時の分解能を低くすると、焦点検出用画素の出力信号の分解能が低下し、結果としてデフォーカス量の検出精度が低下してしまう可能性がある。

本発明は上述した課題に鑑みてなされたものであり、その目的は、像面位相差検出方式で自動焦点検出を行う撮像装置において、焦点検出の精度の低下を抑制しつつ画素信号を高速に読み出せるようにすることである。

本発明に係わる撮像装置は、複数の撮像用画素と複数の焦点検出用画素とを備えた画素アレイと、前記画素アレイから画素信号を読み出す読み出し手段と、前記読み出し手段により読み出された画素信号を第１の分解能でＡＤ変換する第１のモードと、前記第１の分解能より高い第２の分解能でＡＤ変換する第２のモードとを有するＡＤ変換手段と、前記画素アレイから読み出される画素信号に応じて前記第１のモードと第２のモードを切り替える制御手段と、を備えることを特徴とする。

また、本発明に係わる撮像装置は、撮影光学系の射出瞳の互いに異なる領域を通過した光束を受光する複数の光電変換素子を有する複数の単位画素を備えた画素アレイと、前記画素アレイから画素信号を読み出す読み出し手段と、前記読み出し手段により読み出された画素信号を第１の分解能でＡＤ変換する第１のモードと、前記第１の分解能より高い第２の分解能でＡＤ変換する第２のモードとを有するＡＤ変換手段と、前記画素アレイから読み出される画素信号に応じて前記第１のモードと第２のモードを切り替える制御手段と、を備えることを特徴とする。

本発明によれば、像面位相差検出方式で自動焦点検出を行う撮像装置において、焦点検出の精度の低下を抑制しつつ画素信号を高速に読み出すことが可能となる。

本発明の第１の実施形態における撮像素子の構成を示した図。 撮像素子の画素の電気的な構成を示す図。 撮像素子の撮像用画素の平面図と断面図。 撮像素子の焦点検出用画素の断面図と平面図。 撮像素子の撮像用画素と焦点検出用画素の画素配置図。 第１の実施形態における撮像装置のブロック図。 第１の実施形態におけるＡＤ変換のタイミング図。 第１の実施形態における画素の出力タイミングを説明する図。 第１の実施形態における基準電圧の決定手順を示すフローチャート。 第１の実施形態における基準電圧の決定手順を示すフローチャート。 第１の実施形態におけるＡＤ変換に要する時間についての説明図。 第１の実施形態における基準電圧の決定手順を示すフローチャート。 第２の実施形態における画素の電気的な構成を示す図。 第２の実施形態における撮像素子の撮像用画素の断面図、平面図とその拡大図。 第２の実施形態における画素の出力タイミングを説明する図。 第２の実施形態における基準電圧の決定手順を示すフローチャート。

以下、本発明の実施形態について、添付図面を参照して詳細に説明する。

（第１の実施形態）
本発明の第１の実施形態では、複数の焦点検出用画素が撮像面上に離散的に配置された撮像素子を用いた撮像装置を例に挙げて説明する。図１は、本発明の第１の実施形態における撮像素子の構成を示すブロック図である。図１において、撮像素子６０６は、画素１０１、画素アレイ１０２、垂直走査回路１０３、列信号線１０４、列処理回路１０５、水平走査回路１０６、参照電圧生成部１０７、タイミング制御回路１０８（以後ＴＧと表記）、制御線１１０を有する。撮像素子６０６は、さらにデジタルアナログ変換回路であるＤＡＣ１（１０９ａ），ＤＡＣ２（１０９ｂ）、スイッチ（ＳＷ１１）１１０、セレクタ（ＳＥＬ１１）１１１、比較器（ＣＯＭＰ１１）１１２、カウンタ（カウンタ１１）１１３を有する。

画素アレイ１０２は、複数の画素１０１が２次元状に多数配列して構成されている。画素１０１は、フォトダイオードなどの光電変換部、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、画素選択トランジスタを含む。詳細は図２を参照して後述する。行単位で画素からの信号の読み出しや画素のリセットを行うため、１行の画素は、それぞれ垂直走査回路１０３からの制御線１１０に対して共通に接続される。また、同一列の画素は、画素信号Ｖsigを読み出すための共通の列信号線１０４に接続される。

垂直走査回路１０３は、読み出し行やリセット行の制御を行うため、順番に画素行の選択を行う。走査のタイミングはＴＧ１０８によって制御される。通常、まず、先頭の画素行から順番にリセット走査が行われ、その後、所定期間に渡って電荷の蓄積が行われた後、再度先頭の画素行から順番に読み出し走査が行われる。電荷を蓄積する期間である上記の所定期間は、例えばＴＧ１０８からの信号を受けて制御され、被写体の光量などの撮像条件に応じて変更される。またこの電荷蓄積を行う期間を露光期間といい、リセット完了のタイミングから読み出し開始までの期間を示す。

列処理回路１０５は、ＳＷ１１（１１０）、ＳＥＬ１１（１１１）、ＣＯＭＰ１１（１１２）、カウンタ１１を備えて構成される。列処理回路１０５は、画素アレイ１０２の各列に設けられ、読み出された列信号線１０４上の画素信号Ｖsigを、デジタル信号に変換するＡＤ変換回路として動作する。なお、本実施形態では、１列目の列処理回路について説明するが、他の列の列処理回路も同様の動作をする。

ＳＥＬ１１（１１１）は、広いレンジで信号比較を行い、第１の分解能でＡＤ変換を行う（第１のモード）か、狭いレンジで信号比較を行い、第１の分解能よりも分解能が高い第２の分解能でＡＤ変換を行う（第２のモード）かを選択する。この回路は、画素信号Ｖsigの信号レベルを基準電圧ＶＲＥＦと比較し、それより以上であればＨｉｇｈを、小さければＬｏｗを出力する。基準電圧ＶＲＥＦとの比較のために比較回路（不図示）を用いるが、ここで使用する比較回路は前述のＣＯＭＰ１１（１１２）ほどの精度は要求されない。画素信号Ｖsigの信号レベルが少なくとも基準電圧ＶＲＥＦの信号レベル以上の場合に、広いレンジで信号比較を行い、データの分解能の低いＡＤ変換を行うように選択が切り替わればよい。 なお、基準電圧ＶＲＥＦは３種類の異なる電圧値をとることができるものとする。

ＳＷ１１（１１０）は、ＳＥＬ１１（１１１）がＨｉｇｈの場合にＣＯＭＰ１１（１１２）で比較する参照電圧にＶｒｅｆ２を選択し、Ｌｏｗの場合にはＶｒｅｆ１を選択する。ランプ波形状の参照電圧Ｖｒｅｆ１は、狭いレンジで信号比較を行うデータ分解能の高いＡＤ変換を行う。ランプ波形状の参照電圧Ｖｒｅｆ２は参照電圧Ｖｒｅｆ１に比べ単位時間当たりの変化量が４倍であり、広いレンジで信号比較を行うデータ分解能の低いＡＤ変換を行う。

カウンタ１１は、ＳＷ１１（１１０）によって選択されたランプ波形状の参照電圧Ｖｒｅｆ１又はＶｒｅｆ２と画素信号Ｖsigを比較し、比較開始からランプ波形の出力値が画素信号Ｖsigと一致もしくは逆転するまでカウントする。この際得られたカウント値をデジタル信号として出力する。出力されたデジタル信号は、選んだランプ波形によりデータ分解能が異なった状態であるため、後段の撮像信号処理回路に入力され、撮像信号処理回路内でビットシフト処理等の補正処理が行われる。参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２はそれぞれＴＧ１０８から出力されたデジタル信号ＣＳ１，ＣＳ２に基づいて、ＤＡＣ１（１０９ａ），ＤＡＣ２（１０９ｂ）においてランプ波形として生成される。

図２は、画素１０１の構成を示す回路図である。図１と共通する部分は同じ符号を付している。画素１０１は、フォトダイオード２０１、転送トランジスタ２０２、リセットトランジスタ２０３、増幅トランジスタ２０４、選択トランジスタ２０５、電流源２０６を備えて構成される。フォトダイオード２０１は、光電変換により電荷を生成する。画素１０１には撮像用画素と焦点検出用画素の２種類の画素が存在する。撮像用画素とは、画像信号取得用の画素であり、焦点検出用画素とは自動焦点検出を行う際に必要となるデフォーカス量を算出する１対の像信号取得用の画素である。撮像用画素と焦点検出用画素では、フォトダイオード２０１は異なる構造を持つ。詳細は後述する。

転送トランジスタ２０２は、制御パルスφＴにより、フォトダイオード２０１に蓄積された電荷をフローティングディフュージョン部ＦＤへ転送する。増幅トランジスタ２０４は、フローティングディフュージョン部ＦＤ上の電荷をソースフォロア読み出しにより増幅する。リセットトランジスタ２０３は、制御パルスφＲにより、フローティングディフュージョン部ＦＤ上の電荷を電源電位でリセットする。選択トランジスタ２０５は、制御パルスφＳＥＬにより、増幅トランジスタ２０４の出力信号を列信号線１０４へ出力する。電流源２０６は、列信号線１０４に接続される。画素１０１は、図２の構成だけでなく、選択トランジスタ２０５を無くして、フローティングディフュージョン部ＦＤに設定する電位で画素の選択制御を行う構成、複数のフォトダイオード２０１で共通の増幅トランジスタ２０４を共有する構成等であってもよい。
図３、図４は、それぞれ撮像用画素と焦点検出用画素の断面構造を説明する図である。本実施形態においては、２行×２列の４画素のうち、対角２画素にＧ（緑色）の分光感度を有する画素（Ｇ画素）を配置し、他の２画素にＲ（赤色）とＢ（青色）の分光感度を有する画素（それぞれＲ画素、Ｂ画素）を各１個配置したベイヤ配列が採用されている。そして、このベイヤ配列の間に、図４に記載する構造の焦点検出用画素が所定の規則で分散配置される。
図３は、撮像用画素の配置と構造を示す図である。図３（ａ）は２行×２列の撮像用画素の平面図である。周知のごとく、ベイヤ配列では対角方向にＧ画素が、他の２画素にＲ画素とＢ画素が配置される。そしてこの２行×２列の構造が繰り返し配置される。図３（ａ）の断面Ａ−Ａを図３（ｂ）に示す。

撮像用画素は、画素の最前面に配置されたオンチップマイクロレンズＭＬと、Ｒ（赤色）のカラーフィルタＣＦＲ、Ｇ（緑色）のカラーフィルタＣＦＧ、Ｂ（青色）のカラーフィルタＣＦＢのいずれかを有する。さらに撮像用画素は、ＰＤ（フォトダイオード２０１）、ＣＭＯＳセンサー内の各種信号を伝達する信号線を形成するための配線層ＣＬを有する。撮像用画素は、撮影光学系ＴＬの射出瞳ＥＰを通過した光を受光する。
撮像用画素のオンチップマイクロレンズＭＬとフォトダイオードＰＤは、撮影光学系ＴＬを通過した光束を可能な限り有効に取り込むように構成されている。つまり、撮影光学系ＴＬの射出瞳ＥＰとフォトダイオードＰＤは、マイクロレンズＭＬにより共役関係にあり、フォトダイオードＰＤの有効面積は可能な限り大面積に設計される。図３（ｂ）ではＲ画素の入射光束についてのみ図示しているが、Ｇ画素及びＢ画素も同一の構造となっている。各画素に対応した射出瞳ＥＰは大径となり、被写体からの光束を効率よく取り込んで画像信号のＳ／Ｎ特性が可能な限り良くなるよう設計されている。
図４は、撮影レンズの水平方向（横方向）に瞳分割を行うための焦点検出用画素の配置と構造を示す図である。図４（ａ）は、焦点検出用画素を含む２行×２列の画素の平面図である。撮像信号を得る場合、Ｇ画素は輝度情報の主成分をなす。また、人間の画像認識特性は輝度情報に敏感であるため、Ｇ画素が欠損すると画質劣化が認められやすい。一方、Ｒ画素もしくはＢ画素は色情報を取得する画素であるが、人間は色情報には鈍感であるため、色情報を取得する画素は多少の欠損が生じても画質劣化に気づきにくい。そのため本実施形態においては、２行×２列の画素のうち、Ｇ画素は撮像用画素として残し、Ｒ画素とＢ画素の一部を焦点検出用画素としている。これを図４（ａ）においてＳＡ及びＳＢで示す（それぞれＳＡ画素、ＳＢ画素）。 図４ではＳＡ画素とＳＢ画素は斜め方向で隣接しているが必ずしもこの配置である必要はない。
図４（ａ）のＳＡ画素とＳＢ画素を真横に並べたときの断面Ａ−Ａを図４（ｂ）に示す。焦点検出用画素は、画素の最前面に配置されたオンチップマイクロレンズＭＬと、Ｗ（白色）のカラーフィルタＣＦＷを有する。さらに焦点検出用画素は、ＰＤ（フォトダイオード２０１）、ＣＭＯＳセンサー内の各種信号を伝達する信号線を形成するための配線層ＣＬを有する。ＳＡ画素は開口部ＯＰＨＡを有し、ＳＢ画素は開口部ＯＰＨＢを有し、それぞれ撮影レンズＴＬの左側の射出瞳ＥＰＨＡ、右側の射出瞳ＥＰＨＢを通過した光を受光する。

マイクロレンズＭＬと、フォトダイオードＰＤは図３（ｂ）に示した撮像用画素と同一構造である。本実施形態においては、焦点検出用画素の信号は出力画像の生成には用いないため、カラーフィルタＣＦＷは色分離用カラーフィルタの代わりに透明膜（Ｗｈｉｔｅ）が配置されている。また、撮像素子で瞳分割を行なうため、配線層ＣＬの開口部はマイクロレンズＭＬの中心線に対して一方向に偏って配置されている。具体的には、ＳＡ画素および、その開口部ＯＰＨＡは右側に偏って配置されているため、撮影レンズＴＬの左側の射出瞳ＥＰＨＡを通過した光束を受光する。同様に、ＳＢ画素の開口部ＯＰＨＢは左側に偏って配置されているため、撮影レンズＴＬの右側の射出瞳ＥＰＨＢを通過した光束を受光する。よって、ＳＡ画素を水平方向に規則的に配列し、これらの画素群で取得した被写体像をＡ像とする。また、ＳＢ画素も水平方向に規則的に配列し、これらの画素群で取得した被写体像をＢ像とする。すると、Ａ像とＢ像から像ずれ量を算出し、この像ずれ量から被写体像のデフォーカス量を算出することができる。また、垂直方向（列方向）のデフォーカス量を検出したい場合には、ＳＡ画素および、その開口部ＯＰＨＡを上側に、ＳＢ画素および、その開口部ＯＰＨＢを下側に偏って配置させて構成すればよい。
図５は、本実施形態における複数の撮像用画素および複数の焦点検出用画素の配置を示した画素配置図である。図５において、図３におけるＲ画素、Ｇ画素、Ｂ画素には、Ｒ、Ｇ、Ｂの符号を付している。また、図４におけるＳＡ画素、ＳＢ画素には、ＳＡ、ＳＢの符号を付している。焦点検出用画素の画素配置では、ＳＡ画素、ＳＢ画素が画素ペアを構成し、画素ペアが等間隔で配置されている。また、焦点検出用画素群が、撮像用に使用できないことを考慮して、本実施形態では、Ｘ、Ｙ方向にある程度の間隔をおいて、離散的に配置されている。

図６は、図１に示す撮像素子を用いた撮像装置のブロック構成を示した図である。図６において、撮像装置１０００は、レンズ部６０１、レンズ駆動部６０２、メカニカルシャッタ６０３、絞り６０４、メカニカルシャッタ・絞り駆動部６０５、撮像素子６０６、撮像信号処理回路６０７、全体制御演算部６０９を備える。全体制御演算部６０９には、記録媒体制御インターフェース部６１０、記録媒体６１２、操作部６１５、メモリ部II６１４が接続されている。また、全体制御演算部６０９には、バスを介して、メモリ部Ｉ６０８、表示部６１１、外部インターフェース部６１３が接続されている。

図６において、撮像素子６０６は、図１〜図５を用いて説明した撮像素子である。レンズ部６０１を通った被写体光は絞り６０４により適切な光量に調整され、撮像素子６０６上に被写体像として結像される。撮像素子６０６の撮像用画素で撮像された被写体像（画像信号）は、撮像素子６０６の周辺回路において相関２重サンプリング、ゲイン調整、アナログ信号からデジタル信号への変換を行うＡＤ変換が行われる。そして、Ｒ，Ｇｒ，Ｇｂ，Ｂの信号として、撮像信号処理回路６０７に送られる。撮像信号処理回路６０７では、ノイズを軽減するローパスフィルタ処理やシェーディング処理、ＷＢ処理などの各種の画像信号処理、さらにキズ補正やダークシェーディング補正、黒引き処理等の各種の補正、圧縮等を行って画像信号を作成する。

撮像素子６０６の焦点検出用画素で取得された被写体像は、撮像素子６０６の周辺回路において相関２重サンプリング、ゲイン調整、アナログ信号からデジタル信号への変換を行うＡＤ変換が行われ、撮像信号処理回路６０７に送られる。撮像信号処理回路６０７では、さらにＳＡ画素の画素群から取得した被写体像であるＡ像と、ＳＢ画素の画素群から取得した被写体像であるＢ像から像ずれ量を算出する。さらに像ずれ量Ｘからデフォーカス量が算出され、メモリ部II６１４に格納される。このデフォーカス量に基づき全体制御演算部６０９がレンズ駆動部６０２に指令してレンズ部６０１を移動させ、自動焦点調節が行われる。

メカニカルシャッタ６０３は後段の絞り６０４、撮像素子６０６へ入射する光の照射時間を機械的に制御する。このメカニカルシャッタ６０３、絞り６０４はシャッタ・絞り駆動部６０５によって駆動制御される。全体制御演算部６０９は撮像装置全体の制御と各種演算を行う。メモリ部Ｉ６０８は画像データを一時的に記憶する。記録媒体制御インターフェース部６１０は記録媒体６１２への画像データの記録または記録媒体６１２からの画像データの読み出しを行う。表示部６１１は画像データの表示を行う。記録媒体６１２は半導体メモリ等の着脱可能な記憶媒体であり、画像データの記録または読み出しを行う。外部インターフェース部６１３は外部コンピュータ等と通信を行うためのインターフェースである。メモリ部II６１４は全体制御演算部６０９での演算結果を記憶する。操作部６１５によりユーザーが設定した撮像装置の駆動条件に関する情報は、全体制御演算部６０９に送られ、これらの情報に基づいて撮像装置全体の制御が行われる。

図７は、図１に示した固体撮像素子のＡＤ変換の動作を説明するための図である。ＡＤ変換動作は、画素１０１内のフォトダイオード２０１で発生した電荷を読み出さないノイズ信号ＶＮsigをＡＤ変換する場合と、画素１０１内のフォトダイオード２０１で発生した電荷を読み出す画素信号ＶＳsigをＡＤ変換する場合とで動作が異なる。また、画素信号ＶＳsigが比較的大きい場合と小さい場合とでＡＤ変換動作が異なる。

（画素信号ＶＳsigが比較的小さい場合）
図７（ａ）は、基準電圧ＶＲＥＦ＝Ｖｂとしたときに、画素信号ＶＳsigの電圧レベルが基準電圧ＶＲＥＦ（閾値）より低い場合のＡＤ変換の動作を説明する図である。ノイズ信号ＶＮsig、画素信号ＶＳsigの順に読み出し、ＡＤ変換を行う動作について説明する。

ノイズ信号ＶＮsigを読み出しＡＤ変換を開始する直前ｔ０までに、ＳＥＬ１１（１１１）の出力はＬｏｗに設定される。ＳＷ１１（１１０）は、ＳＥＬ１１（１１１）の出力がＬｏｗなのを受け、ＣＯＭＰ１１（１１２）で比較する参照電圧としてＶｒｅｆ１を選択する。時刻ｔ０〜ｔ１まで参照電圧Ｖｒｅｆ１はランプ波形状に変化し、カウンタ１１（１１３）は１０ビット精度で１クロック毎に１ダウンカウントを行うことでＡＤ変換動作を実施する。

時刻ｔ１では、ノイズ信号ＶＮsigよりもＶｒｅｆ１の値が大きくなったことを受けてＣＯＭＰ１１（１１２）の出力信号がＬｏｗからＨｉｇｈに変化する。ＣＯＭＰ１１（１１２）の出力信号がＨｉｇｈになったことを受けてカウンタ１１（１１３）はダウンカウントを停止する。このときのカウンタ１１（１１３）のカウント値が、ノイズ信号ＶＮsigをデジタル値に変換した値となる。

その後、画素信号ＶＳsigが読みだされる。ＳＥＬ１１（１１１）は読み出された画素信号ＶＳsigの出力レベルを、基準電圧ＶＲＥＦ＝Ｖｂと比較し、それ以上ならばＨｉｇｈを、小さければＬｏｗを出力する。図７（ａ）の場合には画素信号ＶＳsig＜Ｖｂであるため、ＳＥＬ１１（１１１）の出力信号はＬｏｗとなる。ＳＷ１１（１１０）は、ＳＥＬ１１の出力信号がＬｏｗなのを受け、ＣＯＭＰ１１（１１２）で比較する参照電圧としてＶｒｅｆ１を選択する。

時刻ｔ２では、参照電圧の選択が完了した時点でＣＯＭＰ１１（１１２）をＬｏｗにし、時刻ｔ２〜ｔ３まで参照電圧Ｖｒｅｆ１をランプ波形状に変化させる。カウンタ１１（１１３）は１０ビット精度で１クロック毎に１アップカウントを行うことでＡＤ変換動作を実施する。時刻ｔ３では、画素信号ＶＳsigよりも参照電圧Ｖｒｅｆ１の値が大きくなったことを受けてＣＯＭＰ１１（１１２）の出力信号がＬｏｗからＨｉｇｈに変化する。ＣＯＭＰ１１（１１２）の出力信号がＨｉｇｈになったことを受けてカウンタ１１（１１３）はアップカウントを停止する。その後、カウンタ１１（１１３）のカウント値としてデジタル信号に変換された画素信号ＶＳsigは、後段の撮像信号処理回路６０７に入力され、各種画像信号処理が施される。

この第１の実施形態では、参照電圧Ｖｒｅｆ１をランプ波形状に変化させ始める前にＡＤ変換選択期間が設けられており、この期間にＳＥＬ１１（１１１）でＡＤ変換における参照電圧の選択を行っている。

図７（ａ）では、画素信号ＶＳsigがＳＥＬ１１（１１１）の基準電圧ＶＲＥＦ＝Ｖｂよりも小さいので、ＳＥＬ１１（１１１）の出力がＬｏｗとなっている。ＳＥＬ１１（１１１）の出力を受け、参照電圧はＶｒｅｆ１が選択される。カウンタ１１（１１３）は毎クロックに１カウント、カウントアップ動作し、ＣＯＭＰ１１（１１２）の出力信号がＨｉｇｈに切り替わったところでカウント動作を停止する。カウンタ１１（１１３）のカウント値は、ビットシフトされることなく出力するように設定される。このように、画素信号ＶＳsigの出力レベルが基準電圧ＶＲＥＦ＝Ｖｂより低い場合は、狭いレンジで参照電圧との比較動作を行うことで高分解能なＡＤ変換を行なうことができる。また、本実施形態では、画素信号ＶＳsigもノイズ信号ＶＮsigも同じ分解能でＡＤ変換している。そのため、画素信号ＶＳsigの出力レベルからノイズ信号ＶＮsigのレベルを減算するＳ−Ｎ処理は、画素信号ＶＳsigとノイズ信号ＶＮsigのカウント方向を変えるだけで実現することが可能となる。

（画素信号ＶＳsigが比較的大きい場合）
一方、図７（ｂ）は、画素信号ＶＳsigの電圧レベルが基準電圧ＶＲＥＦ＝Ｖｂ以上の場合のＡＤ変換の動作を説明する図である。図７（ａ）と同様にノイズ信号ＶＮsig、画素信号ＶＳsigの順に読み出し、ＡＤ変換を行う動作について説明する。

図７（ａ）と同様に、時刻ｔ０’までにＳＥＬ１１（１１１）の出力をＬｏｗに設定し、ＳＷ１１（１１０）はＣＯＭＰ１１（１１２）で比較する参照電圧としてＶｒｅｆ１を選択する。そして時刻ｔ０’〜ｔ１’まで参照電圧Ｖｒｅｆ１をランプ波形状に変化させ、カウンタ１１（１１３）は１０ビット精度で１クロック毎に１ダウンカウントを行うことでノイズ信号ＶＮsigのＡＤ変換動作を実施する。

時刻ｔ１’では、ノイズ信号ＶＮsigよりも参照電圧Ｖｒｅｆ１の値が大きくなったことを受けてＣＯＭＰ１１（１１２）の出力信号がＬｏｗからＨｉｇｈに変化する。ＣＯＭＰ１１（１１２）の出力信号がＨｉｇｈになったことを受けてカウンタ１１（１１３）はダウンカウントを停止する。このときのカウンタ１１（１１３）のカウント値が、ノイズ信号ＶＮsigをデジタル値に変換した値となる。

その後、画素信号ＶＳsigが読みだされる。ＳＥＬ１１（１１１）は読み出された画素信号ＶＳsigの出力レベルと基準電圧ＶＲＥＦ＝Ｖｂとを比較し、図７（ｂ）の場合には画素信号ＶＳsig≧Ｖｂであるため、ＳＥＬ１１（１１１）の出力はＨｉｇｈとなる。ＳＷ１１（１１０）は、ＳＥＬ１１（１１１）の出力がＨｉｇｈなのを受け、ＣＯＭＰ１１（１１２）で比較する参照電圧としてＶｒｅｆ２を選択する。また、ＳＥＬ１１（１１１）の出力がＨｉｇｈになったことを受け、参照電圧Ｖｒｅｆ１と参照電圧Ｖｒｅｆ２の傾きが４倍異なることから、カウンタ１１（１１３）でカウントされた値を２ビット分下位ビット側にシフトさせる。

時刻ｔ２’では、参照電圧の選択が完了した時点でＣＯＭＰ１１（１１２）をＬｏｗ にし、時刻ｔ２’〜ｔ３’まで参照電圧Ｖｒｅｆ２をランプ波形状に変化させる。カウンタ１１（１１３）は１０ビット精度で１クロック毎に１カウントアップすることで画素信号ＶＳsigのＡＤ変換を実施する。

時刻ｔ３’では、画素信号ＶＳsigよりも参照電圧Ｖｒｅｆ２の値が大きくなったことを受けて、ＣＯＭＰ１１（１１２）の出力がＬｏｗからＨｉｇｈに変化する。ＣＯＭＰ１１（１１２）の出力がＨｉｇｈになったことを受けて、カウンタ１１（１１３）はアップカウントを停止する。カウンタ１１（１１３）の停止後、カウンタ１１（１１３）のカウント値としてデジタル信号に変換された画素信号ＶＳsigは、後段の撮像信号処理回路６０７に入力される。そして、参照電圧Ｖｒｅｆ１と参照電圧Ｖｒｅｆ２の傾きが４倍異なることから、２ビット分上位ビット側にビットシフトを行う。その後撮像信号処理回路６０７において各種画像信号処理が施される。なお、図７（ａ）の時刻ｔ２〜ｔ４の期間と図７（ｂ）の時刻ｔ２‘〜ｔ４’の期間は同じ時間を要している。

図７（ｂ）では、画素信号ＶＳsigがＳＥＬ１１（１１１）の基準電圧ＶＲＥＦ＝Ｖｂ以上であったので、ＳＥＬ１１（１１１）の出力がＨｉｇｈに切り替わる。その結果、参照電圧はＶｒｅｆ２が選択される。カウンタ１１（１１３）は１クロック毎に１カウントアップする動作を行い、ＣＯＭＰ１１（１１２）がＨｉｇｈになったところでカウントアップを停止する。その後、デジタル化された画素信号ＶＳsigは、撮像信号処理回路６０７に入力され、２ビット分上位ビット側にシフトすることで、カウント値を４倍にした値となる。この場合は広いレンジを低分解能ではあるが高速にＡＤ変換したことになる。

図７を用いて説明したように、図７（ａ）に示すＡＤ変換と図７（ｂ）に示すＡＤ変換を、画像内の各画素の出力信号ＶＳsigの出力レベルが基準信号Ｖｂ（基準レベル）よりも大きいか否かに応じて切り替える。そして、出力レベルがＶｂ未満（基準レベル未満）の場合に図７（ａ）のようにＡＤ変換を行ったデジタルデータと、出力レベルがＶｂ以上（基準レベル以上）の場合に図７（ｂ）のようにＡＤ変換を行ったデジタルデータを合成する。これにより画像内のノイズの目立つ暗い領域は高分解能でＡＤ変換でき、ノイズの目立ちにくい明るい領域は低分解能だが暗い領域よりも相対的に高速にＡＤ変換することが可能となる。上記のＡＤ変換の高速化技術により、撮像素子において画質を劣化させずに画像信号のＡＤ変換速度を向上させ、撮像装置自体の読み出し速度の高速化を可能にしている。

図８は、露光期間後の画素の読み出しタイミングを示した図である。図８において、同期信号φＳＰはＴＧ１０８から出力され、トリガー信号φＴＲｉは同期信号φＳＰを基準として撮像用画素の読み出し開始タイミングを制御し、トリガー信号φＴＲｆは同期信号φＳＰを基準として焦点検出用画素の読み出し開始タイミングを制御する。トリガー信号φＴＲｉがＨｉになった後、期間Ｔｉに焦点検出用画素を読み飛ばしながら撮像用画素の読み出しを行う。その後、トリガー信号φＴＲｆがＨｉになった後に、期間Тｆにおいて、期間Ｔｉで読み飛ばされた焦点検出用画素の読み出しを行う。通常、撮像用画素は焦点検出用画素よりも数が多いため、期間Тｉ＞期間Ｔｆとなる。撮像用画素から読み出された画素データを元に画像信号が得られ、焦点検出用画素から読み出された画素データから一対の像ずれ量を検出するための像信号が得られる。

期間Ｔｉでは焦点検出画用素を読み飛ばしながら撮像用画素の信号を読み出しているため、画像信号において焦点検出用画素の存在したアドレスには画素データは存在しない。そこで、読み出し後、焦点検出用画素の存在したアドレスの画素データは、その周辺にある撮像用画素の信号出力値をもとに算出した値で補間する。

以下、図９〜図１１を参照して画素信号のＡＤ変換のためのレンジを切り替える基準となる基準電圧を決定する動作について説明する。ここで、基準電圧ＶＲＥＦは異なる３つの値としてＶａ，Ｖｂ，Ｖｃをとるものとする。Ｖａは常に高分解能でＡＤ変換を行うための基準電圧であり、Ｖｂは撮像用画素からの出力信号用の基準電圧、Ｖｃは焦点検出用画素からの出力信号用の基準電圧である。

Ｖａ、Ｖｂ、Ｖｃの大小関係は下記の通りであるとする。

Ｖａ ＞Ｖｂ＞Ｖｃ …（１）
Ｖｃ ＝Ｖｂ×α …（２）
Ｖａ ≧Ｖsat …（３）
ただし、αは撮像用画素に対する焦点検出用画素の感度の比率を表しており０＜α＜１とする。またＶsatは焦点検出用画素の飽和信号レベルの電圧値とする。

図９は、焦点検出用画素を読み出す場合と、撮像用画素を読み出す場合とで異なる基準電圧ＶＲＥＦの値を選択する動作を示すフローチャートである。

Ｓ９０１において、撮像素子６０６内のＴＧ１０８から出力されるトリガー信号φＴＲｉ，φＴＲｆに同期して基準電圧ＶＲＥＦを切り替える。すなわち焦点検出用画素が読み出されている期間ＴｆであればＳ９０２へ進み、撮像用画素が読み出されている期間ＴｉであればＳ９０３へ進む。Ｓ９０２では、基準電圧ＶＲＥＦ＝Ｖｃとして終了する。Ｓ９０３では、基準電圧ＶＲＥＦ＝Ｖｂとして終了する。

つまり、基準電圧ＶＲＥＦを撮像用画素と焦点検出用画素とで切り替える。これにより、撮像用画素に比べ相対的に感度が低い焦点検出用画素に対して、画素信号ＶＳsigがＶｃよりも低い場合に、より高精度にＡＤ変換を行うことが可能となる。

図１０は、動画モードにおいて撮影条件のうちの絞りのＦ値によって基準電圧ＶＲＥＦの値を選択する動作を示すフローチャートである。本実施形態では、図１０に示すフローチャートは撮像用画素、焦点検出用画素の２種の画素の内、焦点検出用画素のみの基準電圧を決定するものとする。

Ｓ１００１において、メモリ部IIに保存されている撮影条件を取得する。Ｓ１００２において、撮影条件の絞りのＦ値が閾値Ｆｔｈよりも大きいか否か判定し、閾値Ｆｔｈよりも大きければ（絞りが比較的絞られていれば）Ｓ１００３へ、閾値Ｆｔｈ以下であれば（絞りが比較的開いていれば）Ｓ１００４へ進む。Ｓ１００３では、基準電圧ＶＲＥＦ＝Ｖａとして終了する。Ｓ１００４では、基準電圧ＶＲＥＦ＝Ｖｃとして終了する。

つまり、絞りのＦ値が所定の値よりも大きく基準電圧ＶＲＥＦ＝Ｖａの場合、ＳＥＬ１１（１１１）は読み出された画素信号ＶＳsigの出力レベルをＶａと比較し、画素信号ＶＳsigは常にＶａよりも小さいためＬｏｗを出力する。そのため、ＡＤ変換を行う際の参照電圧はＶｒｅｆ１となり、低速だが高ビット精度のＡＤ変換を行うことができる。すなわち、焦点検出用画素において焦点検出が困難な絞りのＦ値が大きい場合には、ＡＤ変換に時間がかかるが高精度の出力信号を得ることができ、焦点検出の困難さを軽減させることができる。

一方、絞りのＦ値が所定の値以下であり、基準電圧ＶＲＥＦ＝Ｖｃの場合、ＳＥＬ１１（１１１）はＨｉｇｈを出力する。そのため、ＡＤ変換を行う際の参照電圧はＶｒｅｆ２となり、低ビット精度であるが高速に出力信号を得ることができ、高速に焦点検出を行うことができる。

ここで、図１１を用いて基準電圧ＶＲＥＦ＝Ｖａの場合と基準電圧ＶＲＥＦ＝Ｖｃの場合における、ＡＤ変換精度、ＡＤ変換に要する時間の差について説明する。基準電圧ＶＲＥＦ＝Ｖｃの場合、画素信号ＶＳsigがＶｃよりも大きければ参照電圧Ｖｒｅｆ２を選択し、時刻ｔ０”〜ｔ１”までＡＤ変換を１０ビット精度で行う。また、画素信号ＶＳsigがＶｃより小さければ参照電圧Ｖｒｅｆ１を選択し、時刻ｔ０”〜ｔ１”までＡＤ変換を１０ビット精度で行う。基準電圧ＶＲＥＦ＝Ｖａの場合、画素信号ＶＳsigはＶａよりも常に小さいため参照電圧Ｖｒｅｆ１を選択し、時刻ｔ０”〜ｔ２”までＡＤ変換を１２ビット精度で行う。

上記の通り、基準電圧ＶＲＥＦ＝Ｖａの場合のＡＤ変換時間は基準電圧ＶＲＥＦ＝Ｖｃの場合に比べ４倍の時間となる。一方で基準電圧ＶＲＥＦ＝Ｖａの場合のＡＤ変換のビット精度は、画素信号ＶＳsigがＶｃより大きく基準電圧ＶＲＥＦ＝Ｖｃの場合に比べて４倍に向上する。

図１０では、絞りのＦ値によって基準電圧ＶＲＥＦを決定しているが、撮影するシーンが自動焦点検出を行う上で苦手なシーンか否かによって基準電圧ＶＲＥＦを決定しても良い。図１２を用いて、動画モードにおいて、撮影するシーンが自動焦点検出を行う上で苦手なシーンか否かによって基準電圧ＶＲＥＦを選択する動作について説明する。本実施形態では、図１２に示すフローチャートは撮像用画素、焦点検出用画素の２種の画素の内、焦点検出用画素のみの基準電圧を決定するものとする。

Ｓ１１０１において、１フレーム目であればＳ１１０４へ、１フレーム目でなければＳ１１０２へ進む。Ｓ１１０２では、１フレーム前（前回）のデフォーカス量をメモリII６１４から取得する。Ｓ１１０３では、取得したデフォーカス量Ｘと閾値Ｘｔｈを比較し、デフォーカス量Ｘが閾値Ｘｔｈよりも小さければＳ１１０４へ、閾値Ｘｔｈ以上であればＳ１１０５へ進む。Ｓ１１０４では、基準電圧ＶＲＥＦ＝Ｖａとして終了する。Ｓ１１０５では、基準電圧ＶＲＥＦ＝Ｖｃとして終了する。

つまり、Ａ像とＢ像のデフォーカス量Ｘが小さく、基準電圧ＶＲＥＦ＝Ｖａの場合、ＳＥＬ１１（１１１）は読み出された画素信号ＶＳsigの出力レベルをＶａと比較し、画素信号ＶＳsigは常にＶａよりも小さいためＬｏｗを出力する。そのため、ＡＤ変換を行う際の参照電圧はＶｒｅｆ１となり、低速だが高精度のＡＤ変換を行うことができる。すなわち、焦点検出用画素において、焦点検出の算出に必要なデフォーカス量Ｘが十分な大きさでないときには、ＡＤ変換に時間がかかるが高精度の出力信号を得ることができ、焦点検出の困難さを軽減させることができる。

一方、Ａ像とＢ像のデフォーカス量Ｘが大きく基準電圧ＶＲＥＦ＝Ｖｃの場合、ＳＥＬ１１（１１１）はＨｉｇｈを出力する。そのため、ＡＤ変換を行う際の参照電圧はＶｒｅｆ２となり、低精度であるが高速に出力信号を得ることができ、高速に焦点検出を行うことができる。

以上のように基準電圧ＶＲＥＦを撮像用画素と焦点検出用画素とで変えることで、撮像用画素と同じ基準電圧感度を使用するのに比べ、焦点検出用画素の出力レベルが低出力の際により高い分解能でＡＤ変換を行うことができる。

さらに、焦点検出用画素でのデフォーカス量検出精度が低下するような、絞りのＦ値が所定の値よりも大きい撮影条件下、または苦手シーン撮影時には、精度を優先した基準電圧を設定することで焦点検出精度の低下を軽減させることができる。

以上のように、本実施形態においては、焦点検出用画素と撮像用画素の両方を有し、かつＡＤ変換の高速化技術を適用する撮像素子において、ＡＤ変換の高速化技術の切り替えタイミングを焦点検出用画素と撮像用画素でそれぞれ別々に設定する。これにより、ＳＮ特性、ダイナミックレンジ特性、読み出し速度、自動焦点検出性能のバランスが適切な撮像素子を提供することができる。

（第２の実施形態）
以下、本発明の第２の実施形態について説明する。この第２の実施形態では、１画素内に２つの隣り合うフォトダイオードを有する画素が撮像素子の撮像面全面に配置された撮像装置を例に説明する。以下図１、図６、図７、図１０〜図１６を参照して本発明の第２の実施形態について説明する。

本実施形態における撮像素子の概略構成は第１の実施形態の図１で説明した構成と同様であるため説明を省略する。なお、本実施形態においては撮像装置の基本的な構成と動作および撮像素子の基本的な構成と動作は、第１の実施形態と同様であるので、図および符号を流用して説明する。

図１の撮像素子内の画素１０１の構成例について図１３を用いて説明する。図１と共通する部分は同じ符号を付している。画素１０１は、２つのフォトダイオード（光電変換素子）１２０１ｒ，１２０１ｌ、２つの転送トランジスタ１２０２ｒ，１２０２ｌ、リセットトランジスタ１２０３、増幅トランジスタ１２０４、選択トランジスタ１２０５、電流源１２０６を備える。転送トランジスタ１２０２、リセットトランジスタ１２０３、増幅トランジスタ１２０４、選択トランジスタ１２０５、電流源１２０６は、第１の実施形態の図２で説明したものと同様であるためここでは説明を省略する。

第２の実施形態の画素１０１には、フォトダイオード１２０１ｒとフォトダイオード１２０１ｌが存在し、それぞれ転送トランジスタ１２０２ｒ、転送トランジスタ１２０２ｌを介して同一のフローティングディフュージョン部ＦＤに接続されている。

転送トランジスタ１２０２ｒ、転送トランジスタ１２０２ｌは、それぞれ制御パルスφＴＲr，φＴＲlにより駆動され、フォトダイオード１２０１ｒ、フォトダイオード１２０１ｌに蓄積された電荷をフローティングディフュージョン部ＦＤへ転送する。制御パルスφＴＲｒ，φＴＲlを同時に印加すればフローティングディフュージョン部ＦＤ上でフォトダイオード１２０１ｒ、フォトダイオード１２０１ｌのそれぞれに蓄積された電荷を混合して読み出すことも可能である。

図１４は、第２の実施形態における画素の配置と構造を示す図である。図１４（ａ）は、２行×２列の画素の平面図である。周知のごとく、ベイヤ配列では対角方向にＧ画素が、他の２画素にＲ画素とＢ画素が配置される。そしてこの２行×２列の構造が繰り返し配置される。

図１４（ｃ）は、図１４（ａ）の拡大図である。１つの単位画素（Ｐｉｘｅｌ）はオンチップマイクロレンズ（ＭＬ）を有し、２つのフォトダイオード１２０１ｒ，１２０１ｌを備えて構成される。画素の左側に配置されたフォトダイオード１２０１ｌをＰＤｌ、画素の右側に配置されたフォトダイオード１２０１ｒをＰＤｒとする。

図１４（ｂ）は、図１４（ａ）のＡ−Ａ断面図である。マイクロレンズＭＬ、フォトダイオードＰＤｌ，ＰＤｒは、それぞれ図１４（ｃ）と同様である。また、１つの画素は、カラーフィルタＣＦ、ＣＭＯＳセンサー内の各種信号を伝達する信号線を形成するための配線層ＣＬを有する。フォトダイオードＰＤｌ，ＰＤｒは、光軸中心ＯＡに対して、撮影光学系ＴＬの右側の射出瞳ＥＰＨＲ、左側の射出瞳ＥＰＨＬをそれぞれ通過した光を受光する。この構成により、２つのフォトダイオード（ＰＤ）で瞳分割を行なう。

フォトダイオードＰＤｒで取得した被写体像をＡ像とする。また、フォトダイオードＰＤｌで取得した被写体像をＢ像とする。そして、Ａ像とＢ像から像ずれ量を算出することで、被写体像のデフォーカス量を算出することができる。また、垂直方向（縦方向）のデフォーカス量を算出したい場合には、１画素内に存在する２つのフォトダイオードＰＤｒ，ＰＤｌを垂直方向に並べて配置すればよい。
第２の実施形態における撮像装置の構成は、第１の実施形態の図６を用いて説明したものと同様であるため詳細な説明を省略する。しかしながら、第２の実施形態では、図１３、図１４で説明したとおり、撮像素子の画素構成、配置が異なる。そのため、画像信号、一対の像信号を得るための撮像素子６０６の動作が異なる。

図１５を用いて、第２の実施形態における画素の読み出しタイミングについて説明する。図１５（ａ）は、画像信号のみを出力するモード（以後、Мｏｄｅ１と記載）の読み出しタイミングを示している。また、図１５（ｂ）は画像信号と一対の像信号のうちの片方の像信号（単位画素内の少なくとも１つのフォトダイオードの信号）を独立して出力するモード（Ｍｏｄｅ２と記載）のタイミングを示している。ここで、撮像素子６０６の画素内の２つのフォトダイオードＰＤｒ，ＰＤｌで光電変換された電荷をそれぞれ電荷Ｑｒ，Ｑｌとする。なお、同期信号φＳＰはＴＧ１０８から出力される。また、トリガー信号φＴＲａは同期信号φＳＰを基準としてフォトダイオードＰＤｒの電荷Ｑｒの読み出し開始タイミングを制御し、トリガー信号φＴＲｂは同期信号φＳＰを基準として、フォトダイオードＰＤｌの電荷Ｑｌの読み出し開始タイミングを制御する。

本実施形態におけるＭｏｄｅ１の動作について図１５（ａ）を用いて説明する。同期信号φＳＰの立下りに同期してトリガー信号φＴＲａとφＴＲｂが同時にＨｉなる。トリガー信号φＴＲａとφＴＲｂが同時にＨｉになった後に、期間Тa+bにフォトダイオードＰＤｒの電荷ＱｒとフォトダイオードＰＤｌの電荷Ｑｌを読み出し、ＦＤ上で混合し、Ｑｒ＋Ｑｌとする。なお、電荷Ｑｒと電荷Ｑｌの蓄積時間は、それぞれ同期信号φＳＰの立下り前に、フォトダイオードＰＤｒとフォトダイオードＰＤｌに対して同時に行われたリセット動作からφＴＲａとφＴＲｂがＨｉになるまでの期間である。つまり電荷Ｑｒと電荷Ｑｌは同時刻に同期間露光されて得られた信号である。

その後、ゲイン調整、アナログ信号からデジタル信号への変換を行うＡＤ変換が行われ、Ｒa+b、Ｇｒa+b、Ｇｂa+b、Ｂa+bの信号として、撮像信号処理回路６０７に送られる。撮像信号処理回路６０７では、ノイズを軽減するローパスフィルタ処理やシェーディング処理、ＷＢ処理などの各種の画像信号処理、さらにキズ補正やダークシェーディング補正、黒引き処理等の各種の補正、画像信号の圧縮等を行って画像データを作成する。同期信号φＳＰの立下りのたびに同様の動作を繰り返す。

一方、Ｍｏｄｅ２の動作について図１５（ｂ）を用いて説明する。まず、同期信号φＳＰの立下りに同期してトリガー信号φＴＲａがＨｉになる。この時トリガー信号φＴＲｂはＬｏｗのままである。φＴＲａがＨｉになった後に、期間ТａにフォトダイオードＰＤｒの電荷Ｑｒを読み出す。その後、ゲイン調整、アナログ信号からデジタル信号への変換を行うＡＤ変換が行われ、画素信号Ｒａ，Ｇｒａ，Ｇｂａ，Ｂａとして、撮像信号処理回路６０７に送られる。そして、フォトダイオードＰＤｒの電荷Ｑｒの読み出し動作が完了するまでの所定時間ΔＴ待った後、トリガー信号φＴＲｂをＨｉにする。

トリガー信号φＴＲｂがＨｉになった後に、期間Тa+bにフォトダイオードＰＤｌの電荷ＱｌをＦＤに読み出し、すでにＦＤ上に読み出されているフォトダイオードＰＤｒの電荷ＱｒとＦＤ上で混合しＱｒ＋Ｑｌとする。その後、ゲイン調整、アナログ信号からデジタル信号への変換を行うＡＤ変換が行われ、画素信号Ｒa+b，Ｇｒa+b，Ｇｂa+b，Ｂa+bとして、撮像信号処理回路６０７に送られる。

電荷Ｑｒと電荷Ｑｌの露光時間は、それぞれのフォトダイオードのリセット動作からトリガー信号φＴＲａ，φＴＲｂがＨｉになるまでの期間であるが、トリガー信号φＴＲａ，φＴＲｂのＨｉになるタイミングがずれている。そのため、それぞれのフォトダイオードのリセット動作をずらしている。つまり、同期信号φＳＰの立下り前に、フォトダイオードＰＤｒのリセット動作後、所定時間ΔＴ待った後にフォトダイオードＰＤｌのリセット動作を行う。以上のことから、電荷Ｑｒと電荷Ｑｌは、異なる時刻に同じ期間露光される。同期信号φＳＰの立下りのたびに同様の動作を繰り返す。

撮像信号処理回路６０７では、画素信号Ｒa+b，Ｇｒa+b，Ｇｂa+b，Ｂa+bと画素信号Ｒａ，Ｇｒａ，Ｇｂａ，Ｂａの信号から、フォトダイオードＰＤｌの電荷Ｑｌ由来の画素信号Ｒｂ，Ｇｒｂ，Ｇｂｂ，Ｂｂの信号を作成する。さらに、画素信号Ｒａ，Ｇｒａ，Ｇｂａ，ＢａからなるフォトダイオードＰＤｒに由来したＡ像と、画素信号Ｒｂ，Ｇｒｂ，Ｇｂｂ，ＢｂからなるフォトダイオードＰＤｌに由来したＢ像から、Ａ像とＢ像の像ずれ量を算出する。さらに像ずれ量からデフォーカス量Ｘを算出し、メモリ部II６１４へ格納する。このデフォーカス量Ｘに基づき、全体制御演算部６０９がレンズ駆動部６０２に指令してレンズ部６０１を駆動させ、焦点調節動作が行われる。撮像素子６０６をＭｏｄｅ１で駆動させるか、Ｍｏｄｅ２で駆動させるかは、全体制御演算部６０９からの撮像素子６０６内のＴＧ１０８への制御信号により切り替える。ＡＤ変換部のタイミングは、第１の実施形態の図７を用いて説明したものと同様であるため説明を省略する。

図１６は、第２の実施形態における画素の基準電圧ＶＲＥＦを決定する動作を示すフローチャートである。図１６では、撮像素子をＭｏｄｅ１で駆動させる場合とＭｏｄe２で駆動させる場合とで異なる基準電圧ＶＲＥＦの値を選択する動作について説明する。

Ｓ１６０１において、全体制御演算部６０９からの撮像素子６０６内のＴＧ１０８への制御信号に基づき、撮像素子６０６の駆動モードがМｏｄｅ１であるか否かを判定する。駆動モードがМｏｄｅ１であればＳ１６０２へ進み、駆動モードがМｏｄｅ２であればＳ１６０３へ進む。Ｓ１６０２では、基準電圧ＶＲＥＦ＝Ｖｂとして終了する。Ｓ１６０３では、基準電圧ＶＲＥＦ＝Ｖａとして終了する。

つまり、焦点検出用画素を読み出すモードの場合には、常に高精度なＡＤ変換を行うことで、常に高精度な自動焦点検出性能を得ることができる。また、図１６では焦点検出用画素を読み出すモードの場合には、常に高精度なＡＤ変換を行なった。しかし、例えば絞りＦ値が大きい場合や苦手シーンなどのように自動焦点検出を行う上でデフォーカス量の取得が困難な条件のときのみ、高精度なＡＤ変換を行なってもよい。絞りＦ値に応じて基準電圧ＶＲＥＦを決定する動作は図１０に示した動作と同様である。また、撮影するシーンが自動焦点検出を行う上で苦手シーンか否かによって基準電圧ＶＲＥＦを決定する動作は図１２に示したものと同様である。

本実施形態では、画素内のフォトダイオードＰＤの数が２つである場合について説明したが、画素内のフォトダイオードＰＤの数が４つかそれ以上であっても同様であることは言うまでもない。

以上のように、本実施形態では、画素内に複数のフォトダイオードＰＤを有し、かつＡＤ変換の高速化技術を適用する撮像素子において、ＡＤ変換に使用するランプ波形状の参照信号の切り替え閾値を、駆動モード、撮影条件、または撮影シーンに応じて設定する方法を示した。この方法により、ＳＮ特性、ダイナミックレンジ特性、読み出し速度、自動焦点検出性能のバランスが適切な撮像素子を提供することが可能となる。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

６０１：レンズ部、６０２：レンズ駆動部、６０３：メカニカルシャッタ、６０４：絞り、６０５：メカニカルシャッタ・絞り駆動部６、６０６：撮像素子、６０７：撮像信号処理回路、６０９：全体制御演算部

Claims (23)

1. 複数の撮像用画素と複数の焦点検出用画素とを備えた画素アレイと、
   前記画素アレイから画素信号を読み出す読み出し手段と、
   前記読み出し手段により読み出された画素信号を第１の分解能でＡＤ変換する第１のモードと、前記第１の分解能より高い第２の分解能でＡＤ変換する第２のモードとを有するＡＤ変換手段と、
   前記画素アレイから読み出される画素信号に応じて前記第１のモードと第２のモードを切り替える制御手段と、
   を備えることを特徴とする撮像装置。
2. 前記複数の焦点検出用画素は前記複数の撮像用画素の間に離散的に配置されることを特徴とする請求項１に記載の撮像装置。
3. 前記制御手段は、前記第１のモードと前記第２のモードを前記画素アレイから読み出された画素信号の信号レベルの基準レベルに対する大小関係に基づいて切り替えることを特徴とする請求項１または２に記載の撮像装置。
4. 前記制御手段は、前記画素信号の信号レベルが前記基準レベル以上である場合に前記第１のモードでＡＤ変換することを特徴とする請求項３に記載の撮像装置。
5. 前記制御手段は、前記撮像用画素の信号を読み出す場合と前記焦点検出用画素の信号を読み出す場合とで前記基準レベルを変更することを特徴とする請求項３または４に記載の撮像装置。
6. 前記制御手段は、前記撮像用画素の信号を読み出す場合よりも前記焦点検出用画素の信号を読み出す場合の方が前記基準レベルが低くなるように設定することを特徴とする請求項５に記載の撮像装置。
7. 前記制御手段は、前記基準レベルを、撮影光学系の絞りのＦ値によって変更することを特徴とする請求項３乃至６のいずれか１項に記載の撮像装置。
8. 前記制御手段は、前記撮影光学系の絞りのＦ値が所定の値よりも大きい場合に、前記基準レベルを高く設定することを特徴とする請求項７に記載の撮像装置。
9. 前記制御手段は、前記基準レベルを、撮影する被写体のシーンに応じて変更することを特徴とする請求項３乃至６のいずれか１項に記載の撮像装置。
10. 前記制御手段は、デフォーカス量に基づいて、前記基準レベルを変更することを特徴とする請求項３乃至６のいずれか１項に記載の撮像装置。
11. 撮影光学系の射出瞳の互いに異なる領域を通過した光束を受光する複数の光電変換素子を有する複数の単位画素を備えた画素アレイと、
    前記画素アレイから画素信号を読み出す読み出し手段と、
    前記読み出し手段により読み出された画素信号を第１の分解能でＡＤ変換する第１のモードと、前記第１の分解能より高い第２の分解能でＡＤ変換する第２のモードとを有するＡＤ変換手段と、
    前記画素アレイから読み出される画素信号に応じて前記第１のモードと第２のモードを切り替える制御手段と、
    を備えることを特徴とする撮像装置。
12. 前記制御手段は、前記第１のモードと前記第２のモードを前記画素アレイから読み出された画素信号の信号レベルの基準レベルに対する大小関係に基づいて切り替えることを特徴とする請求項１１に記載の撮像装置。
13. 前記制御手段は、前記画素信号の信号レベルが前記基準レベル以上である場合に前記第１のモードでＡＤ変換することを特徴とする請求項１２に記載の撮像装置。
14. 前記制御手段は、前記単位画素内の前記複数の光電変換素子の信号を混合して読み出す場合と、前記単位画素内の前記複数の光電変換素子の少なくとも１つの信号を独立に読み出す場合とで、前記基準レベルを変更することを特徴とする請求項１２または１３に記載の撮像装置。
15. 前記制御手段は、前記単位画素内の前記複数の光電変換素子の少なくとも１つの信号を独立に読み出す場合に、前記単位画素内の前記複数の光電変換素子の信号を混合して読み出す場合よりも前記基準レベルが高くなるように設定することを特徴とする請求項１４に記載の撮像装置。
16. 前記制御手段は、前記基準レベルを、撮影光学系の絞りのＦ値によって変更することを特徴とする請求項１２または１３に記載の撮像装置。
17. 前記制御手段は、前記撮影光学系の絞りのＦ値が所定の値よりも大きい場合に、前記基準レベルを高く設定することを特徴とする請求項１６に記載の撮像装置。
18. 前記制御手段は、前記基準レベルを、撮影する被写体のシーンに応じて変更することを特徴とする請求項１２または１３に記載の撮像装置。
19. 前記制御手段は、デフォーカス量に基づいて、前記基準レベルを変更することを特徴とする請求項１２または１３に記載の撮像装置。
20. 複数の撮像用画素と複数の焦点検出用画素とを備えた画素アレイを備える撮像装置の制御方法であって、
    前記画素アレイから画素信号を読み出す読み出し工程と、
    前記読み出し工程において読み出された画素信号を第１の分解能でＡＤ変換する第１のモードと、前記第１の分解能より高い第２の分解能でＡＤ変換する第２のモードとを有するＡＤ変換工程と、
    前記画素アレイから読み出される画素信号に応じて前記第１のモードと第２のモードを切り替える制御工程と、
    を有することを特徴とする撮像装置の制御方法。
21. 撮影光学系の射出瞳の互いに異なる領域を通過した光束を受光する複数の光電変換素子を有する複数の単位画素を備えた画素アレイを備える撮像装置の制御方法であって、
    前記画素アレイから画素信号を読み出す読み出し工程と、
    前記読み出し工程において読み出された画素信号を第１の分解能でＡＤ変換する第１のモードと、前記第１の分解能より高い第２の分解能でＡＤ変換する第２のモードとを有するＡＤ変換工程と、
    前記画素アレイから読み出される画素信号に応じて前記第１のモードと第２のモードを切り替える制御工程と、
    を有することを特徴とする撮像装置の制御方法。
22. 請求項２０または２１に記載の制御方法の各工程をコンピュータに実行させるためのプログラム。
23. 請求項２０または２１に記載の制御方法の各工程をコンピュータに実行させるためのプログラムを記憶したコンピュータが読み取り可能な記憶媒体。

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