JP2017147433A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2017147433A
JP2017147433A JP2016202761A JP2016202761A JP2017147433A JP 2017147433 A JP2017147433 A JP 2017147433A JP 2016202761 A JP2016202761 A JP 2016202761A JP 2016202761 A JP2016202761 A JP 2016202761A JP 2017147433 A JP2017147433 A JP 2017147433A
Authority
JP
Japan
Prior art keywords
functional element
element formation
formation region
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016202761A
Other languages
Japanese (ja)
Other versions
JP6817777B2 (en
Inventor
肇 奥田
Hajime Okuda
肇 奥田
基治 芳我
Motoharu Haga
基治 芳我
賢治 藤井
Kenji Fujii
賢治 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to US15/379,615 priority Critical patent/US9941266B2/en
Publication of JP2017147433A publication Critical patent/JP2017147433A/en
Priority to US15/906,313 priority patent/US10177134B2/en
Application granted granted Critical
Publication of JP6817777B2 publication Critical patent/JP6817777B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Dc-Dc Converters (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing temperature rise by devising the layout of a channel formation region, and to provide a semiconductor device capable of increasing a dynamic clamp resistance while suppressing increase in on-resistance.SOLUTION: A semiconductor device 1 includes: a substrate 2; a plurality of trenches 24 formed on the substrate 2; and a plurality of function element formation regions 14 arranged along the respective trenches 24, and that include a channel formation region 13 that is a current path. The plurality of function element formation regions 14 include: a first function element formation region 15 whose area of the channel formation region 13 occupied per unit area is relatively small; and a second function element formation region 16 whose area of the channel formation region 13 occupied per unit area is relatively large. In this configuration, the first function element formation region 15 is provided in a region where generation of heat is to be suppressed.SELECTED DRAWING: Figure 17

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

特許文献１には、トレンチゲート型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置が開示されている。この半導体装置は、複数本のトレンチが形成された半導体基板と、ゲート絶縁膜を挟んでトレンチに埋設されたゲート電極と、トレンチの側方に基板の表面側から深さ方向に向かって順に形成されたｎ型ソース領域、ｐ型ボディ領域およびｎ型ドリフト領域とを備えている。   Patent Document 1 discloses a semiconductor device including a trench gate type MOSFET (Metal Oxide Semiconductor Field Effect Transistor). In this semiconductor device, a semiconductor substrate having a plurality of trenches formed therein, a gate electrode embedded in the trench with a gate insulating film interposed therebetween, and formed in order from the surface side of the substrate in the depth direction to the side of the trench. An n-type source region, a p-type body region, and an n-type drift region.

特開２０１０−２６７６７７号公報JP 2010-267677 A 特開２０１５−１４９４０２号公報JP 2015-149402 A

特許文献１の半導体装置は、各トレンチの両側面側の全域に電流経路となるチャネル形成領域が設けられており、当該チャネル形成領域の通電に伴ってトレンチの両側面側の全域で熱が発生する構成とされている。このような構成の場合、トレンチの両側面側で発生した熱が当該トレンチの両側面側の全域で相互作用する虞があり、基板において過渡的および局所的に高温になる部分が生じ易いという課題がある。   In the semiconductor device of Patent Document 1, a channel formation region serving as a current path is provided in the entire region on both side surfaces of each trench, and heat is generated in the entire region on both side surfaces of the trench when the channel formation region is energized. It is supposed to be configured. In the case of such a configuration, there is a possibility that heat generated on both sides of the trench may interact in the entire area on both sides of the trench, and a problem that a part that becomes transiently and locally high in temperature is likely to occur in the substrate. There is.

ところで、特許文献１のような半導体装置は、誘導性負荷に接続され、ターンオフ時に当該誘導性負荷から放出されるエネルギーを吸収する機能が要求されることがある。誘導性負荷から半導体装置に与えられるエネルギーが所定値を超えると、半導体装置は、温度上昇によって故障する虞がある。誘導性負荷に蓄積されたエネルギーをどれだけ吸収できるかは、ダイナミッククランプ耐量により表される。ダイナミッククランプ耐量の値が大きいほど、誘導性負荷に蓄積されたエネルギーをより多く吸収できる。   By the way, a semiconductor device like patent document 1 is connected to an inductive load, and the function which absorbs the energy discharge | released from the said inductive load at the time of turn-off may be requested | required. If the energy applied to the semiconductor device from the inductive load exceeds a predetermined value, the semiconductor device may fail due to a temperature rise. The amount of energy stored in the inductive load can be absorbed by the dynamic clamp tolerance. The larger the value of the dynamic clamp tolerance, the more energy stored in the inductive load can be absorbed.

特許文献１のような半導体装置では、誘導性負荷のエネルギーを受けると、基板において過渡的および局所的に高温になる部分が生じる結果、その部分で故障が発生し易く、誘導性負荷に蓄積されたエネルギーを吸収できなくなる虞がある。そうすると、良好なダイナミッククランプ耐量を実現することが困難となる。
本願発明者らは、このダイナミッククランプ耐量に関して、温度上昇の小さい半導体装置ほど比較的高い数値を示すことを突き止めた。したがって、単位面積当たりに占めるチャネル形成領域の面積の割合を削減して発熱を抑制することにより、ダイナミッククランプ耐量の向上を図ることができると考えられる。しかし、この場合には、チャネル形成領域の面積が小さくなるから、オン抵抗が増大するという背反の問題がある。 In a semiconductor device such as Patent Document 1, when an inductive load energy is received, a portion of the substrate that becomes transiently and locally high in temperature is generated. As a result, a failure is likely to occur in that portion and is accumulated in the inductive load. May not be able to absorb the energy. If it does so, it will become difficult to implement | achieve favorable dynamic clamp tolerance.
The inventors of the present application have found that a semiconductor device with a small temperature rise shows a relatively high numerical value with respect to the dynamic clamp tolerance. Therefore, it is considered that the dynamic clamp resistance can be improved by reducing the ratio of the area of the channel formation region occupying per unit area and suppressing heat generation. However, in this case, since the area of the channel formation region is reduced, there is a contradiction problem that the on-resistance increases.

そこで、本発明は、チャネル形成領域のレイアウトを工夫することにより温度上昇を抑制できる半導体装置を提供することを主たる目的とする。
また、本発明は、オン抵抗の増加を抑制しつつ、ダイナミッククランプ耐量を増加させることのできる半導体装置を提供することを従たる目的とする。 In view of the above, a main object of the present invention is to provide a semiconductor device capable of suppressing a temperature rise by devising a layout of a channel formation region.
Another object of the present invention is to provide a semiconductor device capable of increasing the dynamic clamp tolerance while suppressing an increase in on-resistance.

本発明の半導体装置は、基板と、前記基板に形成された複数のトレンチと、各前記トレンチに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域とを含む。前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第１機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第２機能素子形成領域とを含む。この構成において、前記第１機能素子形成領域を、熱の発生を抑制すべき領域に設けることとした。   The semiconductor device of the present invention includes a substrate, a plurality of trenches formed in the substrate, and a plurality of functional element formation regions including a channel formation region arranged along each of the trenches and serving as a current path. The plurality of functional element formation regions include a first functional element formation region that has a relatively small area of the channel formation region per unit area and a relatively large area of the channel formation region that occupies per unit area. And a bifunctional element formation region. In this configuration, the first functional element formation region is provided in a region where heat generation should be suppressed.

本発明の半導体装置では、第１機能素子形成領域は、単位面積当たりに占めるチャネル形成領域の面積が第２機能素子形成領域と比較して相対的に小さくされている。つまり、第１機能素子形成領域は、発熱量が相対的に少なく、かつ、ダイナミッククランプ耐量が相対的に高い構成とされている。したがって、この第１機能素子形成領域を熱の発生を抑制すべき領域に設けることによって、温度上昇を良好に抑制できると同時に、ダイナミッククランプ耐量を増加させることができる。   In the semiconductor device of the present invention, the area of the channel formation region per unit area of the first functional element formation region is relatively small compared to the second functional element formation region. That is, the first functional element formation region has a relatively small amount of heat generation and a relatively high dynamic clamp resistance. Therefore, by providing this first functional element formation region in a region where heat generation should be suppressed, the temperature rise can be satisfactorily suppressed and at the same time the dynamic clamp tolerance can be increased.

その一方で、第２機能素子形成領域は、単位面積当たりに占めるチャネル形成領域の面積が第１機能素子形成領域と比較して相対的に大きくされている。したがって、第２機能素子形成領域では、相対的に大きい面積のチャネル形成領域によって比較的に広い面積の電流経路を確保できるから、第１機能素子形成領域と併存させることによって、電流経路が全体的に減少するのを抑制できる。これにより、オン抵抗が増加するのを抑制できる。   On the other hand, in the second functional element formation region, the area of the channel formation region occupying per unit area is relatively larger than that of the first functional element formation region. Therefore, in the second functional element formation region, a relatively large area current path can be ensured by the relatively large area channel formation region. Therefore, by coexisting with the first functional element formation region, the current path is entirely Can be reduced. Thereby, it can suppress that ON resistance increases.

以上のように、本発明の半導体装置によれば、チャネル形成領域のレイアウトを工夫することによって温度上昇を抑制できる。また、本発明の半導体装置によれば、オン抵抗の増加を抑制しつつ、ダイナミッククランプ耐量を増加させることができる。   As described above, according to the semiconductor device of the present invention, the temperature rise can be suppressed by devising the layout of the channel formation region. In addition, according to the semiconductor device of the present invention, it is possible to increase the dynamic clamp tolerance while suppressing an increase in on-resistance.

図１は、本発明の第１実施形態にかかる半導体パッケージの斜視図である。FIG. 1 is a perspective view of a semiconductor package according to a first embodiment of the present invention. 図２は、図１に示す半導体パッケージの平面図（封止樹脂を省略）である。FIG. 2 is a plan view of the semiconductor package shown in FIG. 1 (the sealing resin is omitted). 図３は、図１に示す半導体パッケージの底面図である。FIG. 3 is a bottom view of the semiconductor package shown in FIG. 図４は、図２のIV−IV線に沿う断面図である。4 is a cross-sectional view taken along line IV-IV in FIG. 図５は、図２のV−V線に沿う断面図（封止樹脂を省略）である。FIG. 5 is a sectional view taken along the line V-V in FIG. 2 (the sealing resin is omitted). 図６は、図１に示す半導体パッケージの半導体装置の要部平面図である。FIG. 6 is a plan view of a principal part of the semiconductor device of the semiconductor package shown in FIG. 図７は、図６のVII−VII線に沿う部分断面図である。7 is a partial cross-sectional view taken along line VII-VII in FIG. 図８は、図１に示す半導体パッケージの放熱体の正面図である。FIG. 8 is a front view of the heat radiating body of the semiconductor package shown in FIG. 図９は、本発明の第２実施形態にかかる半導体パッケージの斜視図である。FIG. 9 is a perspective view of a semiconductor package according to the second embodiment of the present invention. 図１０は、図９に示す半導体パッケージの平面図（封止樹脂を省略）である。FIG. 10 is a plan view of the semiconductor package shown in FIG. 9 (the sealing resin is omitted). 図１１は、図９に示す半導体パッケージの底面図である。FIG. 11 is a bottom view of the semiconductor package shown in FIG. 図１２は、図９のXII−XII線に沿う断面図である。12 is a cross-sectional view taken along line XII-XII in FIG. 図１３は、図９のXIII−XIII線に沿う断面図である。13 is a cross-sectional view taken along line XIII-XIII in FIG. 図１４は、図９に示す半導体パッケージの半導体装置の要部平面図である。14 is a plan view of a principal part of the semiconductor device of the semiconductor package shown in FIG. 図１５Ａは、本発明の一実施形態に係る半導体装置を示す概略構成図であり、図１５Ｂは、アクティブ領域を示す拡大平面図である。FIG. 15A is a schematic configuration diagram showing a semiconductor device according to an embodiment of the present invention, and FIG. 15B is an enlarged plan view showing an active region. 図１６は、前記半導体装置の内部の電気的構造の一例を示す電気回路図である。FIG. 16 is an electric circuit diagram showing an example of the internal electrical structure of the semiconductor device. 図１７は、前記アクティブ領域を示す拡大平面図であって、基板上の構成が取り除かれた図である。FIG. 17 is an enlarged plan view showing the active region, in which the configuration on the substrate is removed. 図１８Ａは、図１７に示される第１機能素子形成領域を示す拡大平面図である。18A is an enlarged plan view showing a first functional element formation region shown in FIG. 図１８Ｂは、図１７に示される第２機能素子形成領域を示す拡大平面図である。FIG. 18B is an enlarged plan view showing a second functional element formation region shown in FIG. 図１８Ｃは、図１７に示される第３機能素子形成領域を示す拡大平面図である。18C is an enlarged plan view showing a third functional element formation region shown in FIG. 図１９Ａは、図１８Ａに示されるXIXA−XIXA線に沿う縦断面図である。FIG. 19A is a longitudinal sectional view taken along line XIXA-XIXA shown in FIG. 18A. 図１９Ｂは、図１８Ａに示されるXIXB−XIXB線に沿う縦断面図である。FIG. 19B is a longitudinal sectional view taken along line XIXB-XIXB shown in FIG. 18A. 図２０は、オン抵抗−ダイナミッククランプ耐量特性を示すグラフである。FIG. 20 is a graph showing on-resistance-dynamic clamp tolerance characteristics. 図２１は、ボンディングワイヤと機能素子形成領域との配置の関係を説明するための平面図である。FIG. 21 is a plan view for explaining the arrangement relationship between bonding wires and functional element formation regions. 図２２は、ボンディングワイヤと機能素子形成領域との別の配置の関係を説明するための平面図である。FIG. 22 is a plan view for explaining another arrangement relationship between the bonding wire and the functional element formation region. 図２３Ａは、前記アクティブ領域に形成されたパワーＭＩＳＦＥＴの製造方法の一工程を示す縦断面図である。FIG. 23A is a longitudinal cross-sectional view showing one step of a method of manufacturing a power MISFET formed in the active region. 図２３Ｂは、図２３Ａの次の工程を示す縦断面図である。FIG. 23B is a longitudinal sectional view showing a step subsequent to FIG. 23A. 図２３Ｃは、図２３Ｂの次の工程を示す縦断面図である。FIG. 23C is a longitudinal sectional view showing a step subsequent to FIG. 23B. 図２３Ｄは、図２３Ｃの次の工程を示す縦断面図である。FIG. 23D is a longitudinal sectional view showing a step subsequent to FIG. 23C. 図２３Ｅは、図２３Ｄの次の工程を示す縦断面図である。FIG. 23E is a longitudinal sectional view showing a step subsequent to FIG. 23D. 図２３Ｆは、図２３Ｅの次の工程を示す縦断面図である。FIG. 23F is a longitudinal sectional view showing a step subsequent to FIG. 23E. 図２３Ｇは、図２３Ｆの次の工程を示す縦断面図である。FIG. 23G is a longitudinal sectional view showing a step subsequent to FIG. 23F. 図２４は、前記半導体装置が組み込まれた半導体パッケージを示す平面図であり、その一部が切り欠いて示されている。FIG. 24 is a plan view showing a semiconductor package in which the semiconductor device is incorporated, and a part thereof is cut away.

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１〜図８に基づき、本発明の第１実施形態にかかる半導体パッケージＡ１０について説明する。半導体パッケージＡ１０は、半導体装置１１、接合層１２、第１リード２１、第２リード２２、第３リード２３、第１ボンディングワイヤ３１、第２ボンディングワイヤ３２、複数の放熱体４、外装めっき層５１、内装めっき層５２および封止樹脂６を備える。なお、以下では、半導体パッケージＡ１０を半導体装置Ａ１０と称し、半導体装置１１を半導体素子１１と称してもよい。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<First Embodiment>
A semiconductor package A10 according to the first embodiment of the present invention will be described with reference to FIGS. The semiconductor package A10 includes a semiconductor device 11, a bonding layer 12, a first lead 21, a second lead 22, a third lead 23, a first bonding wire 31, a second bonding wire 32, a plurality of radiators 4, and an outer plating layer 51. The interior plating layer 52 and the sealing resin 6 are provided. Hereinafter, the semiconductor package A10 may be referred to as a semiconductor device A10, and the semiconductor device 11 may be referred to as a semiconductor element 11.

図１は、半導体パッケージＡ１０の斜視図である。図２は、半導体パッケージＡ１０の平面図である。図３は、半導体パッケージＡ１０の底面図である。図４は、図２のIV−IV線に沿う断面図である。図５は、図２のV−V線に沿う断面図である。図６は、半導体パッケージＡ１０の半導体装置１１の要部平面図である。図７は、図６のVII−VII線に沿う部分断面図である。図８は、半導体パッケージＡ１０の放熱体４の正面図である。なお、図２および図５は、理解の便宜上、封止樹脂６を省略している。図２および図５において省略した封止樹脂６は、想像線（二点鎖線）で示している。   FIG. 1 is a perspective view of the semiconductor package A10. FIG. 2 is a plan view of the semiconductor package A10. FIG. 3 is a bottom view of the semiconductor package A10. 4 is a cross-sectional view taken along line IV-IV in FIG. FIG. 5 is a cross-sectional view taken along line VV in FIG. FIG. 6 is a main part plan view of the semiconductor device 11 of the semiconductor package A10. 7 is a partial cross-sectional view taken along line VII-VII in FIG. FIG. 8 is a front view of the radiator 4 of the semiconductor package A10. 2 and 5 omit the sealing resin 6 for the sake of convenience. The sealing resin 6 omitted in FIGS. 2 and 5 is indicated by an imaginary line (two-dot chain line).

これらの図に示す半導体パッケージＡ１０は、たとえば自動車電装の回路基板に表面実装される形式のものである。ここで、説明の便宜上、半導体装置１１の厚さ方向Ｚ（以下、単に「厚さ方向Ｚ」という。）に対して直角である平面図の下方向を第１方向Ｘ１と、第１方向Ｘ１とは反対方向である平面図の上方向を第２方向Ｘ２と、厚さ方向Ｚ、第１方向Ｘ１および第２方向Ｘ２に対していずれも直角である平面図の左右方向を第３方向Ｙとそれぞれ定義する。本実施形態にかかる半導体パッケージＡ１０の封止樹脂６に覆われた部分は、厚さ方向Ｚ視である平面視（以下、単に「平面視」という。）の形状が矩形状である。   The semiconductor package A10 shown in these drawings is of a type that is surface-mounted on, for example, a circuit board of automobile electrical equipment. Here, for convenience of explanation, the lower direction of the plan view perpendicular to the thickness direction Z of the semiconductor device 11 (hereinafter simply referred to as “thickness direction Z”) is defined as the first direction X1 and the first direction X1. The second direction X2 is the upper direction of the plan view, which is the opposite direction, and the third direction Y is the left-right direction of the plan view, which is perpendicular to the thickness direction Z, the first direction X1, and the second direction X2. Respectively. The portion of the semiconductor package A10 according to this embodiment covered with the sealing resin 6 has a rectangular shape in plan view (hereinafter simply referred to as “plan view”) as viewed in the thickness direction Z.

半導体装置１１は、半導体パッケージＡ１０の機能の中枢となる素子である。本実施形態にかかる半導体装置１１は、パワーＭＯＳＦＥＴまたはＩＧＢＴである。半導体装置１１は、素子主面１１１および素子裏面１１２を有する。図４および図５に示すように、素子主面１１１および素子裏面１１２は、厚さ方向Ｚにおいて互いに反対側を向いている。
素子主面１１１は、図４および図５に示す半導体装置１１の上面である。図２および図６に示すように、素子主面１１１には、第２電極１１１ａおよび第３電極１１１ｂが形成されている。半導体装置１１がパワーＭＯＳＦＥＴである場合、第２電極１１１ａはソース電極、第３電極１１１ｂはゲート電極である。また、半導体装置１１がＩＧＢＴである場合、第２電極１１１ａはエミッタ電極、第３電極１１１ｂはゲート電極である。第２電極１１１ａの面積は、第３電極１１１ｂの面積よりも大である。本実施形態においては、第２電極１１１ａおよび第３電極１１１ｂの双方は、互いに積層されたＣｕ層およびＡｌ層から構成される。また、第２電極１１１ａに第１ボンディングワイヤ３１が接続され、第３電極１１１ｂに第２ボンディングワイヤ３２が接続されている。さらに、第２電極１１１ａには、複数の放熱体４が形成されている。 The semiconductor device 11 is an element that is the center of the function of the semiconductor package A10. The semiconductor device 11 according to the present embodiment is a power MOSFET or IGBT. The semiconductor device 11 has an element main surface 111 and an element back surface 112. As shown in FIGS. 4 and 5, the element main surface 111 and the element back surface 112 face each other in the thickness direction Z.
Element main surface 111 is the upper surface of semiconductor device 11 shown in FIGS. 4 and 5. As shown in FIGS. 2 and 6, the second electrode 111 a and the third electrode 111 b are formed on the element main surface 111. When the semiconductor device 11 is a power MOSFET, the second electrode 111a is a source electrode, and the third electrode 111b is a gate electrode. When the semiconductor device 11 is an IGBT, the second electrode 111a is an emitter electrode, and the third electrode 111b is a gate electrode. The area of the second electrode 111a is larger than the area of the third electrode 111b. In the present embodiment, both the second electrode 111a and the third electrode 111b are composed of a Cu layer and an Al layer stacked on each other. The first bonding wire 31 is connected to the second electrode 111a, and the second bonding wire 32 is connected to the third electrode 111b. Furthermore, a plurality of heat dissipating bodies 4 are formed on the second electrode 111a.

図６および図７に示すように、本実施形態にかかる素子主面１１１には、電気絶縁性を有し、かつ第２電極１１１ａおよび第３電極１１１ｂの周囲を取り囲むパッシベーション膜１１１ｃが形成されている。パッシベーション膜１１１ｃは、たとえばプラズマＣＶＤ法により形成されたＳｉ3Ｎ4層と、塗布により形成されたポリイミド層とが互いに積層されたものである。 As shown in FIGS. 6 and 7, the element main surface 111 according to the present embodiment is formed with a passivation film 111 c that has electrical insulation and surrounds the second electrode 111 a and the third electrode 111 b. Yes. The passivation film 111c is a film in which, for example, a Si 3 N 4 layer formed by a plasma CVD method and a polyimide layer formed by coating are stacked on each other.

素子裏面１１２は、図４および図５に示す半導体装置１１の下面である。素子裏面１１２の全面にわたって第１電極１１２ａが形成されている。半導体装置１１がパワーＭＯＳＦＥＴである場合、第１電極１１２ａはドレイン電極である。また、半導体装置１１がＩＧＢＴである場合、第１電極１１２ａはコレクタ電極である。
接合層１２は、図４および図５に示すように、導電性を有し、かつ半導体装置１１と後述する第１リード２１の第１パッド部２１１との間に介在する部材である。接合層１２によって、半導体装置１１はダイボンディングにより第１パッド部２１１に搭載され、かつ第１電極１１２ａと第１リード２１との導通が確保される。接合層１２は、たとえばＡｇを含むエポキシ樹脂を主剤とした合成樹脂（いわゆるＡｇペースト）からなる。 The element back surface 112 is the bottom surface of the semiconductor device 11 shown in FIGS. 4 and 5. A first electrode 112 a is formed over the entire element back surface 112. When the semiconductor device 11 is a power MOSFET, the first electrode 112a is a drain electrode. When the semiconductor device 11 is an IGBT, the first electrode 112a is a collector electrode.
As shown in FIGS. 4 and 5, the bonding layer 12 is a member having conductivity and interposed between the semiconductor device 11 and a first pad portion 211 of the first lead 21 described later. With the bonding layer 12, the semiconductor device 11 is mounted on the first pad portion 211 by die bonding, and conduction between the first electrode 112 a and the first lead 21 is ensured. The bonding layer 12 is made of, for example, a synthetic resin (so-called Ag paste) mainly composed of an epoxy resin containing Ag.

第１リード２１、第２リード２２および第３リード２３は、導電性を有し、かつ回路基板に接合されることにより半導体パッケージＡ１０と回路基板との導電経路を構成する部材である。第１リード２１、第２リード２２および第３リード２３は、いずれも同一のリードフレームを由来とした部材であり、本実施形態にかかる当該リードフレームはＣｕを主成分とする合金からなる。   The first lead 21, the second lead 22, and the third lead 23 are members that are conductive and constitute a conductive path between the semiconductor package A10 and the circuit board by being joined to the circuit board. The first lead 21, the second lead 22, and the third lead 23 are all members derived from the same lead frame, and the lead frame according to the present embodiment is made of an alloy containing Cu as a main component.

第１リード２１は、第１パッド部２１１、第１端子部２１２および中間連絡部２１３を含む。第１パッド部２１１は、図２、図４および図５に示すように、半導体装置１１を搭載し、かつ素子裏面１１２に形成された第１電極１１２ａに導通する部分である。第１パッド部２１１は、パッド主面２１１ａおよびパッド裏面２１１ｂを有する。パッド主面２１１ａは、図４および図５に示す第１パッド部２１１の上面である。パッド主面２１１ａは、半導体装置１１が搭載される面である。図２に示すように、パッド主面２１１ａには、半導体装置１１よりも面積が大である内装めっき層５２が形成されている。よって、図４および図５に示すように、接合層１２は、第１電極１１２ａと内装めっき層５２との双方に接している。また、パッド裏面２１１ｂは、図４および図５に示す第１パッド部２１１の下面である。図３に示すように、パッド裏面２１１ｂは、全面にわたって封止樹脂６から露出している。図５および図６に示すように、パッド裏面２１１ｂは外装めっき層５１に覆われている。パッド主面２１１ａおよびパッド裏面２１１ｂは、厚さ方向Ｚにおいて互いに反対側を向き、かつともに平たんである。さらに、図２〜図４に示すように、第１パッド部２１１には、パッド主面２１１ａからパッド裏面２１１ｂまでに至るパッド貫通孔２１１ｃが、半導体装置１１から離間して形成されている。パッド貫通孔２１１ｃの形状は、円形状である。   The first lead 21 includes a first pad portion 211, a first terminal portion 212, and an intermediate connecting portion 213. As shown in FIGS. 2, 4, and 5, the first pad portion 211 is a portion that mounts the semiconductor device 11 and is electrically connected to the first electrode 112 a formed on the element back surface 112. The first pad portion 211 has a pad main surface 211a and a pad back surface 211b. The pad main surface 211a is the upper surface of the first pad portion 211 shown in FIGS. The pad main surface 211a is a surface on which the semiconductor device 11 is mounted. As shown in FIG. 2, an inner plating layer 52 having an area larger than that of the semiconductor device 11 is formed on the pad main surface 211 a. Therefore, as shown in FIGS. 4 and 5, the bonding layer 12 is in contact with both the first electrode 112 a and the interior plating layer 52. The pad back surface 211b is the bottom surface of the first pad portion 211 shown in FIGS. As shown in FIG. 3, the pad back surface 211b is exposed from the sealing resin 6 over the entire surface. As shown in FIGS. 5 and 6, the pad back surface 211 b is covered with the exterior plating layer 51. The pad main surface 211a and the pad back surface 211b face opposite sides in the thickness direction Z and are both flat. Furthermore, as shown in FIGS. 2 to 4, the first pad portion 211 is formed with a pad through hole 211 c extending from the pad main surface 211 a to the pad back surface 211 b so as to be separated from the semiconductor device 11. The shape of the pad through hole 211c is circular.

第１端子部２１２は、図１〜図３に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。図４に示すように、第１端子部２１２の封止樹脂６から露出した部分は、外装めっき層５１に覆われている。第１端子部２１２は、中間連絡部２１３、第１パッド部２１１および接合層１２を介して第１電極１１２ａに導通している。したがって、半導体装置１１がパワーＭＯＳＦＥＴである場合、第１端子部２１２は半導体パッケージＡ１０のドレイン端子である。また、半導体装置１１がＩＧＢＴである場合、第１端子部２１２は半導体パッケージＡ１０のコレクタ端子である。   As shown in FIGS. 1 to 3, the first terminal portion 212 is a portion that extends along the first direction X <b> 1 and is partially exposed from the sealing resin 6. As shown in FIG. 4, the portion exposed from the sealing resin 6 of the first terminal portion 212 is covered with the exterior plating layer 51. The first terminal portion 212 is electrically connected to the first electrode 112a through the intermediate connecting portion 213, the first pad portion 211, and the bonding layer 12. Therefore, when the semiconductor device 11 is a power MOSFET, the first terminal portion 212 is a drain terminal of the semiconductor package A10. In addition, when the semiconductor device 11 is an IGBT, the first terminal portion 212 is a collector terminal of the semiconductor package A10.

中間連絡部２１３は、図２および図４に示すように、第１パッド部２１１と第１端子部２１２とにつながる部分である。図４に示すように、厚さ方向Ｚにおいて、第１パッド部２１１と第１端子部２１２との位置が異なり、第１パッド部２１１は第１端子部２１２よりも図４の下方に位置している。よって、中間連絡部２１３は、第１パッド部２１１および第１端子部２１２に対して傾斜している。中間連絡部２１３は、全体にわたって封止樹脂６に覆われている。   As shown in FIGS. 2 and 4, the intermediate connecting portion 213 is a portion connected to the first pad portion 211 and the first terminal portion 212. As shown in FIG. 4, in the thickness direction Z, the positions of the first pad portion 211 and the first terminal portion 212 are different, and the first pad portion 211 is located below the first terminal portion 212 in FIG. 4. ing. Therefore, the intermediate connection part 213 is inclined with respect to the first pad part 211 and the first terminal part 212. The intermediate connecting portion 213 is covered with the sealing resin 6 throughout.

第２リード２２は、図１〜図３に示すように、素子主面１１１に形成された第２電極１１１ａに導通し、かつ第１方向Ｘ１に沿って延出する部材である。第２リード２２は、第１リード２１から離間して配置され、かつ第３方向Ｙにおいて、第１端子部２１２の片側に位置している。第２リード２２は、第２パッド部２２１および第２端子部２２２を含む。第２パッド部２２１は、図２に示すように、第３方向Ｙの長さが第２端子部２２２よりも長く、かつ全体が封止樹脂６に覆われた部分である。図５に示す第２パッド部２２１の上面には内装めっき層５２が形成され、内装めっき層５２が形成された部分に第１ボンディングワイヤ３１が接続されている。   As shown in FIGS. 1 to 3, the second lead 22 is a member that conducts to the second electrode 111 a formed on the element main surface 111 and extends along the first direction X <b> 1. The second lead 22 is disposed away from the first lead 21 and is positioned on one side of the first terminal portion 212 in the third direction Y. The second lead 22 includes a second pad part 221 and a second terminal part 222. As shown in FIG. 2, the second pad portion 221 is a portion whose length in the third direction Y is longer than that of the second terminal portion 222 and is entirely covered with the sealing resin 6. An inner plating layer 52 is formed on the upper surface of the second pad portion 221 shown in FIG. 5, and the first bonding wire 31 is connected to the portion where the inner plating layer 52 is formed.

第２端子部２２２は、図１〜図３に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。第２端子部２２２は、第２パッド部２２１につながっている。第２端子部２２２の封止樹脂６から露出した部分は、図４に示す第１端子部２１２と同様に外装めっき層５１に覆われている。第２端子部２２２は、第２パッド部２２１および第１ボンディングワイヤ３１を介して第２電極１１１ａに導通している。したがって、半導体装置１１がパワーＭＯＳＦＥＴである場合、第２端子部２２２は半導体パッケージＡ１０のソース端子である。また、半導体装置１１がＩＧＢＴである場合、第２端子部２２２は半導体パッケージＡ１０のエミッタ端子である。   As shown in FIGS. 1 to 3, the second terminal portion 222 is a portion that extends along the first direction X <b> 1 and is partially exposed from the sealing resin 6. The second terminal part 222 is connected to the second pad part 221. The portion of the second terminal portion 222 exposed from the sealing resin 6 is covered with the exterior plating layer 51 in the same manner as the first terminal portion 212 shown in FIG. The second terminal portion 222 is electrically connected to the second electrode 111 a via the second pad portion 221 and the first bonding wire 31. Therefore, when the semiconductor device 11 is a power MOSFET, the second terminal portion 222 is a source terminal of the semiconductor package A10. When the semiconductor device 11 is an IGBT, the second terminal portion 222 is an emitter terminal of the semiconductor package A10.

第３リード２３は、図１〜図３に示すように、素子主面１１１に形成された第３電極１１１ｂに導通し、かつ第１方向Ｘ１に沿って延出する部材である。第３リード２３は、第１リード２１から離間して配置され、かつ第３方向Ｙにおいて、第１端子部２１２に対して第２リード２２とは反対側に位置している。第３リード２３は、第３パッド部２３１および第３端子部２３２を含む。第３パッド部２３１は、図２に示すように第３方向Ｙの長さが第３端子部２３２よりも長く、かつ全体が封止樹脂６に覆われた部分である。図５に示す第３パッド部２３１の上面には内装めっき層５２が形成され、内装めっき層５２が形成された部分に第２ボンディングワイヤ３２が接続されている。   As shown in FIGS. 1 to 3, the third lead 23 is a member that is electrically connected to the third electrode 111 b formed on the element main surface 111 and extends along the first direction X <b> 1. The third lead 23 is spaced apart from the first lead 21 and is located on the opposite side of the first lead 212 to the second lead 22 in the third direction Y. The third lead 23 includes a third pad portion 231 and a third terminal portion 232. As shown in FIG. 2, the third pad portion 231 is a portion whose length in the third direction Y is longer than that of the third terminal portion 232 and is entirely covered with the sealing resin 6. An inner plating layer 52 is formed on the upper surface of the third pad portion 231 shown in FIG. 5, and the second bonding wire 32 is connected to the portion where the inner plating layer 52 is formed.

第３端子部２３２は、図１〜図３に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。第３端子部２３２は、第３パッド部２３１につながっている。第３端子部２３２の封止樹脂６から露出した部分は、図４に示す第１端子部２１２と同様に外装めっき層５１に覆われている。第３端子部２３２は、第３パッド部２３１および第２ボンディングワイヤ３２を介して第３電極１１１ｂに導通している。したがって、半導体装置１１がパワーＭＯＳＦＥＴまたはＩＧＢＴである場合、第３端子部２３２は半導体パッケージＡ１０のゲート端子である。   As shown in FIGS. 1 to 3, the third terminal portion 232 is a portion that extends along the first direction X <b> 1 and is partially exposed from the sealing resin 6. The third terminal portion 232 is connected to the third pad portion 231. The portion of the third terminal portion 232 exposed from the sealing resin 6 is covered with the exterior plating layer 51 in the same manner as the first terminal portion 212 shown in FIG. The third terminal portion 232 is electrically connected to the third electrode 111b through the third pad portion 231 and the second bonding wire 32. Therefore, when the semiconductor device 11 is a power MOSFET or IGBT, the third terminal portion 232 is a gate terminal of the semiconductor package A10.

図１〜図３に示すように、第１端子部２１２、第２リード２２および第３リード２３は、いずれも第３方向Ｙに沿って配置され、第３方向Ｙにおいて第１端子部２１２は、第２リード２２と第３リード２３との間に位置している。また、図１および図４に示すように、厚さ方向Ｚにおける第１端子部２１２、第２リード２２および第３リード２３の位置がいずれも等しい。   As shown in FIGS. 1 to 3, the first terminal portion 212, the second lead 22, and the third lead 23 are all arranged along the third direction Y, and in the third direction Y, the first terminal portion 212 is , Located between the second lead 22 and the third lead 23. Further, as shown in FIGS. 1 and 4, the positions of the first terminal portion 212, the second lead 22, and the third lead 23 in the thickness direction Z are all equal.

第１ボンディングワイヤ３１は、図２および図６に示すように、導電性を有し、かつ第２電極１１１ａと第２リード２２とを接続する部材である。本実施形態にかかる第１ボンディングワイヤ３１は複数からなり、複数の第１ボンディングワイヤ３１によって第２電極１１１ａと第２リード２２とが接続されている。本実施形態においては、第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１の配置本数は３本であるが、あくまでも例示であるため、実際の第１ボンディングワイヤ３１の配置本数はこれに限定されない。図６および図７に示すように、第１ボンディングワイヤ３１の先端には平面視形状が円形状のボンディング部３１１が形成され、ボンディング部３１１が第１電極１１２ａに接している。ボンディング部３１１は、一般的なワイヤボンディングによって形成される、いわゆるボールボンディング部である。本実施形態にかかる第１ボンディングワイヤ３１はＣｕからなり、かつワイヤ径は３０〜７０μｍである。   As shown in FIGS. 2 and 6, the first bonding wire 31 is a member that has conductivity and connects the second electrode 111 a and the second lead 22. A plurality of first bonding wires 31 according to the present embodiment are formed, and the second electrode 111 a and the second lead 22 are connected by the plurality of first bonding wires 31. In the present embodiment, the number of the first bonding wires 31 that connect the second electrode 111a and the second lead 22 is three, but the number of the first bonding wires 31 that are actually provided is only an example. Is not limited to this. As shown in FIGS. 6 and 7, a bonding portion 311 having a circular shape in plan view is formed at the tip of the first bonding wire 31, and the bonding portion 311 is in contact with the first electrode 112a. The bonding part 311 is a so-called ball bonding part formed by general wire bonding. The first bonding wire 31 according to the present embodiment is made of Cu and has a wire diameter of 30 to 70 μm.

第２ボンディングワイヤ３２は、図２および図６に示すように、導電性を有し、かつ第３電極１１１ｂと第３リード２３とを接続する部材である。第２ボンディングワイヤ３２の形状および材料は特に限定されず、たとえば第１ボンディングワイヤ３１の形状および材料と同一であってもよい。
複数の放熱体４は、図６および図７に示すように、ボンディング部３１１に離間して第２電極１１１ａに形成された部材である。複数の放熱体４のそれぞれの形状は、いずれもボンディング部３１１の形状と同一である。放熱体４は、第１ボンディングワイヤ３１と同一の金属からなり、本実施形態においては、放熱体４はＣｕからなる。図８に示すように、本実施形態にかかる放熱体４は、直径ｄが６０〜１００μｍであり、かつ厚さｔ（厚さ方向Ｚにおける長さ）が１０〜３０μｍである。また、本実施形態においては、第２電極１１１ａにおいてボンディング部３１１および複数の放熱体４は格子状に配置され、放熱体４はボンディング部３１１に隣接して配置されている。 As shown in FIGS. 2 and 6, the second bonding wire 32 is a member that has conductivity and connects the third electrode 111 b and the third lead 23. The shape and material of the second bonding wire 32 are not particularly limited, and may be the same as the shape and material of the first bonding wire 31, for example.
As shown in FIGS. 6 and 7, the plurality of radiators 4 are members formed on the second electrode 111 a so as to be separated from the bonding portion 311. Each of the plurality of radiators 4 has the same shape as the bonding portion 311. The heat radiating body 4 is made of the same metal as the first bonding wire 31. In the present embodiment, the heat radiating body 4 is made of Cu. As shown in FIG. 8, the heat dissipating body 4 according to the present embodiment has a diameter d of 60 to 100 μm and a thickness t (length in the thickness direction Z) of 10 to 30 μm. In the present embodiment, in the second electrode 111a, the bonding portions 311 and the plurality of heat dissipating bodies 4 are disposed in a lattice shape, and the heat dissipating bodies 4 are disposed adjacent to the bonding portions 311.

外装めっき層５１は、図４および図５に示すように、封止樹脂６から露出した第１リード２１のパッド裏面２１１ｂおよび第１端子部２１２を覆って形成されている。また、外装めっき層５１は、第１リード２１の第１端子部２１２と同様に、封止樹脂６から露出した第２リード２２の第２端子部２２２および第３リード２３の第３端子部２３２を覆って形成されている。本実施形態にかかる外装めっき層５１は、Ｓｎを主成分とする合金からなる。当該合金として具体的には、Ｓｎ−Ｓｂ系合金またはＳｎ−Ａｇ合金などの鉛フリーはんだである。外装めっき層５１は、電解めっきにより形成される。   As shown in FIGS. 4 and 5, the exterior plating layer 51 is formed so as to cover the pad back surface 211 b of the first lead 21 and the first terminal portion 212 exposed from the sealing resin 6. Similarly to the first terminal portion 212 of the first lead 21, the exterior plating layer 51 has the second terminal portion 222 of the second lead 22 exposed from the sealing resin 6 and the third terminal portion 232 of the third lead 23. It is formed to cover. The exterior plating layer 51 according to the present embodiment is made of an alloy containing Sn as a main component. Specifically, the alloy is a lead-free solder such as a Sn—Sb alloy or a Sn—Ag alloy. The exterior plating layer 51 is formed by electrolytic plating.

内装めっき層５２は、図２、図４および図５に示すように、封止樹脂６に覆われた第１リード２１のパッド主面２１１ａの一部と、第２リード２２の一部である図５に示す第２パッド部２２１の上面と、第３リード２３の一部である図５に示す第３パッド部２３１の上面とに形成されている。本実施形態にかかる内装めっき層５２は、Ａｇからなる。内装めっき層５２は、電解めっきにより形成される。   The interior plating layer 52 is a part of the pad main surface 211a of the first lead 21 covered with the sealing resin 6 and a part of the second lead 22, as shown in FIGS. It is formed on the upper surface of the second pad portion 221 shown in FIG. 5 and the upper surface of the third pad portion 231 shown in FIG. The interior plating layer 52 according to the present embodiment is made of Ag. The interior plating layer 52 is formed by electrolytic plating.

封止樹脂６は、図１〜図３に示すように、第１リード２１、第２リード２２および第３リード２３のそれぞれ一部ずつと、半導体装置１１、第１ボンディングワイヤ３１、第２ボンディングワイヤ３２および複数の放熱体４とを覆う部材である。封止樹脂６は、電気絶縁性を有する熱硬化性の合成樹脂からなる。本実施形態にかかる当該合成樹脂は、黒色のエポキシ樹脂である。封止樹脂６は、たとえば金型を用いたトランスファ成形により形成される。封止樹脂６は、樹脂主面６１、樹脂裏面６２、一対の樹脂第１側面６３１および一対の樹脂第２側面６３２を有する。   As shown in FIGS. 1 to 3, the sealing resin 6 includes a part of each of the first lead 21, the second lead 22, and the third lead 23, the semiconductor device 11, the first bonding wire 31, and the second bonding. It is a member that covers the wire 32 and the plurality of radiators 4. The sealing resin 6 is made of a thermosetting synthetic resin having electrical insulation. The synthetic resin according to this embodiment is a black epoxy resin. The sealing resin 6 is formed, for example, by transfer molding using a mold. The sealing resin 6 has a resin main surface 61, a resin back surface 62, a pair of resin first side surfaces 631, and a pair of resin second side surfaces 632.

樹脂主面６１は、図４に示す封止樹脂６の上面である。樹脂裏面６２は、図４に示す封止樹脂６の下面である。樹脂主面６１および樹脂裏面６２は、厚さ方向Ｚにおいて互いに反対側を向いている。図３〜図５に示すように、本実施形態においては、樹脂裏面６２から第１パッド部２１１の一部であるパッド裏面２１１ｂが露出している。
一対の樹脂第１側面６３１は、図１および図４に示すように、第１方向Ｘ１および第２方向Ｘ２に離間して形成された面である。一方の樹脂第１側面６３１は第１方向Ｘ１を向き、他方の樹脂第１側面６３１は第２方向Ｘ２を向いている。図４に示す樹脂第１側面６３１の上端が樹脂主面６１につながり、図４に示す樹脂第１側面６３１の下端が樹脂裏面６２につながっている。本実施形態においては、第１方向Ｘ１を向く樹脂第１側面６３１から、第１端子部２１２、第２端子部２２２および第３端子部２３２のそれぞれ一部が露出している。 The resin main surface 61 is the upper surface of the sealing resin 6 shown in FIG. The resin back surface 62 is the lower surface of the sealing resin 6 shown in FIG. The resin main surface 61 and the resin back surface 62 face each other in the thickness direction Z. As shown in FIGS. 3 to 5, in this embodiment, the pad back surface 211 b that is a part of the first pad portion 211 is exposed from the resin back surface 62.
As shown in FIGS. 1 and 4, the pair of resin first side surfaces 631 are surfaces formed to be separated from each other in the first direction X1 and the second direction X2. One resin first side surface 631 faces the first direction X1, and the other resin first side surface 631 faces the second direction X2. The upper end of the first resin side surface 631 shown in FIG. 4 is connected to the resin main surface 61, and the lower end of the first resin side surface 631 shown in FIG. In the present embodiment, a part of each of the first terminal portion 212, the second terminal portion 222, and the third terminal portion 232 is exposed from the first resin side surface 631 facing the first direction X1.

一対の樹脂第２側面６３２は、図１および図５に示すように、第３方向Ｙに離間して形成された面である。一対の樹脂第２側面６３２は、第３方向Ｙにおいて互いに反対側を向いている。図５に示す樹脂第２側面６３２の上端が樹脂主面６１につながり、図５に示す樹脂第２側面６３２の下端が樹脂裏面６２につながっている。本実施形態においては、一対の樹脂第２側面６３２から、第１リード２１、第２リード２２および第３リード２３のいずれも露出していない。   The pair of resin second side surfaces 632 are surfaces that are formed apart from each other in the third direction Y, as shown in FIGS. 1 and 5. The pair of resin second side surfaces 632 face opposite sides in the third direction Y. The upper end of the resin second side surface 632 shown in FIG. 5 is connected to the resin main surface 61, and the lower end of the resin second side surface 632 shown in FIG. 5 is connected to the resin back surface 62. In the present embodiment, none of the first lead 21, the second lead 22, and the third lead 23 is exposed from the pair of resin second side surfaces 632.

封止樹脂６には、図１、図３および図４に示すように、厚さ方向Ｚにおいて、樹脂主面６１から第１パッド部２１１のパッド裏面２１１ｂまでに至る本体挿通孔６４が形成されている。本体挿通孔６４の孔壁は、封止樹脂６によって形成されている。図２および図３に示すように、本実施形態においては、本体挿通孔６４の中心は、パッド貫通孔２１１ｃの中心と同一である。また、本体挿通孔６４の直径は、パッド貫通孔２１１ｃの直径よりも小である。   As shown in FIGS. 1, 3, and 4, the sealing resin 6 has a main body insertion hole 64 that extends from the resin main surface 61 to the pad back surface 211 b of the first pad portion 211 in the thickness direction Z. ing. The hole wall of the main body insertion hole 64 is formed by the sealing resin 6. As shown in FIGS. 2 and 3, in the present embodiment, the center of the main body insertion hole 64 is the same as the center of the pad through hole 211c. Moreover, the diameter of the main body insertion hole 64 is smaller than the diameter of the pad through-hole 211c.

次に、半導体パッケージＡ１０の作用効果について説明する。
半導体パッケージＡ１０は、素子裏面１１２に第１電極１１２ａが形成され、かつ素子主面１１１に第２電極１１１ａが形成された半導体装置１１と、半導体装置１１を搭載し、かつ第１電極１１２ａに導通する第１パッド部２１１を含む第１リード２１と、第２電極１１１ａに導通する第２リード２２と、第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１とを備える。また、第１ボンディングワイヤ３１の先端には第２電極１１１ａに接するボンディング部３１１が形成され、第２電極１１１ａには、ボンディング部３１１に離間して複数の放熱体４が形成されている。たとえば半導体装置１１がパワーＭＯＳＦＥＴである場合、第１電極１１２ａはドレイン電極、第２電極１１１ａはソース電極である。 Next, the function and effect of the semiconductor package A10 will be described.
The semiconductor package A10 includes the semiconductor device 11 in which the first electrode 112a is formed on the element back surface 112 and the second electrode 111a is formed on the element main surface 111, the semiconductor device 11 mounted thereon, and is electrically connected to the first electrode 112a. The first lead 21 including the first pad portion 211, the second lead 22 electrically connected to the second electrode 111a, and the first bonding wire 31 connecting the second electrode 111a and the second lead 22 are provided. In addition, a bonding portion 311 that is in contact with the second electrode 111a is formed at the tip of the first bonding wire 31, and a plurality of heat radiators 4 are formed on the second electrode 111a so as to be separated from the bonding portion 311. For example, when the semiconductor device 11 is a power MOSFET, the first electrode 112a is a drain electrode, and the second electrode 111a is a source electrode.

この場合において半導体装置１１のスイッチングがなされると、誘導性負荷のインダクタンスによって、第１電極１１２ａと第２電極１１１ａとの間に逆電圧が印加され、第２電極１１１ａに熱が発生する。このとき、第２電極１１１ａに発生した熱は、複数の放熱体４により半導体装置１１の周辺を覆う封止樹脂６へ放熱されるため、半導体装置１１の温度上昇が抑制される。よって、複数の放熱体４を形成することによって、半導体装置１１におけるトレンチゲートの諸元を変更せずにアバランシェ・ブレークダウンの発生を回避することができるため、その結果、半導体装置１１のアバランシェ耐量が向上する。したがって、半導体パッケージＡ１０によれば、半導体装置１１の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。   In this case, when the semiconductor device 11 is switched, a reverse voltage is applied between the first electrode 112a and the second electrode 111a due to the inductance of the inductive load, and heat is generated in the second electrode 111a. At this time, the heat generated in the second electrode 111a is radiated to the sealing resin 6 that covers the periphery of the semiconductor device 11 by the plurality of heat radiating bodies 4, so that the temperature rise of the semiconductor device 11 is suppressed. Therefore, by forming the plurality of heat dissipating bodies 4, it is possible to avoid the occurrence of avalanche breakdown without changing the specifications of the trench gate in the semiconductor device 11, and as a result, the avalanche withstand capability of the semiconductor device 11 can be avoided. Will improve. Therefore, according to the semiconductor package A10, it is possible to suppress an increase in on-resistance and to improve an avalanche resistance while avoiding complicated circuit design of the semiconductor device 11.

放熱体４の形状は、ボンディング部３１１の形状と同一であり、ボンディング部３１１および放熱体４は、ともに同一の金属からなる。すなわち、放熱体４は、一般的なワイヤボンディング工程においてボンディング部３１１のみを形成したものである。したがって、放熱体４は、従来の製造設備によって容易に形成することができる。
第２電極１１１ａにおいて、ボンディング部３１１および複数の放熱体４は格子状に配置されることによって、第２電極１１１ａに発生する熱を偏りなく、かつ効率的に放熱することができる。 The shape of the radiator 4 is the same as the shape of the bonding part 311, and both the bonding part 311 and the radiator 4 are made of the same metal. That is, the radiator 4 is formed by forming only the bonding portion 311 in a general wire bonding process. Therefore, the radiator 4 can be easily formed by conventional manufacturing equipment.
In the second electrode 111a, the bonding portions 311 and the plurality of heat dissipating bodies 4 are arranged in a lattice shape, so that the heat generated in the second electrode 111a can be efficiently dissipated without being biased.

第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１を複数とすることによって、第２電極１１１ａから発生した熱は複数の放熱体４に加えてそれぞれの第１ボンディングワイヤ３１からも放熱され、半導体装置１１のアバランシェ耐量をさらに向上させることが可能である。また、第２電極１１１ａと第２リード２２との間の抵抗が低く設定されるため、半導体装置１１のオン抵抗の上昇をさらに抑制することができる。   By using a plurality of first bonding wires 31 that connect the second electrode 111 a and the second lead 22, heat generated from the second electrode 111 a is generated from each of the first bonding wires 31 in addition to the plurality of radiators 4. Also, the avalanche resistance of the semiconductor device 11 can be further improved. In addition, since the resistance between the second electrode 111a and the second lead 22 is set low, it is possible to further suppress an increase in on-resistance of the semiconductor device 11.

厚さ方向Ｚにおいて、樹脂主面６１から第１パッド部２１１までに至る本体挿通孔６４が形成され、本体挿通孔６４の孔壁は封止樹脂６によって形成されている。また、封止樹脂６は、電気絶縁性を有する合成樹脂である。このような構成をとることによって、ねじなどの導電性締結部材を本体挿通孔６４に挿通させて、第１パッド部２１１のパッド裏面２１１ｂにヒートスプレッダなどの放熱部材を取り付けることができる。したがって、半導体装置１１のスイッチングにより第１電極１１２ａから常時発生する熱を、より効率的に放熱することができる。   In the thickness direction Z, a main body insertion hole 64 extending from the resin main surface 61 to the first pad portion 211 is formed, and a hole wall of the main body insertion hole 64 is formed by the sealing resin 6. The sealing resin 6 is a synthetic resin having electrical insulation. By adopting such a configuration, it is possible to attach a heat radiating member such as a heat spreader to the pad back surface 211 b of the first pad portion 211 by inserting a conductive fastening member such as a screw through the main body insertion hole 64. Therefore, the heat always generated from the first electrode 112a due to the switching of the semiconductor device 11 can be radiated more efficiently.

半導体パッケージＡ１０は、封止樹脂６から露出した第１端子部２１２、第２リード２２および第３リード２３のそれぞれの部分を覆う外装めっき層５１を備える。はんだ接合によって半導体パッケージＡ１０を回路基板に表面実装させる際に、外装めっき層５１によって、第１端子部２１２、第２リード２２および第３リード２３のそれぞれの部分とのはんだ付着状態を良好なものにしつつ、はんだ接合に起因した当該部分の侵食を防止することができる。   The semiconductor package A <b> 10 includes an exterior plating layer 51 that covers the first terminal portion 212, the second lead 22, and the third lead 23 exposed from the sealing resin 6. When the semiconductor package A10 is surface-mounted on the circuit board by solder bonding, the outer plating layer 51 provides a good solder adhesion state with each of the first terminal portion 212, the second lead 22 and the third lead 23. In addition, the erosion of the part due to the solder joint can be prevented.

また、半導体パッケージＡ１０は、封止樹脂６に覆われた第１パッド部２１１、第２リード２２および第３リード２３のそれぞれの部分に形成された内装めっき層５２を備える。第１パッド部２１１への半導体装置１１の搭載時、第２リード２２の第２パッド部２２１への第１ボンディングワイヤ３１の接続時および第３リード２３の第３パッド部２３１への第２ボンディングワイヤ３２の接続時の熱衝撃から、第１パッド部２１１、第２パッド部２２１および第３パッド部２３１を、内装めっき層５２によって保護することができる。
＜第２実施形態＞
図９〜図１４に基づき、本発明の第２実施形態にかかる半導体パッケージＡ２０について説明する。これらの図において、先述した半導体パッケージＡ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。 The semiconductor package A <b> 10 includes an interior plating layer 52 formed on each of the first pad portion 211, the second lead 22, and the third lead 23 covered with the sealing resin 6. When the semiconductor device 11 is mounted on the first pad portion 211, when the first bonding wire 31 is connected to the second pad portion 221 of the second lead 22, and the second bonding of the third lead 23 to the third pad portion 231 is performed. The first pad portion 211, the second pad portion 221, and the third pad portion 231 can be protected by the interior plating layer 52 from thermal shock when the wire 32 is connected.
Second Embodiment
A semiconductor package A20 according to the second embodiment of the present invention will be described with reference to FIGS. In these drawings, the same or similar elements as those of the semiconductor package A10 described above are denoted by the same reference numerals, and redundant description is omitted.

図９は、半導体パッケージＡ２０の斜視図である。図１０は、半導体パッケージＡ２０の平面図である。図１１は、半導体パッケージＡ２０の底面図である。図１２は、図１０のXII−XII線（一点鎖線）に沿う断面図である。図１３は、図１０のXIII−XIII線に沿う断面図である。図１４は、半導体パッケージＡ２０の半導体装置１１の要部平面図である。なお、図１０は、理解の便宜上、封止樹脂６を省略している。図１０において省略した封止樹脂６は、想像線（二点鎖線）で示している。   FIG. 9 is a perspective view of the semiconductor package A20. FIG. 10 is a plan view of the semiconductor package A20. FIG. 11 is a bottom view of the semiconductor package A20. 12 is a cross-sectional view taken along the line XII-XII (dashed line) in FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG. FIG. 14 is a main part plan view of the semiconductor device 11 of the semiconductor package A20. In FIG. 10, the sealing resin 6 is omitted for convenience of understanding. The sealing resin 6 omitted in FIG. 10 is indicated by an imaginary line (two-dot chain line).

本実施形態にかかる半導体パッケージＡ２０は、第１リード２１、第２リード２２、第３リード２３および封止樹脂６の構成と、第１ボンディングワイヤ３１および複数の放熱体４の配置形態とが、先述した半導体パッケージＡ１０と異なる。
第１リード２１は、第１パッド部２１１および第１端子部２１２を含む。第１パッド部２１１は、図１２および図１３に示すように、半導体パッケージＡ１０と同様のパッド主面２１１ａおよびパッド裏面２１１ｂを有する。ただし、図１０および図１１に示すように、本実施形態にかかる第１パッド部２１１には、半導体パッケージＡ１０と異なりパッド貫通孔２１１ｃが形成されていない。第１端子部２１２は、図９〜図１１に示すように、第１方向Ｘ１に沿って延出し、かつ一部が封止樹脂６から露出した部分である。本実施形態においては、第１端子部２１２は複数からなり、具体的には４つの第１端子部２１２からなる。本実施形態にかかる第１端子部２１２の長さは、半導体パッケージＡ１０の第１端子部２１２の長さよりも短い。図１２に示す第１端子部２１２の下面は、パッド裏面２１１ｂと面一である。また、図１２および図１３に示すように、封止樹脂６から露出したパッド裏面２１１ｂと、複数の第１端子部２１２のそれぞれの部分とは、いずれも外装めっき層５１に覆われている。 In the semiconductor package A20 according to the present embodiment, the configuration of the first lead 21, the second lead 22, the third lead 23, and the sealing resin 6, and the arrangement form of the first bonding wire 31 and the plurality of radiators 4, Different from the semiconductor package A10 described above.
The first lead 21 includes a first pad portion 211 and a first terminal portion 212. As shown in FIGS. 12 and 13, the first pad portion 211 has a pad main surface 211a and a pad back surface 211b similar to those of the semiconductor package A10. However, as shown in FIGS. 10 and 11, unlike the semiconductor package A <b> 10, the pad through hole 211 c is not formed in the first pad portion 211 according to the present embodiment. As shown in FIGS. 9 to 11, the first terminal portion 212 is a portion that extends along the first direction X <b> 1 and is partially exposed from the sealing resin 6. In the present embodiment, the first terminal portion 212 includes a plurality of, specifically, four first terminal portions 212. The length of the 1st terminal part 212 concerning this embodiment is shorter than the length of the 1st terminal part 212 of semiconductor package A10. The lower surface of the first terminal portion 212 shown in FIG. 12 is flush with the pad back surface 211b. Further, as shown in FIGS. 12 and 13, the pad back surface 211 b exposed from the sealing resin 6 and the portions of the plurality of first terminal portions 212 are both covered with the exterior plating layer 51.

第２リード２２は、図９〜図１１に示すように、第２方向Ｘ２に沿って延出する部材である。本実施形態においては、第２リード２２は複数からなり、具体的には３つの第２リード２２からなる。それぞれの第２リード２２が、第１ボンディングワイヤ３１を介して素子主面１１１に形成された第２電極１１１ａに導通している。複数の第２リード２２は、第３方向Ｙに沿って互いに離間して配置されている。本実施形態にかかる第２リード２２の長さは、半導体パッケージＡ１０の第２端子部２２２の長さよりも短い。図１２に示す第２リード２２の下面は、パッド裏面２１１ｂと面一である。また、図１２に示すように、封止樹脂６から露出した複数の第２リード２２のそれぞれの部分は、いずれも外装めっき層５１に覆われている。さらに、封止樹脂６に覆われた図１２に示す第２リード２２の上面には、内装めっき層５２が形成されている。   As shown in FIGS. 9 to 11, the second lead 22 is a member extending along the second direction X2. In the present embodiment, the second lead 22 includes a plurality of, more specifically, three second leads 22. Each second lead 22 is electrically connected to the second electrode 111 a formed on the element main surface 111 via the first bonding wire 31. The plurality of second leads 22 are spaced apart from each other along the third direction Y. The length of the second lead 22 according to the present embodiment is shorter than the length of the second terminal portion 222 of the semiconductor package A10. The lower surface of the second lead 22 shown in FIG. 12 is flush with the pad back surface 211b. In addition, as shown in FIG. 12, each of the portions of the plurality of second leads 22 exposed from the sealing resin 6 is covered with the exterior plating layer 51. Furthermore, an inner plating layer 52 is formed on the upper surface of the second lead 22 shown in FIG. 12 covered with the sealing resin 6.

第３リード２３は、図９〜図１１に示すように、第２リード２２と同じく第２方向Ｘ２に沿って延出する部材である。第３リード２３は、複数の第２リード２２とともに第３方向Ｙに沿って配置されている。本実施形態にかかる第３リード２３の形状および大きさは、第２リード２２と同一である。第３リード２３は、図１２に示す第２リード２２と同じく、封止樹脂６から露出した部分が外装めっき層５１に覆われ、かつ封止樹脂６に覆われた部分のうち、第２ボンディングワイヤ３２が接続する部分に内装めっき層５２が形成されている。   As shown in FIGS. 9 to 11, the third lead 23 is a member that extends along the second direction X <b> 2 like the second lead 22. The third lead 23 is disposed along the third direction Y together with the plurality of second leads 22. The shape and size of the third lead 23 according to this embodiment are the same as those of the second lead 22. Similarly to the second lead 22 shown in FIG. 12, the third lead 23 is covered with the exterior plating layer 51 at the portion exposed from the sealing resin 6, and the second bonding is performed among the portions covered with the sealing resin 6. An interior plating layer 52 is formed at a portion to which the wire 32 is connected.

第１ボンディングワイヤ３１は、図１０および図１４に示すように複数からなり、複数の第１ボンディングワイヤ３１によって第２電極１１１ａと第２リード２２とが接続されている。本実施形態においては、第２電極１１１ａと１つの第２リード２２とを接続する第１ボンディングワイヤ３１の配置本数は３本で、計９本の第１ボンディングワイヤ３１によって第２電極１１１ａと第２リード２２とが接続されているが、半導体パッケージＡ１０と同じくあくまでも例示であるため、実際の第１ボンディングワイヤ３１の配置本数はこれに限定されない。   As shown in FIGS. 10 and 14, the first bonding wire 31 is composed of a plurality, and the second electrode 111 a and the second lead 22 are connected by the plurality of first bonding wires 31. In the present embodiment, the number of the first bonding wires 31 that connect the second electrode 111a and one second lead 22 is three, and the second electrode 111a and the second electrode 111a are connected by the nine first bonding wires 31 in total. Although the two leads 22 are connected, the actual number of the first bonding wires 31 is not limited to this, since it is merely an example as in the semiconductor package A10.

複数の放熱体４は、半導体パッケージＡ１０と同様に、ボンディング部３１１に離間して第２電極１１１ａに形成されている。図１４に示すように、第２電極１１１ａにおいてボンディング部３１１および複数の放熱体４は格子状に配置され、放熱体４はボンディング部３１１に隣接して配置されている。
封止樹脂６は、半導体パッケージＡ１０と同様に、樹脂主面６１、樹脂裏面６２、一対の樹脂第１側面６３１および一対の樹脂第２側面６３２を有する。ただし、図９および図１１に示すように、本実施形態にかかる封止樹脂６には、半導体パッケージＡ１０と異なり本体挿通孔６４が形成されていない。図１１に示すように、本実施形態においては、樹脂裏面６２からパッド裏面２１１ｂと、第１端子部２１２、第２リード２２および第３リード２３のそれぞれ一部ずつとが露出している。また、図９に示すように、一対の樹脂第１側面６３１のうち、第１方向Ｘ１を向く樹脂第１側面６３１から第１端子部２１２の一部が露出し、第２方向Ｘ２を向く樹脂第１側面６３１から第２リード２２および第３リード２３のそれぞれ一部ずつが露出している。 The plurality of heat dissipating bodies 4 are formed on the second electrode 111a so as to be separated from the bonding portion 311 as in the semiconductor package A10. As shown in FIG. 14, in the second electrode 111 a, the bonding portion 311 and the plurality of heat dissipating bodies 4 are disposed in a lattice shape, and the heat dissipating body 4 is disposed adjacent to the bonding portion 311.
The sealing resin 6 has a resin main surface 61, a resin back surface 62, a pair of resin first side surfaces 631, and a pair of resin second side surfaces 632, similarly to the semiconductor package A 10. However, as shown in FIGS. 9 and 11, unlike the semiconductor package A10, the main body insertion hole 64 is not formed in the sealing resin 6 according to the present embodiment. As shown in FIG. 11, in this embodiment, the pad back surface 211 b and a part of each of the first terminal portion 212, the second lead 22, and the third lead 23 are exposed from the resin back surface 62. Also, as shown in FIG. 9, of the pair of resin first side surfaces 631, a part of the first terminal portion 212 is exposed from the resin first side surface 631 facing the first direction X1, and the resin facing the second direction X2. A part of each of the second lead 22 and the third lead 23 is exposed from the first side surface 631.

次に、半導体パッケージＡ２０の作用効果について説明する。
半導体パッケージＡ２０は、半導体パッケージＡ１０と同様に、素子裏面１１２に第１電極１１２ａが形成され、かつ素子主面１１１に第２電極１１１ａが形成された半導体装置１１と、半導体装置１１を搭載し、かつ第１電極１１２ａに導通する第１パッド部２１１を含む第１リード２１と、第２電極１１１ａに導通する第２リード２２と、第２電極１１１ａと第２リード２２とを接続する第１ボンディングワイヤ３１とを備える。また、第１ボンディングワイヤ３１の先端には第２電極１１１ａに接するボンディング部３１１が形成され、第２電極１１１ａには、ボンディング部３１１に離間して複数の放熱体４が形成されている。したがって、半導体パッケージＡ２０によっても、半導体装置１１の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。 Next, functions and effects of the semiconductor package A20 will be described.
Similarly to the semiconductor package A10, the semiconductor package A20 includes the semiconductor device 11 in which the first electrode 112a is formed on the element back surface 112 and the second electrode 111a is formed on the element main surface 111, and the semiconductor device 11. In addition, the first lead 21 including the first pad portion 211 conducting to the first electrode 112a, the second lead 22 conducting to the second electrode 111a, and the first bonding for connecting the second electrode 111a and the second lead 22 to each other. Wire 31 is provided. In addition, a bonding portion 311 that is in contact with the second electrode 111a is formed at the tip of the first bonding wire 31, and a plurality of heat radiators 4 are formed on the second electrode 111a so as to be separated from the bonding portion 311. Therefore, also with the semiconductor package A20, it is possible to suppress an increase in the on-resistance and to improve the avalanche resistance while avoiding complicated circuit design of the semiconductor device 11.

次に、前述の半導体装置１１がパワーＭＩＳＦＥＴである場合の構成の一例を説明する。
＜半導体装置の概略構成＞
図１５Ａは、本発明の一実施形態に係る半導体装置１を示す概略構成図である。図１５Ｂは、アクティブ領域９を示す拡大平面図である。 Next, an example of a configuration when the above-described semiconductor device 11 is a power MISFET will be described.
<Schematic configuration of semiconductor device>
FIG. 15A is a schematic configuration diagram showing a semiconductor device 1 according to an embodiment of the present invention. FIG. 15B is an enlarged plan view showing the active region 9.

図１５Ａを参照して、前述の半導体装置１１に対応する半導体装置１は、平面視矩形状の基板２を含む。半導体装置１は、基板２の表層部に作り込まれた本発明の機能素子の一例としてのパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を複数有するスイッチング回路３を含む。
半導体装置１は、電流センサ回路４８と、温度センサ回路５と、過電流保護（OCD：Over Charge Current Detection）回路４９と、過熱保護（TSD：Thermal Shut Down）回路７と、低電圧誤動作防止（UVLO：Under Voltage Lock Out）回路８とをさらに含む。電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７、低電圧誤動作防止回路８は、いずれも基板２の表層部に作り込まれている。つまり、半導体装置１は、本実施形態では、スイッチング回路３（パワーＭＩＳＦＥＴ）、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８が共通の基板２の表層部に作り込まれたＩＰＳ（Intelligent Power Switch）である。 Referring to FIG. 15A, a semiconductor device 1 corresponding to the above-described semiconductor device 11 includes a substrate 2 having a rectangular shape in plan view. A semiconductor device 1 includes a switching circuit 3 having a plurality of power MISFETs (Metal Insulator Semiconductor Field Effect Transistors) as an example of a functional element of the present invention built in a surface layer portion of a substrate 2.
The semiconductor device 1 includes a current sensor circuit 48, a temperature sensor circuit 5, an overcurrent protection (OCD: Over Charge Current Detection) circuit 49, an overheat protection (TSD: Thermal Shut Down) circuit 7, and an undervoltage malfunction prevention ( And a UVLO (Under Voltage Lock Out) circuit 8. The current sensor circuit 48, the temperature sensor circuit 5, the overcurrent protection circuit 49, the overheat protection circuit 7, and the low voltage malfunction prevention circuit 8 are all built in the surface layer portion of the substrate 2. That is, in the present embodiment, the semiconductor device 1 has a common switching circuit 3 (power MISFET), current sensor circuit 48, temperature sensor circuit 5, overcurrent protection circuit 49, overheat protection circuit 7, and low voltage malfunction prevention circuit 8. It is an IPS (Intelligent Power Switch) built in the surface layer portion of the substrate 2.

図１５Ｂを参照して、スイッチング回路３（パワーＭＩＳＦＥＴ）は、基板２に設定されたアクティブ領域９内に形成されている。アクティブ領域９は、本実施形態では、平面視矩形状に形成されており、ソースメタル１０により被覆されている。ソースメタル１０は、前述の第２電極１１１ａに対応していてもよい。図１５Ｂでは、ソースメタル１０が薄いドッド状のハッチングで示されている。このソースメタル１０には、本発明の導線の一例としてのボンディングワイヤ５３が、選択的に複数本接続されている。アクティブ領域９に形成されたパワーＭＩＳＦＥＴは、このボンディングワイヤ５３から供給される電力に基づいて駆動される。
＜半導体装置の電気的構造＞
図１６は、半導体装置１の内部の電気的構造の一例を示す電気回路図である。 Referring to FIG. 15B, switching circuit 3 (power MISFET) is formed in active region 9 set in substrate 2. In the present embodiment, the active region 9 is formed in a rectangular shape in plan view and is covered with the source metal 10. The source metal 10 may correspond to the second electrode 111a described above. In FIG. 15B, the source metal 10 is shown by thin dod-like hatching. A plurality of bonding wires 53 as an example of the conducting wire of the present invention are selectively connected to the source metal 10. The power MISFET formed in the active region 9 is driven based on the power supplied from the bonding wire 53.
<Electrical structure of semiconductor device>
FIG. 16 is an electric circuit diagram showing an example of the internal electrical structure of the semiconductor device 1.

図１６に示されるように、半導体装置１は、一対の入力端子１０１および入力側グランド端子１０２と、一対の出力端子１０３および出力側グランド端子１０４とを有している。図１６では、出力端子１０３および出力側グランド端子１０４に、電源１０５および誘導性負荷１０６を含む直列回路１０７が外部接続されている例を示している。また、図１６では、誘導性負荷１０６がスイッチＳｗおよびコイルＬを含むリレーである例を示している。   As shown in FIG. 16, the semiconductor device 1 has a pair of input terminals 101 and an input side ground terminal 102, and a pair of output terminals 103 and an output side ground terminal 104. FIG. 16 shows an example in which a series circuit 107 including a power source 105 and an inductive load 106 is externally connected to the output terminal 103 and the output side ground terminal 104. FIG. 16 shows an example in which the inductive load 106 is a relay including the switch Sw and the coil L.

前述のスイッチング回路３は、出力端子１０３と出力側グランド端子１０４との間に接続されている。スイッチング回路３は、前述のパワーＭＩＳＦＥＴを含む。パワーＭＩＳＦＥＴは、ゲート端子Ｇ、ドレイン端子Ｄおよびソース端子Ｓを備えている。スイッチング回路３は、パワーＭＩＳＦＥＴのドレイン端子Ｄが出力端子１０３に接続され、パワーＭＩＳＦＥＴのソース端子Ｓが出力側グランド端子１０４に接続されるように設けられている。なお、スイッチング回路３は、複数のパワーＭＩＳＦＥＴを含むが、図１６では、説明の便宜上、１つのパワーＭＩＳＦＥＴのみを示している。   The aforementioned switching circuit 3 is connected between the output terminal 103 and the output-side ground terminal 104. The switching circuit 3 includes the power MISFET described above. The power MISFET includes a gate terminal G, a drain terminal D, and a source terminal S. The switching circuit 3 is provided such that the drain terminal D of the power MISFET is connected to the output terminal 103 and the source terminal S of the power MISFET is connected to the output-side ground terminal 104. Although the switching circuit 3 includes a plurality of power MISFETs, only one power MISFET is shown in FIG. 16 for convenience of explanation.

入力端子１０１とパワーＭＩＳＦＥＴのゲート端子Ｇとの間には、入力配線１０８が接続されている。入力側グランド端子１０２と出力側グランド端子１０４との間には、グランド配線１０９が接続されている。入力配線１０８とグランド配線１０９との間には、入力端子１０１側から順に、ダイオードＤｉ１、第１抵抗Ｒ１、前述の過電流保護回路４９、前述の過熱保護回路７、前述の低電圧誤動作防止回路８および第２抵抗Ｒ２が梯子状に並列接続されている。第１抵抗Ｒ１と過電流保護回路４９との間の入力配線１０８には、第３抵抗Ｒ３が直列接続されている。低電圧誤動作防止回路８と第２抵抗Ｒ２との間の入力配線１０８には、第４抵抗Ｒ４が直列接続されている。 An input wiring 108 is connected between the input terminal 101 and the gate terminal G of the power MISFET. A ground wiring 109 is connected between the input side ground terminal 102 and the output side ground terminal 104. Between the input wiring 108 and the ground wiring 109, in order from the input terminal 101 side, the diode Di 1 , the first resistor R 1 , the above-described overcurrent protection circuit 49, the above-mentioned overheat protection circuit 7, and the above-described low-voltage malfunction. prevention circuit 8 and the second resistor R 2 is connected in parallel to the ladder. A third resistor R 3 is connected in series to the input wiring 108 between the first resistor R 1 and the overcurrent protection circuit 49. The input lines 108 between the low voltage lockout circuit 8 and the second resistor R 2 is the fourth resistor R 4 is connected in series.

前述の電流センサ回路４８は、過電流保護回路４９に接続されている。電流センサ回路４８は、たとえば入力配線１０８を流れる電流を検出する。電流センサ回路４８により検出された電流値は、過電流保護回路４９に与えられる。過電流保護回路４９は、電流センサ回路４８から与えられた電流値に基づいて駆動される。たとえば、過電流保護回路４９は、短絡や静電気によって入力配線１０８に所定値以上の電流（過電流）が流れると、入力配線１０８側からグランド配線１０９側に過電流を流し込み、過電流から他の回路を保護する。   The aforementioned current sensor circuit 48 is connected to the overcurrent protection circuit 49. The current sensor circuit 48 detects a current flowing through the input wiring 108, for example. The current value detected by the current sensor circuit 48 is given to the overcurrent protection circuit 49. The overcurrent protection circuit 49 is driven based on the current value given from the current sensor circuit 48. For example, when a current (overcurrent) of a predetermined value or more flows in the input wiring 108 due to a short circuit or static electricity, the overcurrent protection circuit 49 causes an overcurrent to flow from the input wiring 108 side to the ground wiring 109 side. Protect the circuit.

前述の温度センサ回路５は、過熱保護回路７に接続されている。温度センサ回路５は、基板２の温度を検出する。温度センサ回路５により検出された温度は、過熱保護回路７に与えられる。過熱保護回路７は、温度センサ回路５から与えられた温度に基づいて駆動される。たとえば、過熱保護回路７は、基板２の温度が所定値以上になると、入力配線１０８の通電を禁止し、基板２の温度上昇を抑制する。   The aforementioned temperature sensor circuit 5 is connected to the overheat protection circuit 7. The temperature sensor circuit 5 detects the temperature of the substrate 2. The temperature detected by the temperature sensor circuit 5 is given to the overheat protection circuit 7. The overheat protection circuit 7 is driven based on the temperature given from the temperature sensor circuit 5. For example, the overheat protection circuit 7 prohibits energization of the input wiring 108 and suppresses the temperature rise of the substrate 2 when the temperature of the substrate 2 becomes a predetermined value or higher.

低電圧誤動作防止回路８は、入力配線１０８およびグランド配線１０９間の電位差が所定値以下の場合に、スイッチング回路３が動作するのを禁止し、前記電位差が所定値以上となると、スイッチング回路３が動作するのを許可するように構成されている。
パワーＭＩＳＦＥＴにおけるゲート端子Ｇとドレイン端子Ｄとの間には、クランプダイオードＤｉ２が接続されている。クランプダイオードＤｉ２は、２つのダイオードが逆バイアス接続されることによって形成されている。２つのダイオードは、ツェナーダイオードを含んでいてもよい。クランプダイオードＤｉ２は、パワーＭＩＳＦＥＴにおけるドレイン端子Ｄおよびソース端子Ｓ間の降伏電圧Ｖ１よりも低い降伏電圧Ｖ２を有している（降伏電圧Ｖ１＞降伏電圧Ｖ２）。したがって、クランプダイオードＤｉ２は、ドレイン端子Ｄおよびソース端子Ｓ間に降伏電圧Ｖ１が印加された場合に、パワーＭＩＳＦＥＴよりも先に降伏する。 The low-voltage malfunction prevention circuit 8 prohibits the switching circuit 3 from operating when the potential difference between the input wiring 108 and the ground wiring 109 is equal to or smaller than a predetermined value, and when the potential difference exceeds the predetermined value, the switching circuit 3 It is configured to allow it to work.
Between the gate terminal G and drain terminal D of the power MISFET, clamp diode Di 2 are connected. Clamp diodes Di 2 is formed by two diodes is reverse biased connection. The two diodes may include a Zener diode. Clamp diodes Di 2 has a lower breakdown voltage V 2 than the breakdown voltages V 1 between the drain terminal D and source terminal S of the power MISFET (breakdown voltages V 1> breakdown voltage V 2). Therefore, clamp diode Di 2, when the breakdown voltages V 1 between the drain terminal D and source terminal S is applied to surrender before the power MISFET.

誘導性負荷１０６がターンオフされて、ドレイン端子Ｄおよびソース端子Ｓ間の降伏電圧Ｖ１よりも高い逆起電圧ＶＬ（逆起電圧ＶＬ＞降伏電圧Ｖ１）がコイルＬで発生すると、クランプダイオードＤｉ２が降伏する。クランプダイオードＤｉ２が降伏すると、第２抵抗Ｒ２に電流が流れ、ゲート端子Ｇおよびソース端子Ｓ間に電圧（ゲート電圧）が発生する。このゲート電圧により、パワーＭＩＳＦＥＴがオンされるので、逆起電圧ＶＬに起因して発生する電流が、ドレイン端子Ｄおよびソース端子Ｓ間に流れる。 When the inductive load 106 is turned off and the back electromotive voltage V L higher than the breakdown voltage V 1 between the drain terminal D and the source terminal S is generated in the coil L (the back electromotive voltage V L > the breakdown voltage V 1 ), the clamp diode Di 2 is to surrender. When the clamping diodes Di 2 breaks down, current flows through the second resistor R 2, the voltage (gate voltage) is generated between the gate terminal G and source terminal S. Since the power MISFET is turned on by the gate voltage, a current generated due to the counter electromotive voltage VL flows between the drain terminal D and the source terminal S.

このように、パワーＭＩＳＦＥＴへの負荷がクランプダイオードＤｉ２によって低減されると共に、誘導性負荷１０６に蓄積されたエネルギーがパワーＭＩＳＦＥＴによって吸収される。誘導性負荷１０６に蓄積されたエネルギーがどれだけ吸収されるかは、パワーＭＩＳＦＥＴの特性の一つであるダイナミッククランプ耐量Ｅａｃにより表される。ダイナミッククランプ耐量Ｅａｃの値が大きいほど、誘導性負荷１０６に蓄積されたエネルギーがより多く吸収される。 Thus, the load on the power MISFET is reduced by the clamping diode Di 2, the energy stored in the inductive load 106 is absorbed by the power MISFET. How much energy stored in the inductive load 106 is absorbed is expressed by a dynamic clamp tolerance E ac which is one of the characteristics of the power MISFET. The larger the value of the dynamic clamp tolerance Eac, the more energy stored in the inductive load 106 is absorbed.

なお、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７、低電圧誤動作防止回路８、クランプダイオードＤｉ２、各種抵抗Ｒ１〜Ｒ４等は、ＩＰＳの一部を構成する回路の一例であり、ＩＰＳに必ずしも要求される構成ではない。また、半導体装置１は、ＩＰＳに限定されることはない。したがって、半導体装置１は、スイッチング回路３（パワーＭＩＳＦＥＴ）のみを含む、いわゆるディスクリート部品であってもよい。この場合、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７、低電圧誤動作防止回路８、クランプダイオードＤｉ２、各種抵抗Ｒ１〜Ｒ４等は、半導体装置１に対して外部接続される別の部品により構成されていてもよい。
＜アクティブ領域の平面構造＞
図１７は、図１５Ｂのアクティブ領域９を示す拡大平面図であって、基板２上の構成が取り除かれた図である。 The current sensor circuit 48, the temperature sensor circuit 5, the overcurrent protection circuit 49, the overheat protection circuit 7, the low voltage lockout circuit 8, the clamping diodes Di 2, various resistors R 1 to R 4 or the like, a part of the IPS This is an example of a circuit to be configured, and is not necessarily required for IPS. The semiconductor device 1 is not limited to IPS. Therefore, the semiconductor device 1 may be a so-called discrete component including only the switching circuit 3 (power MISFET). In this case, the current sensor circuit 48, the temperature sensor circuit 5, the overcurrent protection circuit 49, the overheat protection circuit 7, the low voltage malfunction prevention circuit 8, the clamp diode Di 2 , various resistors R 1 to R 4, etc. are provided in the semiconductor device 1. On the other hand, it may be comprised by another component externally connected.
<Planar structure of active area>
FIG. 17 is an enlarged plan view showing the active region 9 of FIG. 15B, with the configuration on the substrate 2 removed.

図１７を参照して、アクティブ領域９における基板２の表面には複数本のトレンチゲート構造５４が同一の方向に沿って直線状に形成されている。隣り合うトレンチゲート構造５４の間には、電流経路となるチャネル形成領域１３を含む機能素子形成領域１４が、各トレンチゲート構造５４に沿って形成されている。複数の機能素子形成領域１４は、各トレンチゲート構造５４に沿って直線状に配列されている。したがって、トレンチゲート構造５４および機能素子形成領域１４は、トレンチゲート構造５４と交差する横方向に見て、交互に配列されている。   Referring to FIG. 17, a plurality of trench gate structures 54 are formed linearly along the same direction on the surface of substrate 2 in active region 9. Between the adjacent trench gate structures 54, the functional element formation region 14 including the channel formation region 13 serving as a current path is formed along each trench gate structure 54. The plurality of functional element formation regions 14 are arranged linearly along each trench gate structure 54. Therefore, the trench gate structures 54 and the functional element formation regions 14 are alternately arranged when viewed in the lateral direction intersecting with the trench gate structures 54.

なお、図１７では、明瞭化のため、トレンチゲート構造５４が濃いクロスハッチングで示されており、チャネル形成領域１３が薄いドッド状のハッチングで示されている。また、トレンチゲート構造５４間におけるチャネル形成領域１３外の領域（ハッチングが付されていない領域）は基板２の表面である。
本実施形態に係る半導体装置１の特徴は、複数の機能素子形成領域１４が、単位面積当たりに占めるチャネル形成領域１３の面積が相対的に小さい第１機能素子形成領域１５と、単位面積当たりに占めるチャネル形成領域１３の面積が相対的に大きい第２機能素子形成領域１６とを含み、第１機能素子形成領域１５が、熱の発生を抑制すべき領域に設けられていることである。なお、本実施形態では、第１機能素子形成領域１５と第２機能素子形成領域１６との間に、単位面積当たりに占めるチャネル形成領域１３の面積が、第１機能素子形成領域１５よりも大きく第２機能素子形成領域１６よりも小さい第３機能素子形成領域１７がさらに設けられている例を示している。 In FIG. 17, for the sake of clarity, the trench gate structure 54 is shown by dark cross-hatching, and the channel formation region 13 is shown by thin dod-like hatching. Further, a region outside the channel formation region 13 between the trench gate structures 54 (a region not hatched) is the surface of the substrate 2.
A feature of the semiconductor device 1 according to the present embodiment is that a plurality of functional element formation regions 14 have a first functional element formation region 15 in which the area of the channel formation region 13 occupying per unit area is relatively small, and per unit area. The second functional element forming region 16 includes a relatively large area of the channel forming region 13 that is occupied, and the first functional element forming region 15 is provided in a region where heat generation should be suppressed. In the present embodiment, the area of the channel formation region 13 occupying per unit area between the first functional element formation region 15 and the second functional element formation region 16 is larger than that of the first functional element formation region 15. In the example, a third functional element formation region 17 smaller than the second functional element formation region 16 is further provided.

単位面積当たりに占めるチャネル形成領域１３の面積とは、トレンチゲート構造５４間に予め定められた領域内に占めるチャネル形成領域１３の面積である。また、予め定められた領域とは、トレンチゲート構造５４間の幅と、トレンチゲート構造５４の長さ方向に沿う任意の長さとを乗じることによって得られる所定面積の領域である。
第１機能素子形成領域１５は、単位面積当たりに占めるチャネル形成領域１３の面積が、第２機能素子形成領域１６および第３機能素子形成領域１７に比べて小さいので、その発熱量も比較的に小さい。その一方で、第１機能素子形成領域１５は、比較的小さい面積のチャネル形成領域１３によって、オン抵抗ＲＯＮが、第２機能素子形成領域１６および第３機能素子形成領域１７よりも大きくされている。 The area of the channel formation region 13 occupying per unit area is the area of the channel formation region 13 occupying in a region predetermined between the trench gate structures 54. The predetermined region is a region having a predetermined area obtained by multiplying the width between the trench gate structures 54 by an arbitrary length along the length direction of the trench gate structure 54.
Since the area of the channel formation region 13 occupying per unit area of the first functional element formation region 15 is smaller than that of the second functional element formation region 16 and the third functional element formation region 17, the amount of heat generated is relatively small. On the other hand, in the first functional element formation region 15, the on-resistance RON is made larger than that of the second functional element formation region 16 and the third functional element formation region 17 by the channel formation region 13 having a relatively small area. Yes.

これとは反対に、第２機能素子形成領域１６および第３機能素子形成領域１７は、単位面積当たりに占めるチャネル形成領域１３の面積が、第１機能素子形成領域１５に比べて大きいので、その発熱量も比較的に大きい。その一方で、第２機能素子形成領域１６および第３機能素子形成領域１７は、比較的大きい面積のチャネル形成領域１３によって、オン抵抗ＲＯＮが、第１機能素子形成領域１５よりも小さくされている。 On the contrary, the second functional element formation region 16 and the third functional element formation region 17 have a larger area per unit area of the channel formation region 13 than the first functional element formation region 15. The calorific value is also relatively large. On the other hand, in the second functional element formation region 16 and the third functional element formation region 17, the on-resistance RON is made smaller than that of the first functional element formation region 15 by the channel formation region 13 having a relatively large area. Yes.

第１〜第３機能素子形成領域１５〜１７の各発熱量の大小関係は、第１機能素子形成領域１５の発熱量＜第３機能素子形成領域１７の発熱量＜第２機能素子形成領域１６の発熱量である。第１〜第３機能素子形成領域１５〜１７の各オン抵抗ＲＯＮの大小関係は、第２機能素子形成領域１６のオン抵抗ＲＯＮ＜第３機能素子形成領域１７のオン抵抗ＲＯＮ＜第１機能素子形成領域１５のオン抵抗ＲＯＮである。第１〜第３機能素子形成領域１５〜１７の各ダイナミッククランプ耐量Ｅａｃの大小関係は、第２機能素子形成領域１６のダイナミッククランプ耐量Ｅａｃ＜第３機能素子形成領域１７のダイナミッククランプ耐量Ｅａｃ＜第１機能素子形成領域１５のダイナミッククランプ耐量Ｅａｃである。 The magnitude relationship between the heat generation amounts of the first to third functional element formation regions 15 to 17 is as follows: heat generation amount of the first functional element formation region 15 <heat generation amount of the third functional element formation region 17 <second functional element formation region 16 The calorific value of Magnitude relation between the on-resistance R ON of the first to third functional element forming region 15 to 17, the on-resistance R ON of the second functional element forming region 16 <ON resistor R ON of the third functional element formation region 17 <No. This is the ON resistance RON of the one-function element forming region 15. The first to the magnitude relation of the dynamic clamp capability E ac of the third functional element forming region 15 to 17, the dynamic clamp capability E ac of the second functional element forming region 16 <dynamic clamp capability E of the third functional element formation region 17 ac <the dynamic clamp tolerance E ac of the first functional element formation region 15.

本実施形態に係る半導体装置１では、第１機能素子形成領域１５、第２機能素子形成領域１６および第３機能素子形成領域１７の配列パターンを工夫することによって、半導体装置１全体における温度上昇を抑えながらも、優れたダイナミッククランプ耐量Ｅａｃおよびオン抵抗ＲＯＮの両立を可能とする半導体装置１を提供しようとするものである。半導体装置１は、とりわけ、温度上昇し易い部分に第１機能素子形成領域１５を配置し、それ以外の部分に第２機能素子形成領域１６および第３機能素子形成領域１７を配置することによって、上記の目的を確実に達成しようとするものである。 In the semiconductor device 1 according to the present embodiment, the temperature rise in the entire semiconductor device 1 is reduced by devising the arrangement pattern of the first functional element formation region 15, the second functional element formation region 16, and the third functional element formation region 17. while suppressing, it is intended to provide a semiconductor device 1 to allow both excellent dynamic clamp capability E ac and the on-resistance R oN. In the semiconductor device 1, in particular, the first functional element formation region 15 is disposed in a portion where the temperature is likely to rise, and the second functional element formation region 16 and the third functional element formation region 17 are disposed in other portions. It is intended to achieve the above objectives reliably.

温度上昇し易く、温度上昇を抑制すべき領域としては、アクティブ領域９の周縁から内方に向かって所定距離だけ間隔を隔てた内方領域や、複数のチャネル形成領域１３（複数の機能素子形成領域１４）によりその周囲が取り囲まれている領域や、平面視においてボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）に重ならない領域や、これらの領域が選択的に組み合わされた領域を例示できる。これらの領域では、熱が放散され難く熱が籠り易い傾向にある。特に、複数のチャネル形成領域１３（複数の機能素子形成領域１４）により取り囲まれたアクティブ領域９の内方領域は、温度が上昇し易く、他の部分に比べて比較的高温になる傾向にある。   As the region where the temperature is likely to rise and the temperature rise should be suppressed, an inner region spaced from the peripheral edge of the active region 9 by a predetermined distance and a plurality of channel formation regions 13 (a plurality of functional element formations). A region that is surrounded by the region 14), a region that does not overlap the end of the bonding wire 53 (a connection portion between the bonding wire 53 and the source metal 10) in plan view, or a combination of these regions. Can be illustrated. In these regions, heat is not easily dissipated and heat tends to be easily generated. In particular, the inner region of the active region 9 surrounded by the plurality of channel forming regions 13 (the plurality of functional element forming regions 14) tends to increase in temperature, and tends to be relatively hot compared to other portions. .

そこで、本実施形態では、アクティブ領域９の内方領域中央部に第１機能素子形成領域１５を配置し、その周囲に第２機能素子形成領域１６および第３機能素子形成領域１７を配置することによって、アクティブ領域９の中央部から周縁部に向けて、単位面積当たりに占めるチャネル形成領域１３の面積が徐々に増加する構成とされている。つまり、第１機能素子形成領域１５とアクティブ領域９との間の領域に、第１機能素子形成領域１５側から順に第３機能素子形成領域１７および第２機能素子形成領域１６が形成されている。以下、複数の機能素子形成領域１４の配列についてより詳細に説明する。   Therefore, in the present embodiment, the first functional element formation region 15 is disposed at the center of the inner region of the active region 9, and the second functional element formation region 16 and the third functional element formation region 17 are disposed around the first functional element formation region 15. Thus, the area of the channel forming region 13 per unit area gradually increases from the central portion to the peripheral portion of the active region 9. That is, in the region between the first functional element formation region 15 and the active region 9, the third functional element formation region 17 and the second functional element formation region 16 are formed in order from the first functional element formation region 15 side. . Hereinafter, the arrangement of the plurality of functional element formation regions 14 will be described in more detail.

図１７を参照して、複数の機能素子形成領域１４は、複数（本実施形態では、４つ）の第１機能素子形成領域１５を含む第１機能素子形成領域ユニットＵ１と、複数（本実施形態では、４つ）の第２機能素子形成領域１６を含む第２機能素子形成領域ユニットＵ２と、複数（本実施形態では、４つ）の第３機能素子形成領域１７を含む第３機能素子形成領域ユニットＵ３とを含む。 Referring to FIG. 17, the plurality of functional element formation regions 14 includes a plurality (four in the present embodiment) of first functional element formation region units U 1 including a plurality of (four in the present embodiment) first functional element formation regions 15. In the embodiment, a second functional element formation region unit U 2 including four second functional element formation regions 16 and a third including a plurality (four in the present embodiment) third functional element formation regions 17. and a functional device forming area unit U 3.

第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３は、本実施形態では、いずれもほぼ同一面積の平面視矩形状（正方形状）を成しており、予め定められたレイアウトでアクティブ領域９をマトリクス状に敷き詰めるように配列されている。別の見方をすると、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３は、アクティブ領域９をマトリクス状に区画する複数の正方形状の領域内に予め定められたレイアウトで配置されている。 In the present embodiment, each of the first to third functional element formation region units U 1 to U 3 has a rectangular shape (square shape) in plan view having substantially the same area, and has an active region with a predetermined layout. 9 are arranged in a matrix. From another viewpoint, the first to third functional element formation region units U 1 to U 3 are arranged in a predetermined layout in a plurality of square regions that divide the active region 9 in a matrix. .

第１機能素子形成領域ユニットＵ１は、熱の発生を抑制すべき領域、本実施形態では、アクティブ領域９の中央部に設けられている。第３機能素子形成領域ユニットＵ３は、第１機能素子形成領域ユニットＵ１を取り囲むように当該第１機能素子形成領域ユニットＵ１の周囲に配置されている。複数の第３機能素子形成領域ユニットＵ３は、平面視において環状（四角環状）の領域ＸＡを形成している。 The first functional element formation region unit U 1 is provided in a region where heat generation should be suppressed, that is, in the center of the active region 9 in the present embodiment. Third functional element formation region unit U 3 is disposed around the first functional element forming region unit U 1 so as to surround the first functional device forming area unit U 1. A plurality of third functional element formation region unit U 3 forms a region X A cyclic (quadrangular ring) in a plan view.

第２機能素子形成領域ユニットＵ２は、領域ＸＡを取り囲むように、当該領域ＸＡの周囲に配置されている。これにより、複数の第２機能素子形成領域ユニットＵ２は、平面視において環状（四角環状）の領域ＸＢを形成している。このようにして、本実施形態では、アクティブ領域９の中央部から周縁部に向けて、単位面積当たりに占めるチャネル形成領域１３の面積が徐々に増加する構成とされている。 The second functional device forming area unit U 2 is so as to surround the region X A, it is arranged around the region X A. Thereby, the second functional device forming area unit U 2 multiple forms a region X B of the annular (quadrangular ring) in a plan view. Thus, in this embodiment, the area of the channel formation region 13 occupying per unit area gradually increases from the central portion of the active region 9 toward the peripheral portion.

以下、図１８Ａ〜図１８Ｃを参照して、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３の具体的な平面構造について説明する。図１８Ａは、図１７に示される第１機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）を示す拡大平面図である。図１８Ｂは、図１７に示される第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）を示す拡大平面図である。図１８Ｃは、図１７に示される第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）を示す拡大平面図である。 Hereinafter, a specific planar structure of the first to third functional element formation region units U 1 to U 3 will be described with reference to FIGS. 18A to 18C. FIG. 18A is an enlarged plan view showing the first functional element formation region 15 (first functional element formation region unit U 1 ) shown in FIG. FIG. 18B is an enlarged plan view showing the second functional element formation region 16 (second functional element formation region unit U 2 ) shown in FIG. 18C is an enlarged plan view showing the third functional element formation region 17 (third functional element formation region unit U 3 ) shown in FIG.

図１８Ａ〜図１８Ｃを参照して、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３は、単位面積当たりに占めるチャネル形成領域１３の面積が調整されて、第１〜第３機能素子形成領域１５〜１７のレイアウトが変更されている。以下では、各トレンチゲート構造５４間の領域（つまり、機能素子形成領域１４）全域にチャネル形成領域１３が存在する場合を、単位面積当たりに占めるチャネル形成領域１３の面積の割合が１００％であると定義して説明する。 Referring to FIGS. 18A to 18C, the first to third functional element formation region units U 1 to U 3 have the first to third functional elements adjusted by adjusting the area of the channel formation region 13 per unit area. The layout of the formation regions 15 to 17 is changed. In the following, when the channel formation region 13 exists in the entire region between the trench gate structures 54 (that is, the functional element formation region 14), the ratio of the area of the channel formation region 13 per unit area is 100%. It is defined and explained.

図１８Ａを参照して、第１機能素子形成領域ユニットＵ１は、単位面積当たりに占めるチャネル形成領域１３の面積の割合が２５％程度とされた複数の第１機能素子形成領域１５を含む。図１８Ｂを参照して、第２機能素子形成領域ユニットＵ２は、単位面積当たりに占めるチャネル形成領域１３の面積の割合が７５％程度とされた複数の第２機能素子形成領域１６を含む。図１８Ｃを参照して、第３機能素子形成領域ユニットＵ３は、単位面積当たりに占めるチャネル形成領域１３の面積の割合が５０％程度とされた複数の第３機能素子形成領域１７を含む。 Referring to FIG. 18A, the first functional element formation region unit U 1 includes a plurality of first functional element formation regions 15 in which the ratio of the area of the channel formation region 13 per unit area is about 25%. Referring to FIG. 18B, second functional element formation region unit U 2 includes a plurality of second functional element formation regions 16 in which the ratio of the area of channel formation region 13 per unit area is about 75%. Referring to FIG. 18C, third functional element formation region unit U 3 includes a plurality of third functional element formation regions 17 in which the ratio of the area of channel formation region 13 per unit area is about 50%.

図１８Ａ〜図１８Ｃを参照して、本実施形態では、複数のチャネル形成領域１３が、千鳥状の配列または葛折り状を基調としたレイアウトで第１〜第３機能素子形成領域１５〜１７に形成されている。
図１８Ａを参照して、第１機能素子形成領域ユニットＵ１の各第１機能素子形成領域１５において、複数のチャネル形成領域１３は、トレンチゲート構造５４の長さ方向に沿って千鳥状に配列されている。各トレンチゲート構造５４について見ると、複数のチャネル形成領域１３は、トレンチゲート構造５４の長さ方向に沿って、各トレンチゲート構造５４の一方の側面側および他方の側面側に交互に間隔を空けて配列されている。複数のチャネル形成領域１３は、トレンチゲート構造５４と交差する横方向の一方の側面側または他方の側面側のみに配置されている。 With reference to FIGS. 18A to 18C, in the present embodiment, a plurality of channel formation regions 13 are arranged in first to third functional element formation regions 15 to 17 in a layout based on a staggered arrangement or a twisted shape. Is formed.
Referring to FIG. 18A, in each first functional element formation region 15 of first functional element formation region unit U 1 , a plurality of channel formation regions 13 are arranged in a staggered pattern along the length direction of trench gate structure 54. Has been. Looking at each trench gate structure 54, the plurality of channel forming regions 13 are alternately spaced along one side and the other side of each trench gate structure 54 along the length of the trench gate structure 54. Are arranged. The plurality of channel forming regions 13 are disposed only on one side surface or the other side surface in the lateral direction intersecting the trench gate structure 54.

第１機能素子形成領域ユニットＵ１では、このような構成によって単位面積当たりに占めるチャネル形成領域１３の面積の割合が２５％程度とされている。第１機能素子形成領域ユニットＵ１では、トレンチゲート構造５４の一方の側面側または他方の側面側に他のチャネル形成領域１３から間隔を空けてチャネル形成領域１３が配置されているので、熱の発生源を効果的に分散させることができる。 In the first functional device forming area unit U 1, ratio of the area of the channel forming region 13 occupying a unit area by this configuration is about 25%. In the first functional element formation region unit U 1 , the channel formation region 13 is disposed on one side or the other side of the trench gate structure 54 at a distance from the other channel formation region 13. The generation source can be effectively dispersed.

また、一方の側面側に配置されたチャネル形成領域１３が、トレンチゲート構造５４を挟んで他方の側面側に配置されたチャネル形成領域１３に対向しない。したがって、トレンチゲート構造５４と交差する横方向に関して、複数の熱の発生源がトレンチゲート構造５４を挟んで互いに対向することがない。これにより、一つのチャネル形成領域１３で発生した熱が他のチャネル形成領域１３に伝搬されるのを抑制できるから、熱干渉の発生を効果的に抑制できる。このようにして、第１機能素子形成領域ユニットＵ１は、温度上昇を効果的に抑制できる構成とされている。 Further, the channel formation region 13 disposed on one side surface does not face the channel formation region 13 disposed on the other side surface with the trench gate structure 54 interposed therebetween. Therefore, a plurality of heat generation sources do not face each other across the trench gate structure 54 in the lateral direction intersecting the trench gate structure 54. Thereby, since it can suppress that the heat which generate | occur | produced in one channel formation area | region 13 is propagated to the other channel formation area | region 13, generation | occurrence | production of thermal interference can be suppressed effectively. In this manner, the first function element formation region unit U 1 has a structure which can effectively suppress the temperature rise.

図１８Ｂを参照して、第２機能素子形成領域ユニットＵ２の各第２機能素子形成領域１６は、図１８Ａに示される構成において、トレンチゲート構造５４の長さ方向に沿う各チャネル形成領域１３の幅を当該長さ方向に沿って延長したものである。トレンチゲート構造５４と交差する横方向において、一方のトレンチゲート構造５４側に形成されたチャネル形成領域１３は、他方のトレンチゲート構造５４側に形成されたチャネル形成領域１３と一体的に形成されている。このようにして、葛折り状のチャネル形成領域１３が各第２機能素子形成領域１６に形成されている。第２機能素子形成領域ユニットＵ２では、このような構成によって単位面積当たりに占めるチャネル形成領域１３の面積の割合が７５％程度とされている。 Referring to FIG. 18B, each second functional element formation region 16 of second functional element formation region unit U 2 has each channel formation region 13 along the length direction of trench gate structure 54 in the configuration shown in FIG. 18A. Is extended along the length direction. In the lateral direction intersecting with the trench gate structure 54, the channel formation region 13 formed on one trench gate structure 54 side is integrally formed with the channel formation region 13 formed on the other trench gate structure 54 side. Yes. In this way, the twisted channel forming region 13 is formed in each second functional element forming region 16. In the second functional element formation region unit U 2 , the ratio of the area of the channel formation region 13 per unit area is about 75% due to such a configuration.

図１８Ｃを参照して、第３機能素子形成領域ユニットＵ３の各第３機能素子形成領域１７は、図１８Ａに示される構成において、トレンチゲート構造５４の長さ方向に沿う各チャネル形成領域１３の幅を当該長さ方向に沿って延長したものである。第３機能素子形成領域ユニットＵ３では、このような構成によって単位面積当たりに占めるチャネル形成領域１３の面積の割合が５０％程度とされている。 Referring to FIG. 18C, each third functional element formation region 17 of third functional element formation region unit U 3 has each channel formation region 13 along the length direction of trench gate structure 54 in the configuration shown in FIG. 18A. Is extended along the length direction. In the third functional element formation region unit U 3 , the proportion of the area of the channel formation region 13 per unit area is set to about 50% by such a configuration.

本実施形態では、単位面積当たりに占めるチャネル形成領域１３の面積の割合が２５％，５０％，７５％程度とされた第１〜第３機能素子形成領域１５〜１７が採用された例について説明した。しかし、単位面積当たりに占めるチャネル形成領域１３の面積の割合は、各機能素子形成領域１４（各第１〜第３機能素子形成領域１５〜１７）において、０％以上１００％以下の範囲で適宜変更されてもよい。たとえば、一つの機能素子形成領域ユニット内に、単位面積当たりに占めるチャネル形成領域１３の面積の割合が０％以上１００％以下の範囲で異なる複数の機能素子形成領域１４が含まれていてもよい。
＜機能素子形成領域の断面構造＞
次に、図１９Ａおよび図１９Ｂを参照して、第１〜第３機能素子形成領域ユニットＵ１〜Ｕ３の具体的な断面構造について説明する。図１９Ａは、図１８Ａに示されるXIXA−XIXA線に沿う縦断面図である。図１９Ｂは、図１８Ａに示されるXIXB−XIXB線に沿う縦断面図である。なお、第２機能素子形成領域ユニットＵ２および第３機能素子形成領域ユニットＵ３は、図１８Ａ〜図１８Ｃからも明らかなように第１機能素子形成領域ユニットＵ１とほぼ同様の断面構造を有しているので、その説明を省略する。 In the present embodiment, an example in which the first to third functional element formation regions 15 to 17 in which the ratio of the area of the channel formation region 13 per unit area is about 25%, 50%, and 75% is employed will be described. did. However, the ratio of the area of the channel forming region 13 per unit area is appropriately in the range of 0% to 100% in each functional element forming region 14 (each of the first to third functional element forming regions 15 to 17). It may be changed. For example, one functional element formation region unit may include a plurality of different functional element formation regions 14 in a range where the area ratio of the channel formation region 13 per unit area is 0% or more and 100% or less. .
<Cross-sectional structure of functional element formation region>
Next, a specific cross-sectional structure of the first to third functional element formation region units U 1 to U 3 will be described with reference to FIGS. 19A and 19B. FIG. 19A is a longitudinal sectional view taken along line XIXA-XIXA shown in FIG. 18A. FIG. 19B is a longitudinal sectional view taken along line XIXB-XIXB shown in FIG. 18A. Note that the second functional device forming area unit U 2 and the third functional element formation region unit U 3 is substantially the same cross-sectional structure as the first functional element forming region unit U 1 As is clear from FIG. 18A~-18C Since it has, description is abbreviate | omitted.

図１９Ａおよび図１９Ｂを参照して、前述の基板２には、ｎ＋型の半導体基板２０と、半導体基板２０上に形成されたｎ−型のエピタキシャル層５５とが含まれる。半導体基板２０およびエピタキシャル層５５によって、ドレイン領域５６が形成されている。基板２の表面はエピタキシャル層５５によって形成されており、基板２の裏面は半導体基板２０により形成されている。 Referring to FIGS. 19A and 19B, substrate 2 includes an n + type semiconductor substrate 20 and an n − type epitaxial layer 55 formed on semiconductor substrate 20. A drain region 56 is formed by the semiconductor substrate 20 and the epitaxial layer 55. The surface of the substrate 2 is formed by the epitaxial layer 55, and the back surface of the substrate 2 is formed by the semiconductor substrate 20.

基板２の表面側には、前述のソースメタル１０が形成されており、基板２の裏面側にはドレインメタル５７が形成されている。ドレインメタル５７は、前述の第１電極１１２ａに対応していてもよい。前述のトレンチゲート構造５４は、エピタキシャル層５５の表層部に作り込まれており、当該エピタキシャル層５５を掘り下げて形成されたトレンチ２４と、ゲート絶縁膜２５を挟んでトレンチ２４に埋め込まれたゲート電極２６とを含む。   The source metal 10 described above is formed on the front surface side of the substrate 2, and the drain metal 57 is formed on the back surface side of the substrate 2. The drain metal 57 may correspond to the first electrode 112a described above. The aforementioned trench gate structure 54 is formed in the surface layer portion of the epitaxial layer 55, and the trench 24 formed by digging down the epitaxial layer 55 and the gate electrode embedded in the trench 24 across the gate insulating film 25. 26.

図１９Ａおよび図１９Ｂでは、トレンチ２４が、エピタキシャル層５５の表面に対してほぼ垂直に形成された例を示している。しかし、その深さ方向に沿って開口幅が徐々に狭まる断面視テーパ形状のトレンチ２４が形成されていてもよい。また、図１９Ａおよび図１９Ｂでは、トレンチ２４の底部がトレンチ２４の側面から外方に向かって丸みを帯びるように形成されている例を示している。しかし、トレンチ２４の底部は、エピタキシャル層５５の表面に対して平行となるように形成されていてもよい。   FIGS. 19A and 19B show an example in which the trench 24 is formed substantially perpendicular to the surface of the epitaxial layer 55. However, a trench 24 having a tapered shape in sectional view in which the opening width gradually decreases along the depth direction may be formed. 19A and 19B show an example in which the bottom of the trench 24 is formed so as to be rounded outward from the side surface of the trench 24. However, the bottom of the trench 24 may be formed to be parallel to the surface of the epitaxial layer 55.

トレンチゲート構造５４の側方（両側面側）には、基板２の表面側から深さ方向に向けてｎ＋型のソース領域２７、ｐ−型のボディ領域２８およびドレイン領域５６（エピタキシャル層５５）が順に設けられている。ソース領域２７、ボディ領域２８およびドレイン領域５６はいずれもトレンチゲート構造５４に接するように形成されており、ゲート絶縁膜２５を挟んでゲート電極２６に対向している。 On the side (both side surfaces) of the trench gate structure 54, the n + -type source region 27, the p − -type body region 28 and the drain region 56 (epitaxial layer 55) from the surface side of the substrate 2 toward the depth direction. ) Are provided in order. The source region 27, the body region 28, and the drain region 56 are all formed so as to be in contact with the trench gate structure 54, and face the gate electrode 26 with the gate insulating film 25 interposed therebetween.

ボディ領域２８は、隣り合うトレンチゲート構造５４間において、一方側のトレンチゲート構造５４と他方側のトレンチゲート構造５４とによって共有されている。ソース領域２７は、ボディ領域２８の表面から露出するように形成されている。ソース領域２７の平面形状は、チャネル形成領域１３の平面形状に対応している。ソース領域２７の下方において、トレンチゲート構造５４の側面を形成するボディ領域２８がチャネル形成領域１３である。チャネル形成領域１３におけるチャネルの形成は、トレンチゲート構造５４（ゲート電極２６）により制御される。   The body region 28 is shared by the trench gate structure 54 on one side and the trench gate structure 54 on the other side between adjacent trench gate structures 54. Source region 27 is formed so as to be exposed from the surface of body region 28. The planar shape of the source region 27 corresponds to the planar shape of the channel forming region 13. Below the source region 27, the body region 28 that forms the side surface of the trench gate structure 54 is the channel forming region 13. The formation of the channel in the channel formation region 13 is controlled by the trench gate structure 54 (gate electrode 26).

したがって、前述のチャネル形成領域１３の面積とは、平面視において電流経路となる領域の面積で定義される。より具体的には、チャネル形成領域１３の面積とは、平面視においてソース領域２７がボディ領域２８を挟んでドレイン領域５６（エピタキシャル層５５）に対向する対向面積で定義される。
複数のトレンチゲート構造５４間には、さらに、ソース領域２７外のボディ領域２８の表面から露出するようにｐ＋型のボディコンタクト領域３０が形成されている（図１８Ａ〜図１８Ｃも併せて参照。）。ボディコンタクト領域３０は、トレンチゲート構造５４の側面に接するように形成されており、ゲート絶縁膜２５を挟んでゲート電極２６と対向している。ボディコンタクト領域３０の底部は、ボディ領域２８の底部とソース領域２７の底部との間の領域に位置している。 Therefore, the area of the channel forming region 13 described above is defined by the area of a region serving as a current path in plan view. More specifically, the area of the channel formation region 13 is defined as an opposing area where the source region 27 faces the drain region 56 (epitaxial layer 55) with the body region 28 interposed therebetween in plan view.
A p + type body contact region 30 is further formed between the plurality of trench gate structures 54 so as to be exposed from the surface of the body region 28 outside the source region 27 (see also FIGS. 18A to 18C). .) The body contact region 30 is formed in contact with the side surface of the trench gate structure 54 and faces the gate electrode 26 with the gate insulating film 25 interposed therebetween. The bottom of the body contact region 30 is located in a region between the bottom of the body region 28 and the bottom of the source region 27.

図１９Ａおよび図１９Ｂでは、ボディコンタクト領域３０におけるトレンチゲート構造５４に接しない側の端部がソース領域２７を選択的に被覆するオーバラップ部を含む例が示されている。しかし、オーバラップ部を含まないボディコンタクト領域３０が設けられていてもよい。また、ボディコンタクト領域３０が存在しない構成が採用されてもよい。この場合、ボディ領域２８がソース領域２７外のエピタキシャル層５５の表面から露出する構成となる。   19A and 19B show an example in which the end portion of the body contact region 30 that does not contact the trench gate structure 54 includes an overlap portion that selectively covers the source region 27. However, the body contact region 30 that does not include the overlap portion may be provided. Further, a configuration in which the body contact region 30 does not exist may be employed. In this case, the body region 28 is exposed from the surface of the epitaxial layer 55 outside the source region 27.

エピタキシャル層５５の表面上には、トレンチゲート構造５４を被覆するように、表面絶縁膜５８が形成されている。表面絶縁膜５８には、ソース領域２７およびボディコンタクト領域３０を選択的に露出させるコンタクト孔５９が形成されている。前述のソースメタル１０は、表面絶縁膜５８上からコンタクト孔５９に入り込み、当該コンタクト孔５９内でソース領域２７およびボディコンタクト領域３０に電気的に接続されている。
＜半導体装置の効果＞
次に、図２０および図２１を参照して、半導体装置１の効果について説明する。図２０は、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示すグラフである。図２０において、縦軸はダイナミッククランプ耐量Ｅａｃ［ｍＪ／ｍｍ２］であり、横軸はオン抵抗ＲＯＮ［ｍΩ・ｍｍ２］である。図２０のグラフには、プロットＰ１、プロットＰ２、プロットＰ３およびこれら３つのプロットＰ１，Ｐ２，Ｐ３を結ぶ近似直線Ａが示されている。 A surface insulating film 58 is formed on the surface of the epitaxial layer 55 so as to cover the trench gate structure 54. A contact hole 59 for selectively exposing the source region 27 and the body contact region 30 is formed in the surface insulating film 58. The aforementioned source metal 10 enters the contact hole 59 from above the surface insulating film 58 and is electrically connected to the source region 27 and the body contact region 30 in the contact hole 59.
<Effect of semiconductor device>
Next, the effect of the semiconductor device 1 will be described with reference to FIGS. FIG. 20 is a graph showing the ON resistance R ON -dynamic clamp tolerance E ac characteristic. In FIG. 20, the vertical axis represents the dynamic clamp tolerance E ac [mJ / mm 2 ], and the horizontal axis represents the ON resistance R ON [mΩ · mm 2 ]. In the graph of FIG. 20, a plot P 1 , a plot P 2 , a plot P 3 and an approximate straight line A connecting these three plots P 1 , P 2 , P 3 are shown.

プロットＰ１は、アクティブ領域９内に第１機能素子形成領域ユニットＵ１（チャネル形成領域１３の占める面積の割合＝２５％）のみをマトリクス状に敷き詰めた場合の、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示している。
プロットＰ２は、アクティブ領域９内に第２機能素子形成領域ユニットＵ２（チャネル形成領域１３の占める面積の割合＝７５％）のみをマトリクス状に敷き詰めた場合の、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示している。 The plot P 1 shows the on-resistance R ON -dynamic clamp when only the first functional element formation region unit U 1 (ratio of the area occupied by the channel formation region 13 = 25%) is laid in a matrix in the active region 9. The resistance Eac characteristic is shown.
Plot P 2 shows the on-resistance R ON -dynamic clamp when only the second functional element formation region unit U 2 (the ratio of the area occupied by the channel formation region 13 = 75%) is laid in the active region 9 in a matrix. The resistance Eac characteristic is shown.

プロットＰ３は、アクティブ領域９内に第３機能素子形成領域ユニットＵ３（チャネル形成領域１３の占める面積の割合＝５０％）のみをマトリクス状に敷き詰めた場合の、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を示している。
近似直線Ａから、単位面積当たりに占めるチャネル形成領域１３の面積と、オン抵抗ＲＯＮとは反比例の関係にあることが理解される。つまり、単位面積当たりに占めるチャネル形成領域１３の面積が増加すると、オン抵抗ＲＯＮは減少し、単位面積当たりに占めるチャネル形成領域１３の面積が減少すると、オン抵抗ＲＯＮは増加する。 Plot P 3 shows the on-resistance R ON -dynamic clamp when only the third functional element formation region unit U 3 (ratio of the area occupied by the channel formation region 13 = 50%) is laid in the active region 9 in a matrix. The resistance Eac characteristic is shown.
From the approximate straight line A, it is understood that the area of the channel forming region 13 occupying per unit area and the on-resistance RON are in an inversely proportional relationship. That is, when the area of the channel formation region 13 occupying per unit area increases, the on-resistance RON decreases, and when the area of the channel formation region 13 occupying per unit area decreases, the on-resistance RON increases.

また、近似直線Ａから、単位面積当たりに占めるチャネル形成領域１３の面積と、ダイナミッククランプ耐量Ｅａｃとは反比例の関係にあることが理解される。つまり、単位面積当たりに占めるチャネル形成領域１３の面積が増加すると、ダイナミッククランプ耐量Ｅａｃは減少し、単位面積当たりに占めるチャネル形成領域１３の面積が減少すると、ダイナミッククランプ耐量Ｅａｃは増加する。 Further, from the approximate straight line A, it is understood that the area of the channel forming region 13 occupying per unit area and the dynamic clamp tolerance Eac are in an inversely proportional relationship. That is, when the area of the channel formation region 13 occupying per unit area increases, the dynamic clamp tolerance Eac decreases, and when the area of the channel formation region 13 occupying per unit area decreases, the dynamic clamp tolerance Eac increases.

プロットＰ１を参照して、アクティブ領域９内に第１機能素子形成領域ユニットＵ１（チャネル形成領域１３の占める面積の割合＝２５％）のみをマトリクス状に敷き詰めた場合には、比較的高い良好なダイナミッククランプ耐量Ｅａｃを実現できるが、比較的高いオン抵抗ＲＯＮとなる。一方、プロットＰ２を参照して、アクティブ領域９内に第２機能素子形成領域ユニットＵ２（チャネル形成領域１３の占める面積の割合＝７５％）のみをマトリクス状に敷き詰めた場合には、比較的低い良好なオン抵抗ＲＯＮを実現できるが、比較的低いダイナミッククランプ耐量Ｅａｃとなる。 Referring to the plot P 1 , when only the first functional element formation region unit U 1 (ratio of the area occupied by the channel formation region 13 = 25%) is laid in a matrix in the active region 9, it is relatively high Although a good dynamic clamp tolerance Eac can be realized, a relatively high on-resistance RON is obtained. On the other hand, referring to the plot P 2 , when only the second functional element formation region unit U 2 (ratio of the area occupied by the channel formation region 13 = 75%) is laid in a matrix in the active region 9, comparison is made. It can be realized target low good on-resistance R oN, the relatively low dynamic clamp capability E ac.

このことから、ダイナミッククランプ耐量Ｅａｃとオン抵抗ＲＯＮとの間には、背反の関係が存在していることが理解される。したがって、一つのアクティブ領域９という限られた領域（面積）内に、単位面積あたりに占めるチャネル形成領域１３の面積が異なる種々の機能素子形成領域１４を混在させることによって、近似直線Ａから外れた領域にオン抵抗ＲＯＮおよびダイナミッククランプ耐量Ｅａｃの値を設定できることが理解される。 Therefore, between the dynamic clamp capability E ac and the on-resistance R ON, it is understood that the relationship of trade-off exists. Therefore, by mixing various functional element forming regions 14 having different areas of the channel forming region 13 per unit area in a limited region (area) of one active region 9, the functional line forming region 14 deviates from the approximate straight line A. it is understood that set values for the on-resistance R oN and dynamic clamp capability E ac in the region.

そこで、本実施形態では、発熱量が少なく、かつ、ダイナミッククランプ耐量Ｅａｃが大きい構成とされた第１機能素子形成領域ユニットＵ１を、熱の発生を抑制すべき領域、つまり、アクティブ領域９の中央部に配置されている。これにより、アクティブ領域９の温度上昇を効果的に抑制できると共に、アクティブ領域９の中央部が過渡的かつ局所的に高温になるのも抑制できる。また、第１機能素子形成領域ユニットＵ１によって、ダイナミッククランプ耐量Ｅａｃを増加させることができる。 Therefore, in the present embodiment, the first functional element formation region unit U 1 having a configuration that generates a small amount of heat and has a large dynamic clamp withstand capacity E ac is used as a region where heat generation is to be suppressed, that is, the active region 9. It is arranged at the center of the. Thereby, while the temperature rise of the active region 9 can be suppressed effectively, it can also suppress that the center part of the active region 9 becomes high temperature transiently and locally. Further, the first functional element forming region unit U 1, thereby increasing the dynamic clamp capability E ac.

その一方で、熱の発生を抑制すべき領域外の領域に、単位面積当たりに占めるチャネル形成領域１３の面積が第１機能素子形成領域ユニットＵ１よりも大きい第２機能素子形成領域ユニットＵ２を配置している。したがって、第２機能素子形成領域ユニットＵ２では、相対的に大きい面積のチャネル形成領域１３によって比較的に広い面積の電流経路を確保できるから、第１機能素子形成領域ユニットＵ１等と併存させることによって、電流経路が全体的に減少するのを抑制できる。これにより、熱の発生を抑制すべき領域外の領域を利用して、オン抵抗が増加するのを抑制できる。 On the other hand, the second functional element formation region unit U 2 in which the area of the channel formation region 13 per unit area is larger than the first functional element formation region unit U 1 in the region outside the region where heat generation should be suppressed. Is arranged. Therefore, in the second functional element formation region unit U 2 , a relatively large area current path can be secured by the relatively large area channel formation region 13, so that the second functional element formation region unit U 2 coexists with the first functional element formation region unit U 1 and the like. As a result, it is possible to suppress the overall decrease in the current path. Thereby, it can suppress that ON resistance increases using the area | region outside the area | region which should suppress generation | occurrence | production of heat.

また、本実施形態では、第１機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）および第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）の間の領域に、第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）を設けている。第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）は、第１機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）と第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）との間のオン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を有している。これにより、第１機能素子形成領域ユニットＵ１および第２機能素子形成領域ユニットＵ２間の急激な特性の変動を抑制できると共に、オン抵抗ＲＯＮ−ダイナミッククランプ耐量Ｅａｃ特性を所望の特性により一層良好に合わせ込むことが可能となる。 In the present embodiment, in the region between the first functional element formation region 15 (first functional element formation region unit U 1 ) and the second functional element formation region 16 (second functional element formation region unit U 2 ), A third functional element formation region 17 (third functional element formation region unit U 3 ) is provided. The third functional element formation region 17 (third functional element formation region unit U 3 ) includes a first functional element formation region 15 (first functional element formation region unit U 1 ) and a second functional element formation region 16 (second function). It has an on-resistance R ON -dynamic clamping tolerance E ac characteristic with respect to the element formation region unit U 2 ). As a result, it is possible to suppress sudden fluctuations in characteristics between the first functional element formation region unit U 1 and the second functional element formation region unit U 2, and to reduce the on-resistance R ON -dynamic clamp tolerance E ac characteristic according to desired characteristics. It becomes possible to fit in better.

図２１は、ボンディングワイヤ５３と第２機能素子形成領域ユニットＵ２との配置の関係を説明するための平面図である。なお、図２１は、前述のアクティブ領域９の簡略図であり、説明の便宜上、第２機能素子形成領域ユニットＵ２に濃いクロスハッチングを付して示している。
図２１を参照して、第２機能素子形成領域ユニットＵ２は、平面視においてボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）と重なる領域に設けられている。アクティブ領域９で発生した熱は、通常、ソースメタル１０を介して外部に放散するという伝搬経路をとる。これに対して、ボンディングワイヤ５３の端部またはこれに近い領域では、アクティブ領域９で発生した熱は、ソースメタル１０に加えてボンディングワイヤ５３を介して外部に放散するという伝搬経路をとることができる。 Figure 21 is a plan view for explaining the relationship of the arrangement of the bonding wire 53 and the second functional element forming region unit U 2. Incidentally, FIG. 21 is a simplified view of the active region 9 described above, for convenience of explanation are denoted by the dark cross-hatching in the second functional element forming region unit U 2.
Referring to FIG. 21, the second functional device forming area unit U 2 is provided in a region overlapping with the end of the bonding wire 53 (connecting portion between the bonding wire 53 and the source metal 10) in a plan view. The heat generated in the active region 9 usually takes a propagation path in which it is dissipated to the outside through the source metal 10. On the other hand, in the end portion of the bonding wire 53 or a region close thereto, the heat generated in the active region 9 may take a propagation path in which it is dissipated to the outside through the bonding wire 53 in addition to the source metal 10. it can.

そこで、比較的発熱量の多い第２機能素子形成領域ユニットＵ２を、平面視においてボンディングワイヤ５３の端部と重なる領域に設けることによって、第２機能素子形成領域ユニットＵ２で発生した熱をソースメタル１０に加えてボンディングワイヤ５３によって外部に放散させることが可能となる。これにより、アクティブ領域９内の温度上昇（基板２内の温度上昇）を効果的に抑制できる。また、これにより、オン抵抗ＲＯＮの増加を良好に抑制でき、ダイナミッククランプ耐量Ｅａｃを良好に増加させることができる。 Therefore, a relatively large heating value second functional device forming area units U 2, by providing a region overlapping with the end of the bonding wire 53 in a plan view, the heat generated in the second functional device forming area unit U 2 In addition to the source metal 10, it can be diffused to the outside by the bonding wire 53. Thereby, the temperature rise in the active region 9 (temperature rise in the substrate 2) can be effectively suppressed. This also, increase in the on-resistance R ON can satisfactorily suppressed, it is possible to satisfactorily increase the dynamic clamp capability E ac.

このような構成において、ソースメタル１０は、熱伝導率の比較的高い導電材料、たとえば、銅またはアルミニウムを含むことが好ましい。ソースメタル１０は、めっき法により形成された銅めっき膜であってもよい。同様に、ボンディングワイヤ５３は、熱伝導率の比較的高い導電材料、たとえば、銅またはアルミニウムを含むことが好ましい。銅またはアルミニウムを含むソースメタル１０およびボンディングワイヤ５３を採用することにより、放熱性をより一層向上させることができる。   In such a configuration, the source metal 10 preferably includes a conductive material having a relatively high thermal conductivity, such as copper or aluminum. The source metal 10 may be a copper plating film formed by a plating method. Similarly, the bonding wire 53 preferably includes a conductive material having a relatively high thermal conductivity, such as copper or aluminum. By adopting the source metal 10 containing copper or aluminum and the bonding wire 53, the heat dissipation can be further improved.

本実施形態では、ボンディングワイヤ５３の端部が、平面視においてアクティブ領域９の周縁部に配置された例について説明した。しかし、ボンディングワイヤ５３の端部は、図２２に示すように、平面視においてアクティブ領域９内のあらゆる部分に設けられ得る。このような構成の場合には、ボンディングワイヤ５３の端部の位置に合わせて、第２機能素子形成領域ユニットＵ２を配置すればよい。この構成において、第１機能素子形成領域ユニットＵ１および第３機能素子形成領域ユニットＵ３は、第２機能素子形成領域ユニットＵ２外の領域において、熱の発生を抑制すべき領域や、その領域の周辺に選択的に配置されていてもよい。 In the present embodiment, the example in which the end portion of the bonding wire 53 is disposed on the peripheral portion of the active region 9 in plan view has been described. However, the end portion of the bonding wire 53 can be provided at any portion in the active region 9 in a plan view as shown in FIG. In such a configuration, in accordance with the position of the end portion of the bonding wire 53 may be disposed a second functional device forming area unit U 2. In this configuration, the first functional element forming region units U 1 and the third functional element formation region unit U 3, in the second functional device forming area unit U 2 outside the region, the region and should suppress the generation of heat, the You may selectively arrange | position around the area | region.

以上のように、本実施形態に係る半導体装置１によれば、チャネル形成領域１３のレイアウトを工夫することにより温度上昇を抑制できる。また、本実施形態に係る半導体装置１によれば、オン抵抗ＲＯＮの増加を抑制しつつ、ダイナミッククランプ耐量Ｅａｃを増加させることができる。
＜パワーＭＩＳＦＥＴの製造方法＞
次に、図２３Ａ〜図２３Ｇを参照して、アクティブ領域９に形成されたパワーＭＩＳＦＥＴの製造方法の一例について説明する。図２３Ａ〜図２３Ｇは、パワーＭＩＳＦＥＴの製造方法の一工程を示す縦断面図である。図２３Ａ〜図２３Ｇは、図１９Ａに対応する部分の縦断面図である。 As described above, according to the semiconductor device 1 according to the present embodiment, the temperature rise can be suppressed by devising the layout of the channel formation region 13. Further, according to the semiconductor device 1 according to this embodiment, while suppressing an increase in on-resistance R ON, it is possible to increase the dynamic clamp capability E ac.
<Method for manufacturing power MISFET>
Next, an example of a method for manufacturing the power MISFET formed in the active region 9 will be described with reference to FIGS. 23A to 23G. FIG. 23A to FIG. 23G are longitudinal sectional views showing one step of the method for manufacturing the power MISFET. 23A to 23G are longitudinal sectional views of a portion corresponding to FIG. 19A.

まず、図２３Ａに示されるように、半導体基板２０と、半導体基板２０上に形成されたエピタキシャル層５５とを含む基板２が準備される。次に、ボディ領域２８を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が基板２上に形成される。そして、当該イオン注入マスクを介してｐ型不純物がエピタキシャル層５５（基板２）の表層部に注入される。これにより、エピタキシャル層５５の表層部にボディ領域２８が形成される。ボディ領域２８が形成された後、イオン注入マスクが除去される。   First, as shown in FIG. 23A, a substrate 2 including a semiconductor substrate 20 and an epitaxial layer 55 formed on the semiconductor substrate 20 is prepared. Next, an ion implantation mask (not shown) having an opening selectively in a region where the body region 28 is to be formed is formed on the substrate 2. Then, p-type impurities are implanted into the surface layer portion of the epitaxial layer 55 (substrate 2) through the ion implantation mask. Thereby, the body region 28 is formed in the surface layer portion of the epitaxial layer 55. After the body region 28 is formed, the ion implantation mask is removed.

次に、図２３Ｂに示されるように、トレンチ２４を形成すべき領域に選択的に開口３５ａを有するハードマスク３５がエピタキシャル層５５上に形成される。そして、ハードマスク３５を介するエッチングにより、エピタキシャル層５５の表層部が選択的に除去される。これにより、複数のトレンチ２４が形成される。トレンチ２４が形成された後、ハードマスク３５が除去される。   Next, as shown in FIG. 23B, a hard mask 35 having an opening 35 a selectively in a region where the trench 24 is to be formed is formed on the epitaxial layer 55. Then, the surface layer portion of the epitaxial layer 55 is selectively removed by etching through the hard mask 35. Thereby, a plurality of trenches 24 are formed. After the trench 24 is formed, the hard mask 35 is removed.

次に、図２３Ｃに示されるように、たとえば熱酸化法により、トレンチ２４の内壁面に酸化シリコンからなるゲート絶縁膜２５が形成される。ゲート絶縁膜２５は、たとえばＣＶＤ法によってトレンチ２４の内壁面に絶縁材料を堆積させることによって形成されてもよい。
次に、図２３Ｄに示されるように、たとえばＣＶＤ法により、電極材料（たとえばポリシリコン）がトレンチ２４を埋めてエピタキシャル層５５を被覆するように堆積される。その後、堆積された電極材料の層が選択的にエッチバックされて、トレンチ２４内にゲート電極２６が形成される。これにより、トレンチゲート構造５４が得られる。 Next, as shown in FIG. 23C, a gate insulating film 25 made of silicon oxide is formed on the inner wall surface of the trench 24 by, for example, thermal oxidation. The gate insulating film 25 may be formed by depositing an insulating material on the inner wall surface of the trench 24 by, for example, the CVD method.
Next, as shown in FIG. 23D, an electrode material (for example, polysilicon) is deposited so as to fill the trench 24 and cover the epitaxial layer 55 by, for example, the CVD method. Thereafter, the deposited layer of electrode material is selectively etched back to form a gate electrode 26 in the trench 24. Thereby, the trench gate structure 54 is obtained.

次に、図２３Ｅに示されるように、ソース領域２７およびボディコンタクト領域３０が、ボディ領域２８の表層部に形成される。ソース領域２７は、当該ソース領域２７を形成すべき領域に選択的に開口を有するイオン注入マスクを介するｎ型不純物の注入によって形成される。これにより、平面視において、単位面積当たりに占める面積が相対的に小さくされたソース領域２７と、平面視において、単位面積当たりに占める面積が相対的に大きくされたソース領域２７とが選択的に形成される。つまり、これにより、第１機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）と、第２機能素子形成領域１６（第２機能素子形成領域ユニットＵ２）と、第３機能素子形成領域１７（第３機能素子形成領域ユニットＵ３）とが形成される。 Next, as shown in FIG. 23E, the source region 27 and the body contact region 30 are formed in the surface layer portion of the body region 28. The source region 27 is formed by implanting n-type impurities through an ion implantation mask having an opening selectively in a region where the source region 27 is to be formed. Thereby, the source region 27 whose area per unit area is relatively small in plan view and the source region 27 whose area per unit area is relatively large in plan view are selectively selected. It is formed. That is, as a result, the first functional element formation region 15 (first functional element formation region unit U 1 ), the second functional element formation region 16 (second functional element formation region unit U 2 ), and the third functional element formation. Region 17 (third functional element formation region unit U 3 ) is formed.

ボディコンタクト領域３０は、当該ボディコンタクト領域３０を形成すべき領域に選択的に開口を有するイオン注入マスクを介するｐ型不純物の注入によって形成される。
次に、図２３Ｆに示されるように、たとえばＣＶＤ法によって絶縁材料（本実施形態では、酸化シリコン）がエピタキシャル層５５上に堆積される。これにより、エピタキシャル層５５上に表面絶縁膜５８が形成される。次に、表面絶縁膜５８が選択的にエッチングされて、ソース領域２７およびボディコンタクト領域３０を選択的に露出させるコンタクト孔５９が表面絶縁膜５８に形成される。 The body contact region 30 is formed by implanting a p-type impurity through an ion implantation mask having an opening selectively in a region where the body contact region 30 is to be formed.
Next, as shown in FIG. 23F, an insulating material (silicon oxide in this embodiment) is deposited on the epitaxial layer 55 by, for example, a CVD method. As a result, a surface insulating film 58 is formed on the epitaxial layer 55. Next, the surface insulating film 58 is selectively etched to form contact holes 59 in the surface insulating film 58 that selectively expose the source region 27 and the body contact region 30.

その後、図２３Ｇに示されるように、たとえば銅めっき法により、表面絶縁膜５８上にソースメタル１０となる銅めっき膜が形成される。ソースメタル１０は、スパッタ法により形成されたアルミニウム膜であってもよい。また、たとえばスパッタ法により、基板２の裏面側にドレインメタル５７となるアルミニウム膜が形成される。ドレインメタル５７は、たとえば銅めっき法により形成された銅めっき膜であってもよい。以上の工程を経て、パワーＭＩＳＦＥＴ（スイッチング回路３）が製造される。   Thereafter, as shown in FIG. 23G, a copper plating film to be the source metal 10 is formed on the surface insulating film 58 by, for example, a copper plating method. The source metal 10 may be an aluminum film formed by a sputtering method. Further, an aluminum film to be the drain metal 57 is formed on the back surface side of the substrate 2 by, for example, sputtering. The drain metal 57 may be a copper plating film formed by, for example, a copper plating method. The power MISFET (switching circuit 3) is manufactured through the above steps.

なお、パワーＭＩＳＦＥＴ（スイッチング回路３）に加えて、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８も、同一の基板２上に形成される。したがって、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８を形成する工程の一部を利用して、パワーＭＩＳＦＥＴ（スイッチング回路３）の一部を形成するようにしてもよい。   In addition to the power MISFET (switching circuit 3), a current sensor circuit 48, a temperature sensor circuit 5, an overcurrent protection circuit 49, an overheat protection circuit 7 and a low voltage malfunction prevention circuit 8 are also formed on the same substrate 2. The Therefore, a part of the process of forming the current sensor circuit 48, the temperature sensor circuit 5, the overcurrent protection circuit 49, the overheat protection circuit 7 and the low voltage malfunction prevention circuit 8 is used to make one of the power MISFETs (switching circuit 3). A part may be formed.

これとは反対に、パワーＭＩＳＦＥＴ（スイッチング回路３）の工程の一部を利用して、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８の一部を形成してもよい。つまり、電流センサ回路４８、温度センサ回路５、過電流保護回路４９、過熱保護回路７および低電圧誤動作防止回路８を形成する工程の一部と、パワーＭＩＳＦＥＴ（スイッチング回路３）を形成する工程の一部とを共通化することにより、半導体装置１の製造工数を削減できる。
＜半導体パッケージ＞
半導体装置１は、図１〜図１４で示した半導体パッケージの他、図２４に示すように半導体パッケージ４１に組み込まれていてもよい。図２４は、半導体装置１が組み込まれた半導体パッケージ４１を示す平面図であり、その一部が切り欠いて示されている。 On the contrary, the current sensor circuit 48, the temperature sensor circuit 5, the overcurrent protection circuit 49, the overheat protection circuit 7 and the low voltage malfunction prevention circuit 8 are utilized by utilizing a part of the process of the power MISFET (switching circuit 3). May be formed. That is, a part of the process of forming the current sensor circuit 48, the temperature sensor circuit 5, the overcurrent protection circuit 49, the overheat protection circuit 7 and the low voltage malfunction prevention circuit 8 and the process of forming the power MISFET (switching circuit 3). By sharing a part, the number of manufacturing steps of the semiconductor device 1 can be reduced.
<Semiconductor package>
The semiconductor device 1 may be incorporated in the semiconductor package 41 as shown in FIG. 24 in addition to the semiconductor package shown in FIGS. FIG. 24 is a plan view showing a semiconductor package 41 in which the semiconductor device 1 is incorporated, and a part thereof is cut away.

図２４に示すように、半導体パッケージ４１は、ＴＯ−２２０等のいわゆるＴＯ（Transistor Outline）系の樹脂パッケージである。半導体パッケージ４１は、半導体装置１と、半導体装置１が載置されるダイパッド４２と、ダイパッド４２の周囲に配置された複数のリード４３と、これらを封止するモールド樹脂４４とを含む。半導体装置１は、たとえば導電性接合材（半田）を介してダイパッド４２に接合されている。   As shown in FIG. 24, the semiconductor package 41 is a so-called TO (Transistor Outline) resin package such as TO-220. The semiconductor package 41 includes the semiconductor device 1, a die pad 42 on which the semiconductor device 1 is placed, a plurality of leads 43 disposed around the die pad 42, and a mold resin 44 that seals these. The semiconductor device 1 is bonded to the die pad 42 via, for example, a conductive bonding material (solder).

複数のリード４３には、３つの端子４５，４６，４７が含まれる。３つの端子４５，４６，４７は、ダイパッド４２の一方側に互いに間隔を空けて配置されている。３つの端子４５，４６，４７のうち中央の端子４６は、ダイパッド４２の一方側端部に一体的に形成されている。３つの端子のうち両側の端子４５，４７は、ダイパッド４２から間隔を空けて配置されている。両側の端子４５，４７は、それぞれボンディングワイヤ５３を介して半導体装置１の所定部分に、選択的に電気的に接続されている。３つの端子４５，４６，４７の一部は、外部接続される外部端子としてモールド樹脂４４から露出している。   The plurality of leads 43 include three terminals 45, 46 and 47. The three terminals 45, 46, and 47 are arranged on one side of the die pad 42 with a space between each other. Of the three terminals 45, 46, 47, the central terminal 46 is integrally formed at one end of the die pad 42. Of the three terminals, the terminals 45 and 47 on both sides are spaced from the die pad 42. The terminals 45 and 47 on both sides are selectively electrically connected to predetermined portions of the semiconductor device 1 through bonding wires 53, respectively. Some of the three terminals 45, 46, 47 are exposed from the mold resin 44 as external terminals to be externally connected.

図２４では、ダイパッド４２の他方側端部４２ａ（リード４３が配置された側とは反対側の端部）がモールド樹脂４４から露出しており、放熱器としての機能を備えている構成を示している。しかし、ダイパッド４２の他方側端部４２ａがモールド樹脂４４により被覆された構成が採用されてもよい。
なお、半導体装置１が組み込まれる半導体パッケージの形態は、図２４に示される形態に制限されない。したがって、半導体装置１は、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、ＳＯＪ（Small Outline J-leaded Package）等の公知の半導体パッケージや、これらに類する種々の半導体パッケージに組み込まれてもよい。 FIG. 24 shows a configuration in which the other end 42a of the die pad 42 (the end opposite to the side where the leads 43 are disposed) is exposed from the mold resin 44 and has a function as a radiator. ing. However, a configuration in which the other end 42 a of the die pad 42 is covered with the mold resin 44 may be employed.
The form of the semiconductor package in which the semiconductor device 1 is incorporated is not limited to the form shown in FIG. Accordingly, the semiconductor device 1 includes a SOP (Small Outline Package), a QFN (Quad For Non Lead Package), a DFP (Dual Flat Package), a DIP (Dual Inline Package), a QFP (Quad Flat Package), and a SIP (Single Inline Package). The semiconductor device may be incorporated into a known semiconductor package such as a SOJ (Small Outline J-leaded Package) or a variety of similar semiconductor packages.

以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、第１機能素子形成領域ユニットＵ１が、熱の発生を抑制すべき領域としてアクティブ領域９の中央部に設けられた例について説明した。しかし、アクティブ領域９の周辺に設けられた種々の回路４８，５，４９，７，８（図１５Ａおよび図１５Ｂ参照）とのレイアウトの兼ね合いによっては、高温になる領域がアクティブ領域９の中央部以外の領域にも発生することがある。このような場合には、その高温となる領域に第１機能素子形成領域１５（第１機能素子形成領域ユニットＵ１）が配置されていてもよい。また、平面視においてこのような高温領域に重なるようにボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）が配置されていてもよい。 As mentioned above, although embodiment of this invention was described, this invention can also be implemented with another form.
For example, in the above-described embodiment, the first functional element forming region unit U 1 has been described which is provided in a central portion of the active region 9 as an area that requires reduced heat generation. However, depending on the layout with various circuits 48, 5, 49, 7, and 8 (see FIGS. 15A and 15B) provided around the active region 9, the region where the temperature becomes high is the central portion of the active region 9. It may also occur in other areas. In such a case, it may be the first functional element formation region 15 (first functional element forming region unit U 1) is disposed in a region to be its high temperature. Further, the end portion of the bonding wire 53 (the connection portion between the bonding wire 53 and the source metal 10) may be disposed so as to overlap with such a high temperature region in plan view.

また、前述の実施形態において、第１機能素子形成領域ユニットＵ１が平面視においてボンディングワイヤ５３の端部（ボンディングワイヤ５３とソースメタル１０との接続部）と重なる領域に設けられていてもよい。この構成によれば、第１機能素子形成領域ユニットＵ１における温度上昇をより一層抑制できる。
また、前述の実施形態では、直線状に延びる複数のトレンチゲート構造５４が形成された例について説明した。しかし、トレンチゲート構造５４と交差する横方向に延びる複数のトレンチゲート構造５４を、直線状に延びる複数のトレンチゲート構造５４と一体的に形成することにより、平面視格子状のトレンチゲート構造５４としてもよい。 In the above-described embodiment, the first functional element formation region unit U 1 may be provided in a region overlapping the end portion of the bonding wire 53 (connection portion between the bonding wire 53 and the source metal 10) in plan view. . According to this configuration, it further suppress the temperature rise in the first functional element forming region unit U 1.
In the above-described embodiment, the example in which the plurality of trench gate structures 54 extending linearly is described. However, a plurality of trench gate structures 54 extending in the lateral direction intersecting with the trench gate structures 54 are integrally formed with the plurality of trench gate structures 54 extending linearly, thereby forming a trench gate structure 54 having a lattice shape in plan view. Also good.

また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
また、前述の実施形態において、基板２は、ｎ型の半導体基板２０に代えてｐ型の半導体基板２０を含んでいてもよい。つまり、アクティブ領域９には、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されることによって、当該ＩＧＢＴを含むスイッチング回路３が形成されていてもよい。この場合、ドレイン領域５６およびドレインメタル５７がＩＧＢＴのコレクタ領域およびコレクタメタルに相当し、ソースメタル１０およびソース領域２７がＩＧＢＴのエミッタメタルおよびエミッタ領域に相当する。 In the above-described embodiment, a configuration in which the conductivity type of each semiconductor portion is inverted may be employed. That is, the p-type portion may be n-type and the n-type portion may be p-type.
In the above-described embodiment, the substrate 2 may include the p-type semiconductor substrate 20 instead of the n-type semiconductor substrate 20. That is, the switching circuit 3 including the IGBT may be formed in the active region 9 by forming an IGBT (Insulated Gate Bipolar Transistor) instead of the MISFET. In this case, the drain region 56 and the drain metal 57 correspond to the collector region and collector metal of the IGBT, and the source metal 10 and the source region 27 correspond to the emitter metal and emitter region of the IGBT.

半導体装置１は、たとえば、自動車（電気自動車を含む）、電車、産業用ロボット、空気調節装置、空気圧縮機、扇風機、掃除機、乾燥機、冷蔵庫等の動力源として利用される電動モータを駆動するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、半導体装置１は、太陽電池、風力発電機その他の発電装置等のインバータ回路に用いられるパワーモジュールにも組み込むことができる他、アナログ制御電源、デジタル制御電源等を構成する回路モジュールにも組み込むことができる。   The semiconductor device 1 drives an electric motor used as a power source of, for example, an automobile (including an electric car), a train, an industrial robot, an air conditioner, an air compressor, a fan, a vacuum cleaner, a dryer, a refrigerator, and the like. It can be incorporated into a power module used in an inverter circuit. Further, the semiconductor device 1 can be incorporated into a power module used in an inverter circuit such as a solar battery, a wind power generator, or other power generation device, and also incorporated into a circuit module constituting an analog control power source, a digital control power source, or the like. be able to.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下の第２の背景技術および課題に関して、次に示す発明が抽出され得る。
＜第２の背景技術＞
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体の性能には、オン抵抗が小さい低損失、高周波領域での高速スイッチング特性、駆動電圧の上昇に対する高破壊耐圧などが要求されている。 In addition, various design changes can be made within the scope of matters described in the claims.
In addition to the invention described in the claims, the following invention can be extracted from the description of the specification and the drawings with respect to the following second background art and problem.
<Second Background Technology>
Power semiconductors such as power MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) have low on-resistance, low loss, high-speed switching characteristics in the high-frequency region, and high breakdown voltage against rising drive voltage. Etc. are required.

ここで、パワー半導体が適用される自動車の車載ＥＣＵ（Electronic Control Unit）や家電製品などには、メカニカルリレーやソレノイドコイルなどの誘導性負荷が使用されることが一般的である。この場合においてパワー半導体のスイッチングがなされると、誘導性負荷のインダクタンスに起因した逆起電力が発生し、パワー半導体のドレイン電極とソース電極との間（パワー半導体がパワーＭＯＳＦＥＴの場合）に逆電圧が印加される。当該逆電圧がある値以上となったとき、アバランシェ・ブレークダウン（アバランシェ降伏）が発生する。アバランシェ・ブレークダウンがパワー半導体に発生した場合、パワー半導体が発熱し、最終的に破壊に至るおそれがある。   Here, an inductive load such as a mechanical relay or a solenoid coil is generally used in an in-vehicle ECU (Electronic Control Unit) of an automobile to which a power semiconductor is applied, a home appliance, or the like. In this case, when the power semiconductor is switched, a back electromotive force is generated due to the inductance of the inductive load, and a reverse voltage is generated between the drain electrode and the source electrode of the power semiconductor (when the power semiconductor is a power MOSFET). Is applied. When the reverse voltage exceeds a certain value, avalanche breakdown (avalanche breakdown) occurs. When avalanche breakdown occurs in the power semiconductor, the power semiconductor generates heat and may eventually be destroyed.

よって従前は、パワー半導体へのアバランシェ・ブレークダウンの発生を回避すべく、アバランシェダイオードなどを用いたアクティブクランプ回路を併設するといった方策が講じられてきたが、部品点数の削減や電子機器の小型化のため、現在は、アバランシェ・ブレークダウンに対するパワー半導体の耐久性の向上、すなわちパワー半導体のアバランシェ耐量の向上が図られるようになってきている。   Therefore, in the past, in order to avoid the occurrence of avalanche breakdown in power semiconductors, measures such as adding an active clamp circuit using avalanche diodes have been taken, but reducing the number of parts and downsizing electronic equipment Therefore, at present, the durability of the power semiconductor against avalanche breakdown is improved, that is, the avalanche resistance of the power semiconductor is improved.

たとえば複数のトレンチゲートが形成されたパワーＭＯＳＦＥＴのようなパワー半導体においては、相互のトレンチゲートの間隔を広く確保することによってアバランシェ耐量の向上を図ることができる。ただし、トレンチゲートの間隔を広く確保するとチャンネルの密度が低下し、オン抵抗が増大するという課題がある。
そこで、特許文献２に開示されているように、半導体素子におけるそれぞれのトレンチゲートの諸元（長さおよび幅）を個別に設定し、１つの半導体素子においてチャンネル密度が低く設定された領域と、チャンネル密度が高く設定された領域とを形成することにより、オン抵抗の上昇を抑制しつつ、アバランシェ耐量の向上を図った半導体装置が提案されている。ただし、当該半導体装置には、半導体素子の回路設計が従来よりも複雑化し、装置のコストが上昇するという課題がある。
＜第２の課題＞
下記発明は上記事情に鑑み、半導体素子の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図った半導体装置を提供することをその課題とする。
＜第２の課題を解決するための手段＞
（項１）
厚さ方向おいて互いに反対側を向く素子主面および素子裏面を有し、前記素子裏面に第１電極が形成され、かつ前記素子主面に第２電極および第３電極が形成された半導体素子と、前記半導体素子を搭載し、かつ前記第１電極に導通する第１パッド部と、前記半導体素子の厚さ方向に対して直角である第１方向に沿って延出する第１端子部とを含む第１リードと、前記第２電極に導通する第２リードと、前記第３電極に導通する第３リードと、前記第１リード、前記第２リードおよび前記第３リードのそれぞれ一部ずつと、前記半導体素子とを覆う封止樹脂と、前記第２電極と前記第２リードとを接続する第１ボンディングワイヤと、を備え、前記第１ボンディングワイヤの先端には、前記第２電極に接するボンディング部が形成され、前記第２電極には、前記ボンディング部に離間して複数の放熱体が形成されていることを特徴とする、半導体装置。
（項２）
前記放熱体の形状は、前記ボンディング部の形状と同一である、項１に記載の半導体装置。
（項３）
前記第１ボンディングワイヤおよび前記放熱体は、ともに同一の金属からなる、項２に記載の半導体装置。
（項４）
前記第１ボンディングワイヤおよび前記放熱体は、ともにＣｕからなる、項３に記載の半導体装置。
（項５）
前記放熱体の直径は、６０〜１００μｍである、項２ないし４のいずれかに記載の半導体装置。
（項６）
前記放熱体の高さは、１０〜３０μｍである、項２ないし４のいずれかに記載の半導体装置。
（項７）
前記第１ボンディングワイヤのワイヤ径は、３０〜７０μｍである、項２ないし６のいずれかに記載の半導体装置。
（項８）
前記第２電極において、前記ボンディング部および前記複数の放熱体は、格子状に配置されている、項１ないし７のいずれかに記載の半導体装置。
（項９）
前記第１ボンディングワイヤは複数からなり、複数の前記第１ボンディングワイヤによって前記第２電極と前記第２リードとが接続されている、項１ないし８のいずれかに記載の半導体装置。
（項１０）
前記第２電極の面積は、前記第３電極の面積よりも大である、項１ないし９のいずれかに記載の半導体装置。
（項１１）
前記第２電極および前記第３電極の双方は、互いに積層されたＣｕ層およびＡｌ層から構成される、項１０に記載の半導体装置。
（項１２）
前記素子主面には、電気絶縁性を有し、かつ前記第２電極および前記第３電極の周囲を取り囲むパッシベーション膜が形成されている、項１０または１１に記載の半導体装置。
（項１３）
前記半導体素子は、パワーＭＯＳＦＥＴまたはＩＧＢＴである、項１ないし１２のいずれかに記載の半導体装置。
（項１４）
前記封止樹脂は、電気絶縁性を有する熱硬化性の合成樹脂である、項１ないし１３のいずれかに記載の半導体装置。
（項１５）
前記封止樹脂は、エポキシ樹脂である、項１４に記載の半導体装置。
（項１６）
前記封止樹脂は、前記半導体素子の厚さ方向において互いに反対側を向く樹脂主面および樹脂裏面を有し、前記樹脂裏面から前記第１パッド部の一部が露出している、項１ないし１５のいずれかに記載の半導体装置。
（項１７）
前記第２リードおよび前記第３リードは、ともに前記第１方向に沿って延出し、前記半導体素子の厚さ方向および前記第１方向に対していずれも直角である方向において、前記第１端子部は、前記第２リードと前記第３リードとの間に位置している、項１６に記載の半導体装置。
（項１８）
前記半導体素子の厚さ方向において、前記樹脂主面から前記第１パッド部までに至る本体挿通孔が形成され、前記本体挿通孔の孔壁は、前記封止樹脂によって形成されている、項１７に記載の半導体装置。
（項１９）
前記第２リードおよび前記第３リードは、前記第１方向とは反対方向である第２方向に沿って延出し、前記樹脂裏面から前記第１端子部、前記第２リードおよび前記第３リードのそれぞれ一部ずつが露出している、項１６に記載の半導体装置。
（項２０）
前記第１リード、前記第２リードおよび前記第３リードは、いずれもＣｕを主成分とする合金からなる、項１ないし１９のいずれかに記載の半導体装置。
（項２１）
前記封止樹脂から露出した前記第１リード、前記第２リードおよび前記第３リードのそれぞれの部分を覆う外装めっき層を備える、項１ないし２０のいずれかに記載の半導体装置。
（項２２）
前記外装めっき層は、Ｓｎを主成分とする合金からなる、項２１に記載の半導体装置。
（項２３）
前記封止樹脂に覆われた前記第１リード、前記第２リードおよび前記第３リードのそれぞれの部分に形成された内装めっき層を備える、項１ないし２２のいずれかに記載の半導体装置。
（項２４）
前記内装めっき層は、Ａｇからなる、項２３に記載の半導体装置。
＜第２の課題を解決するための手段による効果＞
上記半導体装置は、素子裏面に第１電極が形成され、かつ素子主面に第２電極が形成された半導体素子と、第２電極と第２リードとを接続する第１ボンディングワイヤとを備え、第１ボンディングワイヤの先端には第２電極に接するボンディング部が形成されている。また、第２電極には、ボンディング部に離間して複数の放熱体が形成されている。この場合において半導体素子のスイッチングがなされると、誘導性負荷のインダクタンスによって、第１電極と第２電極との間に逆電圧が印加され、第２電極に熱が発生する。このとき、第２電極に発生した熱は、複数の放熱体により半導体素子の周辺へ放熱されるため、半導体素子の温度上昇が抑制される。よって、当該複数の放熱体を形成することによって、半導体素子におけるトレンチゲートの諸元を変更せずにアバランシェ・ブレークダウンの発生を回避することができるため、その結果、半導体素子のアバランシェ耐量が向上する。したがって、上記半導体装置によれば、半導体素子の回路設計の複雑化を回避しつつ、オン抵抗の上昇を抑制し、かつアバランシェ耐量の向上を図ることが可能となる。 For example, in a power semiconductor such as a power MOSFET in which a plurality of trench gates are formed, the avalanche resistance can be improved by ensuring a wide interval between the trench gates. However, if a wide gap between the trench gates is ensured, there is a problem that the channel density is reduced and the on-resistance is increased.
Therefore, as disclosed in Patent Document 2, the specifications (length and width) of each trench gate in the semiconductor element are individually set, and the region where the channel density is set low in one semiconductor element, There has been proposed a semiconductor device in which an avalanche resistance is improved while suppressing an increase in on-resistance by forming a region in which a channel density is set high. However, the semiconductor device has a problem that the circuit design of the semiconductor element is more complicated than before and the cost of the device is increased.
<Second problem>
In view of the above circumstances, it is an object of the present invention to provide a semiconductor device in which an increase in on-resistance is suppressed and an avalanche resistance is improved while avoiding complicated circuit design of a semiconductor element.
<Means for solving the second problem>
(Claim 1)
A semiconductor element having an element main surface and an element back surface facing opposite sides in the thickness direction, a first electrode formed on the element back surface, and a second electrode and a third electrode formed on the element main surface A first pad portion mounted with the semiconductor element and conducting to the first electrode, and a first terminal portion extending along a first direction perpendicular to the thickness direction of the semiconductor element; A first lead including: a second lead conducting to the second electrode; a third lead conducting to the third electrode; and a part of each of the first lead, the second lead, and the third lead. And a sealing resin that covers the semiconductor element, and a first bonding wire that connects the second electrode and the second lead, and a tip of the first bonding wire is attached to the second electrode. A bonding part is formed, The second electrode, and a plurality of heat radiating body at a distance from each other in the bonding portion is formed, the semiconductor device.
(Section 2)
Item 2. The semiconductor device according to Item 1, wherein the shape of the radiator is the same as the shape of the bonding portion.
(Section 3)
Item 3. The semiconductor device according to Item 2, wherein the first bonding wire and the heat radiator are both made of the same metal.
(Section 4)
Item 4. The semiconductor device according to Item 3, wherein the first bonding wire and the heat dissipation body are both made of Cu.
(Section 5)
Item 5. The semiconductor device according to any one of Items 2 to 4, wherein the heat radiator has a diameter of 60 to 100 µm.
(Claim 6)
Item 5. The semiconductor device according to any one of Items 2 to 4, wherein the heat radiator has a height of 10 to 30 µm.
(Claim 7)
Item 7. The semiconductor device according to any one of Items 2 to 6, wherein a wire diameter of the first bonding wire is 30 to 70 µm.
(Section 8)
Item 8. The semiconductor device according to any one of Items 1 to 7, wherein in the second electrode, the bonding portion and the plurality of heat dissipators are arranged in a lattice shape.
(Claim 9)
Item 9. The semiconductor device according to any one of Items 1 to 8, wherein the first bonding wire includes a plurality, and the second electrode and the second lead are connected by a plurality of the first bonding wires.
(Section 10)
Item 10. The semiconductor device according to any one of Items 1 to 9, wherein an area of the second electrode is larger than an area of the third electrode.
(Item 11)
Item 11. The semiconductor device according to Item 10, wherein both the second electrode and the third electrode are composed of a Cu layer and an Al layer laminated on each other.
(Clause 12)
Item 12. The semiconductor device according to Item 10 or 11, wherein a passivation film that is electrically insulating and surrounds the periphery of the second electrode and the third electrode is formed on the element main surface.
(Section 13)
Item 13. The semiconductor device according to any one of Items 1 to 12, wherein the semiconductor element is a power MOSFET or an IGBT.
(Item 14)
Item 14. The semiconductor device according to any one of Items 1 to 13, wherein the sealing resin is a thermosetting synthetic resin having electrical insulation.
(Section 15)
Item 15. The semiconductor device according to Item 14, wherein the sealing resin is an epoxy resin.
(Section 16)
The sealing resin has a resin main surface and a resin back surface that face opposite sides in the thickness direction of the semiconductor element, and a part of the first pad portion is exposed from the resin back surface. 15. The semiconductor device according to any one of 15.
(Section 17)
The second lead and the third lead both extend along the first direction, and the first terminal portion has a direction perpendicular to the thickness direction of the semiconductor element and the first direction. Item 17. The semiconductor device according to Item 16, which is located between the second lead and the third lead.
(Item 18)
Item 17. A main body insertion hole extending from the resin main surface to the first pad portion in the thickness direction of the semiconductor element is formed, and a hole wall of the main body insertion hole is formed of the sealing resin. A semiconductor device according to 1.
(Section 19)
The second lead and the third lead extend along a second direction that is opposite to the first direction, and the first terminal portion, the second lead, and the third lead extend from the resin back surface. Item 17. The semiconductor device according to Item 16, wherein a part of each is exposed.
(Section 20)
Item 20. The semiconductor device according to any one of Items 1 to 19, wherein each of the first lead, the second lead, and the third lead is made of an alloy containing Cu as a main component.
(Item 21)
21. The semiconductor device according to any one of items 1 to 20, further comprising an exterior plating layer that covers portions of the first lead, the second lead, and the third lead exposed from the sealing resin.
(Item 22)
Item 22. The semiconductor device according to Item 21, wherein the exterior plating layer is made of an alloy containing Sn as a main component.
(Item 23)
Item 23. The semiconductor device according to any one of Items 1 to 22, further comprising an interior plating layer formed on each of the first lead, the second lead, and the third lead covered with the sealing resin.
(Section 24)
Item 24. The semiconductor device according to Item 23, wherein the interior plating layer is made of Ag.
<Effects of means for solving the second problem>
The semiconductor device includes a semiconductor element having a first electrode formed on the element back surface and a second electrode formed on the element main surface, and a first bonding wire connecting the second electrode and the second lead, A bonding portion in contact with the second electrode is formed at the tip of the first bonding wire. The second electrode is formed with a plurality of radiators spaced from the bonding portion. In this case, when the semiconductor element is switched, a reverse voltage is applied between the first electrode and the second electrode due to the inductance of the inductive load, and heat is generated in the second electrode. At this time, the heat generated in the second electrode is dissipated to the periphery of the semiconductor element by the plurality of heat dissipators, so that the temperature rise of the semiconductor element is suppressed. Therefore, by forming the plurality of heat sinks, it is possible to avoid the occurrence of avalanche breakdown without changing the specifications of the trench gate in the semiconductor element. As a result, the avalanche resistance of the semiconductor element is improved. To do. Therefore, according to the semiconductor device, it is possible to suppress an increase in on-resistance and improve avalanche resistance while avoiding complicated circuit design of a semiconductor element.

２…基板、４…放熱体、６…封止樹脂、９…アクティブ領域、１１…半導体装置（パワーＭＯＳＦＥＴ・ＩＧＢＴ）、１２…接合層、１３…チャネル形成領域、１４…機能素子形成領域、１５…第１機能素子形成領域、１６…第２機能素子形成領域、１７…第３機能素子形成領域、２１…第１リード、２２…第２リード、２３…第３リード、２４…トレンチ、２５…ゲート絶縁膜、２６…ゲート電極、２７…ソース領域、２８…ボディ領域、３１…第１ボンディングワイヤ、３２…第２ボンディングワイヤ、５１…外装めっき層、５２…内装めっき層、５３…ボンディングワイヤ、５４…トレンチゲート構造、５６…ドレイン領域、６１…樹脂主面、６２…樹脂裏面、６４…本体挿通孔、１１１…素子主面、１１１ａ…第２電極、１１１ｂ…第３電極、１１１ｃ…パッシベーション膜、１１２…素子裏面、１１２ａ…第１電極、２１１…第１パッド部、２１１ａ…パッド主面、２１１ｂ…パッド裏面、２１１ｃ…パッド貫通孔、２１２…第１端子部、２１３…中間連絡部、２２１…第２パッド部、２２２…第２端子部、２３１…第３パッド部、２３２…第３端子部、３１１…ボンディング部、６３１…樹脂第１側面、６３２…樹脂第２側面、Ａ１０…半導体パッケージ、Ａ２０…半導体パッケージ、ｄ…直径、Ｅａｃ…ダイナミッククランプ耐量、ｈ…高さ、ＲＯＮ…オン抵抗、Ｕ１…第１機能素子形成領域ユニット、Ｕ２…第２機能素子形成領域ユニット、Ｕ３…第３機能素子形成領域ユニット、Ｘ１…第１方向、Ｘ２…第２方向、Ｙ…第３方向、Ｚ…厚さ方向 DESCRIPTION OF SYMBOLS 2 ... Board | substrate, 4 ... Radiator, 6 ... Sealing resin, 9 ... Active area | region, 11 ... Semiconductor device (power MOSFET * IGBT), 12 ... Junction layer, 13 ... Channel formation area, 14 ... Functional element formation area, 15 ... 1st functional element formation region, 16 ... 2nd functional element formation region, 17 ... 3rd functional element formation region, 21 ... 1st lead, 22 ... 2nd lead, 23 ... 3rd lead, 24 ... Trench, 25 ... Gate insulating film 26 ... Gate electrode 27 ... Source region 28 ... Body region 31 ... First bonding wire 32 ... Second bonding wire 51 ... Exterior plating layer 52 ... Internal plating layer 53 ... Bonding wire 54 ... trench gate structure, 56 ... drain region, 61 ... resin main surface, 62 ... resin back surface, 64 ... main body insertion hole, 111 ... element main surface, 111a ... second electrode, 111b ... Three electrodes, 111c ... Passivation film, 112 ... Element back surface, 112a ... First electrode, 211 ... First pad portion, 211a ... Pad main surface, 211b ... Pad back surface, 211c ... Pad through-hole, 212 ... First terminal portion, 213 ... Intermediate connecting portion, 221 ... second pad portion, 222 ... second terminal portion, 231 ... third pad portion, 232 ... third terminal portion, 311 ... bonding portion, 631 ... resin first side surface, 632 ... resin first 2 sides, A10 ... semiconductor packages, A20 ... semiconductor packages, d ... diameter, E ac ... dynamic clamp capability, h ... height, R oN ... oN-resistance, U 1 ... first functional device forming area unit, U 2 ... first 2 functional element formation area unit, U 3 ... 3rd functional element formation area unit, X1 ... 1st direction, X2 ... 2nd direction, Y ... 3rd direction, Z ... thickness direction

Claims (20)

基板と、
前記基板に形成された複数のトレンチと、
各前記トレンチに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域とを含み、
前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第１機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第２機能素子形成領域とを含み、
前記第１機能素子形成領域が、熱の発生を抑制すべき領域に設けられている、半導体装置。 A substrate,
A plurality of trenches formed in the substrate;
A plurality of functional element formation regions arranged along each of the trenches and including a channel formation region serving as a current path;
The plurality of functional element formation regions include a first functional element formation region that has a relatively small area of the channel formation region per unit area and a relatively large area of the channel formation region that occupies per unit area. A bifunctional element formation region,
The semiconductor device, wherein the first functional element formation region is provided in a region where heat generation should be suppressed. 前記複数の機能素子形成領域は、複数の前記第１機能素子形成領域を含む第１機能素子形成領域群と、複数の前記第２機能素子形成領域を含む第２機能素子形成領域群とを含み、
前記第１機能素子形成領域群が、前記熱の発生を抑制すべき領域に設けられている、請求項１に記載の半導体装置。 The plurality of functional element formation regions include a first functional element formation region group including a plurality of the first functional element formation regions and a second functional element formation region group including a plurality of the second functional element formation regions. ,
The semiconductor device according to claim 1, wherein the first functional element formation region group is provided in a region where generation of heat is to be suppressed. 前記第１機能素子形成領域群および前記第２機能素子形成領域群が、マトリクス状に配列されている、請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the first functional element formation region group and the second functional element formation region group are arranged in a matrix. 前記複数のトレンチは、同一の方向に沿って直線状に前記基板に形成されており、
各前記機能素子形成領域は、隣り合う前記トレンチの間において、当該トレンチの長さ方向に沿って形成されている、請求項１〜３のいずれか一項に記載の半導体装置。 The plurality of trenches are formed in the substrate in a straight line along the same direction,
Each said functional element formation area is a semiconductor device as described in any one of Claims 1-3 currently formed along the length direction of the said trench between the said adjacent trenches. 前記トレンチに絶縁膜を介して埋設されたゲート電極と、
各前記機能素子形成領域における各前記トレンチの側方に位置する前記基板の表層領域に、当該基板の表面側から裏面側に向かって順に形成されたソース領域、前記チャネル形成領域およびドレイン領域とをさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。 A gate electrode embedded in the trench via an insulating film;
A source region, a channel formation region, and a drain region that are formed in order from the front surface side to the back surface side of the substrate on the surface layer region of the substrate located on the side of each trench in each functional element formation region. Furthermore, the semiconductor device as described in any one of Claims 1-4 further included. 前記第１機能素子形成領域は、平面視において、単位面積当たりに占める面積が相対的に小さくされた前記ソース領域を含み、
前記第２機能素子形成領域は、平面視において、単位面積当たりに占める面積が相対的に大きくされた前記ソース領域を含む、請求項５に記載の半導体装置。 The first functional element formation region includes the source region in which an area per unit area is relatively small in plan view,
The semiconductor device according to claim 5, wherein the second functional element formation region includes the source region having a relatively large area per unit area in plan view. 前記複数の機能素子形成領域に電気的に接続される導線をさらに含み、
前記第２機能素子形成領域は、平面視において前記導線と重なる領域に設けられている、請求項１〜６のいずれか一項に記載の半導体装置。 A conductive wire electrically connected to the plurality of functional element formation regions;
The semiconductor device according to claim 1, wherein the second functional element formation region is provided in a region overlapping with the conductive wire in a plan view. 基板と、
前記基板に形成された複数のトレンチと、
各前記トレンチに沿って配列され、電流経路となるチャネル形成領域を含む複数の機能素子形成領域と、
前記複数の機能素子形成領域に電気的に接続される導線とを含み、
前記複数の機能素子形成領域は、単位面積当たりに占める前記チャネル形成領域の面積が相対的に小さい第１機能素子形成領域と、単位面積当たりに占める前記チャネル形成領域の面積が相対的に大きい第２機能素子形成領域とを含み、
前記第２機能素子形成領域は、平面視において前記導線と重なる領域に設けられている、半導体装置。 A substrate,
A plurality of trenches formed in the substrate;
A plurality of functional element formation regions including a channel formation region arranged along each of the trenches and serving as a current path;
A conductive wire electrically connected to the plurality of functional element formation regions,
The plurality of functional element formation regions include a first functional element formation region that has a relatively small area of the channel formation region per unit area and a relatively large area of the channel formation region that occupies per unit area. A bifunctional element formation region,
The second functional element formation region is a semiconductor device provided in a region overlapping with the conductor in a plan view. 前記複数の機能素子形成領域は、複数の前記第１機能素子形成領域を含む第１機能素子形成領域群と、複数の前記第２機能素子形成領域を含む第２機能素子形成領域群とを含み、
前記第２機能素子形成領域群が、平面視において前記導線と重なる領域に設けられている、請求項８に記載の半導体装置。 The plurality of functional element formation regions include a first functional element formation region group including a plurality of the first functional element formation regions and a second functional element formation region group including a plurality of the second functional element formation regions. ,
The semiconductor device according to claim 8, wherein the second functional element formation region group is provided in a region that overlaps with the conductor in a plan view. 前記半導体装置は、厚さ方向に反対側を向く素子主面および素子裏面を有し、前記複数の機能素子形成領域が前記素子主面に形成されており、
前記素子裏面に形成された第１電極と、
前記素子主面に形成された第２電極および第３電極とをさらに含む、請求項１〜６のいずれか一項に記載の半導体装置。 The semiconductor device has an element main surface and an element back surface facing opposite sides in the thickness direction, and the plurality of functional element formation regions are formed on the element main surface.
A first electrode formed on the back surface of the element;
The semiconductor device according to claim 1, further comprising a second electrode and a third electrode formed on the element main surface. 請求項１０に記載の半導体装置と、
前記半導体装置を搭載し、かつ前記第１電極に導通する第１パッド部と、前記半導体装置の厚さ方向に対して直角である第１方向に沿って延出する第１端子部と、を含む第１リードと、
前記第２電極に導通する第２リードと、
前記第３電極に導通する第３リードと、
前記第１リード、前記第２リードおよび前記第３リードのそれぞれ一部ずつと、前記半導体装置と、を覆う封止樹脂と、
前記第２電極と前記第２リードとを接続する第１ボンディングワイヤと、を備え、
前記第１ボンディングワイヤの先端には、前記第２電極に接するボンディング部が形成され、
前記第２電極には、前記ボンディング部に離間して複数の放熱体が形成されている、半導体パッケージ。 A semiconductor device according to claim 10;
A first pad portion mounted with the semiconductor device and conducting to the first electrode; and a first terminal portion extending along a first direction perpendicular to the thickness direction of the semiconductor device; Including a first lead,
A second lead conducting to the second electrode;
A third lead conducting to the third electrode;
A sealing resin that covers a part of each of the first lead, the second lead, and the third lead, and the semiconductor device;
A first bonding wire connecting the second electrode and the second lead,
A bonding portion in contact with the second electrode is formed at the tip of the first bonding wire,
A semiconductor package, wherein the second electrode is formed with a plurality of heat dissipating members spaced from the bonding portion. 前記放熱体の形状は、前記ボンディング部の形状と同一である、請求項１１に記載の半導体パッケージ。   The semiconductor package according to claim 11, wherein a shape of the heat radiator is the same as a shape of the bonding portion. 前記第１ボンディングワイヤおよび前記放熱体は、ともに同一の金属からなる、請求項１２に記載の半導体パッケージ。   The semiconductor package according to claim 12, wherein both the first bonding wire and the heat dissipating body are made of the same metal. 前記第１ボンディングワイヤおよび前記放熱体は、ともにＣｕからなる、請求項１３に記載の半導体パッケージ。   The semiconductor package according to claim 13, wherein the first bonding wire and the heat radiator are both made of Cu. 前記放熱体の直径は、６０〜１００μｍである、請求項１２〜１４のいずれか一項に記載の半導体パッケージ。   The semiconductor package according to claim 12, wherein the heat radiator has a diameter of 60 to 100 μm. 前記放熱体の高さは、１０〜３０μｍである、請求項１２〜１４のいずれか一項に記載の半導体パッケージ。   The semiconductor package according to claim 12, wherein a height of the heat radiator is 10 to 30 μm. 前記第１ボンディングワイヤのワイヤ径は、３０〜７０μｍである、請求項１２〜１６のいずれか一項に記載の半導体パッケージ。   The semiconductor package according to claim 12, wherein a wire diameter of the first bonding wire is 30 to 70 μm. 前記第２電極において、前記ボンディング部および前記複数の放熱体は、格子状に配置されている、請求項１１〜１７のいずれか一項に記載の半導体パッケージ。   In the said 2nd electrode, the said bonding part and these heat radiator are semiconductor packages as described in any one of Claims 11-17 arrange | positioned at a grid | lattice form. 前記第１ボンディングワイヤは複数からなり、複数の前記第１ボンディングワイヤによって前記第２電極と前記第２リードとが接続されている、請求項１１〜１８のいずれか一項に記載の半導体パッケージ。   The semiconductor package according to claim 11, wherein the first bonding wire includes a plurality of first bonding wires, and the second electrode and the second lead are connected by a plurality of the first bonding wires. 前記第２電極の面積は、前記第３電極の面積よりも大である、請求項１１〜１９のいずれか一項に記載の半導体パッケージ。   20. The semiconductor package according to claim 11, wherein an area of the second electrode is larger than an area of the third electrode.
JP2016202761A 2015-12-16 2016-10-14 Semiconductor device Active JP6817777B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/379,615 US9941266B2 (en) 2015-12-16 2016-12-15 Semiconductor device
US15/906,313 US10177134B2 (en) 2015-12-16 2018-02-27 Semiconductor device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015245307 2015-12-16
JP2015245307 2015-12-16
JP2016024524 2016-02-12
JP2016024524 2016-02-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020217293A Division JP7208966B2 (en) 2015-12-16 2020-12-25 semiconductor equipment

Publications (2)

Publication Number Publication Date
JP2017147433A true JP2017147433A (en) 2017-08-24
JP6817777B2 JP6817777B2 (en) 2021-01-20

Family

ID=59680937

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016202761A Active JP6817777B2 (en) 2015-12-16 2016-10-14 Semiconductor device
JP2020217293A Active JP7208966B2 (en) 2015-12-16 2020-12-25 semiconductor equipment

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2020217293A Active JP7208966B2 (en) 2015-12-16 2020-12-25 semiconductor equipment

Country Status (1)

Country Link
JP (2) JP6817777B2 (en)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019150541A1 (en) * 2018-02-02 2019-08-08 三菱電機株式会社 Method for manufacturing semiconductor device
WO2019198800A1 (en) * 2018-04-11 2019-10-17 ローム株式会社 Semiconductor device
WO2020059751A1 (en) * 2018-09-19 2020-03-26 ローム株式会社 Semiconductor device
JP2020145346A (en) * 2019-03-07 2020-09-10 ローム株式会社 Semiconductor device
WO2020235410A1 (en) * 2019-05-20 2020-11-26 ローム株式会社 Semiconductor device
JP2021090080A (en) * 2021-03-15 2021-06-10 三菱電機株式会社 Manufacturing method of semiconductor device
WO2022070741A1 (en) * 2020-10-01 2022-04-07 ローム株式会社 Semiconductor device
WO2023282013A1 (en) * 2021-07-06 2023-01-12 ローム株式会社 Semiconductor device
WO2023100681A1 (en) * 2021-12-01 2023-06-08 ローム株式会社 Semiconductor device
WO2023167000A1 (en) * 2022-03-02 2023-09-07 ローム株式会社 Semiconductor device
WO2023242991A1 (en) * 2022-06-15 2023-12-21 三菱電機株式会社 Power semiconductor device
WO2024034359A1 (en) * 2022-08-10 2024-02-15 ローム株式会社 Semiconductor device
US12021012B2 (en) 2018-04-11 2024-06-25 Rohm Co., Ltd. Semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068498A (en) * 1999-08-27 2001-03-16 Toshiba Corp Semiconductor device
JP2001110951A (en) * 1999-10-08 2001-04-20 Hitachi Ltd Semiconductor device and manufacturing method thereof
JP2004363327A (en) * 2003-06-04 2004-12-24 Fuji Electric Device Technology Co Ltd Semiconductor device
JP2005259758A (en) * 2004-03-09 2005-09-22 Renesas Technology Corp Semiconductor device and its manufacturing method
JP2007110002A (en) * 2005-10-17 2007-04-26 Fuji Electric Device Technology Co Ltd Semiconductor device
JP2013093444A (en) * 2011-10-26 2013-05-16 Rohm Co Ltd High-speed switching operation circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225649B1 (en) * 1998-01-22 2001-05-01 Mitsubishi Denki Kabushiki Kaisha Insulated-gate bipolar semiconductor device
JP5147341B2 (en) 2007-09-21 2013-02-20 パナソニック株式会社 Semiconductor device
DK2249392T3 (en) 2009-04-29 2020-08-17 Abb Power Grids Switzerland Ag Reverse conductive semiconductor device
JP5439968B2 (en) 2009-06-18 2014-03-12 富士電機株式会社 Semiconductor device
WO2012073609A1 (en) 2010-11-30 2012-06-07 富士電機株式会社 Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068498A (en) * 1999-08-27 2001-03-16 Toshiba Corp Semiconductor device
JP2001110951A (en) * 1999-10-08 2001-04-20 Hitachi Ltd Semiconductor device and manufacturing method thereof
JP2004363327A (en) * 2003-06-04 2004-12-24 Fuji Electric Device Technology Co Ltd Semiconductor device
JP2005259758A (en) * 2004-03-09 2005-09-22 Renesas Technology Corp Semiconductor device and its manufacturing method
JP2007110002A (en) * 2005-10-17 2007-04-26 Fuji Electric Device Technology Co Ltd Semiconductor device
JP2013093444A (en) * 2011-10-26 2013-05-16 Rohm Co Ltd High-speed switching operation circuit

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251046B2 (en) 2018-02-02 2022-02-15 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
JPWO2019150541A1 (en) * 2018-02-02 2020-04-09 三菱電機株式会社 Method for manufacturing semiconductor device
US11869773B2 (en) 2018-02-02 2024-01-09 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
WO2019150541A1 (en) * 2018-02-02 2019-08-08 三菱電機株式会社 Method for manufacturing semiconductor device
WO2019198800A1 (en) * 2018-04-11 2019-10-17 ローム株式会社 Semiconductor device
US12021012B2 (en) 2018-04-11 2024-06-25 Rohm Co., Ltd. Semiconductor device
CN111937126B (en) * 2018-04-11 2024-02-13 罗姆股份有限公司 Semiconductor device with a semiconductor device having a plurality of semiconductor chips
CN111937126A (en) * 2018-04-11 2020-11-13 罗姆股份有限公司 Semiconductor device with a plurality of semiconductor chips
JPWO2019198800A1 (en) * 2018-04-11 2021-04-22 ローム株式会社 Semiconductor device
JP7346385B2 (en) 2018-04-11 2023-09-19 ローム株式会社 semiconductor equipment
US11502014B2 (en) 2018-09-19 2022-11-15 Rohm Co., Ltd. Semiconductor device
CN112703594A (en) * 2018-09-19 2021-04-23 罗姆股份有限公司 Semiconductor device with a plurality of semiconductor chips
WO2020059751A1 (en) * 2018-09-19 2020-03-26 ローム株式会社 Semiconductor device
JP7450006B2 (en) 2018-09-19 2024-03-14 ローム株式会社 semiconductor equipment
JPWO2020059751A1 (en) * 2018-09-19 2021-08-30 ローム株式会社 Semiconductor device
US11854923B2 (en) 2018-09-19 2023-12-26 Rohm Co., Ltd. Semiconductor device
JP2020145346A (en) * 2019-03-07 2020-09-10 ローム株式会社 Semiconductor device
JP7295662B2 (en) 2019-03-07 2023-06-21 ローム株式会社 semiconductor equipment
WO2020235410A1 (en) * 2019-05-20 2020-11-26 ローム株式会社 Semiconductor device
JP7485662B2 (en) 2019-05-20 2024-05-16 ローム株式会社 Semiconductor Device
US11990392B2 (en) 2019-05-20 2024-05-21 Rohm Co., Ltd. Semiconductor device
WO2022070741A1 (en) * 2020-10-01 2022-04-07 ローム株式会社 Semiconductor device
JP2021090080A (en) * 2021-03-15 2021-06-10 三菱電機株式会社 Manufacturing method of semiconductor device
JP7058780B2 (en) 2021-03-15 2022-04-22 三菱電機株式会社 Manufacturing method of semiconductor device
WO2023282013A1 (en) * 2021-07-06 2023-01-12 ローム株式会社 Semiconductor device
WO2023100681A1 (en) * 2021-12-01 2023-06-08 ローム株式会社 Semiconductor device
WO2023167000A1 (en) * 2022-03-02 2023-09-07 ローム株式会社 Semiconductor device
WO2023242991A1 (en) * 2022-06-15 2023-12-21 三菱電機株式会社 Power semiconductor device
WO2024034359A1 (en) * 2022-08-10 2024-02-15 ローム株式会社 Semiconductor device

Also Published As

Publication number Publication date
JP2021065093A (en) 2021-04-22
JP6817777B2 (en) 2021-01-20
JP7208966B2 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
JP7208966B2 (en) semiconductor equipment
US10177134B2 (en) Semiconductor device
US10778113B2 (en) Intelligent power module, electric vehicle, and hybrid car
US11037847B2 (en) Method of manufacturing semiconductor module and semiconductor module
JP6584893B2 (en) Manufacturing method of semiconductor device
JP7346385B2 (en) semiconductor equipment
JP2008021796A (en) Semiconductor device, and its manufacturing method
US9431394B2 (en) Power semiconductor package with gate and field electrode leads
JP5605095B2 (en) Semiconductor device
JP6633861B2 (en) Semiconductor device
JPWO2007013377A1 (en) Semiconductor elements and electrical equipment
US11349020B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2014099444A (en) Semiconductor device
JP6652802B2 (en) Semiconductor device and inverter device including the semiconductor device
JP2013115223A (en) Semiconductor device
US20050194660A1 (en) IGBT module
JP6925250B2 (en) Semiconductor devices and their manufacturing methods
JP6963982B2 (en) Semiconductor devices and their manufacturing methods
JP7463483B2 (en) Semiconductor Device
El Khadiry et al. Multi-switch Si-chip structures and on-substrate packaging techniques for improving the electrical performance of power modules
JP2022527399A (en) Transistor semiconductor die with increased working area
CN216213453U (en) High-voltage integrated circuit and semiconductor circuit
WO2022239550A1 (en) Semiconductor device
US12021012B2 (en) Semiconductor device
WO2023090137A1 (en) Semiconductor element and semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200930

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201225

R150 Certificate of patent or registration of utility model

Ref document number: 6817777

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250