JP2017139403A

JP2017139403A - 積層貫通コンデンサ及び電子部品装置

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Publication number: JP2017139403A
Application number: JP2016020649A
Authority: JP
Inventors: 友義藤村; Tomoyoshi Fujimura
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2016-02-05
Filing date: 2016-02-05
Publication date: 2017-08-10

Abstract

【課題】低ＥＳＬ化が図られている積層貫通コンデンサ及び電子部品装置を提供する。【解決手段】積層貫通コンデンサ１は、素体２と、一対の信号用端子電極３，４と、一対の接地用端子電極５，６と、複数の信号用内部電極と、複数の接地用内部電極１２と、を備えている。各信号用内部電極は、一対の信号用端子電極３，４に接続されている。各接地用内部電極１２は、一対の接地用端子電極５，６に接続されている。素体２の第二方向Ｄ２での長さをＬ、接地用内部電極１２の接地用端子電極５，６に接続される接続部１２ｂ，１２ｃの第二方向Ｄ２での長さをＡ、接地用端子電極５，６の第二方向Ｄ２での長さをＣとしたとき、Ｌ≦１．６ｍｍ、Ｃ／Ｌ≧０．４０、Ａ／Ｌ≧０．２０、を満たしている。【選択図】図４

Description

本発明は、積層貫通コンデンサ及び電子部品装置に関する。

積層貫通コンデンサとして、素体と、素体の外表面に配置された一対の信号用端子電極及び一対の接地用端子電極と、素体内に交互に配置された、それぞれ複数の信号用内部電極及び接地用内部電極と、を備えたものが知られている（たとえば特許文献１参照）。

特開平９−５５３３５号公報

本発明は、低ＥＳＬ（等価直列インダクタンス）化が図られている積層貫通コンデンサ及び電子部品装置を提供することを目的とする。

本発明に係る積層貫通コンデンサは、互いに対向する長方形状の第一及び第二主面と、第一及び第二主面間を連結するように第一及び第二主面の短辺方向に延び、かつ、互いに対向する第一及び第二側面と、第一及び第二主面間を連結するように第一及び第二主面の長辺方向に延び、かつ、互いに対向する第三及び第四側面と、を有する素体と、素体の第一及び第二側面側に配置された一対の信号用端子電極と、素体の第三及び第四側面側に配置された一対の接地用端子電極と、素体内に第一及び第二主面の対向方向に交互に配置された、それぞれ複数の信号用内部電極及び接地用内部電極と、を備え、各信号用内部電極は、一対の信号用端子電極に接続され、各接地用内部電極は、一対の接地用端子電極に接続され、素体の長辺方向での長さをＬ、接地用内部電極の接地用端子電極に接続される接続部の長辺方向での長さをＡ、接地用端子電極の長辺方向での長さをＣとしたとき、
Ｌ≦１．６ｍｍ
Ｃ／Ｌ≧０．４０
Ａ／Ｌ≧０．２０
を満たしている。

本発明に係る積層貫通コンデンサでは、素体の長辺方向での長さが１．６ｍｍ以下であるとともに、接地用端子電極の長辺方向での長さが、素体の長辺方向での長さに対して０．４０以上、かつ、接続部の長辺方向での長さが、素体の長辺方向での長さに対して０．２０以上である。これにより、低ＥＳＬ化が図られている。

本発明に係る電子部品装置は、上記積層貫通コンデンサと、積層貫通コンデンサが実装された実装基板と、を備え、実装基板は、積層貫通コンデンサと対向する実装面を含む基板本体と、実装面に配置され、かつ、一対の信号用端子電極に電気的に接続された一対の信号用実装電極と、互いに離間して実装面に配置され、かつ、一対の接地用端子電極に電気的に接続された一対の接地用実装電極と、基板本体の少なくとも一部を挟んで各接地用実装電極と対向する導体部と、各接地用実装電極と導体部とに接続された複数のビア導体と、を有する。

本発明に係る電子部品装置は、上記積層貫通コンデンサを備えている。これにより、低ＥＳＬ化が図られている。

本発明によれば、低ＥＳＬ化が図られている積層貫通コンデンサ及び電子部品装置を提供することができる。

実施形態に係る積層貫通コンデンサを示す斜視図である。図１におけるII-II線に沿う断面図である。図２におけるIII-III線に沿う断面図である。図２におけるIV-IV線に沿う断面図である。実施形態に係る電子部品装置を示す斜視図である。図５におけるVI-VI線に沿う断面図である。実施形態及び比較形態に係る電子部品装置の平面図である。

以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

（積層貫通コンデンサ）
図１は、実施形態に係る積層貫通コンデンサを示す斜視図である。図２は、図１におけるII-II線に沿う断面図である。図１及び図２に示されるように、積層貫通コンデンサ１は、素体２と、一対の信号用端子電極３，４と、一対の接地用端子電極５，６と、複数の信号用内部電極１１と、複数の接地用内部電極１２と、を備えている。

素体２は、直方体形状を呈している。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。素体２は、その外表面として、第一及び第二主面２ａ，２ｂと、第一〜第四側面２ｃ〜２ｆとを有している。

第一及び第二主面２ａ，２ｂは、長方形状を呈し、互いに対向している。本実施形態では、第一及び第二主面２ａ，２ｂの対向方向を第一方向Ｄ１とし、第一及び第二主面２ａ，２ｂの長辺方向を第二方向Ｄ２とし、第一及び第二主面２ａ，２ｂの短辺方向を第三方向Ｄ３として説明を行う。第一〜第三方向Ｄ１〜Ｄ３は、互いに直交している。

第一及び第二側面２ｃ，２ｄは、矩形状を呈し、第二方向Ｄ２で互いに対向している。第一及び第二側面２ｃ，２ｄは、第一及び第二主面２ａ，２ｂ間を連結するように第三方向Ｄ３に延びている。第三及び第四側面２ｅ，２ｆは、矩形状を呈し、第三方向Ｄ３で互いに対向している。第三及び第四側面２ｅ，２ｆは、第一及び第二主面２ａ，２ｂ間を連結するように第二方向Ｄ２に延びている。

素体２の第一方向Ｄ１での長さ（高さ）は、たとえば０．３ｍｍである。素体２の第二方向Ｄ２での長さ（長さ）は、１．６ｍｍ以下であり、たとえば１．３ｍｍである。素体２の第三方向Ｄ３での長さ（幅）は、たとえば０．５ｍｍである。素体２の第二方向Ｄ２での長さは、第一及び第二主面２ａ，２ｂの長辺の長さに対応している。素体２の第三方向Ｄ３での長さは、第一及び第二主面２ａ，２ｂの短辺の長さに対応している。

素体２は、第一方向Ｄ１に複数の誘電体層が積層されて構成されている。各誘電体層は、たとえばＢａＴｉＯ_３、ＣａＴｉＯ_３、ＳｒＴｉＯ_３、ＣａＺｒＯ_３などの誘電体セラミックを含むセラミックグリーンシートの焼結体から構成されている。実際の素体２では、各誘電体層は、各誘電体層の間の境界が視認できない程度に一体化されている。

一対の信号用端子電極３，４は、互いに第二方向Ｄ２に離間している。信号用端子電極３は、素体２の第一側面２ｃ側に配置されている。信号用端子電極３は、第一側面２ｃの全面を覆うように、第一及び第二主面２ａ，２ｂ並びに第三及び第四側面２ｅ，２ｆの端部（第一側面２ｃ側の端部）にわたって配置されている。

信号用端子電極４は、素体２の第二側面２ｄ側に配置されている。信号用端子電極４は、第二側面２ｄの全面を覆うように、第一及び第二主面２ａ，２ｂ並びに第三及び第四側面２ｅ，２ｆの端部（第二側面２ｄ側の端部）にわたって配置されている。

一対の接地用端子電極５，６は、互いに第三方向Ｄ３に離間している。接地用端子電極５は、素体２の第三側面２ｅ側に配置されている。接地用端子電極５は、第三側面２ｅの第二方向Ｄ２の略中央を、第一方向Ｄ１に沿って横断するように覆っている。接地用端子電極５は、さらに第一及び第二主面２ａ，２ｂの第三側面２ｅ側の端部の一部も覆っている。

接地用端子電極６は、素体２の第四側面２ｆ側に配置されている。接地用端子電極６は、第四側面２ｆの第二方向Ｄ２の略中央を、第一方向Ｄ１に沿って横断するように覆っている。接地用端子電極６は、さらに第一及び第二主面２ａ，２ｂの第四側面２ｆ側の端部の一部も覆っている。

信号用内部電極１１及び接地用内部電極１２は、積層型の電気素子の内部電極として通常用いられる導電性材料（たとえばＮｉ又はＣｕなど）からなる。信号用内部電極１１及び接地用内部電極１２は、上記導電性材料を含む導電性ペーストの焼結体として構成される。信号用内部電極１１及び接地用内部電極１２は、第一方向Ｄ１において異なる位置（層）に配置されている。すなわち、信号用内部電極１１及び接地用内部電極１２は、素体２内において、第一方向Ｄ１に間隔を有して対向するように交互に配置されている。

図３は、図２におけるIII-III線に沿う断面図である。図３に示されるように、信号用内部電極１１は、第二方向Ｄ２を長辺方向とする長方形状を呈している。信号用内部電極１１は、第一側面２ｃから第二側面２ｄまで延びている。信号用内部電極１１は、一対の信号用端子電極３，４に接続されている。具体的には、信号用内部電極１１の第一側面２ｃ側の端部は、第一側面２ｃに露出し、信号用端子電極３に接続されている。信号用内部電極１１の第二側面２ｄ側の端部は、第二側面２ｄに露出し、信号用端子電極４に接続されている。信号用内部電極１１は、第一及び第二主面２ａ，２ｂ並びに第三及び第四側面２ｅ，２ｆには露出していない。

図４は、図２におけるIV-IV線に沿う断面図である。図４に示されるように、接地用内部電極１２は、主電極部１２ａと、一対の接続部１２ｂ，１２ｃと、を有している。主電極部１２ａと、一対の接続部１２ｂ，１２ｃとは、一体的に形成されている。主電極部１２ａは、第二方向Ｄ２を長辺方向とする長方形状を呈している。一対の接続部１２ｂ，１２ｃは、例えば、互いに同じ矩形状を呈している。一対の接続部１２ｂ，１２ｃは、主電極部１２ａを介して第三方向Ｄ３で互いに対向している。

接続部１２ｂは、主電極部１２ａの第三側面２ｅ側の端部、かつ、第二方向Ｄ２の中央部から第三側面２ｅまで延びている。接続部１２ｃは、主電極部１２ａの第四側面２ｆ側の端部、かつ、第二方向Ｄ２の中央部から第四側面２ｆまで延びている。接地用内部電極１２は、一対の接地用端子電極５，６に接続されている。具体的には、接続部１２ｂの第三側面２ｅ側の端部は、第三側面２ｅに露出し、接地用端子電極５に接続されている。接続部１２ｃの第四側面２ｆ側の端部は、第四側面２ｆに露出し、接地用端子電極６に接続されている。接地用内部電極１２は、第一及び第二主面２ａ，２ｂ並びに第一及び第二側面２ｃ，２ｄには露出していない。

ここで、素体２の第二方向Ｄ２での長さをＬ、接地用内部電極１２の接地用端子電極５，６に接続される接続部１２ｂ，１２ｃの第二方向Ｄ２での長さをＡ、接地用端子電極５，６の第二方向Ｄ２での長さをＣとしたとき、
Ｌ≦１．６ｍｍ
Ｃ／Ｌ≧０．４０
Ａ／Ｌ≧０．２０
を満たしている。

なお、接続部１２ｂ，１２ｃが互いに同じ矩形状を呈し、接続部１２ｂ，１２ｃの第二方向Ｄ２での長さが一つの値に決まる場合は、その値をＡとすることができる。接続部１２ｂ，１２ｃが互いに異なる形状を呈している場合、接続部１２ｂ，１２ｃが矩形状以外の形状を呈している場合などのように、接続部１２ｂ，１２ｃの第二方向Ｄ２での長さが一つの値に決まらない場合は、最小値をＡとすることができる。

続いて、実施例と比較例とによって、本実施形態では、低ＥＳＬ化が図られていることを具体的に示す。実施例１〜５に係る積層貫通コンデンサとして、積層貫通コンデンサ１に対応するものを用いた。比較例１，２に係る積層貫通コンデンサとして、Ａ／Ｌが０．２０よりも小さく、Ｃ／Ｌが０．４０よりも小さい点で、積層貫通コンデンサ１と異なるものを用いた。実施例１〜５及び比較例１，２に係る積層貫通コンデンサのＬ，Ａ，Ａ／Ｌ，Ｃ、及びＣ／Ｌの各値と、ＥＳＬ測定結果と、判定結果とを表１に示す。

判定結果は、比較例１に係る積層貫通コンデンサのＥＳＬ値を基準値とし、ＥＳＬ値が基準値の半分以下であれば「Ａ」、ＥＳＬ値が基準値の半分よりも大きければ「Ｂ」で示されている。表１に示されるように、実施例１〜５の判定結果はいずれも「Ａ」である。すなわち、実施例１〜５では、ＥＳＬが基準値の半分以下となっている。

以上説明したように、素体２の第二方向Ｄ２での長さが１．６ｍｍ以下であるとともに、接地用端子電極５，６の第二方向Ｄ２での長さが、素体２の第二方向Ｄ２での長さに対して０．４０以上、かつ、接続部１２ｂ，１２ｃの第二方向Ｄ２での長さが、素体２の第二方向Ｄ２での長さに対して０．２０以上である。このように、積層貫通コンデンサ１では、素体２の第二方向Ｄ２の長さに対して、接地用端子電極５，６及び接続部１２ｂ，１２ｃの第二方向Ｄ２での長さが、それぞれ所定値以上とされている。これにより、本実施形態では、素体２の第二方向Ｄ２での長さに対して、接地用端子電極５，６及び接続部１２ｂ，１２ｃの第二方向Ｄ２での長さが、それぞれ所定値未満とされている場合に比べて、低ＥＳＬ化が図られている。

（電子部品装置）
図５は、実施形態に係る電子部品装置を示す斜視図である。図６は、図５におけるVI-VI線に沿う断面図である。図５及び図６に示されるように、電子部品装置１０は、積層貫通コンデンサ１と、積層貫通コンデンサ１が実装された実装基板２０と、を備えている。実装基板２０は、基板本体２１と、一対の信号用実装電極２３，２４と、一対の接地用実装電極２５，２６と、導体層２７と、複数のビア導体２８と、を有している。

基板本体２１は、積層貫通コンデンサ１と対向する実装面２１ａを含んでいる。基板本体２１は、たとえば、樹脂基板により構成されてもよいし、ガラスエポキシ基板などのフィラーを含む樹脂基板により構成されていてもよい。基板本体２１の種類は特に限定されない。基板本体２１は、導体層２７を介して第一方向Ｄ１で互いに対向する第一及び第二絶縁体層３１，３２を含んでいる。第二絶縁体層３２の一方の主面は、実装面２１ａである。第二絶縁体層３２には、複数のビアホール２９が形成されている。ビアホール２９は、第二絶縁体層３２を第一方向Ｄ１に貫通している。

一対の信号用実装電極２３，２４は、第二方向Ｄ２に離間して、実装面２１ａに配置されている。一対の信号用実装電極２３，２４は、第一方向Ｄ１から見て、矩形状を呈している。一対の信号用実装電極２３，２４の第二方向Ｄ２での長さは、たとえば０．３ｍｍである。一対の信号用実装電極２３，２４の第三方向Ｄ３での長さは、０．５ｍｍ〜０．８ｍｍであり、たとえば０．５ｍｍである。

信号用実装電極２３は、信号用端子電極３に電気的に接続されている。信号用実装電極２４は、信号用端子電極４に電気的に接続されている。一対の信号用実装電極２３，２４は、たとえば、はんだ、導電性樹脂などにより一対の信号用端子電極３，４に電気的に接続されている。

一対の接地用実装電極２５，２６は、第三方向Ｄ３に離間して、実装面２１ａに配置されている。一対の接地用実装電極２５，２６は、第一方向Ｄ１から見て、矩形状を呈している。一対の接地用実装電極２５，２６の第二方向Ｄ２での長さは、たとえば０．５ｍｍであり、一対の接地用実装電極２５，２６の第三方向Ｄ３での長さは、たとえば０．３ｍｍである。

接地用実装電極２５は、接地用端子電極５に電気的に接続されている。接地用実装電極２６は、接地用端子電極６に電気的に接続されている。一対の接地用実装電極２５，２６は、たとえば、はんだ、導電性樹脂などにより一対の接地用端子電極５，６に電気的に接続されている。

導体層２７は、第一絶縁体層３１と第二絶縁体層３２との間に配置されている。導体層２７は、第二絶縁体層３２を挟んで接地用実装電極２５，２６のそれぞれと第一方向Ｄ１で対向している。導体層２７は、導電性材料（たとえばＮｉ又はＣｕなど）からなる。導体層２７は、たとえば、上記導電性材料を含む導電性ペーストの焼結体として構成される。

ビア導体２８は、ビアホール２９内に設けられている。ビア導体２８は、たとえば、ビアホール２９に導電性金属（たとえばＣｕなど）を無電界めっきにより成長させることによって形成される。ビア導体２８は、接地用実装電極２５，２６と導体層２７とに接続されている。本実施形態では、接地用実装電極２５には２つのビア導体２８が接続されており、当該２つのビア導体２８は第二方向Ｄ２に並んでいる。また、接地用実装電極２６には２つのビア導体２８が接続されており、当該２つのビア導体２８は第二方向Ｄ２に並んでいる。

以上説明したように、電子部品装置１０は、積層貫通コンデンサ１を備えている。これにより、低ＥＳＬ化が図られている。

図７（ａ）は、実施形態に係る電子部品装置の平面図である。積層貫通コンデンサ１は、破線で示されている。図７（ａ）に示されるように、電子部品装置１０では、ビア導体２８が接地用実装電極２５，２６のそれぞれに２つずつ接続されており、ビア導体２８の合計数が４つである。

図７（ｂ）は、比較形態に係る電子部品装置の平面図である。図７（ｂ）では、比較形態に係る電子部品装置１０Ａを第二方向Ｄ２に２つ並べて配置した状態が示されている。図７（ｂ）に示されるように、比較形態に係る電子部品装置１０Ａは、積層貫通コンデンサ１Ａと、実装基板２０Ａとを備えている。ここでは、２つの電子部品装置１０Ａが１つの実装基板２０Ａを共有している。

積層貫通コンデンサ１Ａは、破線で示されている。積層貫通コンデンサ１Ａは、主に、Ａ／Ｌが０．２０よりも小さく、Ｃ／Ｌが０．４０よりも小さい点で、積層貫通コンデンサ１と相違している。実装基板２０Ａは、主に、接地用実装電極２５，２６の寸法の点で実装基板２０と相違している。電子部品装置１０Ａでは、ビア導体２８が接地用実装電極２５，２６のそれぞれに１つずつ接続されており、ビア導体２８の合計数が２つである。

積層貫通コンデンサ１の第二方向Ｄ２での長さは、積層貫通コンデンサ１Ａの第二方向Ｄ２での長さよりも長く、積層貫通コンデンサ１の容量は、積層貫通コンデンサ１Ａの容量よりも大きい。仮に、積層貫通コンデンサ１の容量が、積層貫通コンデンサ１Ａの容量の２倍であるとすると、積層貫通コンデンサ１を用いた場合は、積層貫通コンデンサ１Ａを２つ用いた場合よりも、実装面積を削減させながら、積層貫通コンデンサ１Ａを２つ用いた場合と同じ容量を維持することができる。

実施例と比較例とによって、本実施形態の実装面積の削減効果を具体的に示す。実施例１，４〜６に係る電子部品装置として、それぞれ上述の実施例１，４〜６に係る積層貫通コンデンサを備え、電子部品装置１０に対応するものを用いた。比較例１に係る電子部品装置として、上述の比較例１に係る積層貫通コンデンサを備え、電子部品装置１０Ａに対応するものを用いた。

実施例１，４〜６及び比較例１に係る電子部品装置のビア導体の合計数と、実装面積削減率とを表２に示す。実装面積削減率は、比較例１に係る積層貫通コンデンサを２つ用いた場合の実装面積を基準として算出されている。２つの積層貫通コンデンサ間に所定の間隔を設ける必要があることから、基準となる実装面積は、比較例１に係る積層貫通コンデンサの実装面積を２倍したものよりも大きい。

表２に示されるように、実施例１，４〜６に係る電子部品装置では、実装面積が４０％以上削減された。このように、本実施形態では、低ＥＳＬ化が図られていることに加えて、実装面積が削減されている。

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

１…積層貫通コンデンサ、２…素体、２ａ…第一主面、２ｂ…第二主面、２ｃ…第一側面、２ｄ…第二側面、２ｅ…第三側面、２ｆ…第四側面、３，４…信号用端子電極、５，６…接地用端子電極、１１…信号用内部電極、１２…接地用内部電極、１２ｂ，１２ｃ…接続部、２０…実装基板、２１…基板本体、２１ａ…実装面、２３，２４…信号用実装電極、２４，２５…接地用実装電極、２７…導体層、２８…ビア導体、３２…第二絶縁体層。

Claims

互いに対向する長方形状の第一及び第二主面と、前記第一及び第二主面間を連結するように前記第一及び第二主面の短辺方向に延び、かつ、互いに対向する第一及び第二側面と、前記第一及び第二主面間を連結するように前記第一及び第二主面の長辺方向に延び、かつ、互いに対向する第三及び第四側面と、を有する素体と、
前記素体の前記第一及び第二側面側に配置された一対の信号用端子電極と、
前記素体の前記第三及び第四側面側に配置された一対の接地用端子電極と、
前記素体内に前記第一及び第二主面の対向方向に交互に配置された、それぞれ複数の信号用内部電極及び接地用内部電極と、を備え、
各前記信号用内部電極は、前記一対の信号用端子電極に接続され、
各前記接地用内部電極は、前記一対の接地用端子電極に接続され、
前記素体の前記長辺方向での長さをＬ、前記接地用内部電極の前記接地用端子電極に接続される接続部の前記長辺方向での長さをＡ、前記接地用端子電極の前記長辺方向での長さをＣとしたとき、
Ｌ≦１．６ｍｍ
Ｃ／Ｌ≧０．４０
Ａ／Ｌ≧０．２０
を満たしている、積層貫通コンデンサ。
請求項１に記載の積層貫通コンデンサと、
前記積層貫通コンデンサが実装された実装基板と、を備え、
前記実装基板は、
前記積層貫通コンデンサと対向する実装面を含む基板本体と、
前記実装面に配置され、かつ、前記一対の信号用端子電極に電気的に接続された一対の信号用実装電極と、
互いに離間して前記実装面に配置され、かつ、前記一対の接地用端子電極に電気的に接続された一対の接地用実装電極と、
前記基板本体の少なくとも一部を挟んで各前記接地用実装電極と対向する導体部と、
各前記接地用実装電極と前記導体部とに接続された複数のビア導体と、を有する、電子部品装置。