JP2017118608A - Power conversion device improved in on-characteristic of pressure-contact type semiconductor element - Google Patents
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Abstract
Description
本発明の実施形態は、圧接型半導体素子のオン特性を改善した電力変換装置に関する。 Embodiments described herein relate generally to a power conversion device that improves the on-state characteristics of a pressure-contact type semiconductor element.
大容量の電力変換装置では、交流電力を直流電力に変換するコンバータ又は直流電力を交流電力に変換するインバータを構成するスイッチング素子に複数の圧接型半導体素子を使用する場合がある。具体的には、圧接型半導体ごとに圧接型半導体とフィンを圧接して冷却する方法が知られている（例えば、特許文献１参照。）。 In a large-capacity power converter, a plurality of pressure contact type semiconductor elements may be used for a switching element constituting a converter that converts AC power into DC power or an inverter that converts DC power into AC power. Specifically, a method is known in which a pressure-contact type semiconductor and a fin are pressure-contacted and cooled for each pressure-contact type semiconductor (see, for example, Patent Document 1).
しかしながら、上述した圧接型半導体素子（以下、半導体素子と称する場合があるが同義。）がターンオンした際の電流変化率（di/dt）の特性が、半導体素子ごとに異なる場合がある。電流変化率（di/dt）が高い半導体素子は、ダイオードリカバリー時の損失が許容値を超え、当該半導体素子が破損する恐れがあるという課題があった。 However, the characteristics of the current change rate (di / dt) when the above-described pressure contact type semiconductor element (hereinafter, sometimes referred to as a semiconductor element is synonymous) is turned on may be different for each semiconductor element. A semiconductor element with a high rate of change in current (di / dt) has a problem that the loss during diode recovery exceeds an allowable value and the semiconductor element may be damaged.
本発明は、上述した課題を解決するためになされたもので、（１）半導体素子をスイッチングするために当該半導体素子のゲートにゲート信号を入力するゲートリード配置位置と当該半導体素子に流れる主電流の向きを適切な関係にすることにより、各半導体素子のターンオン特性を改善することである。 The present invention has been made to solve the above-described problems. (1) A gate lead arrangement position for inputting a gate signal to the gate of the semiconductor element to switch the semiconductor element and a main current flowing through the semiconductor element It is to improve the turn-on characteristics of each semiconductor element by making the direction of the appropriate relationship.
以上の結果、半導体素子のターンオンに伴うダイオードリカバリー時の損失が許容値を超え、当該半導体素が破損するのを防止することができる圧接型半導体素子のオン特性を改善した電力変換装置を提供することを目的とする。 As a result, there is provided a power conversion device with improved on-characteristics of a pressure contact type semiconductor element capable of preventing a loss during diode recovery accompanying turn-on of the semiconductor element from exceeding an allowable value and preventing the semiconductor element from being damaged. For the purpose.
上記目的を達成するために、本発明の請求項記載の圧接型半導体素子用のオン特性を改善した電力変換装置は、インバータ又はコンバータを構成するスイッチング素子に圧接型半導体素子を使用する電力変換装置であって、前記圧接型半導体素子のゲートと、当該圧接型半導体素子をスイッチング制御するためのゲート信号を出力するゲートドライブモジュール部とを接続するゲートリードと、前記圧接型半導体素子を冷却するために当該圧接型半導体素子に圧接されたフィンと、前記フィンを介して外部に出力される主電流の向きに対して、当該圧接型半導体素子の中心から前記ゲートリード配置位置の方向との間に形成されるリード角度が４５°を超え１８０°以下であることを特徴とする。 In order to achieve the above object, a power conversion device with improved on-characteristics for a press contact type semiconductor element according to the present invention is a power conversion device using a press contact type semiconductor element as a switching element constituting an inverter or converter. A gate lead connecting the gate of the press contact type semiconductor element and a gate drive module unit that outputs a gate signal for switching control of the press contact type semiconductor element, and cooling the press contact type semiconductor element. And the direction of the main current output to the outside through the fin and the direction of the gate lead arrangement position from the center of the pressure contact semiconductor element. The formed lead angle is more than 45 ° and 180 ° or less.
この発明によれば、電力変換装置を構成する半導体素子のターンオンに伴うダイオードリカバリー時の損失が許容値を超え、当該半導体素子が破損するのを防止することができる。 According to the present invention, it is possible to prevent the loss at the time of diode recovery accompanying the turn-on of the semiconductor element constituting the power conversion device from exceeding the allowable value and damaging the semiconductor element.
以下、図面を参照して本発明の実施例について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図１は、実施例１に係る電力変換装置１の平滑部１０及びインバータ部２０の回路図である。 FIG. 1 is a circuit diagram of the smoothing unit 10 and the inverter unit 20 of the power conversion device 1 according to the first embodiment.
平滑部１０は、Ｐ極―Ｃ極間（以下、Ｐ−Ｃ間と称する。）に平滑コンデンサＣ１０及びＮ極―Ｃ極間（以下、Ｎ−Ｃ間と称する。）に平滑コンデンサＣ１１が接続され、入力される直流電圧を平滑する。 The smoothing unit 10 has a smoothing capacitor C10 connected between the P pole and the C pole (hereinafter referred to as P-C) and a smoothing capacitor C11 connected between the N pole and the C pole (hereinafter referred to as N-C). And smoothes the input DC voltage.
インバータ部２０は、Ｐ―Ｎ間に、４個の半導体素子Ｑ１〜Ｑ４と、これら半導体素子Ｑ１〜Ｑ４にそれぞれ圧接されたフィン（図示しない）と、各半導体素子Ｑ１〜Ｑ４の通電方向（コレクタＣからエミッタＥの方向）と逆方向にそれぞれ並列に接続された、ダイオードＤ１〜Ｄ４、並びにＣ極にクランプするためのダイオードＤＰ・ＤＮなどで構成される。 The inverter unit 20 includes four semiconductor elements Q1 to Q4 between PN, fins (not shown) press-contacted to the semiconductor elements Q1 to Q4, and energization directions (collectors) of the semiconductor elements Q1 to Q4. The diodes D1 to D4 are connected in parallel with each other in the direction opposite to the direction from the emitter C to the emitter E, and diodes DP and DN for clamping to the C pole.
また、半導体素子Ｑ１〜Ｑ４のゲートＧは、それぞれゲートドライブモジュール（ＧＤＭ）２２に接続され、ＧＤＭ２２から出力されたゲート信号により、半導体素子Ｑ１〜Ｑ４が個々にオン／オフ制御される。半導体素子Ｑ１〜Ｑ４がオンすると、半導体素子Ｑ１〜Ｑ４のコレクタからエミッタに向かって主電流が流れ、オフすると、主電流の流れが止まる。 The gates G of the semiconductor elements Q1 to Q4 are respectively connected to a gate drive module (GDM) 22, and the semiconductor elements Q1 to Q4 are individually turned on / off by a gate signal output from the GDM22. When the semiconductor elements Q1 to Q4 are turned on, the main current flows from the collectors of the semiconductor elements Q1 to Q4 toward the emitter, and when turned off, the main current stops flowing.
図２は、図１に示す電力変換装置１を構成するインバータ部２０の主要な構成部品の配置図の一例である。上記各半導体素子Ｑ１〜Ｑ４、ダイオードＤ１〜Ｄ４及びクランプダイオードＤＰ・ＤＮの配置図の一例であり、図中網掛け部分は上記半導体素子Ｑ１〜Ｑ４、ダイオードＤ１〜Ｄ４及びクランプダイオードＤＰ・ＤＮを接続する導体を示し、白枠部分は、これらを圧接冷却する冷却フィンの配置図である。 FIG. 2 is an example of a layout diagram of main components of the inverter unit 20 constituting the power conversion device 1 shown in FIG. It is an example of an arrangement diagram of each of the semiconductor elements Q1 to Q4, diodes D1 to D4, and clamp diodes DP and DN, and the shaded portion in the figure represents the semiconductor elements Q1 to Q4, diodes D1 to D4, and clamp diodes DP and DN. The conductors to be connected are shown, and the white frame portion is a layout view of cooling fins for pressure-cooling them.
図３は、半導体素子の主電流の向きとゲートリードの位置関係を示す図である。ここでは、一例として、インバータ部２０を構成する半導体素子Ｑ１の主電流の向きとゲートリード２１の位置関係を示す。 FIG. 3 is a diagram showing the positional relationship between the direction of the main current of the semiconductor element and the gate lead. Here, as an example, the direction of the main current of the semiconductor element Q1 constituting the inverter unit 20 and the positional relationship between the gate lead 21 are shown.
ゲートリード２１は、外部磁界の影響を除くために同軸ケーブルで構成され、半導体素子Ｑ１のゲートＧ及びエミッタＥに接続するための心線が収納されており、ゲートリード２１の終端部分で、かつ、半導体素子Ｑ１に接続する部分で、図示したように分岐される。 The gate lead 21 is composed of a coaxial cable in order to eliminate the influence of an external magnetic field, accommodates a core wire for connecting to the gate G and the emitter E of the semiconductor element Q1, and is a terminal portion of the gate lead 21, and In the portion connected to the semiconductor element Q1, it is branched as shown.
半導体素子Ｑ１のゲートＧに接続するための心線は、半導体素子Ｑ１をスイッチング制御するためのゲート信号であり、当該ゲート信号を出力するゲートドライブモジュール（ＧＤＭ）部２２に接続される。 A core wire for connecting to the gate G of the semiconductor element Q1 is a gate signal for switching control of the semiconductor element Q1, and is connected to a gate drive module (GDM) unit 22 that outputs the gate signal.
半導体素子Ｑ１が上記ゲート信号によりオン状態になると、当該半導体素子のコレクタからエミッタに向かって主電流が流れる。 When the semiconductor element Q1 is turned on by the gate signal, a main current flows from the collector of the semiconductor element toward the emitter.
半導体素子Ｑ１のエミッタは導電性フィンに圧接されており、エミッタに向かって流れた主電流は、上記フィンを介してフィン端子から外部に出力される。 The emitter of the semiconductor element Q1 is in pressure contact with the conductive fin, and the main current flowing toward the emitter is output from the fin terminal to the outside through the fin.
図３に示す「主電流の向き」は、上記主電流が半導体素子Ｑ１のエミッタからフィン端子に向かって流れる方向を示している。 “Direction of main current” shown in FIG. 3 indicates a direction in which the main current flows from the emitter of the semiconductor element Q1 toward the fin terminal.
これまでの研究の結果、図３に示す半導体素子Ｑ１のゲートにゲート信号を与えるためのゲートリードの配置位置の方向と、半導体素子Ｑ１の主電流の向きにより、半導体素子がターンオンした際の電流変化率（di/dt）に差異があることがわかった。 As a result of the research so far, the current when the semiconductor element is turned on depends on the direction of the arrangement position of the gate lead for giving a gate signal to the gate of the semiconductor element Q1 shown in FIG. 3 and the direction of the main current of the semiconductor element Q1. It was found that there was a difference in the rate of change (di / dt).
なお、ゲートリードの配置位置の方向とは、圧接型半導体素子の中心から上記同軸ケーブルの配置位置方向が該当する。 The direction of the arrangement position of the gate lead corresponds to the arrangement position direction of the coaxial cable from the center of the pressure contact type semiconductor element.
図４は、半導体素子Ｑ１のゲートリード配置位置変更効果を説明する図である。なお、リード角度とは、フィンを介して外部に出力される主電流の向きに対して、当該半導体素子の中心からゲートリード配置位置の方向との間に形成される角度のことである。 FIG. 4 is a diagram illustrating the effect of changing the gate lead arrangement position of the semiconductor element Q1. The lead angle is an angle formed between the center of the semiconductor element and the direction of the gate lead arrangement position with respect to the direction of the main current output to the outside via the fin.
図４（１）ａは、変更前（従来）のゲートリード配置位置で、半導体素子Ｑ１の主電流の向きに対して、リード角度を４５°に配置した場合を示す。図４（１）ｂは、変更後の、半導体素子Ｑ１の主電流の向きに対して、リード角度を９０°に配置した場合を示す。 FIG. 4A shows a case where the lead angle is 45 ° with respect to the direction of the main current of the semiconductor element Q1 at the gate lead arrangement position before the change (conventional). FIG. 4 (1) b shows a case where the lead angle is 90 ° with respect to the direction of the main current of the semiconductor element Q1 after the change.
図４（２）は、主電流の電流波形で、図４（２）ａは、図４（１）ａに示す変更前のリード角度４５°のときの電流波形であり、図４（２）ｂは、図４（１）ｂに示す変更後のリード角度９０°のときの電流波形である。 4 (2) shows the current waveform of the main current, and FIG. 4 (2) a shows the current waveform when the lead angle is 45 ° before the change shown in FIG. 4 (1) a. b is a current waveform at the lead angle 90 ° after the change shown in FIG.
本発明の趣旨は、「発明が解決しようとする課題」に記載されているように、半導体素子がターンオンした際の電流変化率を下げ、ダイオードリカバリー時の損失を下げ、半導体素子が破損するのを防止することにある。 The gist of the present invention is that, as described in “Problems to be Solved by the Invention”, the rate of change in current when the semiconductor element is turned on is reduced, the loss during diode recovery is reduced, and the semiconductor element is damaged. Is to prevent.
図４（１）ａに示す変更前のリード角度４５°を、図４（１）ｂに示す変更後のリード角度９０°にしたときの、変更前と変更後の電流変化率（di/dt）を数式（１）及び数式（２）に示す。また、当該ゲートリード配置位置変更効果を数式（３）に示す。
図４（２）ａ（変更前）の電流変化率（di/dt）=９０００Ａ／μｓ・・・・（１）
図４（２）ｂ（変更後）の電流変化率（di/dt）＝７０００Ａ／μｓ・・・・（２）
ゲートリード配置位置変更効果＝（１）−（２）＝２０００Ａ／μｓ・・・・（３）
また、図４（３）ａは、図４（１）ａに示す変更前のリード角度４５°のときの電圧波形であり、図４（３）ｂは、図４（１）ｂに示す変更後のリード角度９０°のときの電圧波形である。本実施例により、上記数式（３）で示すゲートリード配置位置変更効果として電流変化率が緩和された結果、図４（３）ａに対して図４（３）ｂの電圧波形の変動が少なくなっており、本実施例により、半導体素子Ｑ１の主電圧の変動が緩和されたことを示す。このように、半導体素子の主電流の変化率が緩和され、かつ、主電圧の変動が緩和されたことにより、半導体素子の損失が低減し、当該半導体素子の破損を防止する効果がある。
When the lead angle 45 ° before the change shown in FIG. 4 (1) a is changed to the lead angle 90 ° after the change shown in FIG. 4 (1) b, the current change rate (di / dt) before and after the change. ) Is shown in Equation (1) and Equation (2). Further, the gate lead arrangement position changing effect is shown in Equation (3).
4 (2) Current change rate (di / dt) of a (before change) = 9000 A / μs (1)
Current change rate (di / dt) in FIG. 4 (2) b (after change) = 7000 A / μs (2)
Gate lead placement position change effect = (1) − (2) = 2000 A / μs (3)
4 (3) a is a voltage waveform at a lead angle of 45 ° before the change shown in FIG. 4 (1) a, and FIG. 4 (3) b is a change shown in FIG. 4 (1) b. It is a voltage waveform at a later lead angle of 90 °. According to the present embodiment, as a result of the change in the current change as the gate lead arrangement position changing effect expressed by the above formula (3), the fluctuation of the voltage waveform in FIG. 4 (3) b is less than that in FIG. 4 (3) a. This shows that the fluctuation of the main voltage of the semiconductor element Q1 is alleviated by this example. As described above, the rate of change of the main current of the semiconductor element is alleviated and the fluctuation of the main voltage is alleviated, so that the loss of the semiconductor element is reduced and the semiconductor element is prevented from being damaged.
図５は、半導体素子Ｑ２のゲートリード配置位置変更効果を説明する図である。図５（１）ａは、変更前（従来）のゲートリード配置位置で、半導体素子Ｑ２の主電流の向きに対して、リード角度を４５°に配置した場合を示す。図５（１）ｂは、変更後の、半導体素子Ｑ２の主電流の向きに対して、リード角度を７０°に配置した場合を示す。 FIG. 5 is a diagram for explaining the effect of changing the gate lead arrangement position of the semiconductor element Q2. FIG. 5A shows the case where the lead angle is 45 ° with respect to the direction of the main current of the semiconductor element Q2 at the gate lead arrangement position before the change (conventional). FIG. 5 (1) b shows a case where the lead angle is 70 ° with respect to the direction of the main current of the semiconductor element Q2 after the change.
図５（２）は、主電流の電流波形で、図５（２）ａは、図５（１）ａに示す変更前のリード角度４５°のときの電流波形であり、図５（２）ｂは、図５（１）ｂに示す変更後のリード角度７０°のときの電流波形である。 FIG. 5 (2) shows the current waveform of the main current, FIG. 5 (2) a shows the current waveform when the lead angle before change shown in FIG. 5 (1) a is 45 °, and FIG. b is a current waveform at the lead angle 70 ° after the change shown in FIG.
図５（１）ａに示す変更前のリード角度４５°を、図５（１）ｂに示す変更後のリード角度７０°にすることにより、変更前と変更後の電流変化率（di/dt）を数式（４）及び数式（５）に示す。また、当該ゲートリード配置位置変更効果を数式（６）に示す。
図５（２）ａ（変更前）の電流変化率（di/dt）=２７００Ａ／μｓ・・・・（４）
図５（２）ｂ（変更後）の電流変化率（di/dt）＝５０００Ａ／μｓ・・・・（５）
ゲートリード配置位置変更効果＝（４）−（５）＝―２３００Ａ／μｓ・・・（６）
また、図５（３）ａは、図５（１）ａに示す変更前のリード角度４５°のときの電圧波形であり、図５（３）ｂは、図５（１）ｂに示す変更後のリード角度７０°のときの電圧波形である。本実施例により、上記数式（６）で示すゲートリード配置位置変更効果として電流変化率の緩和の効果は見られないが、図５（３）ａに対して図５（３）ｂの電圧波形の変動が少なくなっており、本実施例により、半導体素子Ｑ２の主電圧の変動が緩和されたことにより、半導体素子の損失が低減し、当該半導体素子の破損を防止する効果がある。
By changing the lead angle 45 ° before the change shown in FIG. 5 (1) a to the lead angle 70 ° after the change shown in FIG. 5 (1) b, the current change rate (di / dt) before and after the change. ) Is shown in Equation (4) and Equation (5). Further, the gate lead arrangement position changing effect is shown in Equation (6).
FIG. 5 (2) Current change rate (di / dt) of a (before change) = 2700 A / μs (4)
Current change rate (di / dt) in FIG. 5 (2) b (after change) = 5000 A / μs (5)
Gate lead arrangement position change effect = (4) − (5) = − 2300 A / μs (6)
5 (3) a is a voltage waveform at the lead angle 45 ° before the change shown in FIG. 5 (1) a, and FIG. 5 (3) b is a change shown in FIG. 5 (1) b. It is a voltage waveform at a later lead angle of 70 °. According to the present embodiment, the effect of reducing the current change rate is not seen as the gate lead arrangement position changing effect shown by the above formula (6), but the voltage waveform of FIG. 5 (3) b is compared to FIG. 5 (3) a. According to this embodiment, the fluctuation of the main voltage of the semiconductor element Q2 is alleviated, so that the loss of the semiconductor element is reduced and the semiconductor element is prevented from being damaged.
図６は、半導体素子Ｑ３のゲートリード配置位置変更効果を説明する図である。図６（１）ａは、変更前（従来）のゲートリード配置位置で、半導体素子Ｑ３の主電流の向きに対して、リード角度を４５°に配置した場合を示す。図６（１）ｂは、変更後の、半導体素子Ｑ３の主電流の向きに対して、リード角度を７０°に配置した場合を示す。 FIG. 6 is a diagram for explaining the effect of changing the gate lead arrangement position of the semiconductor element Q3. FIG. 6A shows a case where the lead angle is 45 ° with respect to the direction of the main current of the semiconductor element Q3 at the gate lead arrangement position before the change (conventional). FIG. 6 (1) b shows a case where the lead angle is 70 ° with respect to the direction of the main current of the semiconductor element Q3 after the change.
図６（２）は、主電流の電流波形で、図６（２）ａは、図６（１）ａに示す変更前のリード角度４５°のときの電流波形であり、図６（２）ｂは、図６（１）ｂに示す変更後のリード角度７０°のときの電流波形である。図６（１）ａに示す変更前のリード角度４５°を、図６（１）ｂに示す変更後のリード角度９０°にすることにより、変更前と変更後の電流変化率（di/dt）を数式（７）及び数式（８）に示す。また、当該ゲートリード配置位置変更効果を数式（９）に示す。
図６（２）ａ（変更前）の電流変化率（di/dt）=６０００Ａ／μｓ・・・・（７）
図６（２）ｂ（変更後）の電流変化率（di/dt）＝７０００Ａ／μｓ・・・・（８）
ゲートリード配置位置変更効果＝（７）−（８）＝−１０００Ａ／μｓ・・・（９）
また、図６（３）ａは、図６（１）ａに示す変更前のリード角度４５°のときの電圧波形であり、図６（３）ｂは、図６（１）ｂに示す変更後のリード角度９０°のときの電圧波形である。なお、半導体素子Ｑ３の場合は、半導体素子Ｑ３の実態配置位置との関係で、図６（１）ｂに示すようにゲートリード配置位置が、主電流に対して遠い位置に配置されるために、ゲートリード長も長くなる。その結果、電流変化率の緩和は見られないが、図６（３）ａに対して図６（３）ｂの電圧波形の変動が少なくなっており、本実施例により、半導体素子Ｑ２の主電圧の変動が緩和されたことにより、半導体素子の損失が低減し、当該半導体素子の破損を防止する効果がある。
6 (2) is a current waveform of the main current, FIG. 6 (2) a is a current waveform when the lead angle is 45 ° before the change shown in FIG. 6 (1) a, and FIG. b is a current waveform at the changed lead angle 70 ° shown in FIG. 6 (1) b. By changing the lead angle 45 ° before the change shown in FIG. 6 (1) a to the lead angle 90 ° after the change shown in FIG. 6 (1) b, the current change rate (di / dt) before and after the change. ) Is shown in Equation (7) and Equation (8). Further, the gate lead arrangement position changing effect is shown in Equation (9).
FIG. 6 (2) Current change rate (di / dt) of a (before change) = 6000 A / μs (7)
Current change rate (di / dt) in FIG. 6 (2) b (after change) = 7000 A / μs (8)
Gate lead placement position change effect = (7) − (8) = − 1000 A / μs (9)
6 (3) a is a voltage waveform at the lead angle 45 ° before the change shown in FIG. 6 (1) a, and FIG. 6 (3) b is a change shown in FIG. 6 (1) b. It is a voltage waveform at a later lead angle of 90 °. In the case of the semiconductor element Q3, the gate lead arrangement position is arranged at a position far from the main current as shown in FIG. 6 (1) b in relation to the actual arrangement position of the semiconductor element Q3. The gate lead length is also increased. As a result, although there is no relaxation of the current change rate, the fluctuation of the voltage waveform in FIG. 6 (3) b is less than that in FIG. 6 (3) a. Since the fluctuation of the voltage is alleviated, the loss of the semiconductor element is reduced and the semiconductor element is prevented from being damaged.
図７は、半導体素子Ｑ４のゲートリード配置位置変更効果を説明する図である。図７（１）ａは、変更前（従来）のゲートリード配置位置で、半導体素子Ｑ４の主電流の向きに対して、リード角度を１３５°に配置した場合を示す。図７（１）ｂは、変更後の、半導体素子Ｑ４の主電流の向きに対して、リード角度を９０°に配置した場合を示す。 FIG. 7 is a diagram for explaining the effect of changing the gate lead arrangement position of the semiconductor element Q4. FIG. 7A shows a case where the lead angle is 135 ° with respect to the direction of the main current of the semiconductor element Q4 at the gate lead arrangement position before the change (conventional). FIG. 7 (1) b shows a case where the lead angle is 90 ° with respect to the direction of the main current of the semiconductor element Q4 after the change.
図７（２）は、主電流の電流波形で、図７（２）ａは、図７（１）ａに示す変更前のリード角度１３５°のときの電流波形であり、図６（２）ｂは、図６（１）ｂに示す変更後のリード角度９０°のときの電流波形である。図６（１）ａに示す変更前のリード角度１３５°を、図７（１）ｂに示す変更後のリード角度９０°にすることにより、変更前と変更後の電流変化率（di/dt）を数式（１０）及び数式（１１）に示す。また、当該ゲートリード配置位置変更効果を数式（１２）に示す。
図７（２）ａ（変更前）の電流変化率（di/dt）=６５００Ａ／μｓ・・・・（１０）
図７（２）ｂ（変更後）の電流変化率（di/dt）＝６２００Ａ／μｓ・・・・（１１）
ゲートリード配置位置変更効果＝（１０）−（１１）＝３００Ａ／μｓ・・・・（１２）
また、図７（３）ａは、図７（１）ａに示す変更前のリード角度１３５°のときの電圧波形であり、図７（３）ｂは、図７（１）ｂに示す変更後のリード角度９０°のときの電圧波形である。
7 (2) is a current waveform of the main current, FIG. 7 (2) a is a current waveform at a lead angle of 135 ° before the change shown in FIG. 7 (1) a, and FIG. b is a current waveform at the lead angle 90 ° after the change shown in FIG. 6 (1) b. By changing the lead angle 135 ° before the change shown in FIG. 6 (1) a to the lead angle 90 ° after the change shown in FIG. 7 (1) b, the current change rate (di / dt) before and after the change. ) Is shown in Equation (10) and Equation (11). Further, the gate lead arrangement position changing effect is shown in Expression (12).
FIG. 7 (2) Current change rate (di / dt) of a (before change) = 6500 A / μs (10)
Current change rate (di / dt) in FIG. 7 (2) b (after change) = 6200 A / μs (11)
Gate lead placement position change effect = (10) − (11) = 300 A / μs (12)
7 (3) a shows the voltage waveform at the lead angle 135 ° before the change shown in FIG. 7 (1) a, and FIG. 7 (3) b shows the change shown in FIG. 7 (1) b. It is a voltage waveform at a later lead angle of 90 °.
半導体素子Ｑ４の場合は、半導体素子Ｑ４の実態配置位置との関係で、図７（１）ａに示す変更前のリード角度が１３５°（≧９０°）となっており、リード角度が大きく、ゲートリード配置位置変更の前後において、電流変化率の緩和効果は得られない。また、図７（３）に示すようにゲートリード配置位置変更の前後において、電圧変動の緩和効果は得られない。実態配置位置との関係で、ゲートリード配置位置変更の前後において、リード角度がいずれも大きいためであると考えられる。 In the case of the semiconductor element Q4, the lead angle before the change shown in FIG. 7 (1) a is 135 ° (≧ 90 °) in relation to the actual arrangement position of the semiconductor element Q4, and the lead angle is large. Before and after the change of the gate lead arrangement position, the current change rate relaxation effect cannot be obtained. Further, as shown in FIG. 7 (3), the effect of reducing the voltage fluctuation cannot be obtained before and after the change of the gate lead arrangement position. This is probably because the lead angle is large before and after the change of the gate lead placement position in relation to the actual placement position.
図８は、半導体素子Ｑ１〜Ｑ４のゲートリード配置位置変更効果を説明する図である。図８（１）は、ゲートリード配置位置変更前後の半導体素子Ｑ１〜Ｑ４の電流波形を重ねて表示した図である。図４〜図７では、半導体素子Ｑ１〜Ｑ４についてゲートリード配置位置変更の前後の電流波形を個々に説明したが、ここでは、重ねて表示した。ゲートリード配置位置変更前は、半導体素子Ｑ１〜Ｑ４の電流波形の変動量が大きく、半導体素子Ｑ１〜Ｑ４ごとに変動量もばらついており、上述した電流変化率di/dtは、半導体素子ごとに変動していることが容易に想像される。 FIG. 8 is a diagram for explaining the effect of changing the gate lead arrangement position of the semiconductor elements Q1 to Q4. FIG. 8A is a diagram in which the current waveforms of the semiconductor elements Q1 to Q4 before and after the change of the gate lead arrangement position are displayed in an overlapping manner. 4 to 7, the current waveforms before and after the change of the gate lead arrangement position are individually described for the semiconductor elements Q1 to Q4. Before the gate lead arrangement position is changed, the fluctuation amount of the current waveform of the semiconductor elements Q1 to Q4 is large, and the fluctuation amount varies for each of the semiconductor elements Q1 to Q4. The current change rate di / dt described above is different for each semiconductor element. It is easily imagined that it is fluctuating.
一方ゲートリード配置位置変更後の半導体素子Ｑ１〜Ｑ４の電流波形の変動量は小さく、半導体素子Ｑ１〜Ｑ４ごとの変動量のばらつきも小さくなっており、半導体素子ごとの電流変化率di/dtの変動も小さい。 On the other hand, the fluctuation amount of the current waveform of the semiconductor elements Q1 to Q4 after the change of the gate lead arrangement position is small, and the variation of the fluctuation amount for each of the semiconductor elements Q1 to Q4 is also small. The fluctuation is small.
図８（２）は、ゲートリード配置位置変更前後の半導体素子Ｑ１〜Ｑ４の電圧波形を重ねて表示した図である。図４〜図７では、半導体素子Ｑ１〜Ｑ４についてゲートリード配置位置変更の前後の電圧波形を個々に説明したが、ここでは、重ねて表示した。ゲートリード配置位置変更前は、半導体素子Ｑ１〜Ｑ４の電圧波形の変動量が大きく、半導体素子Ｑ１〜Ｑ４ごとに変動量もばらついている。 FIG. 8B is a diagram in which the voltage waveforms of the semiconductor elements Q1 to Q4 before and after the change of the gate lead arrangement position are superimposed and displayed. 4 to 7, the voltage waveforms before and after the change of the gate lead arrangement position are individually described for the semiconductor elements Q1 to Q4. Before the gate lead arrangement position is changed, the fluctuation amount of the voltage waveform of the semiconductor elements Q1 to Q4 is large, and the fluctuation amount varies for each of the semiconductor elements Q1 to Q4.
一方、ゲートリード配置位置変更後の半導体素子Ｑ１〜Ｑ４の電圧波形の変動量は小さく、半導体素子Ｑ１〜Ｑ４ごとの変動量のばらつきも小さい。 On the other hand, the variation amount of the voltage waveform of the semiconductor elements Q1 to Q4 after the change of the gate lead arrangement position is small, and the variation amount of the variation amount for each of the semiconductor elements Q1 to Q4 is also small.
以上の結果、本実施例に係るゲートリード配置位置変更を行うことにより、半導体素子の電流変動が小さくかつ電圧変動も小さくなることから、半導体素子の主電流の変化率が緩和され、かつ、主電圧の変動も緩和され、半導体素子Ｑ１〜Ｑ４の損失が低減し、当該半導体素子の破損を防止することができる。 As a result, by changing the gate lead arrangement position according to the present embodiment, the current fluctuation of the semiconductor element is small and the voltage fluctuation is also small. Therefore, the rate of change of the main current of the semiconductor element is reduced, and Voltage fluctuations are also alleviated, the loss of the semiconductor elements Q1 to Q4 is reduced, and damage to the semiconductor elements can be prevented.
以上説明したように、本実施例に係るゲートリード配置位置変更を実施することにより、半導体素子の主電流の変化率が緩和され、かつ、主電圧の変動も緩和されることから、圧接型半導体素子のオン特性を改善した電力変換装置を提供することができる。 As described above, by changing the gate lead arrangement position according to the present embodiment, the change rate of the main current of the semiconductor element is reduced and the fluctuation of the main voltage is also reduced. It is possible to provide a power conversion device with improved on-characteristics of the element.
１ 電力変換装置
１０ 平滑部
２０ インバータ部
Ｑ１〜Ｑ４ 圧接型半導体素子（半導体素子）
Ｄ１〜Ｄ４ ダイオード
ＤＰ、ＤＮ ダイオード
Ｃ１０、Ｃ１１ 平滑コンデンサ
DESCRIPTION OF SYMBOLS 1 Power converter 10 Smoothing part 20 Inverter part Q1-Q4 Pressure-contact type semiconductor element (semiconductor element)
D1 to D4 Diode DP, DN Diode C10, C11 Smoothing capacitor
Claims (3)
前記圧接型半導体素子のゲートと、当該圧接型半導体素子をスイッチング制御するためのゲート信号を出力するゲートドライブモジュール部とを接続するゲートリードと、
前記圧接型半導体素子を冷却するために当該圧接型半導体素子に圧接されたフィンと、
前記フィンを介して外部に出力される主電流の向きに対して、当該圧接型半導体素子の中心から前記ゲートリード配置位置の方向との間に形成されるリード角度が４５°を超え１８０°以下であることを特徴とする圧接型半導体素子のオン特性を改善した電力変換装置。 A power conversion device using a pressure contact type semiconductor element as a switching element constituting an inverter or converter,
A gate lead for connecting the gate of the press contact type semiconductor element and a gate drive module unit that outputs a gate signal for switching control of the press contact type semiconductor element;
A fin pressed against the pressure contact semiconductor element to cool the pressure contact semiconductor element;
The lead angle formed between the center of the pressure contact type semiconductor element and the direction of the gate lead arrangement position with respect to the direction of the main current output to the outside through the fins is more than 45 ° and not more than 180 ° A power conversion device with improved on-characteristics of a pressure contact type semiconductor element, characterized in that:
前記フィン端子の取り付け位置により、前記圧接型半導体素子と前記フィンとの圧接部から前記フィン端子側に流れる主電流の向きが変わるとき、当該主電流の向きに対して、前記圧接型半導体素子の中心から前記ゲートリード配置位置の方向との間に形成されるリード角度が４５°を超え１８０°以下であることを特徴とする請求項１記載の圧接型半導体素子のオン特性を改善した電力変換装置。 A fin terminal which is connected to the fin and is an output terminal of a main current flowing from the press-contact type semiconductor element by the switching control;
When the direction of the main current flowing from the press contact portion between the press contact type semiconductor element and the fin to the fin terminal side changes depending on the mounting position of the fin terminal, the direction of the main contact current of the press contact type semiconductor element 2. The power conversion with improved on-characteristics of the press contact type semiconductor device according to claim 1, wherein a lead angle formed between the center and the direction of the gate lead arrangement position is more than 45 ° and 180 ° or less. apparatus.
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