JP2017112518A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1のリーク電流補償回路10Aは、非反転入力端子が入力ノード13に接続される第2の演算増幅回路12と、第2の演算増幅回路12の反転入力端子と電源端1,4に接続され且つ第1のESD保護回路8と同一特性の第2のESD保護回路11と、第2の演算増幅回路12の反転入力端子と出力端子の間に接続される第1のアンチパラレルダイオードD7,D8と、第2の演算増幅回路12の出力端子と出力ノード14の間に接続され且つ第1のアンチパラレルダイオードD7,D8と同一特性の第2のアンチパラレルダイオードD9,D10とを備え、入力ノード13が第1の演算増幅回路6の非反転入力端子に接続され、出力ノード14が第1の演算増幅回路6の反転入力端子に接続される。
【選択図】図1
Description
第1の従来例を図9に示す(例えば、特許文献1)。入力端子33に入力される信号を増幅回路37で増幅して出力端子38に出力する半導体装置において、入力端子33と高電位電源端子31と低電位電源端子32には、静電気破壊を防止するダイオードD31,D32からなるESD保護回路35が接続される。このため、入力端子33にはダイオードD31,D32の逆方向電流であるリーク電流の差分が流れる。この第1の従来例では、この差分のリーク電流をゼロにするために、入力端子33に接続されるESD保護回路35と同一特性のダイオードD33,D34からなるESD保護回路36と、MOSトランジスタTR1,TR2とからなるレプリカ回路39が設けられる。
第2の従来例を図10に示す(例えば、特許文献2)。入力端子43を出力端子44に接続する経路において、ダイオードD41,D42,D43、D44でESD保護回路47を構成する。寄生PN接合が構成されないSOI構造で半導体装置を構成する場合、入力端子43に流れるリーク電流はダイオードD42,D43に流れる逆方向電流であるリーク電流の差分で決まる。そこで、ダイオードD42,D43に印加する逆方向電圧を等しく設定すれば、ダイオードD42,D43に流れる逆方向電流が一致するため、入力端子43にはリーク電流は流れない。
図1は本発明の第1の実施例の半導体装置を示す回路図である。最高電位VDDが印加する高電位電源端子1と、最低電位VSSが印加する低電位電源端子4と、反転入力端子2に印加される電圧及び非反転入力端子3に印加される電圧の差電圧を増幅して出力端子5に出力する第1の演算増幅回路6とを有する半導体装置を備える。反転入力端子2と高電位電源端子1の間に接続されるダイオードD1と、反転入力端子2と低電位電源端子4の間に接続されるダイオードD2とで、第1のESD保護回路8が構成されている。また、非反転入力端子3と高電位電源端子1の間に接続されるダイオードD3と、非反転入力端子3と低電位電源端子4の間に接続されるダイオードD4とで、第10のESD保護回路9が構成されている。
図2は本発明の第2の実施例の第2のリーク電流補償回路10Bの回路図である。本実施例では、図1で説明した第1のリーク電流補償回路10Aにおいて、第1のアンチパラレルダイオードD7,D8と第2の演算増幅回路12の出力端子の間に抵抗R1を接続し、抵抗R1と同一特性同一抵抗値の抵抗R2を、第2のアンチパラレルダイオードD9,D10と第2の演算増幅回路12の出力端子の間に接続している。
図3は本発明の第3の実施例の半導体装置の回路図である。高電位電源端子1と、低電位電源端子4と、反転入力端子2に印加される電圧と非反転入力端子3に印加される電圧の差電圧を増幅して出力端子5に出力する第1の演算増幅回路6とを有する半導体装置において、非反転入力端子3と高電位電源端子1の間に接続されるダイオードD3と、非反転入力端子3と低電位電源端子4の間に接続されるダイオードD4で構成される第10のESD保護回路9を備える。
図4は本発明の第4の実施例の第4の第4のリーク電流補償回路10Dの回路図である。この第4のリーク電流補償回路10Dでは、図3で説明した第3のリーク電流補償回路10Cにおいて、第2の演算増幅回路12の出力端子と高電位電源端子1の間にダイオードD13からなる第4のESD保護回路16を接続する。また、ダイオードD8のアノ一ドと第2の演算増幅回路12の出力端子との間に抵抗R3を接続し、ダイオードD8と抵抗R3の共通接続点と低電位電源端子4の間にダイオードD14からなる第5のESD保護回路17を接続する。また、ダイオードD10のアノ一ドと第2の演算増幅回路12の出力端子との間に抵抗R4を接続し、ダイオードD10と抵抗R4の共通接続点と低電位電源端子4の間にダイオードD15からなる第6のESD保護回路18を接続する。
図5は本発明の第5の実施例の第5のリーク電流補償回路10Eの回路図である。この第5のリーク電流補償回路10Eでは、図3で説明した第3のリーク電流補償回路10Cにおいて、第2の演算増幅回路12の出力端子と低電位電源端子4の間にダイオードD16からなる第7のESD保護回路19を接続する。また、ダイオードD7のカソードと第2の演算増幅回路12の出力端子との間に抵抗R5を接続し、ダイオードD7と抵抗R5の共通接続点と高電位電源端子1の間にダイオードD17からなる第8のESD保護回路20を接続する。また、ダイオードD9のカソードと第2の演算増幅回路12の出力端子との間に抵抗R6を接続し、ダイオードD9と抵抗R6の共通接続点と高電位電源端子1の間にダイオードD18からなる第9のESD保護回路21を接続する。
図6は本発明の第6の実施例の第6のリーク電流補償回路10Fの回路図である。この第6のリーク電流補償回路10Fでは、図3で説明した第3のリーク電流補償回路10Cにおいて、ダイオードD8のアノ一ドと第2の演算増幅回路12の出力端子との間に抵抗R3を接続し、ダイオードD8と抵抗R3の共通接続点と低電位電源端子4の間にダイオードD14からなる第5ののESD保護回路17を接続する。また、ダイオードD7のカソードと第2の演算増幅回路12の出力端子との間に抵抗R5を接続し、ダイオードD7と抵抗R5の共通接続点と高電位電源端子1の間にダイオードD17からなる第8のESD保護回路20を接続する。また、ダイオードD10のアノ一ドと第2の演算増幅回路12の出力端子との間に抵抗R4を接続し、ダイオードD10と抵抗R4の共通接続点と低電位電源端子4の間にダイオードD15からなる第6のESD保護回路18を接続する。また、ダイオードD9のカソードと第2の演算増幅回路12の出力端子との間に抵抗R6を接続し、ダイオードD9と抵抗R6の共通接続点と高電位電源端子1の間にダイオードD18からなる第9のESD保護回路21を接続する。
図7は本発明の第7の実施例の半導体装置の回路図である。本実施例では、第7のリーク電流補償回路10Gとして、図1、図2の第1、第2のリーク電流補償回路10A,10Bの何れかを使用して、非反転入力端子3に発生するリーク電流を低減する。
図8は本発明の第8の実施例の半導体装置の回路図である。本実施例では、図7の半導体装置において、第8のリーク電流補償回路10Hを追加して、非反転入力端子2と反転入力端子3の両方のリーク電流を補償するようにしたものである。
図1〜図8に記載の実施例において、第1〜10のESD保護回路8,11,15,16,17,18,19,20,21,10はダイオードを使用しているが、ダイオードのみに限らず抵抗やトランジスタ等を使用してもよい。
31:高電位電源端子、32:低電位電源端子、33:入力端子、34:レプリカ端子、35:ESD保護回路、36:ESD保護回路、37:増幅回路、38:出力端子、39:レプリカ回路
41:高電位電源端子、42:低電位電源端子、43:入力端子、44:出力端子、45:演算増幅回路、46:電流源、47:ESD保護回路
Claims (8)
- 第1の演算増幅回路と、該第1の演算増幅回路の反転入力端子と高電位電源端子及び低電位電源端子に接続される第1のESD保護回路と、を備える半導体装置において、前記第1のESD保護回路で発生するリーク電流を補償する第1のリーク電流補償回路をさらに有し、
前記第1のリーク電流補償回路は、非反転入力端子が入力ノードに接続される第2の演算増幅回路と、該第2の演算増幅回路の反転入力端子と前記高電位電源端子及び前記低電位電源端子に接続され且つ前記第1のESD保護回路と同一特性の第2のESD保護回路と、前記第2の演算増幅回路の前記反転入力端子と出力端子の間に接続される第1のアンチパラレルダイオードと、前記第2の演算増幅回路の前記出力端子と出力ノードの間に接続され且つ前記第1のアンチパラレルダイオードと同一特性の第2のアンチパラレルダイオードとを備え、
前記第1のリーク電流補償回路の前記入力ノードが前記第1の演算増幅回路の非反転入力端子に接続され、前記出力ノードが前記第1の演算増幅回路の前記反転入力端子にされることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のリーク電流補償回路を、前記第1のリーク電流補償回路の前記第1及び第2のアンチパラレルダイオードにそれぞれ抵抗をさらに縦続接続した第2のリーク電流補償回路に置き換えたことを特徴とする半導体装置。 - 第1の演算増幅回路を備える半導体装置において、第3のリーク電流補償回路をさらに有し、
前記第3のリーク電流補償回路は、非反転入力端子が入力ノードに接続された第2の演算増幅回路と、該第2の演算増幅回路の出力端子と高電位電源端子及び低電位電源端子に接続された第3のESD保護回路と、前記第2の演算増幅回路の反転入力端子と前記出力端子の間に接続された第1のアンチパラレルダイオードと、前記第2の演算増幅回路の前記出力端子と出力ノードの間に接続され且つ前記第1のアンチパラレルダイオードと同一特性の第2のアンチパラレルダイオードとを備え、
前記第3のリーク電流補償回路の前記入力ノードが前記第1の演算増幅回路の非反転入力端子に接続され、前記出力ノードが前記第1の演算増幅回路の反転入力端子にされることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、前記第3のリーク電流補償回路を第4のリーク電流補償回路に置き換え、該第4のリーク電流補償回路は、
非反転入力端子が入力ノードに接続された第2の演算増幅回路と、該第2の演算増幅回路の出力端子と高電位電源端子の間に接続された第4のESD保護回路と、前記第2の演算増幅回路の反転入力端子と前記出力端子の間に接続された第1のアンチパラレルダイオードと、前記第2の演算増幅回路の前記出力端子と出力ノードの間に接続された第2のアンチパラレルダイオードとを備え、
前記第1のアンチパラレルダイオードは、前記第2の演算増幅回路の前記出力端子と前記反転入力端子の間に前記反転入力端子側がアノードとなり前記出力端子側がカソードとなるよう接続された第7のダイオードと、前記第2の演算増幅回路の前記反転入力端子にカソードが接続されアノードが第3の抵抗を介して前記第2の演算増幅回路の前記出力端子に接続された第8のダイオードとで構成され、
前記第2のアンチパラレルダイオードは、前記第2の演算増幅回路の前記出力端子と前記出力ノードの間に前記出力ノード側がアノードとなり前記出力端子側がカソードとなるよう接続され且つ前記第7のダイオードと同一特性の第9のダイオードと、前記出力ノードにカソードが接続されアノードが前記第2の演算増幅回路の前記出力端子に第4の抵抗を介して接続され且つ前記第8のダイオードと同一特性の第10のダイオードとで構成され、
前記第8のダイオードと前記第3の抵抗の共通接続点と低電圧電源端子との間に第5のESD保護回路が接続され、
前記第10のダイオードと前記第4の抵抗の共通接続点と前記低電圧電源端子との間に第6のESD保護回路が接続されていることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、前記第3のリーク電流補償回路を第5のリーク電流補償回路に置き換え、該第5のリーク電流補償回路は、
非反転入力端子が入力ノードに接続された第2の演算増幅回路と、該第2の演算増幅回路の出力端子と低電位電源端子の間に接続された第7のESD保護回路と、前記第2の演算増幅回路の反転入力端子と前記出力端子の間に接続された第1のアンチパラレルダイオードと、前記第2の演算増幅回路の前記出力端子と出力ノードの間に接続された第2のアンチパラレルダイオードとを備え、
前記第1のアンチパラレルダイオードは、前記第2の演算増幅回路の前記出力端子と反転入力端子の間に前記反転入力端子側がカソードとなり前記出力端子側がアノードとなるよう接続された第8のダイオードと、前記第2の演算増幅回路の前記反転入力端子にアノードが接続されカソードが第5の抵抗を介して前記第2の演算増幅回路の前記出力端子に接続された第7のダイオードとで構成され、
前記第2のアンチパラレルダイオードは、前記第2の演算増幅回路の前記出力端子と前記出力ノードの間に前記出力ノード側がカソードとなり前記出力端子側がアノードとなるよう接続され且つ前記第8のダイオードと同一特性の第10のダイオードと、前記出力ノードにアノードが接続されカソードが前記第2の演算増幅回路の前記出力端子に第6の抵抗を介して接続され且つ前記第7のダイオードと同一特性の第9のダイオードとで構成され、
前記第7のダイオードと前記第5の抵抗の共通接続点と高電圧電源端子との間に第8のESD保護回路が接続され、
前記第9のダイオードと前記第6の抵抗の共通接続点と前記高電圧電源端子との間に第9のESD保護回路が接続されていることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、前記第3のリーク電流補償回路を第6のリーク電流補償回路に置き換え、該第6のリーク電流補償回路は、
非反転入力端子が入力ノードに接続された第2の演算増幅回路と、該第2の演算増幅回路の反転入力端子と出力端子の間に接続された第1のアンチパラレルダイオードと、前記第2の演算増幅回路の前記出力端子と出力ノードの間に接続された第2のアンチパラレルダイオードとを備え、
前記第1のアンチパラレルダイオードは、前記第2の演算増幅回路の反転入力端子にカソードが接続されアノードが第3の抵抗を介して前記第2の演算増幅回路の前記出力端子に接続された第8のダイオードと、前記第2の演算増幅回路の前記反転入力端子にアノードが接続されカソードが第5の抵抗を介して前記第2の演算増幅回路の前記出力端子に接続された第7のダイオードとで構成され、
前記第2のアンチパラレルダイオードは、前記出力ノードにアノードが接続されカソードが第6の抵抗を介して前記第2の演算増幅回路の前記出力端子に接続され且つ前記第7のダイオードと同一特性の第9のダイオードと、前記出力ノードにカソードが接続されアノードが第4の抵抗を介して前記第2の演算増幅回路の前記出力端子に接続され且つ前記第8のダイオードと同一特性の第10のダイオードとで構成され、
前記第7のダイオードと前記第5の抵抗の共通接続点と高電圧電源端子との間に第8のESD保護回路が接続され、
前記第8のダイオードと前記第3の抵抗の共通接続点と低電圧電源端子との間に第5のESD保護回路が接続され、
前記第9のダイオードと前記第6の抵抗の共通接続点と前記高電圧電源端子との間に第9のESD保護回路が接続され、
前記第10のダイオードと前記第4の抵抗の共通接続点と前記低電圧電源端子との間に第6のESD保護回路が接続されていることを特徴とする半導体装置。 - 第1の演算増幅回路と、前記第1の演算増幅回路の非反転入力端子に接続される第10のESD保護回路と、を備える半導体装置において、
請求項1に記載の第1のリーク電流補償回路又は請求項2に記載のリーク電流補償回路の一方の前記入力ノードを前記第1の演算増幅回路の前記反転入力端子に接続し、前記一方の前記出力ノードを前記第1の演算増幅回路の非反転入力端子に接続したことを特徴とする半導体装置。 - 第1の演算増幅回路と、請求項3乃至6に記載の第3乃至第6のリーク電流補償回路いずれか1つを有する半導体装置であって、前記入力ノードを前記第1の演算増幅回路の前記反転入力端子に接続し、前記出力ノードを前記第1の演算増幅回路の非反転入力端子に接続したことを特徴とする半導体装置。
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