JP2017009340A - 静電気保護回路付き電流検出回路 - Google Patents

Abstract

【課題】微小電流を検出する電流検出回路においても、静電気保護回路によるリーク電流の低減を図れるようにした静電気保護回路付き電流検出回路を提供する。
【解決手段】電流検出回路１は、入力端子ＩＮから抵抗２、信号線Ｌを介して増幅回路３の入力端子に接続される。増幅回路３には基準電圧５がバッファ回路６を介して入力端子に接続される。信号線Ｌには、第１保護回路１１としてダイオード７、８の直列回路が接続され、第２保護回路１２としてダイオード９、１０の直列回路が接続される。ディプレッション型のＰＭＯＳ１３はノードＢとグランドとの間、ＮＭＯＳ１４は、ノードＣと電源線ＶＤとの間に接続され、両ゲートは信号線Ｌに接続される。通常状態では、ダイオード７、９の端子間がゼロとなるので、逆方向リーク電流が抑制される。
【選択図】図１

Description

本発明は、静電気保護回路付き電流検出回路に関する。

ＩＣ回路においては、端子の静電気保護対策として、電源あるいはグランド側にダイオードを接続する構成を採用するものがある。通常使用時においては端子に接続される信号線の電位は電源あるいはグランドとの中間の電位であるから、ダイオードに逆方向の電圧が印加されていて逆方向阻止の状態である。端子から静電気が入る場合には、信号線からダイオードを介して電源側あるいはグランド側に静電気を逃がすものである。

ところで、微小電流を検出する電流検出回路では、通常使用時においてダイオードに逆方向の電圧がかかる状態で、微小オフリーク電流が流れるため、これが信号線に伝わるため検出精度に悪影響を与える要因となる。このようなオフリーク電流を低減させるためにはダイオードのｐｎ接合の面積を小さくするなどの方法がある。

一方、静電気耐量を確保するためにはダイオードのｐｎ接合面積を大きくして電流容量を増大させる必要がある。しかし、ダイオードのｐｎ接合面積を大きくすると、微小オフリーク電流が大きくなる。微小電流を検出する電流検出回路にとって、ダイオードの微小リーク電流と静電耐量はトレードオフの関係となり、この結果、実現できる電流検出精度は静電気耐量の確保のために制約を受ける。

特開２００７−１５１０６５号公報 特開２００５−４５５３９号公報

本発明は、上記事情を考慮してなされたもので、その目的は、微小電流を検出する電流検出回路においても、静電気保護回路によるリーク電流の低減を図れるようにした静電気保護回路付き電流検出回路を提供することにある。

請求項１に記載の静電気保護回路付き電流検出回路は、検出対象となる電流が入力される入力ラインと、前記入力ラインに入力された電流を増幅する増幅回路と、前記入力ラインと正の電源ラインとの間に設けられ複数のダイオードが前記正の電源ライン側がカソードとなるように直列接続された第１保護回路と、前記入力ラインと負の電源ラインとの間に設けられ複数のダイオードが前記入力ライン側がカソードとなるように直列接続された第２保護回路とを備え、前記第１保護回路を構成する複数のダイオードのうちの前記正の電源ライン側に配置される少なくとも１個の前記ダイオードを除いた残りのダイオードの分担電圧を低くする第１分担電圧低減回路と、前記第２保護回路を構成する複数のダイオードのうちの前記負の電源ライン側に配置される少なくとも１個の前記ダイオードを除いた残りのダイオードの分担電圧を低くする第２分担電圧低減回路とのうち少なくとも一方を備えている。

上記構成を採用することにより、静電気が入力されたときには、第１保護回路あるいは第２保護回路により側路されるので、回路を保護することができる。そして、通常状態においては、入力ラインに入力される信号に対して、第１分担電圧低減回路もしくは第２分担電圧低減回路により第１保護回路および第２保護回路のダイオードによる逆方向リーク電流の少なくとも一方が低減されるようになる。これは、第１分担電圧低減回路が設けられている場合には、第１保護回路のダイオードの両端にかかる電圧が第１分担電圧低減回路により低減されることで逆方向リーク電流が低減されるからである。

これにより、電流検出動作において、第１保護回路から入力ラインに逆方向リーク電流が流れることで入力ラインに入力された電流の検出精度が低下することを抑制できる。また、第２保護回路から入力ラインに逆方向電流が流れて入力ラインに入力された電流の検出精度が低下することを抑制できる。

第１実施形態を示す電気的構成図 第２実施形態を示す電気的構成図（その１） 電気的構成図（その２） 第３実施形態を示す電気的構成図 第４実施形態を示す電気的構成図 第５実施形態を示す電気的構成図 第６実施形態を示す電気的構成図

（第１実施形態）
以下、本発明の第１実施形態について、図１を参照して説明する。
図１は、トランスインピーダンスアンプを構成する微小電流検出回路１を示している。入力端子ＩＮに入力される微小電流を電圧信号に変換して出力端子ＯＵＴに出力するものである。

入力端子ＩＮは入力抵抗２を介して信号線Ｌに接続され、信号線Ｌは増幅回路３の一方の入力端子に接続される。増幅回路３の出力は出力端子ＯＵＴに出力される。出力端子ＯＵＴと入力端子ＩＮとの間には帰還抵抗４が接続されている。増幅回路３の他方の入力端子には参照電圧Ｖｆを与える直流電源５がボルテージフォロワ回路６を介して接続されている。

信号線Ｌには、入力抵抗２に近いノードＡにおいて、静電気保護用のダイオード７、８が直列にして正の電源ラインとしての電源線ＶＤに接続され、同じく静電気保護用のダイオード９、１０が直列にして負の電源ラインとしてのグランドＧＮＤに接続されている。この場合、ダイオード７、８はアノードが接続点Ａ側となるように接続される。ダイオード９、１０はカソードが接続点Ａ側となるように接続される。ダイオード７、８は第１保護回路１１として機能し、ダイオード９、１０は第２保護回路１２として機能する。

ダイオード７および８の共通接続点であるノードＢはデプレッション型のｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）１３のソース・ドレイン間を介してグランドＧＮＤに接続される。ダイオード９および１０の共通接続点であるノードＣはディプレッション型のｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１４のソース・ドレイン間を介して電源端子ＶＤに接続される。ＰＭＯＳ１３およびＮＭＯＳ１４のゲートはそれぞれゲート抵抗１３ａ、１４ａを介して信号線Ｌに接続される。ＰＭＯＳ１３およびＮＭＯＳ１４は、それぞれ第１分担電圧低減回路および第２分担電圧低減回路に相当する。

次に、上記構成の作用について説明する。まず、通常動作である微小電流を検出する状態においては、入力端子ＩＮから入力される微小電流が信号線Ｌに流れて増幅回路３に入力される。増幅回路３は、出力端子ＯＵＴに微小電流に帰還抵抗４の抵抗値を乗じた電圧信号を出力する。このとき、信号線Ｌにダイオード７、９などを介して逆方向リーク電流が影響すると、検出しようとしている微小電流のレベルが変動することで検出精度が低下する。

これに対して、本実施形態では、第１保護回路１１および第２保護回路１２による逆方向リーク電流が極力低減されるように第１分担電圧低減回路および第２分担電圧低減回路が設けられている。

第１分担電圧低減回路であるＰＭＯＳ１３はディプレッション型のＰＭＯＳであるので閾値電圧Ｖｔはほぼゼロとなるように設定されている。これにより、ＰＭＯＳ１１は、ソースの電位がゲートに与えられる信号線Ｌの電圧とほぼ同じ電圧となり、ダイオード７と８とのノードＢは信号線Ｌとほぼ同電位となる。この結果、信号線Ｌに接続されるダイオード７は、カソード・アノード間の電位差がほぼゼロとなり、ダイオード７による逆方向リーク電流はほとんど発生しない。

一方、ノードＢの電位が信号線Ｌの電位とほぼ等しいから、ダイオード８の端子間には電源線ＶＤと信号線Ｌとの間の電圧が印加されることになり、ダイオード８は逆方向リーク電流を発生する状態である。しかし、ダイオード８により生ずる逆方向リーク電流は、アノードからＰＭＯＳ１１を介してグランドＧＮＤ側に流れるので、信号線Ｌには逆方向リーク電流が流入するのを抑制できる。

また、同様にして、第２分担電圧低減回路であるＮＭＯＳ１４はディプレッション型のＮＭＯＳであるので閾値電圧Ｖｔはほぼゼロとなるように設定されている。これにより、ＮＭＯＳ１４は、ソースの電位がゲートに与えられる信号線Ｌの電圧とほぼ同じ電圧となり、ダイオード９と１０とのノードＣは信号線Ｌとほぼ同電位となる。この結果、信号線Ｌに接続されるダイオード９は、カソード・アノード間の電位差がほぼゼロとなり、ダイオード９による逆方向リーク電流はほとんど発生しない。

一方、ノードＣの電位が信号線Ｌの電位とほぼ等しいから、ダイオード１０の端子間には信号線ＬとグランドＧＮＤとの間の電圧が印加されることになり、ダイオード１０は逆方向リーク電流を発生する状態である。しかし、ダイオード１０により生ずる逆方向リーク電流は、電源線ＶＤからＮＭＯＳ１４を介する経路を通じてグランドＧＮＤ側に流れるので、信号線Ｌには逆方向リーク電流が流れるのを抑制できる。

以上の結果、静電気が入力していない通常状態においては、第１保護回路１１および第２保護回路１２による逆方向リーク電流は、ＰＭＯＳ１３およびＮＭＯＳ１４により電源線ＶＤおよびグランドＧＮＤ側にバイパスされるので、信号線Ｌに影響を与えることがない状態で微小電流の検出動作を行うことができるようになる。

また、入力端子ＩＮから静電気が入力されたときには、第１保護回路１１および第２保護回路１２は、それぞれダイオード７、８を介して電源ＶＤ側、あるいはダイオード９、１０を介してグランドＧＮＤ側に静電気を逃がすことができ、これによって増幅回路３を静電気から保護することができる。

このような第１実施形態によれば、第１保護回路１１を構成するダイオード７、８、第２保護回路１２を構成するダイオード８、１０により静電気保護の動作を確保しつつ、ＰＭＯＳ１３およびＮＭＯＳ１４により逆方向リーク電流をバイパスさせて信号線Ｌへの影響を抑制でき、信号船Ｌに流れる微小電流の検出動作を精度良く行うことができる。
また、これによって、ダイオード７〜１０を、逆方向リーク電流を小さくするためにｐｎ接合の面積を小さくするなどの静電耐量を犠牲にすることなく設けることができる。

（第２実施形態）
図２および図３は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、微小電流検出回路１ａとして、第１保護回路１１および第２保護回路１２の信号線Ｌとの接続位置を増幅回路３側にしている。また、ＰＭＯＳ１３およびＮＭＯＳ１４のゲートの信号線Ｌとの接続位置は入力抵抗２とノードＡとの間で。増幅回路３の入力端子に近い部分である。

さらに、図２に示す回路では、ＰＭＯＳ１３およびＮＭＯＳ１４に対して、ゲートと信号線Ｌとの間にゲート入力抵抗１３ａ、１４ｂを設けず、ゲートが信号線Ｌに直接接続されている。この場合、入力端子ＩＮ側に接続された入力抵抗２をゲート入力抵抗として機能させることができる。

また、図３に示すものでは、微小電流検出回路１ｃとして、上記した図２の構成において、ゲート入力抵抗１３ａ、１４ｂを独立して接続した構成としている。この場合には、増幅回路３に対して入力抵抗２により調整し、ＰＭＯＳ１３、ＮＭＯＳ１４に対して、それぞれゲート入力抵抗１３ａ、１４ａにより調整をすることができる。
このような第２実施形態によっても第１実施形態とほぼ同様の作用効果を得ることができる。

（第３実施形態）
図４は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。図４に示す微小電流検出回路１ｃは、図２に示した微小電流検出回路１ａにおいて、第１保護回路１１に代えて第１保護回路１１ａ、第２保護回路１２に代えて第２保護回路１２ａを設けている。第１保護回路１１ａは、電源線ＶＤとノードＢとの間のダイオード８を、２個以上の複数のダイオード８ａ、８ｂ、…を直列に接続する構成としている。第２保護回路１２ａは、グランドＧＮＤとノードＣとの間のダイオード１０を、２個以上の複数のダイオード１０ａ、１０ｂ、…を直列に接続する構成としている。

上記構成によれば、通常状態においては、前記実施形態において１個のダイオード８が分担していた逆方向電圧が、複数個のダイオード８ａ、８ｂ、…により分担することで、この部分での逆方向リーク電流を低減することができる。同じく、１個のダイオード１０が分担していた逆方向電圧が、複数個のダイオード１０ａ、１０ｂ、…により分担することで、この部分での逆方向リーク電流を低減することができる。

このような第３実施形態によっても第１実施形態とほぼ同様の得ることができると共に、さらに逆方向リーク電流を低減した状態でバイパスさせる構成とすることができる。
上記構成において、２個以上の複数のダイオード８ａ、８ｂ、…、あるいは１０ａ、１０ｂ、…は、それぞれ２個用いる構成としても良いし、３個以上用いる構成としても良い。用いるダイオードの個数が多いと、素子面積が増大するが、分担電圧を低減する効果は高くなる。

（第４実施形態）
図５は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。図５に示す微小電流検出回路１ｄは、図４に示した回路において、第１保護回路１１ａに代えて第１保護回路１１ｂ、第２保護回路１２ａに代えて第２保護回路１２ｂを設けている。第１保護回路１１ｂは、信号線ＬのノードＡとノードＢとの間のダイオード７を、２個のダイオード７ａ、７ｂを直列に接続する構成としている。第２保護回路１２ｂは、信号線ＬのノードＡとノードＣとの間のダイオード９を、２個のダイオード９ａ、９ｂを直列に接続する構成としている。

上記構成によれば、通常状態においては、第３実施形態において２個のダイオード７ａ、７ｂを直列接続して設けることで、この部分での逆方向リーク電流をさらに低減することができる。同じく、ダイオード９ａ、９ｂを直列接続して設けることで、この部分での逆方向リーク電流をさらに低減することができる。なお、ＰＭＯＳ１３およびＮＭＯＳ１４はディプレッション型のものを採用しているので、ノードＢ、Ｃは信号線Ｌとほぼ同電位に設定されるが、製造工程のばらつきなどで閾値電圧がずれる場合でも、逆方向リーク電流の発生を抑制する効果が高くなる。

このような第４実施形態によっても第３実施形態とほぼ同様の得ることができると共に、さらにダイオード７ａ、７ｂあるいは９ａ、９ｂと２個のダイオードを設ける構成としているので、逆方向リーク電流を低減した状態で通常状態での動作を行わせることができる。

なお、この実施形態では、２個のダイオード７ａ、７ｂあるいは９ａ、９ｂを設ける構成を示したが、ノードＡとノードＢとの間、あるいはノードＡとノードＣとの間に、３個以上のダイオードを直列に接続する構成としても良い。

さらには、上記構成を採用することで、ＰＭＯＳ１３やＮＭＯＳ１４の閾値電圧がゼロでない場合でも、複数のダイオード７ａ、７ｂあるいは９ａ、９ｂを設けることで分担電圧を小さくできるので、逆方向リーク電流の影響を低減する効果が高くなる。

また、本実施形態は、第３実施形態に適用した場合を示したが、ダイオード８ａ、８ｂ、…、あるいは１０ａ、１０ｂ、…のように設ける構成に代えて、ダイオード８、１０を１個設ける第１、第２実施形態の構成に適用することもできる。

（第５実施形態）
図６は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、微小電流検出回路１ｅとして、入力抵抗２の接続位置を変えたものである。入力抵抗２は、信号線ＬにおいてＮＭＯＳ１４のゲートの接続点と増幅回路３の入力端子の間に接続された構成である。

なお、この構成では、信号線ＬからＰＭＯＳ１３のゲートに接続しているゲート抵抗１３ａ、信号線ＬからＮＭＯＳ１４のゲートに接続しているゲート抵抗１４ａは、抵抗２を直列に介さない状態で入力端子ＩＮと接続された状態となる。
このような第５実施形態によっても第１実施形態とほぼ同様の作用効果を得ることができる。

（第６実施形態）
図７は第６実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態では、微小電流検出回路１ｆとして、図２に示した構成において、ＰＭＯＳ１３およびＮＭＯＳ１４に代えて、第１分担電圧低減回路としてのボルテージフォロワ回路１５、第２分担電圧低減回路としてのボルテージフォロワ回路１６を設けている。ボルテージフォロワ回路１５、１６は、いずれも入力された電圧レベルを出力端子に反映するので、前述した実施形態とほぼ同様の動作をさせることができる。
このような第６実施形態によっても、第２実施形態と同様の作用効果を得ることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

上記各実施形態では、ディプレッション型のＰＭＯＳ１３、ＮＭＯＳ１４を設ける構成としているが、これに限らず、通常の閾値電圧を有するＰＭＯＳあるいはＮＭＯＳを用いることもできる。この場合には、信号線ＬとノードＢあるいは信号線ＬとノードＣとの間に接続されるダイオード７、９などに、通常状態において閾値電圧に相当する電圧が印加され、その電圧に起因した逆方向リーク電流が流れる。しかし、ＰＭＯＳ１３やＮＭＯＳ１４を設けていない従来相当の構成に比べると、逆方向リーク電流の低減効果を得ることができる。

上記各実施形態では、第１分担電圧低減回路および第２分担電圧低減回路を共に設ける構成のものを示したが、一方のみを有する構成とすることもできる。また、第１分担電圧低減回路および第２分担電圧低減回路を、異なる実施形態からそれぞれ選んだものを混在させる構成とすることもできる。

図面中、１、１ａ〜１ｆは微小電流検出回路（静電気保護回路付き電流検出回路）、２は抵抗、３は増幅回路、４は帰還抵抗、７〜１０、７ａ、７ｂ、８ａ、８ｂ、９ａ、９ｂ、１０ａ、１０ｂはダイオード、１１、１１ａ、１１ｂは第１保護回路、１２、１２ａ、１２ｂは第２保護回路、１３はＰＭＯＳ（第１分担電圧低減回路）、１４はＮＭＯＳ（第２分担電圧低減回路）、１５はボルテージフォロワ回路（第１分担電圧低減回路）、１６はボルテージフォロワ回路（第２分担電圧低減回路）、Ｌは信号線、ＶＤは電源線（正の電源ライン）、ＧＮＤはグランド（負の電源ライン）、ＩＮは入力端子、ＯＵＴは出力端子である。

Claims (8)

1. 検出対象となる電流が入力される入力ライン（Ｌ）と、
   前記入力ラインに入力された電流を増幅する増幅回路（３）と、
   前記入力ラインと正の電源ライン（ＶＤ）との間に設けられ複数のダイオード（７、８、７ａ、７ｂ、８ａ、８ｂ、…）が前記正の電源ライン側がカソードとなるように直列接続された第１保護回路（１１、１１ａ、１１ｂ）と、
   前記入力ラインと負の電源ライン（ＧＮＤ）との間に設けられ複数のダイオード（９、１０、９ａ、９ｂ、１０ａ、１０ｂ、…）が前記入力ライン側がカソードとなるように直列接続された第２保護回路（１２、１２ａ、１２ｂ）とを備え、
   前記第１保護回路を構成する複数のダイオードのうちの前記正の電源ライン側に配置される少なくとも１個の前記ダイオードを除いた残りのダイオードの分担電圧を低くする第１分担電圧低減回路（１３、１５）と、
   前記第２保護回路を構成する複数のダイオードのうちの前記負の電源ライン側に配置される少なくとも１個の前記ダイオードを除いた残りのダイオードの分担電圧を低くする第２分担電圧低減回路（１４、１６）と、
   のうち少なくとも一方を備えたことを特徴とする静電気保護回路付き電流検出回路。
2. 請求項１に記載の静電気保護回路付き電流検出回路において、
   前記第１分担電圧低減回路は、Ｐチャンネル型のＭＯＳＦＥＴ（ＰＭＯＳ）（１３）であって、ソースが前記分担電圧を低くする対象となるダイオード（７）のカソードに接続され、ドレインが前記負の電源ライン（ＧＮＤ）に接続され、ゲートが前記入力ライン（Ｌ）接続され
   前記第２分担電圧低減回路は、Ｎチャンネル型のＭＯＳＦＥＴ（ＮＭＯＳ）（１４）であって、ソースが前記分担電圧を低くする対象となるダイオード（９）のアノードに接続され、ドレインが前記正の電源ライン（ＶＤ）に接続され、ゲートが前記入力ライン（Ｌ）に接続されることを特徴とする静電気保護回路付き電流検出回路。
3. 請求項２に記載の静電気保護回路付き電流検出回路において、
   前記ＰＭＯＳおよび前記ＮＭＯＳはディプレッション型のＭＯＳＦＥＴ（１３、１４）であることを特徴とする静電気保護回路付き電流検出回路。
4. 請求項２または３に記載の静電気保護回路付き電流検出回路において、
   前記ＰＭＯＳ（１３）および前記ＮＭＯＳ（１４）の各ゲートは、ゲート入力抵抗（１３ａ、１４ａ）を介して前記入力ライン（Ｌ）に接続されていることを特徴とする静電気保護回路付き電流検出回路。
5. 請求項２から４の何れか一項に記載の静電気保護回路付き電流検出回路において、
   前記ＰＭＯＳおよび前記ＮＭＯＳの各ゲートは、前記入力ラインに対して、前記第１保護回路および前記第２保護回路の接続位置よりも前記増幅回路側に接続されることを特徴とする静電気保護回路付き電流検出回路。
6. 請求項１に記載の静電気保護回路付き電流検出回路において、
   前記第１分担電圧低減回路は、前記入力ラインから前記ダイオードのカソードに至る経路にオペアンプからなるボルテージフォロワ回路（１５）として設けられ、
   前記第２分担電圧低減回路は、前記入力ラインから前記ダイオードのアノードに至る経路にオペアンプからなるボルテージフォロワ回路（１６）として設けられることを特徴とする静電気保護回路付き電流検出回路。
7. 請求項１から６の何れか一項に記載の静電気保護回路付き電流検出回路において、
   前記入力ラインの前記入力端子から前記増幅回路に至る経路に入力抵抗（２）を設けたことを特徴とする静電気保護回路付き電流検出回路。
8. 請求項１から７の何れか一項に記載の静電気保護回路付き電流検出回路において、
   前記第１保護回路は３個以上のダイオード（７ａ、７ｂ）から構成され、
   前記第１分担電圧低減回路（１３）は、前記第１保護回路（１１ａ）の２個以上のダイオードの分担電圧を低くするように設けられ、
   前記第２保護回路は３個以上のダイオード（９ａ、９ｂ）から構成され、
   前記第２分担電圧低減回路（１４）は、前記第２保護回路（１２ａ）の２個以上のダイオードの分担電圧を低くするように設けられることを特徴とする静電気保護回路付き電流検出回路。

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