JP2017098318A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ターンオフ損失を小さくし、かつオフリーク電流を低くすること。
【解決手段】第1の不純物層8は、ドリフト層12上に設けられたn型およびp型のいずれかの導電型のものである。第2の不純物層9は、ドリフト層12上に第1の不純物層8を介して設けられた上記導電型のものである。第2の不純物層9の厚みは第1の不純物層8の厚みよりも小さい。第2の不純物層9の少数キャリア寿命は第1の不純物層8の少数キャリア寿命よりも1桁以上短い。第1の不純物層8および第2の不純物層9のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、ドリフト層12の材料のバンドギャップをeV単位で表した値をEとした場合に、4.1×1011・E2≦S1≦2.0×1012・E2かつ9.9×1011・E2≦S1+S2≦4.0×1012・E2が満たされている。
【選択図】図1
【解決手段】第1の不純物層8は、ドリフト層12上に設けられたn型およびp型のいずれかの導電型のものである。第2の不純物層9は、ドリフト層12上に第1の不純物層8を介して設けられた上記導電型のものである。第2の不純物層9の厚みは第1の不純物層8の厚みよりも小さい。第2の不純物層9の少数キャリア寿命は第1の不純物層8の少数キャリア寿命よりも1桁以上短い。第1の不純物層8および第2の不純物層9のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、ドリフト層12の材料のバンドギャップをeV単位で表した値をEとした場合に、4.1×1011・E2≦S1≦2.0×1012・E2かつ9.9×1011・E2≦S1+S2≦4.0×1012・E2が満たされている。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、より具体的には、パワー半導体デバイスおよびその製造方法に関するものである。
パワーエレクトロニクス用に用いられる半導体装置、すなわちパワー半導体デバイス、の典型的なものとして、スイッチングデバイスであるトランジスタと、整流デバイスであるダイオードとがある。またこれらトランジスタおよびダイオードの対が搭載されたパワー半導体モジュールは、パワーエレクトロニクスにおいて広く用いられている。トランジスタとしては、ユニポーラデバイスであるMOSFET(金属−酸化膜−半導体電界効果トランジスタ:Metal−Oxide−Semiconductor Field−Effect Transistor)、または、バイポーラデバイスであるIGBT(絶縁ゲート型バイポーラトランジスタ:Insulated Gate Bipolar Transistor)などが挙げられる。ダイオードとしては、ユニポーラデバイスであるSBD(ショットキーバリアダイオード:Schottky Barrier Diode)、または、バイポーラデバイスであるpn接合ダイオードが挙げられる。なおpn接合ダイオードは、p層およびn層の間に真性半導体層を挟んだpin(p−intrinsic−n)ダイオードとしても構成され得る。
パワー半導体デバイスでは、高耐圧性、低抵抗性または大電流容量性が重視される場合が多い。この場合、半導体基板の一方面(以下「上面」と記載する場合がある)に垂直に、すなわち厚み方向に沿って、電流を流す縦型のデバイスが好適である。縦型のデバイスでは、ドリフト層となる半導体基板の厚みの低減により導通損失およびスイッチング損失の低減が図られてきている。半導体基板の厚みが十分に低減された(言い換えれば、十分に小さな厚みの半導体基板を有する)縦型のバイポーラデバイスでは、電流遮断(以下「ターンオフ」と記載する場合がある)時の電流・電圧振動を抑制するために、半導体基板の、上記一方面と反対の他方面(以下「裏面」と記載する場合がある)に、厚いバッファ層が形成される。
半導体基板としてシリコン基板が用いられた縦型のバイポーラデバイスでは、しばしば、厚み10μm以上のn型バッファ層を形成するために、水素イオン(例えば、プロトン)が注入される。水素イオンの注入により、半導体基板の特定深さに高濃度の水素イオンと高濃度の格子欠陥(例えば、格子間シリコンまたは格子空孔)とが導入される。この後の熱処理により、水素イオンを修飾された格子欠陥が形成され、ドナー準位が形成され、水素イオン注入層がn型バッファ層となる。水素イオン注入で厚いバッファ層が形成された半導体装置は、特表2003−533047号公報および特開2013−138172号公報(特許文献1および2)に例示されている。
水素イオン注入で形成されたn型バッファ層の少数キャリア寿命は、ドリフト層の少数キャリア寿命に比べて著しく短い。そのため、ターンオフ時の電流の消失が速い。よって、ターンオフ時の損失(以下「ターンオフ損失」と記載する場合がある)を小さくすることができる。
半導体基板の厚みが低減された半導体装置に、上記のようなバッファ層が設けられた場合、上述したようにターンオフ損失を小さくすることができる一方で、電流阻止(以下「オフ」と記載する場合がある)時のリーク電流(以下「オフリーク電流」と記載する場合がある)が大きいという問題があった。この理由は、以下のとおりである。上述したように、バッファ層の少数キャリア寿命は、ドリフト層の少数キャリア寿命に比べて著しく短い。すなわち、バッファ層においては電子正孔対の再結合が生じやすい。この場合、逆の現象である電子正孔対の生成も生じやすい。つまり多数の電子正孔対が生成されやすい。よってそれに起因して、大きなオフリーク電流が発生しやすい。
本発明は、上記のような問題を解決するためのものであり、ターンオフ損失が小さくかつオフリーク電流が低い半導体装置を提供することを目的とする。
本発明の半導体装置は、ドリフト層と、第1の不純物層と、第2の不純物層とを有している。ドリフト層は、第1の面および第1の面と反対の第2の面を有するn型およびp型のいずれかの導電型のものである。第1の不純物層は、ドリフト層の第2の面上に設けられた上記導電型のものである。第2の不純物層は、ドリフト層の第2の面上に第1の不純物層を介して設けられた上記導電型のものである。第2の不純物層の厚みは第1の不純物層の厚みよりも小さい。第2の不純物層の少数キャリア寿命は第1の不純物層の少数キャリア寿命よりも1桁以上短い。第1の不純物層および第2の不純物層のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、ドリフト層の材料のバンドギャップをeV単位で表した値をEとした場合に、
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされている。
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされている。
本発明の一の局面に従う半導体装置の製造方法は、以下の工程を有している。第1の面および第1の面と反対の第2の面を有するn型およびp型のいずれかの導電型のドリフト層と、ドリフト層の第2の面上に設けられた上記導電型の第1の不純物層と、ドリフト層の第2の面上に第1の不純物層を介して設けられた上記導電型の結晶と、を含む構造が準備される。構造の結晶を研削することによって、結晶から、第1の不純物層の厚みよりも小さい厚みを有する第2の不純物層となる部分を含む結晶層が形成される。結晶の少数キャリア寿命は第1の不純物層の少数キャリア寿命よりも1桁以上短い。第1の不純物層および第2の不純物層のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、ドリフト層の材料のバンドギャップをeV単位で表した値をEとした場合に、
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされている。第1の不純物層および結晶の各々は酸素を含有している。結晶の酸素濃度は第1の不純物層の酸素濃度の100倍以上である。
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされている。第1の不純物層および結晶の各々は酸素を含有している。結晶の酸素濃度は第1の不純物層の酸素濃度の100倍以上である。
本発明の他の局面に従う半導体装置の製造方法は、以下の工程を有している。第1の面および第1の面と反対の第2の面を有するn型およびp型のいずれかの導電型のドリフト層が準備される。水素イオンを注入することによりドリフト層の第2の面上に水素イオン注入層が形成される。水素イオン注入層から、ドリフト層のうち水素イオン注入層に面する部分へ、水素イオンが拡散される。水素イオンを拡散する工程によって、ドリフト層のうち水素イオンが拡散した部分が、ドリフト層の第2の面上に設けられた上記導電型の第1の不純物層となり、かつ、水素イオン注入層が、ドリフト層の第2の面上に第1の不純物層を介して設けられた上記導電型の第2の不純物層となる。第2の不純物層の厚みは第1の不純物層の厚みよりも小さい。第2の不純物層の少数キャリア寿命は第1の不純物層の少数キャリア寿命よりも1桁以上短い。第1の不純物層および第2の不純物層のそれぞれの上記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、ドリフト層の材料のバンドギャップをeV単位で表した値をEとした場合に、
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされている。第1の不純物層の水素濃度はドリフト層の上記導電型のキャリア濃度よりも高い。第2の不純物層の水素濃度は第1の不純物層の水素濃度よりも高い。
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされている。第1の不純物層の水素濃度はドリフト層の上記導電型のキャリア濃度よりも高い。第2の不純物層の水素濃度は第1の不純物層の水素濃度よりも高い。
本発明によれば、ターンオフ損失を小さくし、かつオフリーク電流を低くすることができる。
以下、添付される図面を参照しながら実施形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しない。
<実施の形態1>
(構成)
本実施の形態においては、半導体装置の一例としてIGBTについて説明する。図1を参照して、IGBT100(半導体装置)は半導体基板1を有している。半導体基板1は、ドリフト層12と、第1のバッファ層8(第1の不純物層)と、第2のバッファ層9(第2の不純物層)とを有している。
(構成)
本実施の形態においては、半導体装置の一例としてIGBTについて説明する。図1を参照して、IGBT100(半導体装置)は半導体基板1を有している。半導体基板1は、ドリフト層12と、第1のバッファ層8(第1の不純物層)と、第2のバッファ層9(第2の不純物層)とを有している。
半導体基板1は、IGBT100の製造のために準備された時点では、n型およびp型のいずれかの導電型のものであり、本実施の形態においては低濃度のn型のものである。IGBTの半導体構造の一部は、この低濃度のn型の半導体基板1の内部に形成されている。よって半導体基板1には、より高濃度のn型の部分、およびp型の部分も設けられている。半導体基板1の中で、低濃度のn型のままである箇所がドリフト層12である。よってドリフト層12はn型の導電型を有している。またドリフト層12は上面(第1の面)および裏面(第1の面と反対の第2の面)を有している。
半導体基板1の上面側にはIGBTの表面構造が形成されている。半導体基板1の上面には、開口部を有する複数のトレンチ13が形成されている。ここで、トレンチ13の底部から半導体基板1の上面に至る部分(換言すれば、トレンチ13の底部から半導体基板1の上面までの範囲において、トレンチ13の形成後に残る部分)を、メサ部14と呼ぶことにする。すなわち、隣り合うトレンチ13の間の部分がメサ部14であり、隣り合うメサ部14の間の空間がトレンチ13である。
各トレンチ13内には、ゲート電極であるトレンチゲート2が埋め込まれている。各トレンチゲート2は、トレンチゲート2を囲むゲート絶縁膜3によって半導体基板1から絶縁されている。言い換えれば、ゲート絶縁膜3は、トレンチゲート2とメサ部14との間に配置されている。また、トレンチゲート2は、ゲートパッド電極(図示せず)に接続されている。ゲートパッド電極は、トレンチゲート2へIGBT100の外部からゲート電圧を印加するための端子電極である。
メサ部14の表層には、ドリフト層12の上面上に配置されたp型の不純物層であるベース層4が設けられている。ベース層4の表層の一部、すなわち半導体基板1の表層の一部には、高濃度のn型の不純物層であるエミッタ層5が設けられている。前述したトレンチ13は、エミッタ層5とベース層4とを貫いてドリフト層12に至っている。よってエミッタ層5は、ゲート絶縁膜3と接触している。またエミッタ層5は、ゲート絶縁膜3と接触する側とは反対側および底部において、ベース層4と接触している。ベース層4とエミッタ層5とは、半導体基板1の上面においてエミッタ電極6に接続されている。エミッタ電極6とトレンチゲート2との間には層間絶縁膜7が設けられている。層間絶縁膜7によって、エミッタ電極6はトレンチゲート2から絶縁されている。
ドリフト層12の裏面上には、n型の不純物層である第1のバッファ層8と、n型の不純物層である第2のバッファ層9と、p型の不純物層であるコレクタ層10と、コレクタ電極11とが、この順に設けられている。よって、半導体基板1の裏面にはコレクタ層10が設けられている。また半導体基板1の裏面から見てコレクタ層10よりも深い位置に、コレクタ層10と接触して、第2のバッファ層9が設けられている。また半導体基板1の裏面から見て第2のバッファ層9よりも深い位置に、第2のバッファ層9と接触して、第1のバッファ層8が設けられている。コレクタ電極11は半導体基板1の裏面でコレクタ層10と接触している。
第2のバッファ層9の厚み(図1における縦方向の寸法)は、第1のバッファ層8の厚みよりも小さい。第2のバッファ層9の少数キャリア寿命は、第1のバッファ層8の少数キャリア寿命よりも1桁以上短い。第1のバッファ層8中の少数キャリア寿命は、ドリフト層12のそれと同等であることが理想的である。しかし第1のバッファ層8中の少数キャリア寿命はドリフト層12のそれより、後述する本実施の形態の効果をなくさない程度に低くてもよい。第1のバッファ層8および第2のバッファ層9のキャリア濃度はドリフト層12のそれよりも高いが、第1のバッファ層8と第2のバッファ層9とのキャリア濃度の大小関係は特に限定されない。
第1のバッファ層8および第2のバッファ層9のそれぞれのn型のキャリア濃度(キャリアとしての電子濃度)の厚み方向における積分をcm-2単位で表した値を、S1およびS2とする。またドリフト層12の材料のバンドギャップをeV単位で表した値をEとする。なお第1のバッファ層8および第2のバッファ層9の材料のバンドギャップも実質的にEに等しい。本実施の形態においては、以下の式(1)および(2)
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 ・・・(1)
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2 ・・・(2)
が満たされている。
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 ・・・(1)
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2 ・・・(2)
が満たされている。
式(1)は、積分S1[cm-2]がバンドギャップE[eV]の2乗の4.1×1011倍以上2.0×1012以下の範囲(以下、「第1の積分濃度範囲」と記載する場合がある)内にあることを意味する。式(2)は、積分S1[cm-2]および積分S2[cm-2]の和がバンドギャップE[eV]の2乗の9.9×1011倍以上4.0×1012以下の範囲(以下、「第2の積分濃度範囲」と記載する場合がある)内にあることを意味する。第1の積分濃度範囲および第2の積分濃度範囲の具体的な数値は、シリコン半導体装置についてのシミュレーション(詳しくは後述する)によって導かれたものである。また第1の積分濃度範囲および第2の積分濃度範囲は、バンドギャップEの2乗でスケーリングされていることによって、シリコンに限らず様々な半導体材料(特にワイドバンドギャップ半導体)にも適用可能とされている。このスケーリングの妥当性について、以下に説明する。
半導体材料の絶縁破壊電界はバンドギャップEの2乗によっておおよそスケーリングされる。例えば、シリコン(Si)、ポリタイプ4Hの炭化珪素(SiC)、窒化ガリウム(GaN)、およびβ相の酸化ガリウム(Ga2O3)のそれぞれのバンドギャップは1.1eV、3.0eV、3.4eV、および4.9eVであり、それらの絶縁破壊電界は0.3MV/cm、2.8MV/cm、3.5MV/cm、および8MV/cmである。各材料について絶縁破壊電界[MV/cm]をそのバンドギャップ[eV]の2乗で割ると、0.25〜0.33の値、すなわち約0.3という共通の値、が得られる。よって絶縁破壊電界はバンドギャップの2乗によっておおよそスケーリングされるといえる。
一方で、半導体装置のオフ耐圧は、半導体基板(主にドリフト層)に空乏層が広がることで保持される。空乏層の電界分布は、空乏層内の不純物イオンである空間電荷で決まる。1次元の階段接合モデルでは、空乏層内の空間電荷の深さ方向の積分濃度が、ある臨界値を超えたときに、絶縁破壊が発生する(空間電荷の濃度はキャリア濃度に等しい)。この臨界値は半導体材料の絶縁破壊電界に比例する。例えば、絶縁破壊電界がシリコンのX倍である半導体材料では、半導体基板のキャリア濃度をX2倍に、半導体基板の厚みを1/X倍にすることができ、空乏層内の空間電荷の深さ方向の積分濃度はX倍になる。
実際には、オフ耐圧近傍の電圧ではバッファ層の一部にも空乏層が広がる。バッファ層に十分に空乏層が広がるかどうか、逆にバッファ層が空乏層をせき止められるかどうか(バッファ層が完全に空乏化しないかどうか)は、半導体材料により決まる空間電荷の積分濃度の臨界値により決まるものである。
翻って、半導体材料の絶縁破壊電界はバンドギャップEの2乗によっておおよそスケーリングされる。従って、前述の空間電荷の積分濃度の臨界値、および、それに支配されるバッファ層のキャリア濃度の積分濃度の条件も、バンドギャップEの2乗によっておおよそスケーリングされる。
(シミュレーション結果)
本シミュレーションにおいては、半導体材料としてシリコンが用いられた。すなわち、ドリフト層12、第1のバッファ層8および第2のバッファ層9を含む半導体基板1の材料はシリコンとされた。この場合、上述した第1の積分濃度範囲は5.0×1011cm−2以上2.4×1012cm−2以下、第2の積分濃度範囲は1.2×1012cm−2以上4.8×1012cm−2以下である。言い換えれば、前述した式(1)および(2)のそれぞれは、シリコンが用いられる場合、以下の式(S1)および(S2)
5.0×1011 ≦ S1 ≦ 2.4×1012 ・・・(S1)
1.2×1012 ≦ S1+S2 ≦ 4.8×1012 ・・・(S2)
に対応する。
本シミュレーションにおいては、半導体材料としてシリコンが用いられた。すなわち、ドリフト層12、第1のバッファ層8および第2のバッファ層9を含む半導体基板1の材料はシリコンとされた。この場合、上述した第1の積分濃度範囲は5.0×1011cm−2以上2.4×1012cm−2以下、第2の積分濃度範囲は1.2×1012cm−2以上4.8×1012cm−2以下である。言い換えれば、前述した式(1)および(2)のそれぞれは、シリコンが用いられる場合、以下の式(S1)および(S2)
5.0×1011 ≦ S1 ≦ 2.4×1012 ・・・(S1)
1.2×1012 ≦ S1+S2 ≦ 4.8×1012 ・・・(S2)
に対応する。
シミュレーションに用いられたIGBTの構造は、25℃でアバランシェ降伏が生じる電圧(以下「耐圧」と記載する場合がある)が1300V程度のものとされた。図2〜図9のシミュレーションでは、半導体基板1の厚みは100μmとされた。半導体基板1の材料がシリコンの場合、半導体基板1の厚み[単位μm]が温度25℃での耐圧[単位V]の0.1倍未満でれば、半導体基板の厚みは十分に低減されているといえる。また、図2〜図9のシミュレーションでは、第1のバッファ層8の厚みは20μmとされ、第2のバッファ層9の厚みは5μmとされた。
図2は、温度125℃、コレクタ−エミッタ間電圧600Vにおける、ターンオフ損失と、通電(以下「オン」と記載する場合がある)時の電圧降下(以下「オン電圧」と記載する場合がある)との関係のシミュレーション結果を示すグラフ図である。なお一般に、オン電圧はオン時の通電損失に比例する。図3は、温度125℃、コレクタ−エミッタ間電圧800Vにおける、コレクタ電極からエミッタ電極に流れるオフリーク電流と、ターンオフ損失との関係のシミュレーション結果を示すグラフ図である。
図2および図3のシミュレーションにおいて、前述した特表2003−533047号公報および特開2013−138172号公報の構成に対応する比較例の場合を円形のプロット51で示す。また実施例における3種類の場合を、三角形のプロット52、四角形のプロット53、および菱形のプロット54で示し、同種のプロットを同種の線で結んでいる。
プロット51(比較例)においては、n型バッファ層が単純な水素イオン注入で形成される場合が想定された。すなわち、本実施の形態において第1のバッファ層8および第2のバッファ層9という2種類のバッファ層が配置されている箇所に、比較例においては、短い少数キャリア寿命を有する1種類のバッファ層のみが設けられている場合が想定された。プロット52、53および54では、第2のバッファ層9のキャリア濃度が異なっており、第2のバッファ層9のキャリア濃度がプロット52、53および54の順で高くされた。
また図2および図3のシミュレーションにおいて、ドリフト層12の少数キャリア寿命は100μsとされた。またプロット51(比較例)におけるバッファ層の少数キャリア寿命は、10μs、1μsおよび0.1μsの3種類とされた。またプロット52〜54(実施例)における第1のバッファ層8の少数キャリア寿命は100μsとされた。また実施例における第2のバッファ層9の少数キャリア寿命は、1μsおよび0.1μsの2種類とされた。具体的には、図2においては、線で結ばれた2つのプロットのうち、左側(オン電圧が低く、かつターンオフ損失が高い側)のプロットが1μs、右側(オン電圧が高く、かつターンオフ損失が低い側)のプロットが0.1μsに対応している。図3においては、左側(ターンオフ損失が低い側)のプロットが0.1μs、右側(ターンオフ損失が高い側)のプロットが1μsに対応している。
図2の結果から、比較例および実施例のいずれの結果も、オン電圧−ターンオフ損失に関して同等のトレードオフ曲線上にプロットされていた。よって実施例によっても、比較例に対応する特表2003−533047号公報および特開2013−138172号公報の技術と同程度にターンオフ損失を低減できたといえる。一方で、図3の結果から、プロット51(比較例)に対してプロット51〜54(実施例)においては、オフリーク電流を大幅に低減することができた。つまり実施例によれば、ターンオフ損失を比較例と同程度に低減しつつ、比較例に対してオフリーク電流を大幅に低減することができた。
一般に、パワー半導体モジュールで使用される電源電圧は耐圧の半分程度である。オフ時において、半導体装置には電源電圧が印加される。IGBTの場合、オフ時のコレクタ−エミッタ間電圧が電源電圧になる。半導体基板の厚みが低減されたIGBTでは、耐圧の半分以下のコレクタ−エミッタ間電圧で空乏層がn型バッファ層に到達する。空乏層がn型バッファ層に到達すると、比較例ではn型バッファ層の少数キャリア寿命が短いために、オフリーク電流が著しく増加する。なぜならば、少数キャリア寿命の短い領域では、電子正孔対の再結合が生じやすいのと同時に、電子正孔対の生成も生じやすいためである。空乏層内に少数キャリア寿命の短い領域が存在すると、そこで生成された多量の電子正孔対が空乏層内の電界により移動し、大きなオフリーク電流となる。これに対して実施例では、第1のバッファ層8の少数キャリア寿命が長いため、オフリーク電流は低いままである。
従って、通常の電源電圧を使用する場合、実施例によれば、半導体基板の厚みが低減されたIGBTのオフリーク電流を、比較例よりも低くすることができる。オフリーク電流を低くすることにより、パワー半導体デバイスをより高温で動作させることができる。ただし、以下に説明するように、ある程度高い電圧においてもオフリーク電流を抑制するためには、第1のバッファ層8のキャリア濃度の積分S1が適切に選択される必要がある。
図4は、温度125℃でのIGBT100における、第1のバッファ層8のキャリア濃度の積分S1と、オフリーク電流との間の関係のシミュレーション結果を示すグラフ図である。図中、コレクタ−エミッタ間電圧について、500Vの場合を菱形のプロット55で示し、600Vの場合を四角形のプロット56で示し、700Vの場合を三角形のプロット57で示している。また同種のプロットを同種の線で結んでいる。
シミュレーション結果によれば、S1=0.4×1012[cm-2]の時にコレクタ−エミッタ間電圧が700V(プロット57)まで高められると、オフリーク電流が著しく増加した。このように、耐圧1300Vの半分にも満たない電圧700Vでオフリーク電流が顕著に増加したのは、空乏層が第2のバッファ層9に到達したためである。一方、S1≧0.5×1012[cm-2]の範囲においては、コレクタ−エミッタ間電圧が700Vに達しても、オフリーク電流は低く抑えられていた。この範囲は、シリコンのバンドギャップES[eV]を用いて、S1≧4.1×1011・ES 2とも表される。
図5は、温度25℃でのIGBT100における、第1のバッファ層8のキャリア濃度の積分S1と、オフ時の耐圧(以下「オフ耐圧」と記載する場合がある)との間の関係のシミュレーション結果を示すグラフ図である。これによれば、積分S1が大きくなるにつれて徐々に耐圧が低下した。特にS1が3×1012cm-2以上の場合は、ほぼ空乏層が第1のバッファ層8に広がることなく、アバランシェ降伏が生じた。一方、積分S1を低下させていくと、S1=1.2×1012[cm-2]でオフ耐圧の臨界的な上昇が見られた。この理由は、アバランシェ降伏が生じる電圧と、第1のバッファ層8に空乏層が広がりきる電圧とが同程度になったためである。よって、必須ではないものの、積分S1≦1.2×1012[cm-2]が満たされることが好ましいことがわかった。この範囲は、シリコンのバンドギャップES[eV]を用いて、S1≦9.9×1011・ES 2とも表される。
図6は、温度125℃でのIGBT100における、第1のバッファ層8のキャリア濃度の積分S1がターンオフ時の電圧振動へ与える影響のシミュレーション結果を示すグラフ図である。図中、縦軸はターンオフサージ直後の電圧振動の振幅、すなわち、ターンオフサージ直後の電圧の落ち込み(極小値)からその落ち込みの直後の電圧の跳ね上がり(極大値)までの振幅である。2つのプロット58からわかるように、積分S1≧3×1012[cm-2]以上の場合、ターンオフサージ後の電圧振動の振幅が顕著に大きかった。すなわち電流・電圧振動が顕著であった。これに対して、S1≦2.4×1012[cm-2]の範囲においては、振幅が低い値に抑制されていた。この範囲は、シリコンのバンドギャップES[eV]を用いて、S1≦2.0×1011・ES 2[cm-2]とも表される。
図7は、温度125℃でのIGBTのターンオフ時の電圧波形と、第1のバッファ層8のキャリア濃度の積分S1との関係のシミュレーション結果を示すグラフ図である。図中、破線71はS1=2.4×1012[cm-2]の実施例の結果であり、実線72はS1=3.0×1012[cm-2]の比較例の結果である。実線72で表された比較例においては、特に、ターンオフサージ直後の電圧の落ち込みが急峻かつ深くなった。このようなスナッピーな波形は、電流波形にも同時に現れており、これがトリガーになって継続的なリンギングが発生することが懸念される。
積分S1が第1の積分濃度範囲より大きいと、図5を参照して上述したように、オフ時に空乏層が第1のバッファ層8のごく一部分にしか広がらない状態でアバランシェ降伏が生じる。その結果、第1のバッファ層8のキャリア濃度の積分が第1の積分濃度範囲より大きいIGBTの耐圧は低くなり得る。また、そのようなIGBTでは、図6を参照して上述したように、ターンオフ時の電流・電圧振動を抑制する効果が薄れる。
ターンオフ時の電流・電圧振動を抑制するには、オフ時にコレクタ−エミッタ間電圧を耐圧まで上げた時に、第1のバッファ層8の大部分に空乏層が広がるか、もしくは、第1のバッファ層8の全体と第2のバッファ層9の一部分とに空乏層が広がる必要がある。換言すれば、ターンオフ時の電流・電圧振動を抑制するには、オフ時にコレクタ−エミッタ間電圧を上げていく時に、空乏層が第1のバッファ層8に到達した後も、深さ方向に有意に広がり続けることが重要である。また、空乏層が深さ方向に有意に広がり続けることは、空乏層容量が有意に減り続けることも意味する。この条件(以下「条件A」と記載する場合がある)が満たされると、ターンオフ時のキャリアの吸い出しが緩やかになるため、電流・電圧振動のトリガーとなる大きな電圧サージが生じにくくなり、さらに、空乏層容量が固定されないため、空乏層容量とパワー半導体モジュールの寄生インダクタンスとの共振が生じにくくなる。
第1のバッファ層8および第2のバッファ層9のキャリア濃度の積分の和S1+S2が第2の積分濃度範囲より小さいと、オフ時にコレクタ−エミッタ間電圧を上げた時に、第2のバッファ層9の全体まで空乏層が広がることがある。第2のバッファ層9の全体まで空乏層が広がると、空乏層がコレクタ層10に接触するパンチスルーという現象が生じる。これによりオフリーク電流が極端に増加する。その結果、アバランシェ降伏が生じなくても、実効的に耐圧が著しく低下する。また、和S1+S2が第2の積分濃度範囲より小さいIGBTは、パンチスルーを生じない電源電圧であっても、高温の動作で熱暴走を生じやすい。
図8は、温度25℃でのIGBT100における、第1のバッファ層8および第2のバッファ層9のキャリア濃度の積分の和S1+S2と、オフ耐圧との間の関係のシミュレーション結果を示すグラフ図である。これによれば、和S1+S2が1.2×1012cm-2未満においてはオフ耐圧が著しく低下した。これはコレクタ−エミッタ間電圧1200V以下でパンチスルーが生じたためである。一方、S1+S2≧1.2×1012[cm-2]の範囲においては、高いオフ耐圧が安定的に得られた。この範囲は、シリコンのバンドギャップES[eV]を用いて、S1+S2≧9.9×1011・ES 2とも表される。
積分S1が第1の積分濃度範囲にあれば、第2のバッファ層9のキャリア濃度が極端に高くなければ、和S1+S2が第2の積分濃度範囲より大きくても、上記の条件Aは満たされることがある。しかし積分S2が大きすぎると、コレクタ層10から正孔が注入されにくくなるので、オン電圧が高くなる。これに関連して、オン電圧のシミュレーション結果について、以下に説明する。
図9は、温度125℃でのIGBT100における、和S1+S2とオン電圧との間の関係のシミュレーション結果を示すグラフ図である。これによれば、和S1+S2が4.8×1012cm-2超えるとオン電圧が急激に増加した。一方、S1+S2≦4.8×1012[cm-2]の範囲においては、低いオン電圧が安定的に得られた。この範囲は、シリコンのバンドギャップES[eV]を用いて、S1+S2≦4.0×1012・ES 2とも表される。
積分S1が第1の積分濃度範囲にあり、かつ和S1+S2が第2の積分濃度範囲にあれば、ターンオフ後に第2のバッファ層9の一部もしくは全てに空乏層が広がらない。第2のバッファ層9中の少数キャリア寿命は第1のバッファ層8の中のそれよりも1桁以上短いため、ターンオフ後に空乏化しない領域に残存したキャリアを素早く消滅させることができる。その結果、ターンオフ損失を低くすることができる。
しかし、第2のバッファ層9の厚みが大きすぎると、コレクタ層10から注入された正孔の大部分が第1のバッファ層8に到達せず、そのためIGBT100がバイポーラデバイスとして正常に動作しないことがある。そのような場合、オン時の電流(コレクタ電流)−電圧(コレクタ−エミッタ間電圧)特性に負性抵抗領域が生じることがある。このことについて、図10および図11を参照して、以下に説明する。
図10は、温度125℃でのIGBT100における、第2のバッファ層9の厚みとオン電圧との間の関係のシミュレーション結果を示すグラフ図である。第1のバッファ層8の厚みは20μmとされ、第1のバッファ層8および第2のバッファ層9のキャリア濃度の積分の和S1+S2は1.8×1012cm-2とされた。図中、第2のバッファ層9の少数キャリア寿命が1μsの場合を、実線で結ばれた四角形のプロットで示す。また第2のバッファ層9の少数キャリア寿命が0.1μsの場合を、破線で結ばれた菱形のプロットで示す。
図11は、温度125℃でのIGBT100における、コレクタ−エミッタ間電圧とコレクタ電流との間の関係のシミュレーション結果を示すグラフ図である。すなわち、オン時の電流−電圧特性を示すグラフ図である。なお縦軸は有効面積1cm2当たりのコレクタ電流である。線73(図11)は、図10におけるプロット60(第2のバッファ層9の少数キャリア寿命が1μsであり、かつ第2のバッファ層9の厚みが25μmのもの)に対応している。また線74(図11)は、図10におけるプロット61(第2のバッファ層9の少数キャリア寿命が0.1μsであり、かつ第2のバッファ層9の厚みが20μmのもの)に対応している。また線75(図11)は、図10におけるプロット62(第2のバッファ層9の少数キャリア寿命が0.1μsであり、かつ第2のバッファ層9の厚みが25μmのもの)に対応している。
プロット62(図10)に対応する線75(図11)を参照して、少数キャリア寿命が0.1μsと短くかつ第2のバッファ層9の厚みが25μmと大きい場合、負性抵抗領域が生じることがわかった。このような場合においては、コレクタ層10から注入された正孔がドリフト層12に到達せず、バイポーラ動作(伝導度変調効果)が阻害される。そして、コレクタ−エミッタ間電圧を上げて正孔の注入を増やしていく過程で、ユニポーラ動作からバイポーラ動作への切り替わりが生じ、その際に負性抵抗領域が生じる。負性抵抗領域が生じる条件は、第2のバッファ層9のキャリア寿命、厚み、およびキャリア濃度などにより決まるが、本実施の形態の効果を十分に得るためには、第2のバッファ層9の厚みは、少なくとも、第1のバッファ層8の厚み(図10のシミュレーションにおいては20μm)よりも小さくあるべきである。
以上から、本実施の形態によれば、ターンオフ損失を小さくし、かつオフリーク電流を低くすることができる。
(半導体基板の材料)
本実施の形態および後述する他の実施の形態においては、半導体基板の材料がシリコンである場合について詳述している。しかしながら、半導体基板の材料はシリコンに限定されるものではない。半導体基板は、ワイドバンドギャップを有する半導体材料、例えば、炭化珪素(SiC)系材料、窒化ガリウム(GaN)系材料、ダイヤモンド系材料、または酸化ガリウム(Ga2O3)系材料で構成されてもよい。ここで、ワイドバンドギャップを有する半導体材料とは、一般に、およそ2eV以上のバンドギャップ(禁制帯幅)をもつ半導体を指し、窒化ガリウム(GaN)などの3族窒化物、酸化亜鉛(ZnO)などの2族酸化物、セレン化亜鉛(ZnSe)などの2族カルコゲナイド、ダイヤモンドおよび炭化珪素(SiC)などが知られている。例外はあるものの、バンドギャップの2乗と絶縁破壊電界(臨界電界)との間には比例に近い正の相関がある。また、絶縁破壊電界が高ければ、半導体基板および半導体装置を構成する不純物層のキャリア濃度も高めることができる。例えば、ポリタイプ4Hの炭化珪素はシリコンの約3倍のバンドギャップを持ち、ポリタイプ4Hの炭化珪素はシリコンの9〜10倍の絶縁破壊電界を持つ。その結果、ポリタイプ4Hの炭化珪素の第1の積分濃度範囲および第2の積分濃度範囲は、シリコンの9〜10倍になる。
本実施の形態および後述する他の実施の形態においては、半導体基板の材料がシリコンである場合について詳述している。しかしながら、半導体基板の材料はシリコンに限定されるものではない。半導体基板は、ワイドバンドギャップを有する半導体材料、例えば、炭化珪素(SiC)系材料、窒化ガリウム(GaN)系材料、ダイヤモンド系材料、または酸化ガリウム(Ga2O3)系材料で構成されてもよい。ここで、ワイドバンドギャップを有する半導体材料とは、一般に、およそ2eV以上のバンドギャップ(禁制帯幅)をもつ半導体を指し、窒化ガリウム(GaN)などの3族窒化物、酸化亜鉛(ZnO)などの2族酸化物、セレン化亜鉛(ZnSe)などの2族カルコゲナイド、ダイヤモンドおよび炭化珪素(SiC)などが知られている。例外はあるものの、バンドギャップの2乗と絶縁破壊電界(臨界電界)との間には比例に近い正の相関がある。また、絶縁破壊電界が高ければ、半導体基板および半導体装置を構成する不純物層のキャリア濃度も高めることができる。例えば、ポリタイプ4Hの炭化珪素はシリコンの約3倍のバンドギャップを持ち、ポリタイプ4Hの炭化珪素はシリコンの9〜10倍の絶縁破壊電界を持つ。その結果、ポリタイプ4Hの炭化珪素の第1の積分濃度範囲および第2の積分濃度範囲は、シリコンの9〜10倍になる。
このようなワイドバンドギャップ半導体によって構成されたスイッチングデバイスまたは整流デバイスは、耐圧(耐電圧性)が高く、許容電流密度も高い。このため、シリコンに比べて半導体装置の小型化が可能である。そのように小型化されたスイッチングデバイスまた整流デバイスを用いることにより、これらのチップを組み込んだパワー半導体モジュールの小型化が可能となる。また、ワイドバンドギャップ半導体は耐熱性も高いので、ヒートシンクの放熱フィンを小型化することが可能である。また、水冷ではなく空冷による冷却も適用可能である。これらの結果、パワー半導体モジュールの小型化が可能となる。
<実施の形態2>
(構成)
本実施の形態においては、半導体装置の一例としてpinダイオードについて説明する。図12を参照して、pinダイオード200(半導体装置)は、実施の形態1と同様、ドリフト層12と、第1のバッファ層8と、第2のバッファ層9とを有する半導体基板1を含んでいる。
(構成)
本実施の形態においては、半導体装置の一例としてpinダイオードについて説明する。図12を参照して、pinダイオード200(半導体装置)は、実施の形態1と同様、ドリフト層12と、第1のバッファ層8と、第2のバッファ層9とを有する半導体基板1を含んでいる。
半導体基板1の上面側にはアノード構造が形成されている。具体的には、ドリフト層12の上面には、p型の不純物層であるアノード層20と、アノード電極21とが、この順に設けられている。すなわち、アノード層20は、半導体基板1の上面に設けられており、半導体基板1の上面でアノード電極21と接触している。
ドリフト層12の裏面上には、第1のバッファ層8と、第2のバッファ層9と、n型の不純物層であるカソード層22と、カソード電極23とが、この順に設けられている。よって半導体基板1の裏面にカソード層22が設けられている。また半導体基板1の裏面から見てカソード層22よりも深い位置に、カソード層22と接触して、第2のバッファ層9が設けられている。また半導体基板1の裏面から見て第2のバッファ層9よりも深い位置に、第2のバッファ層9と接触して、第1のバッファ層8が設けられている。カソード電極23は半導体基板1の裏面でカソード層22と接触している。カソード層22のn型のキャリア濃度(不純物濃度)は、第2のバッファ層9のものに比して高い。
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
(比較例)
本比較例の構成(図示せず)は、上述した第2のバッファ層9がカソード層22の機能も果たすことにより、カソード層22が省略されたものであるとする。一般的に、カソード層は、カソード電極23とオーミックコンタクトを取る目的で、非常に高い不純物濃度を必要とする。このため本比較例においては、第1のバッファ層8および第2のバッファ層9のキャリア濃度の積分の和S1+S2を第2の積分濃度範囲に収めるためには、第2のバッファ層9は極めて浅くなる。その結果、ターンオフ時間を抑制する効果がほとんど得られなくなる。このことについて、以下に説明する。
本比較例の構成(図示せず)は、上述した第2のバッファ層9がカソード層22の機能も果たすことにより、カソード層22が省略されたものであるとする。一般的に、カソード層は、カソード電極23とオーミックコンタクトを取る目的で、非常に高い不純物濃度を必要とする。このため本比較例においては、第1のバッファ層8および第2のバッファ層9のキャリア濃度の積分の和S1+S2を第2の積分濃度範囲に収めるためには、第2のバッファ層9は極めて浅くなる。その結果、ターンオフ時間を抑制する効果がほとんど得られなくなる。このことについて、以下に説明する。
通常の電源電圧(耐圧の半分程度の電圧)であれば、ターンオフ後も第1のバッファ層8の大部分は空乏化しない。ダイオードのターンオフ後には、第1のバッファ層8の大部分と第2のバッファ層9とにキャリア(正孔)が残存することになる。本比較例のように第2のバッファ層9が非常に浅い(第2のバッファ層9の厚みが非常に小さい)場合、残存キャリアのほとんどが第1のバッファ層8に存在することになる。少数キャリア寿命の短い領域である第2のバッファ層9は非常に浅いために、第2のバッファ層9で再結合するキャリアの量は非常に少ない。このためターンオフ時間を短くする効果がほとんど得られない。
(効果)
上記比較例と異なり本実施の形態によれば、カソード層22と第2のバッファ層9との各々が個別に設けられる。これにより第2のバッファ層9の厚みを十分に確保することができる。よって第2のバッファ層9において大量に再結合を生じさせることができる。第2のバッファ層9における再結合の進行に伴い、第1のバッファ層8の残存少数キャリアが第2のバッファ層9中へ拡散し、さらなる再結合が生じる。その結果、ターンオフ時間を短くすることができる。
上記比較例と異なり本実施の形態によれば、カソード層22と第2のバッファ層9との各々が個別に設けられる。これにより第2のバッファ層9の厚みを十分に確保することができる。よって第2のバッファ層9において大量に再結合を生じさせることができる。第2のバッファ層9における再結合の進行に伴い、第1のバッファ層8の残存少数キャリアが第2のバッファ層9中へ拡散し、さらなる再結合が生じる。その結果、ターンオフ時間を短くすることができる。
なお実施の形態2のpinダイオード200では、実施の形態1のIGBT100(図1)と異なり、半導体基板1の裏面にp型の不純物層であるコレクタ層10が設けられておらず、代わりに高濃度のn型の不純物層であるカソード層22が設けられている。そのため、実施の形態1で述べたコレクタ層10が関与する効果は、実施の形態2では得られない。しかしながらそれ以外の実施の形態1の効果については、類似の効果が本実施の形態によっても得られる。
<実施の形態3>
本実施の形態においては、実施の形態1において説明したIGBT100(図1)の製造方法の第1の例について説明する。なお本実施の形態においては半導体基板1の材料はシリコンとする。
本実施の形態においては、実施の形態1において説明したIGBT100(図1)の製造方法の第1の例について説明する。なお本実施の形態においては半導体基板1の材料はシリコンとする。
図13を参照して、まず、構造100Pが準備される。構造100Pは、上面(第1の面)および裏面(第1の面と反対の第2の面)を有するn型のドリフト層12と、ドリフト層12の裏面上に設けられたn型の第1のバッファ層8と、ドリフト層12の裏面上に第1のバッファ層8を介して設けられたn型のCZ結晶30(結晶)とを有している。具体的には、構造100Pを準備するために、以下の工程が行われる。
まず、チョクラルスキー(CZ)法で作製された厚いn型の結晶であるCZ結晶30が準備される。CZ結晶30上におけるシリコンのエピタキシャル成長により、第1のバッファ層8(図1)となるn型の第1のエピタキシャル膜31と、ドリフト層1となる部分を含む低濃度のn型の第2のエピタキシャル膜32とが順に形成される。第1のバッファ層8およびCZ結晶30の各々は酸素を含有している。後述する理由により、CZ結晶30の酸素濃度は、第1のエピタキシャル膜31、すなわち第1のバッファ層8、の酸素濃度の100倍以上である。またCZ結晶30の少数キャリア寿命は、第1のエピタキシャル膜31、すなわち第1のバッファ層8、の少数キャリア寿命よりも1桁以上短い。
次に、第2のエピタキシャル膜32の上面側にIGBTの表面構造が形成される。第2のエピタキシャル膜32のうち表面構造が形成されなかった部分は、そのままn型のドリフト層12となる。
さらに図14を参照して、CZ結晶30(図13)を研削することによって、CZ結晶30から結晶層30aが形成される。結晶層30aは、第1のバッファ層8の厚みよりも小さい厚みを有する第2のバッファ層9(図1)となる部分を含む。結晶層30aの厚みは、最終的なIGBT100(図1)の第2のバッファ層9とコレクタ層10との厚みの和に等しい。
さらに図1を参照して、次に、結晶層30a(図14)の裏面にボロンが注入される。これにより結晶層30aの一部がコレクタ層10となる。また、シリコンを添加したアルミニウムからコレクタ電極11が形成される。以上によりIGBT100が得られる。
氷点下での耐圧1200V保持を想定した場合、例えば、結晶層30aのキャリア濃度は5×1015cm-3、その厚みは5μm、第1のエピタキシャル膜31のキャリア濃度は4×1014cm-3、その厚みは20μm、第2のエピタキシャル膜32のキャリア濃度は6×1013cm-3、その厚みは75μmである。
一般的に、CZ結晶は比較的高濃度の炭素と比較的高濃度の酸素とをシリコン格子間の不純物として含む。炭素および酸素の濃度はどちらも1017cm-3オーダである。一方で、一般的に、エピタキシャル膜における炭素および酸素の各々の濃度は比較的低く、どちらも1014cm-3オーダである。つまり、CZ結晶の酸素濃度は、エピタキシャル膜の酸素濃度の少なくとも100倍以上である。また炭素濃度についても同様である。この炭素と酸素とが複合して点欠陥を形成することで、深いトラップ準位が形成される。このため、CZ結晶中の少数キャリア寿命は短く、エピタキシャル膜中のそれは長い。少数キャリア寿命の値は、厳密には定義により変わるものの、例えば、CZ結晶中では1μsオーダ、エピタキシャル膜中では100μsから1msオーダである。
製造されたIGBT100において、第1のバッファ層8および第2のバッファ層9の各々は酸素を含有している。第2のバッファ層9の酸素濃度は、第1のバッファ層8の酸素濃度の100倍以上である。なぜならば、第2のバッファ層9(図1)となるCZ結晶30(図13)の酸素濃度が、第1のバッファ層8となる第1のエピタキシャル膜31の酸素濃度の少なくとも100倍以上であるからである。これにより、第2のバッファ層9の少数キャリア寿命を、第1のバッファ層8の少数キャリア寿命よりも、十分に短くすることができる。
本実施の形態によれば、第1のバッファ層8および第2のバッファ層9のキャリア濃度および厚みを比較的自由に選択することができる。また第1のバッファ層8の少数キャリア寿命を、理想的に長くすることができる。特に、第1のバッファ層8の少数キャリア寿命を、後述する実施の形態4の場合と比して、より長くすることができる。
また製造面の利点として、第1のエピタキシャル膜31と、CZ結晶30の一部とのそれぞれを、そのまま、第1のバッファ層8および第2のバッファ層9として利用することができる。言い換えれば、第1のバッファ層8および第2のバッファ層9に必要な物性を得る上で、イオン注入などのような、半導体物性を調整するための半導体プロセスを実施する必要がない。
また他の利点として、CZ結晶30と第1のエピタキシャル膜31とが同じn型であり、かつそのキャリア濃度が1桁程度しか違わないことがある。これにより、CZ結晶30と第1のエピタキシャル膜31との間での格子不整合に起因するミスフィット転移を少なくすることができる。また基板の大型化(例えば300mm(12インチ)程度)が比較的容易であり、それにより、1つの基板当たりのチップの取れ数を増やすことができる。
なおCZ結晶の代わりに、炭素濃度が1014cm-3オーダで、酸素濃度が1017cm-3オーダであるようなMCZ(Magnetic−field−applied CZ)結晶が使用されてもよい。この場合は、MCZ結晶の少数キャリア寿命を下げるために、電子線照射または軽元素照射によりMCZ結晶中に格子欠陥(例えば格子間シリコンまたは格子空孔)を導入しこの格子欠陥と酸素とを結合させることで、トラップ準位を形成することが好ましい。また前述したCZ結晶が用いられる場合においても、電子線照射または軽元素照射によりCZ結晶中に格子欠陥が導入されてもよい。これにより格子欠陥−酸素−炭素の複合欠陥を形成することで、さらに少数キャリア寿命を下げることができる。例えば、CZ結晶の少数キャリア寿命を0.1μsオーダにすることができる。
<実施の形態4>
本実施の形態においては、実施の形態1において説明したIGBT100(図1)の製造方法の第2の例について説明する。なお本実施の形態においては半導体基板1の材料はシリコンとする。
本実施の形態においては、実施の形態1において説明したIGBT100(図1)の製造方法の第2の例について説明する。なお本実施の形態においては半導体基板1の材料はシリコンとする。
図15を参照して、上面および上面と反対の裏面を有するn型の半導体基板1が準備される。本実施の形態においては、半導体基板1は、フローティングゾーン法で作製されたシリコン基板である。
次に、半導体基板1の上面側にIGBTの表面構造が形成される。半導体基板1のうち表面構造が形成されなかった部分は、そのまま、上面(第1の面)および裏面(第1の面と反対の第2の面)を有するn型のドリフト層12となる。次に半導体基板1の裏面側、言い換えればドリフト層12の裏面側、が研削される。これにより半導体基板1の厚みが最終的なIGBT100(図1)におけるものとされる。
図16を参照して、次に、第1のバッファ層8(図1)となる領域中へ、半導体基板1の裏面(言い換えればドリフト層12の裏面)から、比較的高い加速エネルギーでヘリウムイオンが注入される。これにより、ドリフト層12の裏面側の部分に、格子欠陥(例えば格子間シリコンまたは格子空孔)が存在するヘリウムイオン注入層40が形成される。次に、第2のバッファ層9(図1)となる領域中へ、半導体基板1の裏面から、上記加速エネルギーよりも低い加速エネルギーで水素イオンが注入される。これによりドリフト層12の裏面上(言い換えれば、ドリフト層12のうち、ヘリウムイオン注入層40とされている部分の上)に、格子欠陥と水素イオンとが存在する水素イオン注入層41が形成される。なお、ヘリウムイオンの注入および水素イオンの注入の順番が入れ替えられてもよい。なお水素イオンおよびヘリウムイオンのような軽元素イオンは、十分に高い加速エネルギー(例えば、1MeV以上)で注入されることによって、半導体基板1の比較的深い位置に、ブロードな格子欠陥分布を形成することができる。
次に熱処理が行われる。これにより、水素イオン注入層41中に存在する余剰の水素イオンの一部が、水素イオン注入層41から、ドリフト層12のうち水素イオン注入層41に面する部分(言い換えれば、ヘリウムイオン注入層40)へ拡散される。熱処理の温度は325℃以上400℃以下が好ましい。ヘリウムイオン注入層40には水素イオンが過不足なく供給される。また同時に、この熱処理により格子欠陥に水素イオンが修飾されることで、ドナー準位が形成される。
図17を参照して、水素イオンを拡散する上記工程によって、ドリフト層12のうち水素イオンが拡散した部分が、ドリフト層12の裏面上に設けられた第1のバッファ層8となる。また水素イオン注入層41が、ドリフト層12の裏面上に第1のバッファ層8を介して設けられた第2のバッファ層9となる。上記工程を用いることで、第2のバッファ層9の少数キャリア寿命は、第1のバッファ層の少数キャリア寿命よりも1桁以上短くされる。
さらに図1を参照して、次に、第2のバッファ層9(図17)の裏面にボロンが注入される。これにより第2のバッファ層9の一部がコレクタ層10となる。また、シリコンを添加したアルミニウムからコレクタ電極11が形成される。以上によりIGBT100が得られる。
得られたIGBT100において、第1のバッファ層8および第2のバッファ層9の各々は水素を含有している。第1のバッファ層8の水素濃度の定量的な測定は困難であるが、相対的に言って、第1のバッファ層8の水素濃度はドリフト層12のn型のキャリア濃度よりも高い。また第2のバッファ層9の水素濃度は第1のバッファ層8の水素濃度よりも高い。第2のバッファ層9の水素濃度が第1のバッファ層8の水素濃度よりも高いことにより、第2のバッファ層9の少数キャリア寿命を、第1のバッファ層8の少数キャリア寿命よりも、十分に短くすることができる。
氷点下での耐圧1200V保持を想定した場合、例えば、ドリフト層12のキャリア濃度は6×1013cm-3、その厚みは100μmである。また例えば、第1のバッファ層8のキャリア濃度は平均で4×1014cm-3、その厚みは20μmである。また例えば、第2のバッファ層9のキャリア濃度は平均で5×1015cm-3、その厚みは5μmである。
一般的に、フローティングゾーン法で作製されたシリコン基板は、炭素および酸素の濃度が比較的低い。炭素および酸素の濃度はどちらも1014cm-3から1015cm-3オーダである。このため、フローティングゾーン法で作製されたシリコン基板自体の少数キャリア寿命は長い。このシリコン基板中に格子欠陥または水素イオンが導入されると、トラップ準位が形成されることで、少数キャリア寿命がより短くなる。ドナー化に必要な水素イオンが過不足なく供給された第1のバッファ層8に比べ、ドナー化後も余剰の水素イオンが存在する第2のバッファ層9の方が、少数キャリア寿命は短い。少数キャリア寿命の値は、厳密には定義により変わるものの、例えば、ドリフト層12中では100μsオーダ、第1のバッファ層8中では10μsオーダ、第2のバッファ層9中では100nsから1μsオーダである。
本実施の形態によれば、製造面の利点として、IGBTの表面構造を形成した後に、軽元素イオン注入と比較的低温の熱処理とで、第1のバッファ層8および第2のバッファ層9を形成することができる。また、第1のバッファ層8が水素注入で形成される場合と比して、第1のバッファ層8中の少数キャリア寿命を長くすることができる。また他の利点として、たとえば200mm(8インチ)のサイズにおける比較で、本実施の形態において用いられるフローティングゾーン法のシリコン基板は、実施の形態3において用いられるCZ結晶よりも安価である点がある。
図18は、コレクタ電極からエミッタ電極に流れるオフリーク電流とターンオフ損失との関係のシミュレーション結果を示すグラフ図である。図中、円形のプロット51は、図3のものと同様の比較例の場合を示す。また実施例における3種類の場合を、三角形のプロット63、四角形のプロット64、および菱形のプロット65で示し、同種のプロットを同種の線で結んでいる。プロット63、64および65のそれぞれに用いられた第2のバッファ層9のキャリア濃度は、プロット52、53および54(図3)のものと同様である。図3のシミュレーションにおいては、第1のバッファ層の少数キャリア寿命が100μsとされたが、図18のシミュレーションにおいては、本実施の形態に適合させるために10μsとされた。その他のシミュレーション条件は、図3のものと同様とされた。このシミュレーション結果から、プロット51(比較例)に対してプロット63〜65(実施例)では、ターンオフ損失の低い領域においてオフリーク電流を大幅に低減することができることがわかった。
なお、上述した軽元素イオンの注入において、典型的には、水素イオンとしてはプロトンが、ヘリウムイオンとしてはα粒子(ヘリウム4原子核)が用いられる。しかし、注入される軽元素イオンは、これらの同位体であってもよい。例えば、ヘリウムイオンとしてヘリウム3原子核が用いられてもよい。また、ヘリウムより重い元素のイオンであっても、半導体基板に格子欠陥を導入することは可能である。
またシリコンの格子欠陥への水素イオンの修飾により半導体にn型を付与することが例示されたが、他の半導体材料とイオンとの組み合わせでも、n型またはp型の付与を行い得る。半導体材料の格子欠陥に修飾するイオンは、半導体材料の格子を置換しないものであれば、どのような元素であっても構わない。
<変形例>
実施の形態1では、n型の半導体基板1にIGBT100が形成される場合(図1)が説明されたが、半導体基板および不純物層の導電型をすべて逆にしても、同様の効果を得ることができる。同様に、実施の形態2では、n型の半導体基板にpinダイオードが形成される場合が説明されたが、半導体基板および不純物層の導電型をすべて逆にしても、同様の効果を得ることができる。ただし、実施の形態4で説明した、シリコンの格子欠陥と水素イオンとの組み合わせでは、p型不純物層を形成することはできない。
実施の形態1では、n型の半導体基板1にIGBT100が形成される場合(図1)が説明されたが、半導体基板および不純物層の導電型をすべて逆にしても、同様の効果を得ることができる。同様に、実施の形態2では、n型の半導体基板にpinダイオードが形成される場合が説明されたが、半導体基板および不純物層の導電型をすべて逆にしても、同様の効果を得ることができる。ただし、実施の形態4で説明した、シリコンの格子欠陥と水素イオンとの組み合わせでは、p型不純物層を形成することはできない。
実施の形態1では、半導体装置としてスイッチングデバイスであるIGBTが例として説明されたが、スイッチングデバイスはMOSFETであってもよい。MOSFETの半導体基板の裏面側の構造は、例えば、pinダイオード200(図12)の半導体基板1の裏面側の構造と同様である。またスイッチングデバイスは、MOSFET以外のMISFET(金属−絶縁膜−半導体電界効果トランジスタ:Metal−Insulator−Semiconductor Field−Effect Transistor)であってもよい。また実施の形態2では、半導体装置として整流デバイスであるpinダイオードが例として説明されたが、整流デバイスはSBDであってもよい。また、1つの半導体装置がスイッチングデバイスと整流デバイスとの両方の機能を有していてもよい。例えば、半導体装置が逆導通IGBTである場合、半導体基板の裏面側は実施の形態1および実施の形態2の両方の特徴を併せ持つ。
実施の形態3および4ではIGBT100の製造方法について説明したが、そこで説明された、ドリフト層12と第1のバッファ層8と第2のバッファ層9とを有する構造を形成する方法を用いて、pinダイオード200(図12)など、IGBT以外の半導体装置が製造されてもよい。
なお、上記各実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの実施の形態における少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれる。また、矛盾が生じない限り、上記実施の形態において「1つ」備えられるものとして記載された構成要素は、「1つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、1つの構成要素が複数の構造物から成る場合と、1つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が1つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。また、本明細書における説明は、本発明に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。また、上記各実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、例えば、合金などが含まれるものとする。
1 半導体基板、2 トレンチゲート、3 ゲート絶縁膜、4 ベース層、5 エミッタ層、6 エミッタ電極、7 層間絶縁膜、8 第1のバッファ層(第1の不純物層)、9 第2のバッファ層(第2の不純物層)、10 コレクタ層、11 コレクタ電極、12 ドリフト層、13 トレンチ、14 メサ部、20 アノード層、21 アノード電極、22 カソード層、23 カソード電極、30 CZ結晶(結晶)、30a 結晶層、31 第1のエピタキシャル膜、32 第2のエピタキシャル膜、40 ヘリウムイオン注入層、41 水素イオン注入層、100 IGBT(半導体装置)、100P 構造、200 pinダイオード(半導体装置)。
Claims (6)
- 第1の面および前記第1の面と反対の第2の面を有するn型およびp型のいずれかの導電型のドリフト層と、
前記ドリフト層の前記第2の面上に設けられた前記導電型の第1の不純物層と、
前記ドリフト層の前記第2の面上に前記第1の不純物層を介して設けられた前記導電型の第2の不純物層と、
を備え、
前記第2の不純物層の厚みは前記第1の不純物層の厚みよりも小さく、
前記第2の不純物層の少数キャリア寿命は前記第1の不純物層の少数キャリア寿命よりも1桁以上短く、
前記第1の不純物層および前記第2の不純物層のそれぞれの前記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、前記ドリフト層の材料のバンドギャップをeV単位で表した値をEとした場合に、
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされる、
半導体装置。 - 前記第1の不純物層および前記第2の不純物層の各々は酸素を含有しており、前記第2の不純物層の酸素濃度は前記第1の不純物層の酸素濃度の100倍以上である、請求項1に記載の半導体装置。
- 前記第1の不純物層および前記第2の不純物層の各々は水素を含有しており、前記第1の不純物層の水素濃度は前記ドリフト層の前記導電型のキャリア濃度よりも高く、前記第2の不純物層の水素濃度は前記第1の不純物層の水素濃度よりも高い、請求項1に記載の半導体装置。
- 前記ドリフト層の前記材料はワイドバンドギャップ半導体である、請求項1から3のいずれか1項に記載の半導体装置。
- 第1の面および前記第1の面と反対の第2の面を有するn型およびp型のいずれかの導電型のドリフト層と、前記ドリフト層の前記第2の面上に設けられた前記導電型の第1の不純物層と、前記ドリフト層の前記第2の面上に前記第1の不純物層を介して設けられた前記導電型の結晶と、を含む構造を準備する工程と、
前記構造の前記結晶を研削することによって、前記結晶から、前記第1の不純物層の厚みよりも小さい厚みを有する第2の不純物層となる部分を含む結晶層を形成する工程と、
を備え、
前記結晶の少数キャリア寿命は前記第1の不純物層の少数キャリア寿命よりも1桁以上短く、
前記第1の不純物層および前記第2の不純物層のそれぞれの前記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、前記ドリフト層の材料のバンドギャップをeV単位で表した値をEとした場合に、
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされ、
前記第1の不純物層および前記結晶の各々は酸素を含有しており、前記結晶の酸素濃度は前記第1の不純物層の酸素濃度の100倍以上である、
半導体装置の製造方法。 - 第1の面および前記第1の面と反対の第2の面を有するn型およびp型のいずれかの導電型のドリフト層を準備する工程と、
水素イオンを注入することにより前記ドリフト層の前記第2の面上に水素イオン注入層を形成する工程と、
前記水素イオン注入層から、前記ドリフト層のうち前記水素イオン注入層に面する部分へ、水素イオンを拡散する工程と、
を備え、
前記水素イオンを拡散する工程によって、前記ドリフト層のうち水素イオンが拡散した部分が、前記ドリフト層の前記第2の面上に設けられた前記導電型の第1の不純物層となり、かつ、前記水素イオン注入層が、前記ドリフト層の前記第2の面上に前記第1の不純物層を介して設けられた前記導電型の第2の不純物層となり、
前記第2の不純物層の厚みは前記第1の不純物層の厚みよりも小さく、
前記第2の不純物層の少数キャリア寿命は前記第1の不純物層の少数キャリア寿命よりも1桁以上短く、
前記第1の不純物層および前記第2の不純物層のそれぞれの前記導電型のキャリア濃度の厚み方向における積分をcm-2単位で表した値をS1およびS2とし、前記ドリフト層の材料のバンドギャップをeV単位で表した値をEとした場合に、
4.1×1011・E2 ≦ S1 ≦ 2.0×1012・E2 かつ
9.9×1011・E2 ≦ S1+S2 ≦ 4.0×1012・E2
が満たされ、
前記第1の不純物層の水素濃度は前記ドリフト層の前記導電型のキャリア濃度よりも高く、前記第2の不純物層の水素濃度は前記第1の不純物層の水素濃度よりも高い、
半導体装置の製造方法。
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