JP6744190B2 - 半導体装置、及び表示システム - Google Patents

Description

本発明の一態様は、半導体装置、及び表示システムに関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。

なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む。）、及び電子機器は半導体装置を有している場合がある。

近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ））や記憶装置、センサなどの電子部品が用いられている。

特許文献１には、酸化物半導体を用いたトランジスタと、単結晶シリコンを用いたトランジスタによって構成された記憶装置が記載されている。また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。

特開２０１２−２５６４００号公報

本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、良好な信頼性を有する半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力が小さい半導体装置の提供を課題とする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１のトランジスタと第２のトランジスタ、及び第１の容量素子と第２の容量素子を有し、第１のトランジスタのソース又はドレインの一方と、第１の容量素子の一方の電極と、第２のトランジスタのゲートとは、電気的に接続され、第２のトランジスタのソース又はドレインの一方と、第２の容量素子の一方の電極と、第１のトランジスタのゲートとは、電気的に接続されている半導体装置である。

また、本発明の一態様に係る半導体装置は、第１のトランジスタのソース又はドレインの一方と、第１の容量素子の一方の電極と、第２のトランジスタのゲートとは、第１のノードにて電気的に接続され、第２のトランジスタのソース又はドレインの一方と、第２の容量素子の一方の電極と、第１のトランジスタのゲートとは、第２のノードにて電気的に接続され、第１のノードに第１の電位が保持され、第２のノードに第２の電位が保持されてもよい。

また、本発明の一態様に係る半導体装置は、第１の電位の保持を行うときには、第２の電位の保持をせず、第２の電位の保持を行うときには、第１の電位の保持をしなくてもよい。

また、本発明の一態様に係る半導体装置は、第１の電位の保持時には、第１のトランジスタのソース又はドレインの一方、及び第２のトランジスタのゲートに電位が印加され、第２の電位の保持時には、第２のトランジスタのソース又はドレインの一方、及び第１のトランジスタのゲートに電位が印加されてもよい。

また、本発明の一態様に係る半導体装置は、第１のトランジスタのゲート絶縁体には、第１の電位の保持時と第２の電位の保持時とで、それぞれ逆の極性の電位が印加され、第２のトランジスタのゲート絶縁体には、第１の電位の保持時と第２の電位の保持時とで、それぞれ逆の極性の電位が印加されてもよい。

また、本発明の一態様に係る半導体装置は、第１のトランジスタ及び第２のトランジスタが、金属酸化物を用いていてもよい。

また、本発明の一態様に係る半導体装置は、第１の駆動回路と、第２の駆動回路と、第１乃至第４の配線と、を有し、第１のトランジスタのソース又はドレインの他方と、第１の配線とは電気的に接続され、第２のトランジスタのソース又はドレインの他方と、第２の配線とは電気的に接続され、第１の容量素子の他方の電極と、第３の配線とは電気的に接続され、第２の容量素子の他方の電極と、第４の配線とは電気的に接続され、第１の駆動回路は、第１の配線及び第２の配線の電位を制御する機能を有し、第２の駆動回路は、第３の配線及び第４の配線の電位を制御する機能を有していてもよい。

また、本発明の一態様に係る表示システムは、上記半導体装置を用いたフレームメモリ、画像処理部、及び駆動回路を有する制御回路と、表示部と、を有し、フレームメモリは、画像データを記憶する機能を有し、画像処理部は、フレームメモリから入力された画像データに画像処理を行い、映像信号を生成する機能を有し、駆動回路は、画像処理部から入力された前記映像信号を、前記表示部に出力する機能を有する。

また、本発明の一態様に係る表示システムにおいて、表示部は、第１の表示ユニットと、第２の表示ユニットと、を有し、第１の表示ユニットは、反射型の液晶素子を有し、第２の表示ユニットは、発光素子を有していてもよい。

本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、良好な信頼性を有する半導体装置を提供することができる。又は、本発明の一態様により、消費電力が小さい半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。

本発明の一態様に係る半導体装置の構成例を示す図、及び本発明の一態様に係るメモリセルの構成例を示す図。 本発明の一態様に係るメモリセルの構成例を示す図。 本発明の一態様に係るメモリセルのデータ書き込み動作及びデータ読み出し動作の一例を表すタイミングチャート。 本発明の一態様に係るメモリセルの構成例を示す図。 本発明の一態様に係る記憶装置の構成例を示す図。 本発明の一態様に係るコンピュータの構成例を示す図。 本発明の一態様に係る表示システムの構成例を示す図。 本発明の一態様に係る表示装置の構成例を説明する図。 本発明の一態様に係る表示装置の画素の構成例を説明する図。 本発明の一態様に係る表示装置の画素の構成例を説明する図。 本発明の一態様に係る表示装置の構成例を示す図。 本発明の一態様に係る表示装置の構成例を示す図。 本発明の一態様に係るトランジスタの構成例を示す図。 本発明の一態様に係るトランジスタのエネルギーバンド構造を示す図。 半導体ウエハの上面図。 電子部品の作製工程を示すフローチャート図及び斜視図。 本発明の一態様に係る電子機器の構成例を示す図。 本発明の一態様に係る電子機器の構成例を示す図。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様には、半導体装置、記憶装置、表示装置、撮像装置、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグなど、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）などが、その範疇に含まれる。

また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう。）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

また、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、又は材料の構成の一例を表す。

また、本明細書等において、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（又は正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子（又は正孔）を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、本明細書等において、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

また、異なる図面間で同じ符号が付されている構成要素は、特に説明がない限り、同じものを表す。

また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置及び記憶装置について説明する。

＜半導体装置の構成例＞
図１（Ａ）に、本発明の一態様に係る半導体装置に含まれるメモリセルアレイ１０の構成例を示す。メモリセルアレイ１０は複数のメモリセルＭＣを有する。メモリセルＭＣは、データを記憶する機能を有する回路である。図１（Ａ）には、メモリセルアレイ１０がｍ列ｎ行のメモリセルＭＣを有する構成例を示す。以下、ｘ列ｙ行（ｘは１以上ｍ以下の整数、ｙは１以上ｎ以下の整数）のメモリセルＭＣを、ＭＣ［ｘ，ｙ］と表記する。当該複数のメモリセルＭＣを、半導体装置のメモリセルアレイ１０として用いることができる。

メモリセルＭＣは、複数の配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）と、複数の配線ＢＬ（配線ＢＬａ、配線ＢＬｂ）とに接続されている。配線ＷＬは、データの書き込み、読み出し、又は保持を行うための電位を、所定の行のメモリセルＭＣに供給する機能を有する。配線ＢＬは、データの書き込み、読み出し、又は保持を行うための電位を、所定の列のメモリセルＭＣに供給する機能を有する。また、配線ＢＬは、メモリセルＭＣに書き込むデータに対応する電位（以下、書き込み電位ともいう。）を伝える機能を有する。なお、ＭＣ［ｘ，ｙ］と接続された配線ＷＬａ、配線ＷＬｂ、配線ＢＬａ、配線ＢＬｂを、それぞれ配線ＷＬａ［ｙ］、配線ＷＬｂ［ｙ］、配線ＢＬａ［ｘ］、配線ＢＬｂ［ｘ］と表記する。

図１（Ａ）においては、配線ＷＬが同じ行のメモリセルＭＣに共有され、配線ＢＬが同じ列のメモリセルＭＣに共有されている構成例を示している。しかし、これらの配線は、メモリセルＭＣごとに個別に設けられていてもよい。

メモリセルＭＣは、トランジスタや容量素子によって構成することができる。ここで、メモリセルＭＣには、チャネル形成領域に金属酸化物を有するトランジスタ（以下、ＯＳトランジスタともいう。）を用いることが好ましい。金属酸化物は、シリコンなどの半導体よりもバンドギャップが大きく、少数キャリア密度が低いため、チャネル形成領域に金属酸化物を用いたトランジスタのオフ電流は極めて小さい。そのため、メモリセルＭＣにＯＳトランジスタを用いる場合、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう。）などを用いる場合と比較して、メモリセルＭＣに保持された電位を長期間にわたって保持することができる。これにより、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、又は、リフレッシュ動作の頻度を極めて少なくすることができる。また、メモリセルＭＣへの信号の供給が停止された期間においても、長期間データを保持することができる。したがって、メモリセルアレイ１０における消費電力を低減することができる。

図１（Ｂ）に、本発明の一態様に係るメモリセルＭＣの構成の一部を示す。本発明の一態様において、メモリセルＭＣは回路ＭＣａ、回路ＭＣｂを有する。回路ＭＣａ、回路ＭＣｂはそれぞれ、データを記憶する機能を有する。回路ＭＣａは、トランジスタＴｒａ、容量素子Ｃａを有する。回路ＭＣｂは、トランジスタＴｒｂ、容量素子Ｃｂを有する。

トランジスタＴｒａのソース又はドレインの一方は容量素子Ｃａの一方の電極と接続され、ソース又はドレインの他方は配線Ｌ１ａと接続されている。容量素子Ｃａの他方の電極は配線Ｌ２ａと接続されている。なお、配線Ｌ１ａ、配線Ｌ２ａは、所定の信号が供給される配線である。ここで、トランジスタＴｒａのソース又はドレインの一方、容量素子Ｃａの一方の電極と接続されたノードを、ノードＦＮａと表記する。ノードＦＮａは、メモリセルＭＣの電位保持部としての機能を有する。なお、回路ＭＣｂも回路ＭＣａと同様の回路構成を有する。

トランジスタＴｒａ、トランジスタＴｒｂは、データの書き込み用スイッチとしての機能を有する。また、配線Ｌ１ａ、配線Ｌ１ｂは、書き込み電位を伝える機能を有する。トランジスタＴｒａが導通状態になると、配線Ｌ１ａの電位がトランジスタＴｒａを介してノードＦＮａに供給される。これにより、回路ＭＣａへのデータの書き込みが行われる。その後、トランジスタＴｒａがオフ状態となると、ノードＦＮａがフローティング状態となり、データが保持される。回路ＭＣｂにおいても、同様の動作によりデータの書き込み及び保持が行われる。

ここで、データの書き込み用スイッチとしての機能を有するトランジスタＴｒａ、トランジスタＴｒｂには、ＯＳトランジスタを用いることが好ましい。前述したように、ＯＳトランジスタのオフ電流は極めて小さいため、トランジスタＴｒａ、トランジスタＴｒｂがオフ状態の期間において、ノードＦＮａ、ノードＦＮｂの電位を極めて長期間にわたって保持することができる。そのため、メモリセルＭＣにおける消費電力を低減することができる。

なお、チャネル幅で規格化したＯＳトランジスタのオフ電流は、ソース又はドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０^−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタＴｒａ、トランジスタＴｒｂに用いるＯＳトランジスタのオフ電流は、室温（２５℃程度）にて１×１０^−１８Ａ以下、又は、１×１０^−２１Ａ以下、又は１×１０^−２４Ａ以下が好ましい。又は、リーク電流は８５℃にて１×１０^−１５Ａ以下、又は１×１０^−１８Ａ以下、又は１×１０^−２１Ａ以下であることが好ましい。

また、ＯＳトランジスタのチャネル形成領域に含まれる金属酸化物は、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の少なくとも一方を含むことが好ましい。このような金属酸化物としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）が代表的である。これら金属酸化物は、電子供与体（ドナー）となる水素などの不純物を低減し、かつ酸素欠損も低減することで、金属酸化物をｉ型半導体（真性半導体）にする、あるいはｉ型半導体に限りなく近づけることができる。このような金属酸化物は、高純度化された金属酸化物と呼ぶことができる。例えば、金属酸化物のキャリア密度は、８×１０^１５ｃｍ^−３未満、好ましくは１×１０^１１ｃｍ^−３未満、より好ましくは１×１０^１０ｃｍ^−３未満であり、かつ、１×１０^−９ｃｍ^−３以上とすることができる。

また、金属酸化物はバンドギャップが大きく、電子が励起されにくく、正孔の有効質量が大きい。このため、ＯＳトランジスタはＳｉトランジスタと比較して、電子雪崩降伏等が生じにくい場合がある。電子雪崩降伏に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能となる。そのため、トランジスタＴｒａ、トランジスタＴｒｂにＯＳトランジスタを用いることにより、ノードＦＮａ、ノードＦＮｂに保持される電位の範囲を広げることができる。

なお、トランジスタＴｒａ、トランジスタＴｒｂとして、ＯＳトランジスタ以外のトランジスタを用いてもよい。例えば、金属酸化物以外の単結晶半導体を有する基板において、該基板の一部にチャネルが形成されるトランジスタを用いてもよい。このような基板としては、例えば、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。また、トランジスタＴｒａ、トランジスタＴｒｂとして、金属酸化物以外の半導体材料を含む膜にチャネルが形成されるトランジスタを用いてもよい。このような膜としては、例えば、非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜、単結晶シリコン膜、非晶質ゲルマニウム膜、微結晶ゲルマニウム膜、多結晶ゲルマニウム膜、又は単結晶ゲルマニウム膜などが挙げられる。

メモリセルＭＣが有する容量素子として、メモリセルＭＣを構成するトランジスタや配線が形成する寄生容量を用いてもよい。また、メモリセルＭＣが有する容量素子として、メモリセルＭＣを構成するトランジスタのゲートと、ソース又はドレインと、の間で形成される容量を利用してもよい。また、ノードＦＮａ又は／及びノードＦＮｂと接続される容量素子は、２つ以上設けてもよい。

ここで、本発明の一態様においては、トランジスタＴｒａのゲートがノードＦＮｂと接続され、トランジスタＴｒｂのゲートがノードＦＮａと接続されている。そのため、トランジスタＴｒａ、トランジスタＴｒｂの導通状態を、それぞれノードＦＮｂ、ノードＦＮａの電位によって制御することができる。

また、本発明の一態様において、ノードＦＮａは、容量素子Ｃａを介して配線Ｌ２ａと接続されている。そのため、配線Ｌ２ａの電位を変化させることにより、容量素子Ｃａの容量結合を利用して、ノードＦＮａの電位を制御することができる。同様に、配線Ｌ２ｂの電位を変化させることにより、容量素子Ｃｂの容量結合を利用して、ノードＦＮｂの電位を制御することができる。

ここで、例えばメモリセルＭＣが回路ＭＣａのみの構成である場合、メモリセルＭＣのデータ保持時には、ノードＦＮａのみに一定の電位が保持されることになる。これはメモリセルＭＣが、ノードＦＮａに一定の正（又は負）の電位（以下、データ“１”ともいう。）又は０Ｖ（以下、データ“０”ともいう。）のいずれかを保持できる２値のメモリセルである場合、データ“１”保持時には、トランジスタＴｒａのソース又はドレインの一方のみに正（又は負）の電位が印加され、データ“０”保持時には、トランジスタＴｒａのいずれの電極（ソース、ドレイン、ゲート）にも正（又は負）の電位が印加されないことになる。すなわち、メモリセルＭＣが回路ＭＣａのみの構成である場合には、データ“１”保持時に、トランジスタＴｒａのソース又はドレインの一方に正（又は負）の電位という一種類のストレスのみが印加され続けることになる。このため、メモリセルＭＣが回路ＭＣａのみの構成である場合には、データ“１”保持起因の印加ストレスによって、トランジスタＴｒａの劣化が誘発・加速される場合がある。該劣化によってトランジスタＴｒａの電気特性（閾値電圧、オフ電流等）が変動すると、回路ＭＣａ（メモリセルＭＣ）におけるデータの読み書きや保持などに支障をきたす場合がある。

しかしながら、本発明の一態様では、２つの回路（回路ＭＣａ及び回路ＭＣｂ）に対して図１（Ｂ）に示すように電気的な接続を行い、これを１つのメモリセルＭＣとする構成とすることによって、前述したトランジスタＴｒａの劣化を抑制することができる。以下で詳細を説明する。

図１（Ｂ）に示すように、トランジスタＴｒａのゲートとノードＦＮｂとは接続されており、トランジスタＴｒａのソース又はドレインの一方とノードＦＮａとは接続されている。また。トランジスタＴｒｂのゲートとノードＦＮａとは接続されており、トランジスタＴｒｂのソース又はドレインの一方とノードＦＮｂとは接続されている。ここで、ノードＦＮａに一定の正の電位が保持され、かつノードＦＮｂに０Ｖが保持される組み合わせをデータ“１”、ノードＦＮａに０Ｖが保持され、かつノードＦＮｂに一定の正の電位が保持される組み合わせをデータ“０”と定義し直す。例えば、メモリセルＭＣが該データ“１”と該データ“０”のいずれかを保持できる２値のメモリセルである場合、データ“１”保持時には、トランジスタＴｒａのソース又はドレインの一方とトランジスタＴｒｂのゲートに正の電位が印加され、データ“０”保持時には、トランジスタＴｒｂのソース又はドレインの一方とトランジスタＴｒａのゲートに正の電位が印加されることになる。これを各トランジスタのソース又はドレインの一方の電位を基準（０Ｖ）として考えると、データ“１”保持時には、トランジスタＴｒａのゲート絶縁体（ノードＦＮａ側）に負の電位が印加されたのと等価な状態となり、データ“０”保持時には、トランジスタＴｒｂのゲート絶縁体（ノードＦＮｂ側）に負の電位が印加されたのと等価な状態になる。

すなわち、図１（Ｂ）に示すメモリセルＭＣにおいて、データ“１”保持時には、トランジスタＴｒａには負のゲートバイアスストレス（以下、−ＧＢＳともいう。）が印加されることになる。また、正の電位が保持されたノードＦＮａはトランジスタＴｒｂのゲートと接続されているため、トランジスタＴｒｂには正のゲートバイアスストレス（以下、＋ＧＢＳともいう。）が印加されることになる。同様にして、データ“０”保持時には、トランジスタＴｒａには＋ＧＢＳが、トランジスタＴｒｂには−ＧＢＳがそれぞれ印加されることになる（表１参照。）。

このように、本発明の一態様では、メモリセルＭＣのデータ“１”保持時とデータ“０”保持時とで、トランジスタＴｒａ及びトランジスタＴｒｂにそれぞれ逆の極性のストレス（＋ＧＢＳ、−ＧＢＳ）が印加される。これにより、メモリセルＭＣのデータ保持時に、トランジスタＴｒａ及びトランジスタＴｒｂに＋ＧＢＳ又は−ＧＢＳのどちらか一方の極性のストレスのみが印加されることがなくなる。また、例えばデータ“１”保持時にトランジスタＴｒａ（トランジスタＴｒｂ）が−ＧＢＳ（＋ＧＢＳ）起因で劣化したとしても、データ“０”保持時にトランジスタＴｒａ（トランジスタＴｒｂ）が＋ＧＢＳ（−ＧＢＳ）起因の劣化をすることで、それぞれの劣化を相殺することができる。

上述のように、図１（Ｂ）の構成をメモリセルＭＣに適用することにより、トランジスタＴｒａ、トランジスタＴｒｂの劣化及び特性の変動を低減し、図１（Ａ）のメモリセルアレイ１０の信頼性を向上させることができる。以下では、上記の構成を備えたメモリセルＭＣの具体的な構成例、動作例について詳細を説明する。

＜メモリセルの構成例＞
図２に、本発明の一態様に係るメモリセルＭＣの具体的な構成例を示す。なお、図２には代表例としてメモリセルＭＣ［１，１］、メモリセルＭＣ［２，１］、メモリセルＭＣ［１，２］、メモリセルＭＣ［２，２］を示しているが、その他のメモリセルＭＣも同様の構成とすることができる。

メモリセルＭＣ［１，１］、メモリセルＭＣ［２，１］、メモリセルＭＣ［１，２］、メモリセルＭＣ［２，２］はそれぞれ、回路ＭＣａ及び回路ＭＣｂを有する。回路ＭＣａは、トランジスタＴｒａ及び容量素子Ｃａを有する。回路ＭＣｂは、トランジスタＴｒｂ及び容量素子Ｃｂを有する。

トランジスタＴｒａのゲートはノードＦＮｂと接続され、ソース又はドレインの一方はトランジスタＴｒｂのゲート及び容量素子Ｃａの一方の電極とノードＦＮａにて接続され、ソース又はドレインの他方は配線ＢＬａと接続されている。容量素子Ｃａの他方の電極は、配線ＷＬａと接続されている。トランジスタＴｒｂのゲートはノードＦＮａと接続され、ソース又はドレインの一方はトランジスタＴｒａのゲート及び容量素子Ｃｂの一方の電極とノードＦＮｂにて接続され、ソース又はドレインの他方は配線ＢＬｂと接続されている。容量素子Ｃｂの他方の電極は、配線ＷＬｂと接続されている。

図２には、配線ＷＬａ、配線ＷＬｂが同一の行のメモリセルＭＣ（ここでは、メモリセルＭＣ［１，１］とメモリセルＭＣ［２，１］、又は、ＭＣ［１，２］とＭＣ［２，２］）によって共有され、配線ＢＬａ、配線ＢＬｂが同一の列のメモリセルＭＣ（ここでは、メモリセルＭＣ［１，１］とメモリセルＭＣ［１，２］、又は、メモリセルＭＣ［２，１］とメモリセルＭＣ［２，２］）によって共有されている構成例を示している。ただし、これらの配線は、メモリセルＭＣごとに個別に設けられていてもよい。

配線ＷＬａは、メモリセルＭＣへのデータの書き込み、読み出し、又は保持を行うための電位を、所定の行のメモリセルＭＣのノードＦＮａに供給する機能を有する。配線ＷＬａは、容量素子Ｃａを介してノードＦＮａと接続されているため、配線ＷＬａの電位を制御することにより、容量素子Ｃａの容量結合を利用して、ノードＦＮａの電位を制御することができる。また、ノードＦＮａはトランジスタＴｒｂのゲートと接続されているため、配線ＷＬａの電位を制御することにより、トランジスタＴｒｂの導通状態を制御することができる。同様に、配線ＷＬｂの電位を制御することにより、ノードＦＮｂの電位を制御することができ、トランジスタＴｒａの導通状態を制御することができる。

配線ＢＬａは、メモリセルＭＣへのデータの書き込み、読み出し、又は保持を行うための電位を、所定の列のメモリセルＭＣのノードＦＮａに供給する機能を有する。配線ＢＬａはトランジスタＴｒａのソース又はドレインの他方と接続されているため、上述した配線ＷＬｂの電位制御によりトランジスタＴｒａを導通状態にすることで、配線ＢＬａからの電位を、トランジスタＴｒａを介してノードＦＮａに供給することができる。同様に、配線ＢＬｂからの電位を、トランジスタＴｒｂを介してノードＦＮｂに供給することができる。

このように、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）からの電位供給と、配線ＢＬ（配線ＢＬａ、配線ＢＬｂ）からの電位供給と、を適切に組み合わせることによって、メモリセルＭＣへのデータの書き込みを行うための電位を、ノードＦＮａ及びノードＦＮｂに供給することができる。

上述のように、本発明の一態様に係るメモリセルＭＣは上記の回路構成を有することにより、ノードＦＮａ、ノードＦＮｂにそれぞれ、正（又は負）の電位を供給（書き込み）し、保持させることができる。例えば、メモリセルＭＣが前述したデータ“１”とデータ“０”のいずれかを保持できる２値のメモリセルである場合、データ“１”書き込み時には、配線ＷＬａは容量素子Ｃａの容量結合を利用して、ノードＦＮａの電位を正（又は負）に制御する機能を有し、配線ＷＬｂは容量素子Ｃｂの容量結合を利用して、ノードＦＮｂの電位を０Ｖに制御する機能を有する。一方、データ“０”書き込み時には、配線ＷＬａは容量素子Ｃａの容量結合を利用して、ノードＦＮａの電位を０Ｖに制御する機能を有し、配線ＷＬｂは容量素子Ｃｂの容量結合を利用して、ノードＦＮｂの電位を正（又は負）に制御する機能を有する。これにより、メモリセルＭＣのデータ“１”保持時とデータ“０”保持時とで、トランジスタＴｒａとトランジスタＴｒｂにはそれぞれ逆の極性のストレス（＋ＧＢＳ、−ＧＢＳ）が印加されることになるため、トランジスタＴｒａ及びトランジスタＴｒｂの劣化を抑制することができる。以下では、ノードＦＮに正（又は負）の電位が供給、保持されるときの、メモリセルＭＣの具体的な動作例について説明する。

＜メモリセルの動作例＞
図３に、本発明の一態様に係るメモリセルＭＣにデータを書き込む動作、及び、書き込まれた（記憶された）データを読み出す動作の一例を表すタイミングチャートを示す。

なお、以下では、図２におけるメモリセルＭＣのそれぞれに１ビット（２値）のデータを記憶する場合について説明する。ここでは具体例として、ノードＦＮａの電位が正、ノードＦＮｂの電位が０Ｖである状態がメモリセルＭＣにデータ“１”が記憶された状態に対応し、ノードＦＮａの電位が０Ｖ、ノードＦＮｂの電位が正である状態がメモリセルＭＣにデータ“０”が記憶された状態に対応する場合について説明する。

なお、ノードＦＮａ、ノードＦＮｂの電位は上記に限られない。すなわち、ノードＦＮａ、ノードＦＮｂには、正、０の２値だけでなく、３値以上の電位を保持することもできる。この場合、メモリセルＭＣに記憶することが可能な情報量を増加させることができる。また、ノードＦＮａ、ノードＦＮｂの電位とデータの対応も上記に限られず、任意に定義することができる。

［データの書き込み動作］
まず、図３に示すタイミングチャートを用いて、図２に示すメモリセルＭＣ［１，１］へのデータの書き込み動作の一例を説明する。図３において、期間Ｔ１はデータ“１”の書き込みを行う期間であり、期間Ｔ３はデータ“０”の書き込みを行う期間である。

なお、期間Ｔ１の直前では、ノードＦＮａ及びノードＦＮｂに０Ｖの電位が保持されているものとする。

まず、期間Ｔ１において、配線ＷＬｂ［１］に正の電位（＋Ｖ）を与える。すると、トランジスタＴｒａが導通状態となり、配線ＢＬａ［１］に与えられた正の電位（＋Ｖ）がトランジスタＴｒａを介して徐々にノードＦＮａに供給される。このとき、配線ＷＬａ［１］及び配線ＢＬｂ［１］の電位を０Ｖにしておくことで、ノードＦＮｂの電位は０Ｖまで低下する。これにより、ノードＦＮａには＋Ｖ、ノードＦＮｂには０Ｖの電位がそれぞれ供給された状態になるため、メモリセルＭＣ［１，１］にデータ“１”が書き込まれる。なお、図３に示すタイミングチャートでは、配線ＷＬｂ［１］に与える電位と配線ＢＬａ［１］に与える電位がともに＋Ｖとなっているが、それぞれ異なる大きさの電位であってもよい。メモリセルＭＣへのデータ“１”書き込みが終了したら、期間Ｔ２に示すように、配線ＷＬｂ［１］及び配線ＢＬａ［１］の電位を０Ｖに戻す。

次に、期間Ｔ３において、配線ＷＬａ［１］に正の電位（＋Ｖ）を与える。すると、トランジスタＴｒｂが導通状態となり、配線ＢＬｂ［１］に与えられた正の電位（＋Ｖ）がトランジスタＴｒｂを介してノードＦＮｂに供給される。ノードＦＮｂに＋Ｖの電位が供給されることで、トランジスタＴｒａも導通状態となる。このとき、配線ＢＬａ［１］の電位が０Ｖであるため、上述したデータ“１”書き込みでノードＦＮａに供給されていた正の電位（＋Ｖ）が０Ｖに低下する。なお、図３では、前述したデータ“１”書き込み（期間Ｔ１）に比べて、データ“０”書き込み（期間Ｔ３）でのノードＦＮａ及びノードＦＮｂの電位の変動が急峻に示されている。これは、図３では、データ“０”書き込み前の段階で、すでにノードＦＮａに正の電位（＋Ｖ）が供給されているため、配線ＷＬａからの電位供給後にトランジスタＴｒｂが導通状態になるタイミングが早まるためである。その分、トランジスタＴｒｂを介したノードＦＮｂへの電位供給速度が早まり、それに伴って、トランジスタＴｒａが導通状態になるタイミング及びノードＦＮａへ電位（０Ｖ）供給されるタイミングも早まる。以上の例のようにして、ノードＦＮａには０Ｖの電位、ノードＦＮｂには＋Ｖの電位がそれぞれ供給された状態になるため、メモリセルＭＣ［１，１］にデータ“０”が書き込まれる。なお、図３に示すタイミングチャートでは、配線ＷＬａ［１］に与える電位と配線ＢＬｂ［１］に与える電位がともに＋Ｖとなっているが、それぞれ異なる大きさの電位であってもよい。メモリセルＭＣ［１，１］へのデータ“０”書き込みが終了したら、期間Ｔ４に示すように、配線ＷＬａ［１］及び配線ＢＬｂ［１］の電位を０Ｖに戻す。

以上のように、配線ＷＬ［１］（配線ＷＬａ［１］、配線ＷＬｂ［１］）及び配線ＢＬ［１］（配線ＢＬａ［１］、配線ＢＬｂ［１］）の電位を制御することにより、ノードＦＮａ及びノードＦＮｂの電位を制御し、メモリセルＭＣ［１，１］にデータ“１”又はデータ“０”の書き込みを行うことができる。

なお、データの書き換え動作は、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）を共通する同じ行のメモリセルＭＣに対して一括で行う。図３では、配線ＷＬａ［１］、配線ＷＬｂ［１］を選択して、メモリセルＭＣ［１，１］に書き込みを行う例を示した。このとき、同様に、配線ＷＬａ［１］、配線ＷＬｂ［１］を共有する同一行のメモリセルＭＣ［２，１］にも書き込みを行うことが好ましい。正電位を書き込む際の配線ＷＬａ［１］、配線ＷＬｂ［１］を共有するデータ“１”又はデータ“０”を共通する同一行のメモリセルＭＣは、各メモリセルＭＣごとに書き込みを行ってもよい。又は、書き込みの際、配線ＷＬａ［１］、配線ＷＬｂ［１］を同時に正の電位（＋Ｖ）に上げて、配線ＷＬａ［１］、配線ＷＬｂ［１］を共通する同一行のメモリセルＭＣに対して、それぞれにデータ“１”又はデータ“０”に対応する電圧を各配線ＢＬに与えて、同時にデータ“１”又はデータ“０”の書き込みを行ってもよい。

また、ある選択した行のメモリセルＭＣにおいてデータの書き込みを行う際、その他の非選択の行のメモリセルＭＣには、トランジスタＴｒａ、トランジスタＴｒｂがオフ状態を維持できるような電位を供給しておくことが好ましい。例えば、図２におけるメモリセルＭＣ［１，１］を選択してデータを書き込む場合、メモリセルＭＣ［１，２］、ＭＣ［２，２］と接続された配線ＷＬａ［２］、配線ＷＬｂ［２］にはある負の電位（−Ｖ）を印加することが好ましい（図３参照。）。これにより、非選択状態のメモリセルＭＣにおいて意図しないデータの変動が生じることを防止することができる。なお、非選択の配線ＷＬａ［２］、配線ＷＬｂ［２］印加する電圧を−Ｖとしたが、非選択の配線ＷＬａ［２］、配線ＷＬｂ［２］に印加する電圧は、非選択のメモリセルＭＣ［１，２］、メモリセルＭＣ［２，２］のトランジスタＴｒａ、トランジスタＴｒｂがノードＦＮａ及びノードＦＮｂのデータ保持状態に依らずに容量Ｃａ、容量Ｃｂを介した容量結合によりオフ状態とできる電位であればよく、書き込みの際に用いる正の電位（＋Ｖ）と異なる絶対値の負の電位でもよい。非選択のメモリセルＭＣ［１，２］あるいはメモリセルＭＣ［２，２］のトランジスタＴｒａ、トランジスタＴｒｂがオフ状態であれば、配線ＢＬａ、配線ＢＬｂを共通する列の非選択メモリセルＭＣ［１，２］あるいはメモリセルＭＣ［２，２］のノードＦＮａ、ノードＦＮｂの電位と、配線ＢＬａ、配線ＢＬｂに入る書き込みの電位を分離でき、誤書き換えを防止することができる。

［データの読み出し動作］
次に、図３に示すタイミングチャートを用いて、図２に示すメモリセルＭＣ［１，１］からのデータの読み出し動作の一例を説明する。図３において、期間Ｔ５乃至期間Ｔ７は、メモリセルＭＣに記憶されたデータ“０”の読み出しを行う期間である。すなわち、期間Ｔ５の直前では、ノードＦＮａに０の電位、ノードＦＮｂに正の電位（＋Ｖ）が保持されている。

まず、期間Ｔ５において、各メモリセルＭＣと接続する配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）に負の電位（−Ｖ）を与える。これは、後述するプリチャージを行う際、配線ＢＬ（配線ＢＬａ、配線ＢＬｂ）に印加するプリチャージ電位から選択メモリセルＭＣ及び非選択メモリＭＣへの誤書き込みが発生することを防止するためである。ここで、前述の負の電位は−Ｖに限らず、メモリセルＭＣ内のトランジスタＴｒａ、トランジスタＴｒｂが、ノードＦＮａ及びノードＦＮｂのデータ保持状態に依らずに、オフ状態にできる任意の電位であればよい。なお、ノードＦＮａ及びノードＦＮｂには、書き込み動作によってデータ“１”又はデータ“０”の状態により電位を書き込んでいるが、実際には、その電位に応じた電荷を与えているともいえる。また、ノードＦＮａ及びノードＦＮｂは、書き込み動作時の電位に応じた電荷を保持しながら、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）等の電位から容量Ｃａ、容量Ｃｂを介した容量結合により任意に電位を変化させることができる。したがって、トランジスタＴｒａ、トランジスタＴｒｂは、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）に負の電位（−Ｖ）を与えてオフ状態にすることができる。

次に、期間Ｔ６において、選択メモリセルＭＣ［１，１］と接続する配線ＢＬａ［１］及び配線ＢＬｂ［１］に正のプリチャージ電位（＋Ｖ_Ｐ）を与える。該プリチャージ電位は、選択メモリセルＭＣ［１，１］に記憶されているのがデータ“１”とデータ“０”のどちらであるかを識別するための基準となる電位である。例えば、後述する各配線への電位供給によって、選択メモリセルＭＣ［１，１］と接続する配線ＢＬａ［１］及び配線ＢＬｂ［１］に与えた電位（ともに＋Ｖ_Ｐ）を、これよりも大きい電位あるいは小さい電位に変動させることができる。この電位変動分（配線ＢＬａ［１］と配線ＢＬｂ［１］のうち、どちらが＋Ｖ_Ｐよりも大きい電位に変動し、どちらが＋Ｖ_Ｐよりも小さい電位に変動したか。）をモニターすることによって、選択メモリセルＭＣ［１，１］に記憶されているのがデータ“１”とデータ“０”のどちらであるかを識別することができる。なお、図３に示すように、＋Ｖ_Ｐは＋Ｖよりも小さい電位であるとする。

次に、期間Ｔ７において、選択メモリセルＭＣ［１，１］と接続する配線ＷＬａ［１］及び配線ＷＬｂ［１］に正の電位（＋Ｖ）を与える。すると、選択メモリセルＭＣ［１，１］における容量素子Ｃａの容量結合及び容量素子Ｃｂの容量結合によって、選択メモリセルＭＣ［１，１］のトランジスタＴｒａ及びトランジスタＴｒｂのゲートにかかる電位が上昇し、該トランジスタはともに導通状態となる。これにより、選択メモリセルＭＣ［１，１］におけるノードＦＮａと、選択メモリセルＭＣ［１，１］と接続する配線ＢＬａ［１］との間、及び選択メモリセルＭＣ［１，１］におけるノードＦＮｂと、選択メモリセルＭＣ［１，１］と接続する配線ＢＬｂ［１］との間で、容量Ｃａ及び容量Ｃｂの容量と配線ＢＬａ［１］及び配線ＢＬｂ［１］の配線容量に蓄えられた電荷の再配分が行われる。図３に示すタイミングチャートでは、読み出し動作（期間Ｔ５乃至期間Ｔ７）を行う前の時点Ｔ４で、選択メモリセルＭＣ［１，１］にはデータ“０”が記憶された状態となっている。すなわち、選択メモリセルＭＣ［１，１］のノードＦＮａには０Ｖの電位、ノードＦＮｂには＋Ｖの電位がそれぞれ供給された状態となっている。そのため、該配線ＢＬａ［１］の電位は、＋Ｖ_Ｐからそれよりも小さい電位（＋Ｖ_Ｌ）に低下し、該配線ＢＬｂ［１］の電位は、＋Ｖ_Ｐからそれよりも大きい電位（＋Ｖ_Ｈ）に上昇する。この電位変動分をモニターすることによって、選択メモリセルＭＣ［１，１］に記憶されているのがデータ“０”であることを識別することができる。なお、図３のタイミングチャートには示していないが、該配線ＢＬａ［１］の電位が＋Ｖ_Ｈに上昇し、該配線ＢＬｂ［１］の電位が＋Ｖ_Ｌに低下した場合は、選択メモリセルＭＣ［１，１］に記憶されているのがデータ“１”であると識別する。

なお、読み出しを行う期間Ｔ５の前の期間Ｔ４では、選択メモリセルＭＣ［１，１］にデータ“０”が記憶された状態となっており、データ“０”の場合、ノードＦＮｂに正の電位（＋Ｖ）が保持されていることでトランジスタＴｒａが導通状態で、ノードＦＮａと配線ＢＬａ［１］が導通した状態となっている。このため、ノードＦＮａは、データ“０”の記憶状態の０Ｖの電位を必ずしも保持していない状態である。しかし、期間Ｔ５でトランジスタＴｒａをオフ状態とするために配線ＷＬｂ［１］に負の電位（−Ｖ）を与える直前の期間Ｔ４で、配線ＢＬａ［１］に０Ｖを与えることでノードＦＮａの電位を０Ｖに固定することができる。図３の例以外で、データ“１”の場合も、同様に、ノードＦＮｂの電位を読み出し直前に０Ｖに固定することができる。

また、期間Ｔ７において、配線ＷＬａ［１］及び配線ＷＬｂ［１］に正の電位（＋Ｖ）を与えると、選択メモリセルＭＣ［１，１］に接続された配線ＢＬａ［１］及び配線ＢＬｂ［１］のプリチャージした基準電位＋Ｖ_Ｐが、容量Ｃａ及び容量Ｃｂの容量や配線ＢＬａ、配線ＢＬｂ、配線ＷＬａ及び配線ＷＬｂの寄生容量等の容量結合により、やや高く電位が変動することがある。この場合は、データ“１”とデータ“０”を識別する基準電位＋Ｖ_Ｐにその変動電位分を加えた電位を基準とすればよい。

又は、期間Ｔ７において、配線ＷＬａ［１］及び配線ＷＬｂ［１］に正の電位（＋Ｖ）でなく、配線ＢＬａ［１］及び配線ＢＬｂ［１］より供給される正のプリチャージ電位（＋Ｖ_Ｐ）よりもやや小さい電位（＋Ｖ_Ｌ）によってトランジスタＴｒａ及びトランジスタＴｒｂを導通状態にできるなら、０Ｖを与えてもよい。図３の期間Ｔ７では、選択メモリセルＭＣ［１，１］にデータ“０”が記憶された状態を読み出そうとしている。この場合、選択メモリセルＭＣ［１，１］のノードＦＮａには０Ｖの電位、ノードＦＮｂには＋Ｖの電位がそれぞれ供給された状態であり、配線ＷＬａ［１］及び配線ＷＬｂ［１］が０Ｖでも選択メモリセルＭＣ［１，１］のトランジスタＴｒａは導通状態である。選択メモリセルＭＣ［１，１］のもう一方のトランジスタＴｒｂは、配線ＢＬａ［１］に正のプリチャージ電位（＋Ｖ_Ｐ）が供給されることで、導通状態であるトランジスタＴｒａを介してノードＦＮａに電荷の再配分によって電位（＋Ｖ_Ｌ）が供給される。この電位（＋Ｖ_Ｌ）によってトランジスタＴｒｂを導通状態にすることができる場合は、配線ＷＬａ［１］及び配線ＷＬｂ［１］は０Ｖでもよい。トランジスタＴｒｂが導通状態になれば、トランジスタＴｒｂを介して、ノードＦＮｂと配線ＢＬｂ［１］間で電荷の再配分が起き、配線ＢＬｂ［１］の電位が＋Ｖ_Ｐからそれよりも大きい電位（＋Ｖ_Ｈ）に上昇する。この電位変動分をモニターすることによって、選択メモリセルＭＣ［１，１］に記憶されているのがデータ“０”であることを識別することができる。同様な方法で、データ“１”も識別することができる。

上述のデータの読み出し動作によって、選択メモリセルＭＣ［１，１］における読み出し前の記憶状態（ノードＦＮａに０Ｖ、ノードＦＮｂに＋Ｖ）は失われる（破壊読み出し）。そのため、例えばメモリセルＭＣ外にセンスアンプなどを設け、期間Ｔ８に示すような、選択メモリセルＭＣ［１，１］に、読み出し前の記憶状態データ“０”に該当する配線ＢＬａ［１］に０Ｖ、配線ＢＬｂ［１］に＋Ｖを与えるリフレッシュ動作を行う。これにより、前述の破壊読み出しで失われた選択メモリセルＭＣの記憶状態データ“０”に相当するノードＦＮａに０Ｖ、ノードＦＮｂに＋Ｖをリフレッシュ動作により書き込み、その後、各配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）、各配線ＢＬ（配線ＢＬａ、配線ＢＬｂ）を０Ｖに戻して、破壊読み出し前の記憶状態を復元させることができる（期間Ｔ９）。

なお、前述したデータの書き込み動作同様、データの読み出し動作は、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）を共通する同じ行のメモリセルＭＣに対して一括で行う。ある行のメモリセルＭＣにおいてデータの読み出しを行う際、その他の行のメモリセルＭＣには、トランジスタＴｒａ、トランジスタＴｒｂがオフ状態を維持できるような電位を供給しておくことが好ましい。例えば、図２におけるメモリセルＭＣ［１，１］を選択してデータを読み出す場合、メモリセルＭＣ［１，２］、ＭＣ［２，２］と接続された配線ＷＬａ［２］、配線ＷＬｂ［２］には、負の電位（−Ｖ）を印加することが好ましい（図３参照。）。これにより、非選択状態のメモリセルＭＣから配線ＢＬａ、配線ＢＬｂに意図しない電位が出力されることを防止することができる。

［データの保持動作］
メモリセルＭＣは、ノードＦＮの電位が正（又は負）、０のいずれであっても、その電位を保持することができる。

メモリセルＭＣ［１，１］にデータ“１”が記憶されている場合、ノードＦＮａには正の電位（＋Ｖ）、ノードＦＮｂには０Ｖの電位が供給されている。そのため、トランジスタＴｒａは非導通状態となり、ノードＦＮａの電位（＋Ｖ）を保持することができる。ノードＦＮａの電位（＋Ｖ）により、トランジスタＴｒｂは導通状態となるが、メモリセルＭＣ［１，１］と接続する配線ＷＬ［１］（配線ＷＬａ［１］、配線ＷＬｂ［１］）及び配線ＢＬ［１］（配線ＢＬａ［１］、配線ＢＬｂ［１］）に０Ｖの電位を与えておけば、該配線ＢＬｂ［１］（電位０Ｖ）とノードＦＮｂ（電位０Ｖ）との間の電位差が０Ｖになるため、ノードＦＮｂに供給された電位０Ｖは維持される。したがって、メモリセルＭＣ［１，１］にデータ“１”を保持することができる（図３の期間Ｔ２参照。）。

メモリセルＭＣ［１，１］にデータ“０”が記憶されている場合、ノードＦＮａには０Ｖの電位、ノードＦＮｂには正の電位（＋Ｖ）が供給されている。そのため、トランジスタＴｒｂは非導通状態となり、ノードＦＮｂの電位（＋Ｖ）を保持することができる。ノードＦＮｂの電位（＋Ｖ）により、トランジスタＴｒａは導通状態となるが、メモリセルＭＣと接続する配線ＷＬ［１］（配線ＷＬａ［１］、配線ＷＬｂ［１］）及び配線ＢＬ［１］（配線ＢＬａ［１］、配線ＢＬｂ［１］）に０Ｖの電位を与えておけば、該配線ＢＬａ［１］（電位０Ｖ）とノードＦＮａ（電位０Ｖ）との間の電位差が０Ｖになるため、ノードＦＮａに供給された電位０Ｖは維持される。したがって、メモリセルＭＣ［１，１］にデータ“０”を保持することができる（図３の期間Ｔ４参照。）。

また、例えば、メモリセルＭＣ［１，１］にデータ“０”が記憶されている場合、図３の期間Ｔ５のような、すべての配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）にある負の電位（−Ｖ）を印加してトランジスタＴｒａ及びトランジスタＴｒｂをオフ状態としても、データを保持することができる。トランジスタＴｒａ及びトランジスタＴｒｂを非導通状態とすることで、例えばデータ“０”におけるノードＦＮａが０Ｖの電位、ノードＦＮｂが正の電位（＋Ｖ）に相当する電荷をノードＦＮａ及びノードＦＮｂに保持することができる。

以下では、上述したメモリセルＭＣ［１，１］のデータ“１”保持時とデータ“０”保持時に、トランジスタＴｒａ、トランジスタＴｒｂに印加されるストレスについて述べる。メモリセルＭＣ［１，１］のデータ“１”保持時には、トランジスタＴｒａのソース又はドレインの一方（ノードＦＮａ側）に正の電位（＋Ｖ）が印加され、ソース又はドレインの他方（配線ＢＬａ［１］と接続する側）及びゲートには０Ｖの電位が印加される。そして、トランジスタＴｒｂのゲートに正の電位（＋Ｖ）が印加され、ソース及びドレインには０Ｖの電位が印加される。一方、メモリセルＭＣ［１，１］のデータ“０”保持時には、トランジスタＴｒａのゲートに正の電位（＋Ｖ）が印加され、ソース及びドレインには０Ｖの電位が印加される。そして、トランジスタＴｒｂのソース又はドレインの一方（ノードＦＮｂ側）に正の電位（＋Ｖ）が印加され、ソース又はドレインの他方（配線ＢＬｂ［１］と接続する側）及びゲートには０Ｖの電位が印加される。これは、各トランジスタのソース又はドレインの一方（ノードＦＮａ側、ノードＦＮｂ側）の電位を基準（０Ｖ）として考えた場合、メモリセルＭＣのデータ“１”保持時には、トランジスタＴｒａのゲート絶縁体（ノードＦＮａ側）に負のゲートバイアスストレス（−ＧＢＳ）が印加され、トランジスタＴｒｂのゲート絶縁体に正のゲートバイアスストレス（＋ＧＢＳ）が印加されるのと等価な状態になる。同様に、メモリセルＭＣのデータ“０”保持時には、トランジスタＴｒｂのゲート絶縁体（ノードＦＮｂ側）に負のゲートバイアスストレス（−ＧＢＳ）が印加され、トランジスタＴｒａのゲート絶縁体に正のゲートバイアスストレス（＋ＧＢＳ）が印加されるのと等価な状態になる（表１参照。）。

このように、本発明の一態様では、メモリセルＭＣのデータ“１”保持時とデータ“０”保持時とで、トランジスタＴｒａ及びトランジスタＴｒｂにそれぞれ逆の極性のストレス（＋ＧＢＳ、−ＧＢＳ）が印加される。これにより、メモリセルＭＣのデータ保持時に、トランジスタＴｒａ及びトランジスタＴｒｂに＋ＧＢＳ又は−ＧＢＳのどちらか一方の極性のストレスのみが印加されることがなくなる。そのため、メモリセルＭＣのデータ保持動作起因によるトランジスタＴｒａ及びトランジスタＴｒｂの劣化を抑制することができる。

また、データ“１”保持時（データ“０”保持時）には、トランジスタＴｒｂ（トランジスタＴｒａ）のゲートに正の電位（＋Ｖ）が印加されるため、例えばマイナスの電荷を持つイオンや粒子がトランジスタＴｒｂ（トランジスタＴｒａ）のゲート絶縁体中に注入され、トランジスタＴｒｂ（トランジスタＴｒａ）の閾値電圧が変化する劣化を引き起こす場合がある。しかしながら、本発明の一態様では、メモリセルＭＣに記憶されるデータがデータ“１”（データ“０”）からデータ“０”（データ“１”）に切り替わる際、トランジスタＴｒｂ（トランジスタＴｒａ）のゲートに負の電位（−Ｖ）が印加されることになるため、マイナスの電荷を持つイオンや粒子がトランジスタＴｒｂ（トランジスタＴｒａ）のゲート絶縁体中から放出され、上述した劣化の修復を行うことができる。

データ“１”、データ“０”がメモリセルＭＣに記憶される確率が概ね等しいと考えると、表１より、トランジスタＴｒａ、トランジスタＴｒｂには正と負のストレス（＋ＧＢＳと−ＧＢＳ）が均等に印加されることになる。そのため、トランジスタＴｒａ、トランジスタＴｒｂの劣化をより効果的に抑制することができる。なお、メモリセルＭＣに記憶された特定のデータの保持期間が長くなると予想される場合は、データを記憶するメモリセルＭＣを意図的に変える動作などを行い、トランジスタＴｒａ、トランジスタＴｒｂに印加される電圧ストレスを制御してもよい。このようにして、本発明の一態様では、良好な信頼性を有する半導体装置を提供することができる。

なお、長期間のメモリセルＭＣのデータ保持を実現するためには、メモリセルＭＣを構成するトランジスタＴｒａ、トランジスタＴｒｂのオフ電流（Ｖｇ−Ｉｄ特性のＶｇ＝０ＶにおけるＩｄと換言してもよい。）をできるだけ小さくする必要がある。本発明の一態様に係るトランジスタＴｒａ及びトランジスタＴｒｂでは、チャネル形成領域に金属酸化物を用いることによって、Ｓｉなどを用いる場合と比べて大幅にトランジスタのオフ電流を小さくすることができる。そのため、本発明の一態様に係る半導体装置では、極めて長期間のデータ保持が可能となる。また、長期間のデータ保持が可能となることで、メモリセルＭＣのリフレッシュ動作が不要となるか、リフレッシュ動作の頻度を極めて少なくすることができる。そのため、本発明の一態様では、極めて消費電力の小さい半導体装置を提供することができる。

以上のように、本発明の一態様に係るメモリセルアレイ１０では、良好な信頼性と小さい消費電力の双方を実現することができる。

＜メモリセルの変形例＞
本発明の一態様に係るメモリセルＭＣの回路構成は、図２に示すものに限られない。図４に、本発明の一態様に係るメモリセルＭＣの他の構成例を示す。

図４（Ａ）に示すメモリセルＭＣは、トランジスタＴｒａ及びトランジスタＴｒｂが一対のゲートを有する点で、図２と異なる。なお、トランジスタが一対のゲートを有する場合、一方のゲートを第１のゲート、トップゲート、又は単にゲートと呼ぶことがあり、他方のゲートを第２のゲート、又はボトムゲートと呼ぶことがある。以下では、図４（Ａ）に示すメモリセルＭＣを構成するトランジスタが有する一対のゲートのうち、図２のトランジスタが有するほうのゲートを単にゲートと呼び、有さないほうのゲートをボトムゲートと呼ぶ。

図４（Ａ）に示すメモリセルＭＣでは、トランジスタＴｒａのボトムゲートは該トランジスタのゲートと接続され、トランジスタＴｒｂのボトムゲートは該トランジスタのゲートと接続されている。この場合、各トランジスタのゲートの電位とボトムゲートの電位が等しくなるため、図４（Ａ）に示すトランジスタでは、チャネル形成領域にゲートとボトムゲートの双方から同じ電位が印加されることになる。そのため、図２に示すトランジスタよりも図４（Ａ）に示すトランジスタのほうがチャネル形成領域におけるゲート及びボトムゲートによる電界制御性が向上する。これにより、図２に示すトランジスタよりも図４（Ａ）に示すトランジスタのほうがソース及びドレイン間の電界よりもゲート及びボトムゲートの電界制御を高めやすくなり、トランジスタのスイッチング特性を向上させることができる。

例えば、図４（Ａ）に示すメモリセルＭＣがデータ“１”書き込み（データ“０”書き込み）を行う場合、トランジスタＴｒａ（トランジスタＴｒｂ）のゲートとボトムゲートの双方に正の電位（＋Ｖ）が印加される。上述したように、図２に示すメモリセルＭＣよりも、トランジスタＴｒａ（トランジスタＴｒｂ）のチャネル形成領域におけるゲート及びボトムゲートによる電界制御性が高いため、図２に示すメモリセルＭＣよりも確実にトランジスタＴｒａ（トランジスタＴｒｂ）を導通状態にすることができる。すなわち、ノードＦＮａ（ノードＦＮｂ）に電位（＋Ｖ）を供給することを、図２に示すメモリセルＭＣよりも確実に行うことができる。

また、例えば、図４（Ａ）に示すメモリセルＭＣがデータ“１”保持（データ“０”保持）を行う場合、トランジスタＴｒａ（トランジスタＴｒｂ）のゲートとボトムゲートの双方に０Ｖの電位が印加される。上述したように、図２に示すメモリセルＭＣよりも、トランジスタＴｒａ（トランジスタＴｒｂ）のチャネル形成領域におけるゲート及びボトムゲートによる電界制御性が高いため、図２に示すメモリセルＭＣよりも確実にトランジスタＴｒａ（トランジスタＴｒｂ）を非導通状態にすることができる。すなわち、ノードＦＮａ（ノードＦＮｂ）に供給された電位（＋Ｖ）がトランジスタＴｒａ（トランジスタＴｒｂ）を介してリークするのを、図２に示すメモリセルＭＣよりも確実に防止することができる。これにより、図４（Ａ）に示すメモリセルＭＣは、図２に示すメモリセルＭＣよりも長期間のデータ保持を実現することができる。

図４（Ｂ）に示すメモリセルＭＣでは、トランジスタＴｒａ、トランジスタＴｒｂの各ボトムゲートが配線ＢＧＬと接続されている。配線ＢＧＬは、該ボトムゲートに所定の電位を供給する機能を有する配線である。配線ＢＧＬの電位を制御することにより、トランジスタＴｒａ、トランジスタＴｒｂの閾値電圧の制御を、ゲートによる制御とは別に、ボトムゲートによって個別に行うことができる。すなわち、ボトムゲートの電位により、トランジスタＴｒａ、トランジスタＴｒｂのゲートに対する閾値電圧を変化させ、制御することができる。

なお、トランジスタＴｒａと接続された配線ＢＧＬと、トランジスタＴｒｂと接続された配線ＢＧＬとを、それぞれ個別に設けることもできる。また、配線ＢＧＬは、メモリセルアレイ１０が有する全てのメモリセルＭＣで共有されていてもよいし、一部のメモリセルＭＣで共有されていてもよい。それに加えて、配線ＢＧＬに供給される電位は、固定電位（単一の電位）であってもよいし、変動する電位（複数の電位）であってもよい。配線ＢＧＬに変動する電位を供給する場合、例えば、トランジスタＴｒａ、トランジスタＴｒｂをオン状態にする期間とオフ状態にする期間とで、それぞれ配線ＢＧＬの電位を変えることにより、トランジスタＴｒａ、トランジスタＴｒｂの閾値電圧を変化させてもよい。

以上、説明してきたように、本発明の一態様では、２つのトランジスタ（トランジスタＴｒａ、トランジスタＴｒｂ）と２つの容量素子（容量素子Ｃａ、容量素子Ｃｂ）から構成されたメモリセルＭＣを有する半導体装置を提供することができる。そして、例えば、メモリセルＭＣを、データ“１”とデータ“０”のいずれかを保持できる２値のメモリセルとした場合、メモリセルＭＣと接続される各配線に適切なタイミングで所定の電位を与えることで、メモリセルの保持動作起因によるトランジスタＴｒａ及びトランジスタＴｒｂの劣化を抑制することができる。これにより、本発明の一態様では、良好な信頼性を有する半導体装置を提供することができる。

また、本発明の一態様では、メモリセルＭＣに金属酸化物を用いたトランジスタ（ＯＳトランジスタ）を用いることにより、Ｓｉなどを用いる場合に比べて、トランジスタのオフ電流を大幅に小さくすることができる。これにより、本発明の一態様では、消費電力が小さい半導体装置を提供することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、上記の実施の形態で説明したメモリセルアレイ１０を用いた記憶装置の構成例について説明する。

図５に、記憶装置１００の構成例を示す。記憶装置１００は、セルアレイ１１０、駆動回路部１２０を有する。

セルアレイ１１０は複数のメモリセルＭＣを有し、データを記憶する機能を有する。セルアレイ１１０として、上記実施の形態で説明したメモリセルアレイ１０を用いることができる。

駆動回路部１２０は、駆動回路１３０、駆動回路１４０、制御回路１６０、出力回路１７０を有する。駆動回路１３０は、配線ＷＬ（配線ＷＬａ、配線ＷＬｂ）の電位を制御する機能を有する。駆動回路１４０は、配線ＢＬ（配線ＢＬａ、配線ＢＬｂ）の電位を制御する機能を有する。

駆動回路１３０は、デコーダ１３１、行ドライバ１３２、センスアンプ１３３を有する。

デコーダ１３１は、外部から入力されたアドレス信号ＡＤＤＲをデコードして、行ドライバ１３２又はセンスアンプ１３３に制御信号を供給する機能を有する。

行ドライバ１３２は、所定の行のメモリセルＭＣと接続された配線ＷＬａ、配線ＷＬｂを選択する機能と、配線ＷＬａ、配線ＷＬｂにデータの書き込み又は読み出しを行うための電位を供給する機能を有する。配線ＷＬａ、配線ＷＬｂの選択は、デコーダ１３１から入力される制御信号に基づいて行われる。また、データの書き込みを行う際に、配線ＷＬａ、配線ＷＬｂに供給される電位は、外部から入力されるデータＷＤＡＴＡを用いて生成される。データＷＤＡＴＡは、セルアレイ１１０に書き込むデータに対応する。

センスアンプ１３３は、行ドライバ１３２で生成された電位を増幅して、配線ＷＬａ、配線ＷＬｂに供給する機能を有する。なお、行ドライバ１３２で生成された電位を増幅する必要がない場合は、センスアンプ１３３を省略することができる。

駆動回路１４０は、デコーダ１４１、列ドライバ１４２、センスアンプ１４３、プリチャージ回路１４４を有する。

デコーダ１４１は、外部から入力されたアドレス信号ＡＤＤＲをデコードして、列ドライバ１４２又はセンスアンプ１４３に制御信号を供給する機能を有する。

列ドライバ１４２は、所定の列のメモリセルＭＣと接続された配線ＢＬａ、配線ＢＬｂを選択する機能と、配線ＢＬａ、配線ＢＬｂにデータの書き込み又は読み出しを行うための電位を供給する機能を有する。配線ＢＬａ、配線ＢＬｂの選択は、デコーダ１４１から入力される制御信号に基づいて行われる。また、データの書き込みを行う際に、配線ＢＬａ、配線ＢＬｂに供給される電位は、外部から入力されるデータＷＤＡＴＡを用いて生成される。

センスアンプ１４３は、列ドライバ１４２で生成された電位を増幅して、配線ＢＬａ、配線ＢＬｂに供給する機能を有する。また、センスアンプ１４３は、セルアレイ１１０に記憶されたデータに対応する電位を増幅して、出力回路１７０に出力する機能を有する。なお、列ドライバ１４２で生成された電位、及びセルアレイ１１０から出力された電位を増幅する必要がない場合は、センスアンプ１４３を省略することができる。

プリチャージ回路１４４は、配線ＢＬａ、配線ＢＬｂを所定の電位にプリチャージする機能と、配線ＢＬａ、配線ＢＬｂをフローティング状態にする機能を有する。

制御回路１６０は、駆動回路部１２０の動作全般を制御する機能を有するロジック回路であり、駆動回路１３０、駆動回路１４０の動作を制御するための信号を生成する機能を有する。具体的には、制御回路１６０は、外部から入力された信号を用いて論理演算を行うことにより、制御信号を生成し、当該制御信号を駆動回路１３０、駆動回路１４０に供給する機能を有する。制御回路１６０に入力される信号としては、例えば、チップイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などが挙げられる。

出力回路１７０は、セルアレイ１１０から読み出されたデータの、外部への出力を制御する機能を有する。データの読み出し動作が行われると、セルアレイ１１０から読み出し電位が駆動回路１４０に供給される。読み出し電位は、センスアンプ１４３で増幅された後、出力回路１７０を介して、データＲＤＡＴＡとして外部に出力される。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記の実施の形態で説明した半導体装置又は記憶装置の応用例について説明する。

＜コンピュータ＞
メモリセルアレイ１０又は記憶装置１００は、コンピュータの記憶装置に用いることができる。図６に、コンピュータ３００の構成例を示す。コンピュータ３００は、入力装置３１０、出力装置３２０、中央演算処理装置３３０、及び主記憶装置３４０を有する。

中央演算処理装置３３０は、制御回路３３１、演算回路３３２、記憶装置３３３及び記憶装置３３４を有する。

入力装置３１０は、コンピュータ３００の外部からのデータを受信する機能を有する。出力装置３２０は、コンピュータ３００の外部にデータを出力する機能を有する。

制御回路３３１は、入力装置３１０、出力装置３２０、主記憶装置３４０、演算回路３３２、記憶装置３３３及び記憶装置３３４に制御信号を出力する機能を有する。演算回路３３２は、入力されたデータを用いて演算を行う機能を有する。記憶装置３３３は、演算回路３３２における演算に用いられるデータを保持することができ、レジスタとしての機能を有する。記憶装置３３４は、主記憶装置３４０内のデータの一部を記憶することができ、キャッシュメモリとしての機能を有する。

なお、図６において、記憶装置３３４は中央演算処理装置３３０の内部に設けられているが、中央演算処理装置３３０の外に設けられていてもよいし、中央演算処理装置３３０の内部と外部の両方に設けられていてもよい。また、記憶装置３３４は、中央演算処理装置３３０の内部と外部の両方に、それぞれ複数設けられていてもよい。記憶装置３３４が中央演算処理装置３３０の内部と外部の両方に設けられている場合、内部に設けられた記憶装置３３４は一次キャッシュとして用いることができ、外部に設けられた記憶装置３３４は二次キャッシュとして用いることができる。

記憶装置３３３、記憶装置３３４は、主記憶装置３４０よりも高速な動作が可能である。また、主記憶装置３４０の容量は記憶装置３３４の容量よりも大きく、記憶装置３３４の容量は記憶装置３３３の容量よりも大きい構成とすることができる。

キャッシュメモリとしての機能を有する記憶装置３３４を設けることにより、中央演算処理装置３３０の処理速度を向上させることができる。

上記実施の形態におけるメモリセルアレイ１０又は記憶装置１００は、記憶装置３３４、又は主記憶装置３４０に用いることが好ましい。これにより、信頼性の高いコンピュータを実現することができる。

＜表示システム＞
メモリセルアレイ１０又は記憶装置１００は、コンピュータ以外の装置、例えば、表示装置の駆動に用いる回路に内蔵された記憶装置などにも用いることができる。図７に、表示部４１０と、表示部４１０を駆動する機能を有する制御回路４２０と、を有する表示システム４００の構成例を示す。

制御回路４２０は、インターフェース４２１、フレームメモリ４２２、デコーダ４２３、センサコントローラ４２４、コントローラ４２５、クロック生成回路４２６、画像処理部４３０、記憶装置４４１、タイミングコントローラ４４２、レジスタ４４３、駆動回路４５０、タッチセンサコントローラ４６１を有する。

制御回路４２０は、所定の映像を表示するための信号（以下、映像信号ともいう。）を生成し、表示部４１０に出力する機能を有する。表示部４１０は、制御回路４２０から入力された映像信号を用いて、表示ユニット４１１に映像を表示する機能を有する。また、表示部４１０は、タッチの有無、タッチ位置などの情報を得る機能を有するタッチセンサユニット４１２を有していてもよい。表示部４１０がタッチセンサユニット４１２を有しない場合、タッチセンサコントローラ４６１は省略することができる。

表示ユニット４１１には、液晶素子を用いて表示を行う表示ユニットや、発光素子を用いて表示を行う表示ユニットなどを用いることができる。なお、表示部４１０に設けられる表示ユニット４１１は、１つであっても２つ以上であってもよい。図７には一例として、表示部４１０が、反射型の液晶素子を用いて表示を行う表示ユニット４１１ａと、発光素子を用いて表示を行う表示ユニット４１１ｂを有する構成を示している。

また、表示ユニット４１１には、反射型の液晶素子以外の反射型の表示素子を用いることもできる。例えば、表示ユニット４１１には、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式等を適用した表示素子などを用いることができる。

また、発光素子としては、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、半導体レーザなどの自発光性の発光素子を用いることができる。

駆動回路４５０は、ソースドライバ４５１を有する。ソースドライバ４５１は、表示ユニット４１１に映像信号を供給する機能を有する回路である。図７においては、表示部４１０が表示ユニット４１１ａ、表示ユニット４１１ｂを有するため、駆動回路４５０はソースドライバ４５１ａ、ソースドライバ４５１ｂを有する。ソースドライバ４５１ａは、表示ユニット４１１ａに映像信号を供給する機能を有し、ソースドライバ４５１ｂは、表示ユニット４１１ｂに映像信号を供給する機能を有する。なお、ソースドライバ４５１は、表示部４１０に設けられていてもよい。

制御回路４２０とホスト４７０との通信は、インターフェース４２１を介して行われる。ホスト４７０から制御回路４２０には、表示部４１０に表示する画像に対応するデータ（以下、画像データともいう。）、各種制御信号などが送られる。また、制御回路４２０からホスト４７０には、タッチセンサコントローラ４６１が取得したタッチの有無、タッチ位置などの情報が送られる。なお、制御回路４２０が有するそれぞれの回路は、ホスト４７０の規格、表示部４１０の仕様等によって、適宜取捨される。

フレームメモリ４２２は、制御回路４２０に入力された画像データを記憶する機能を有する記憶回路である。ホスト４７０から制御回路４２０に圧縮された画像データが送られる場合、フレームメモリ４２２は、圧縮された画像データを格納することができる。デコーダ４２３は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ４２３は処理を行わない。なお、デコーダ４２３は、フレームメモリ４２２とインターフェース４２１との間に配置することもできる。

画像処理部４３０は、フレームメモリ４２２又はデコーダ４２３から入力された画像データに対して、各種の画像処理を行い、映像信号を生成する機能を有する。例えば、画像処理部４３０は、ガンマ補正回路４３１、調光回路４３２、調色回路４３３を有する。

また、ソースドライバ４５１ｂが、表示ユニット４１１ｂが有する発光素子に流れる電流を検出する機能を有する回路（電流検出回路）を有する場合、画像処理部４３０にはＥＬ補正回路４３４を設けてもよい。ＥＬ補正回路４３４は、電流検出回路から送信される信号に基づいて、発光素子の輝度を調節する機能を有する。

画像処理部４３０で生成された映像信号は、記憶装置４４１を経て、駆動回路４５０に出力される。記憶装置４４１は、画像データを一時的に格納する機能を有する。ソースドライバ４５１ａ、ソースドライバ４５１ｂはそれぞれ、記憶装置４４１から入力された映像信号に対して各種の処理を行い、表示ユニット４１１ａ、表示ユニット４１１ｂに出力する機能を有する。

タイミングコントローラ４４２は、駆動回路４５０、タッチセンサコントローラ４６１、表示ユニット４１１が有するゲートドライバで用いられるタイミング信号などを生成する機能を有する。

タッチセンサコントローラ４６１は、タッチセンサユニット４１２の動作を制御する機能を有する。タッチセンサユニット４１２で検出されたタッチ情報を含む信号は、タッチセンサコントローラ４６１で処理された後、インターフェース４２１を介してホスト４７０に送信される。ホスト４７０は、タッチ情報を反映した画像データを生成し、制御回路４２０に送信する。なお、制御回路４２０が画像データにタッチ情報を反映させる機能を有していてもよい。また、タッチセンサコントローラ４６１は、タッチセンサユニット４１２に設けられていてもよい。

クロック生成回路４２６は、制御回路４２０で使用されるクロック信号を生成する機能を有する。コントローラ４２５は、インターフェース４２１を介してホスト４７０から送られる各種制御信号を処理し、制御回路４２０内の各種回路を制御する機能を有する。また、コントローラ４２５は、制御回路４２０内の各種回路への電源供給を制御する機能を有する。例えばコントローラ４２５は、停止状態の回路への電源供給を一時的に遮断することができる。

レジスタ４４３は、制御回路４２０の動作に用いられるデータを格納する機能を有する。レジスタ４４３が格納するデータとしては、画像処理部４３０が補正処理を行うために使用するパラメータ、タイミングコントローラ４４２が各種タイミング信号の波形生成に用いるパラメータなどが挙げられる。レジスタ４４３は、複数のレジスタで構成されるスキャンチェーンレジスタによって構成することができる。

また、制御回路４２０には、光センサ４８０と接続されたセンサコントローラ４２４を設けることができる。光センサ４８０は、外光４８１を検知して、検知信号を生成する機能を有する。センサコントローラ４２４は、該検知信号に基づいて制御信号を生成する機能を有する。センサコントローラ４２４で生成された制御信号は、例えば、コントローラ４２５に出力される。

表示ユニット４１１ａと表示ユニット４１１ｂが同じ映像を表示する場合、画像処理部４３０は、表示ユニット４１１ａの映像信号と表示ユニット４１１ｂの映像信号とを分けて生成する機能を有する。この場合、光センサ４８０及びセンサコントローラ４２４を用いて測定した外光４８１の明るさに応じて、表示ユニット４１１ａが有する反射型の液晶素子の反射強度と、表示ユニット４１１ｂが有する発光素子の発光強度とを調整することができる。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。また、当該処理を実行する回路を調光回路と呼ぶ。

例えば、晴れの日の日中に外で表示部４１０に映像を表示する場合は、発光素子を光らせずに反射型の液晶素子のみで表示を行い、夜間や暗所で表示部４１０に映像を表示する場合は、発光素子を光らせて表示を行うことができる。

また、画像処理部４３０は、外光の明るさに応じて、表示ユニット４１１ａのみで表示を行うための映像信号、表示ユニット４１１ｂのみで表示を行うための映像信号、表示ユニット４１１ａと表示ユニット４１１ｂを組み合わせて表示を行うための映像信号のいずれかを選択して生成することができる。これにより、外光の明るい環境においても、外光の暗い環境においても、良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子を光らせない、又は発光素子の輝度を低くすることで、消費電力を低減することができる。

また、反射型の液晶素子の表示に、発光素子の表示を組み合わせることで、色調を補正することができる。このような色調補正のためには、光センサ４８０及びセンサコントローラ４２４に、外光４８１の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかった環境において表示部４１０に映像を表示する場合、反射型の液晶素子による表示のみではＢ（青）成分が足りないため、発光素子を発光させることで、色調を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。また、当該処理を実行する回路を調色回路と呼ぶ。

画像処理部４３０は、表示部４１０の仕様によって、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有していてもよい。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像信号に変換する機能をもつ回路である。すなわち、表示部４１０がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、ＲＧＢ−ＲＧＢＷ変換回路はこれに限らず、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路などでもよい。

また、表示ユニット４１１ａと表示ユニット４１１ｂには、互いに異なる映像を表示させることもできる。反射型の液晶素子は、発光素子と比較して動作速度が遅く、映像を表示させるまでに時間を要する場合がある。そのため、例えば反射型の液晶素子に背景となる静止画を表示させ、発光素子に動画を表示させることで、前記問題を解決することができる。また、このとき、反射型の液晶素子に表示させる映像の書き換え頻度を減らし、映像の書き換えが行われない期間において、ソースドライバ４５１ａや、表示ユニット４１１ａが有するゲートドライバの動作を停止させることができる。これにより、なめらかな動画表示と低消費電力とを両立させることができる。この場合、フレームメモリ４２２には、反射型の液晶素子に供給する映像信号を記憶する領域と、発光素子に供給する映像信号を記憶する領域とが設けられる。

図７におけるフレームメモリ４２２又は記憶装置４４１には、上記実施の形態で説明したメモリセルアレイ１０、又は記憶装置１００を用いることができる。これにより、信頼性が高い制御回路、又は表示システムを実現することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、実施の形態３で説明した表示システムに用いることができる表示装置の構成例について説明する。以下に説明する表示装置は、図７における表示部４１０に用いることができる。ここでは特に、反射型の液晶素子と発光素子を用いて表示を行うことが可能な表示装置について説明する。

図８（Ａ）は、表示装置５００の構成の一例を示すブロック図である。表示装置５００は、画素部５０１にマトリクス状に配列した複数の画素ユニット５０２を有する。また、表示装置５００は、駆動回路５０３ａ、駆動回路５０３ｂと、駆動回路５０４ａ、駆動回路５０４ｂを有する。また、表示装置５００は、方向Ｒに配列した複数の画素ユニット５０２、及び駆動回路５０３ａと接続された複数の配線ＧＬａと、方向Ｒに配列した複数の画素ユニット５０２、及び駆動回路５０３ｂと接続された複数の配線ＧＬｂを有する。また、表示装置５００は、方向Ｃに配列した複数の画素ユニット５０２、及び駆動回路５０４ａと接続された複数の配線ＳＬａと、方向Ｃに配列した複数の画素ユニット５０２、及び駆動回路５０４ｂと接続された複数の配線ＳＬｂを有する。

駆動回路５０４ａ、駆動回路５０４ｂはそれぞれ、図７におけるソースドライバ４５１ａ、ソースドライバ４５１ｂに対応する。すなわち、表示装置５００は、図７におけるソースドライバ４５１ａ、ソースドライバ４５１ｂが表示部４１０に設けられた構成に対応する。ただし、駆動回路５０４ａ、駆動回路５０４ｂは図７における制御回路４２０に設けられていてもよい。

画素ユニット５０２は、反射型の液晶素子と、発光素子を有する。画素ユニット５０２において、該液晶素子と該発光素子とは、互いに重なる部分を有する。

図８（Ｂ１）は、画素ユニット５０２が有する導電層５３０ｂの構成例を示す。導電層５３０ｂは、画素ユニット５０２における液晶素子の反射電極として機能する。また導電層５３０ｂには、開口５４０が設けられている。

図８（Ｂ１）には、導電層５３０ｂと重なる領域に位置する発光素子５２０を破線で示している。発光素子５２０は、導電層５３０ｂが有する開口５４０と重ねて配置されている。これにより、発光素子５２０が発する光は、開口５４０を介して表示面側に射出される。

図８（Ｂ１）では、方向Ｒに隣接する画素ユニット５０２が異なる色に対応する画素である。このとき、図８（Ｂ１）に示すように、方向Ｒに隣接する２つの画素において、開口５４０が一列に配列されないように、導電層５３０ｂの異なる位置に設けられていることが好ましい。これにより、２つの発光素子５２０を離すことが可能で、発光素子５２０が発する光が隣接する画素ユニット５０２が有する着色層に入射してしまう現象（クロストークともいう。）を抑制することができる。また、隣接する２つの発光素子５２０を離して配置することができるため、発光素子５２０のＥＬ層をシャドウマスク等により作り分ける場合であっても、高い精細度の表示装置を実現できる。

また、図８（Ｂ２）に示すような配列としてもよい。

非開口部の総面積に対する開口５４０の総面積の比の値が大きすぎると、液晶素子を用いた表示が暗くなってしまう。また、非開口部の総面積に対する開口５４０の総面積の比の値が小さすぎると、発光素子５２０を用いた表示が暗くなってしまう。

また、反射電極として機能する導電層５３０ｂに設ける開口５４０の面積が小さすぎると、発光素子５２０が射出する光から取り出せる光の効率が低下してしまう。

開口５４０の形状は、例えば多角形、四角形、楕円形、円形又は十字等の形状とすることができる。また、細長い筋状、スリット状、市松模様状の形状としてもよい。また、開口５４０を隣接する画素に寄せて配置してもよい。好ましくは、開口５４０を同じ色を表示する他の画素に寄せて配置する。これにより、クロストークを抑制できる。

＜回路の構成例＞
図９は、画素ユニット５０２の構成例を示す回路図である。図９では、隣接する２つの画素ユニット５０２を示している。画素ユニット５０２はそれぞれ、画素５０５ａと画素５０５ｂを有する。

画素５０５ａは、スイッチＳＷ１、容量素子Ｃ１０、液晶素子５１０を有し、画素５０５ｂは、スイッチＳＷ２、トランジスタＭ、容量素子Ｃ２０、及び発光素子５２０を有する。また、画素５０５ａは、配線ＳＬａ、配線ＧＬａ、配線ＣＳＣＯＭと接続されており、画素５０５ｂは、配線ＧＬｂ、配線ＳＬｂ、配線ＡＮＯと接続されている。なお、図９では、液晶素子５１０と接続された配線ＶＣＯＭ１、及び発光素子５２０と接続された配線ＶＣＯＭ２を示している。また、図９では、スイッチＳＷ１及びスイッチＳＷ２に、トランジスタを用いた場合の例を示している。

スイッチＳＷ１のゲートは配線ＧＬａと接続され、ソース又はドレインの一方は配線ＳＬａと接続され、ソース又はドレインの他方は容量素子Ｃ１０の一方の電極、及び液晶素子５１０の一方の電極と接続されている。容量素子Ｃ１０の他方の電極は、配線ＣＳＣＯＭと接続されている。液晶素子５１０の他方の電極は、配線ＶＣＯＭ１と接続されている。

スイッチＳＷ２のゲートは配線ＧＬｂと接続され、ソース又はドレインの一方は配線ＳＬｂと接続され、ソース又はドレインの他方は容量素子Ｃ２０の一方の電極、トランジスタＭのゲートと接続されている。容量素子Ｃ２０の他方の電極はトランジスタＭのソース又はドレインの一方、配線ＡＮＯと接続されている。トランジスタＭのソース又はドレインの他方は発光素子５２０の一方の電極と接続されている。発光素子５２０の他方の電極は配線ＶＣＯＭ２と接続されている。

図９では、トランジスタＭが一対のゲートを有し、これらが接続されている例を示している。これにより、トランジスタＭが流すことのできる電流を増大させることができる。

配線ＶＣＯＭ１及び配線ＣＳＣＯＭには、それぞれ所定の電位を供給することができる。また、配線ＶＣＯＭ２及び配線ＡＮＯにはそれぞれ、発光素子５２０を発光させることが可能となる電位差を生じさせるための電位を供給することができる。

図９に示す画素ユニット５０２は、例えば反射モードの表示を行う場合には、配線ＧＬａ及び配線ＳＬａに供給される信号によって画素５０５ａを駆動することにより、液晶素子５１０による光学変調を利用して映像を表示することができる。また、透過モードで表示を行う場合には、配線ＧＬｂ及び配線ＳＬｂに供給される信号によって画素５０５ｂを駆動することにより、発光素子５２０を発光させて映像を表示することができる。また両方のモードで駆動する場合には、配線ＧＬａ、配線ＧＬｂ、配線ＳＬａ及び配線ＳＬｂのそれぞれに供給される信号により、画素５０５ａ及び画素５０５ｂを駆動することができる。

なお、図９では一つの画素ユニット５０２に、一つの液晶素子５１０と一つの発光素子５２０とを有する例を示したが、これに限られない。例えば、図１０（Ａ）に示すように、画素５０５ｂが複数の副画素５０６ｂ（副画素５０６ｂｒ、副画素５０６ｂｇ、副画素５０６ｂｂ、副画素５０６ｂｗ）を有していてもよい。副画素５０６ｂｒ、副画素５０６ｂｇ、副画素５０６ｂｂ、副画素５０６ｂｗはそれぞれ、発光素子５２０ｒ、発光素子５２０ｇ、発光素子５２０ｂ、発光素子５２０ｗを有する。図１０（Ａ）に示す画素ユニット５０２は、図９とは異なり、１つの画素ユニットでフルカラーの表示が可能な画素である。

図１０（Ａ）では、画素５０５ｂに配線ＧＬｂａ、配線ＧＬｂｂ、配線ＳＬｂａ、配線ＳＬｂｂ、配線ＡＮＯが接続されている。

図１０（Ａ）に示す例では、例えば４つの発光素子５２０として、それぞれ赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、及び白色（Ｗ）を呈する発光素子を用いることができる。また液晶素子５１０として、白色を呈する反射型の液晶素子を用いることができる。これにより、反射モードの表示を行う場合には、反射率の高い白色の表示を行うことができる。また透過モードで表示を行う場合には、演色性の高い表示を低い電力で行うことができる。

また、図１０（Ｂ）には、画素ユニット５０２の構成例を示している。画素ユニット５０２は、導電層５３０が有する開口部と重なる発光素子５２０ｗと、導電層５３０の周囲に配置された発光素子５２０ｒ、発光素子５２０ｇ、及び発光素子５２０ｂとを有する。発光素子５２０ｒ、発光素子５２０ｇ、及び発光素子５２０ｂは、発光面積がほぼ同等であることが好ましい。

＜表示装置の構成例＞
図１１は、本発明の一態様の表示装置５００の斜視概略図である。表示装置５００は、基板５５１と基板５６１とが貼り合わされた構成を有する。図１１では、基板５６１を破線で示している。

表示装置５００は、表示領域５６２、回路５６４、配線５６５等を有する。基板５５１には、例えば回路５６４、配線５６５、及び画素電極として機能する導電層５３０ｂ等が設けられる。また、図１１では基板５５１上にＩＣ５７３とＦＰＣ５７２が実装されている例を示している。そのため、図１１に示す構成は、表示装置５００とＦＰＣ５７２及びＩＣ５７３を有する表示モジュールと言うこともできる。

回路５６４は、例えば駆動回路５０４として機能する回路を用いることができる。

配線５６５は、表示領域５６２や回路５６４に信号や電力を供給する機能を有する。当該信号や電力は、ＦＰＣ５７２を介して外部、又はＩＣ５７３から配線５６５に入力される。

また、図１１では、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等により、基板５５１にＩＣ５７３が設けられている例を示している。ＩＣ５７３は、例えば駆動回路５０３、又は駆動回路５０４などとしての機能を有するＩＣを適用できる。なお表示装置５００が駆動回路５０３及び駆動回路５０４として機能する回路を備える場合や、駆動回路５０３や駆動回路５０４として機能する回路を外部に設け、ＦＰＣ５７２を介して表示装置５００を駆動するための信号を入力する場合などでは、ＩＣ５７３を設けない構成としてもよい。また、ＩＣ５７３を、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式等により、ＦＰＣ５７２に実装してもよい。

図１１には、表示領域５６２の一部の拡大図を示している。表示領域５６２には、複数の表示素子が有する導電層５３０ｂがマトリクス状に配置されている。導電層５３０ｂは、可視光を反射する機能を有し、後述する液晶素子５１０の反射電極として機能する。

また、図１１に示すように、導電層５３０ｂは開口を有する。さらに導電層５３０ｂよりも基板５５１側に、発光素子５２０を有する。発光素子５２０からの光は、導電層５３０ｂの開口を介して基板５６１側に射出される。

図１２に、図１１で例示した表示装置の、ＦＰＣ５７２を含む領域の一部、回路５６４を含む領域の一部、及び表示領域５６２を含む領域の一部をそれぞれ切断したときの断面の一例を示す。

表示装置５００は、基板５５１と基板５６１の間に、絶縁層７２０を有する。また基板５５１と絶縁層７２０の間に、発光素子５２０、トランジスタ７０１、トランジスタ７０５、トランジスタ７０６、着色層６３４等を有する。また絶縁層７２０と基板５６１の間に、液晶素子５１０、着色層６３１等を有する。また基板５６１と絶縁層７２０は接着層６４１を介して接着され、基板５５１と絶縁層７２０は接着層６４２を介して接着されている。

トランジスタ７０６は、液晶素子５１０と接続され、トランジスタ７０５は、発光素子５２０と接続されている。トランジスタ７０５とトランジスタ７０６は、いずれも絶縁層７２０の基板５５１側の面上に形成されているため、これらを同一の工程を用いて作製することができる。

基板５６１には、着色層６３１、遮光層６３２、絶縁層６２１、及び液晶素子５１０の共通電極として機能する導電層６１３、配向膜６３３ｂ、絶縁層６１７等が設けられている。絶縁層６１７は、液晶素子５１０のセルギャップを保持するためのスペーサとして機能する。

絶縁層７２０の基板５５１側には、絶縁層７１１、絶縁層７１２、絶縁層７１３、絶縁層７１４、絶縁層７１５、絶縁層７１６等の絶縁層が設けられている。絶縁層７１１は、その一部が各トランジスタのゲート絶縁体として機能する。絶縁層７１２、絶縁層７１３、及び絶縁層７１４は、各トランジスタを覆って設けられている。また絶縁層７１４を覆って絶縁層７１６が設けられている。絶縁層７１４及び絶縁層７１６は、平坦化層としての機能を有する。なお、ここではトランジスタ等を覆う絶縁層として、絶縁層７１２、絶縁層７１３、絶縁層７１４の３層を有する場合について示しているが、これに限られず４層以上であってもよいし、単層、又は２層であってもよい。また平坦化層として機能する絶縁層７１４は、不要であれば設けなくてもよい。

また、トランジスタ７０１、トランジスタ７０５、及びトランジスタ７０６は、一部がゲートとして機能する導電層７２１、一部がソース又はドレインとして機能する導電層７２２、半導体層７３１を有する。ここでは、同一の膜を加工して得られる複数の層に、同じハッチングパターンを付している。

液晶素子５１０は反射型の液晶素子である。液晶素子５１０は、導電層５３０ａ、液晶６１２、導電層６１３が積層された構造を有する。また導電層５３０ａの基板５５１側に接して、可視光を反射する導電層５３０ｂが設けられている。導電層５３０ｂは開口５４０を有する。また導電層５３０ａ及び導電層６１３は可視光を透過する材料を含む。また液晶６１２と導電層５３０ａの間に配向膜６３３ａが設けられ、液晶６１２と導電層６１３の間に配向膜６３３ｂが設けられている。また、基板５６１の外側の面には、偏光板６３０を有する。

液晶素子５１０において、導電層５３０ｂは可視光を反射する機能を有し、導電層６１３は可視光を透過する機能を有する。基板５６１側から入射した光は、偏光板６３０により偏光され、導電層６１３、液晶６１２を透過し、導電層５３０ｂで反射する。そして液晶６１２及び導電層６１３を再度透過して、偏光板６３０に達する。このとき、導電層５３０ｂと導電層６１３の間に与える電圧によって液晶の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板６３０を介して射出される光の強度を制御することができる。また光は着色層６３１によって特定の波長領域以外の光が吸収されることにより、取り出される光は、例えば赤色を呈する光となる。

発光素子５２０は、ボトムエミッション型の発光素子である。発光素子５２０は、絶縁層７２０側から導電層６９１、ＥＬ層６９２、及び導電層６９３ｂの順に積層された構造を有する。また導電層６９３ｂを覆って導電層６９３ａが設けられている。導電層６９３ｂは可視光を反射する材料を含み、導電層６９１及び導電層６９３ａは可視光を透過する材料を含む。発光素子５２０が発する光は、着色層６３４、絶縁層７２０、開口５４０、導電層６１３等を介して、基板５６１側に射出される。

ここで、図１２に示すように、開口５４０には可視光を透過する導電層５３０ａが設けられていることが好ましい。これにより、開口５４０と重なる領域においても、それ以外の領域と同様に液晶６１２が配向するため、これらの領域の境界部で液晶の配向不良が生じ、意図しない光が漏れてしまうことを抑制できる。

ここで、基板５６１の外側の面に配置する偏光板６３０として直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板としては、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。これにより、外光反射を抑制することができる。また、偏光板の種類に応じて、液晶素子５１０に用いる液晶素子のセルギャップ、配向、駆動電圧等を調整することで、所望のコントラストが実現されるようにすればよい。

また、導電層６９１の端部を覆う絶縁層７１６上には、絶縁層７１７が設けられている。絶縁層７１７は、絶縁層７２０と基板５５１が必要以上に接近することを抑制するスペーサとしての機能を有する。また、ＥＬ層６９２や導電層６９３ａを遮蔽マスク（メタルマスク）を用いて形成する場合には、当該遮蔽マスクが被形成面に接触することを抑制するためのマスクギャッパとしての機能を有していてもよい。なお、絶縁層７１７は不要であれば設けなくてもよい。

トランジスタ７０５のソース又はドレインの一方は、導電層７２４を介して発光素子５２０の導電層６９１と接続されている。

トランジスタ７０６のソース又はドレインの一方は、接続部７０７を介して導電層５３０ｂと接続されている。導電層５３０ｂと導電層５３０ａは互いに接して設けられ、これらは接続されている。ここで、接続部７０７は、絶縁層７２０に設けられた開口を介して、絶縁層７２０の両面に設けられる導電層同士を接続する部分である。

基板５５１の基板５６１と重ならない領域には、接続部７０４が設けられている。接続部７０４は、接続層７４２を介してＦＰＣ５７２と接続されている。接続部７０４は接続部７０７と同様の構成を有している。接続部７０４の上面は、導電層５３０ａと同一の導電膜を加工して得られた導電層が露出している。これにより、接続部７０４とＦＰＣ５７２とを接続層７４２を介して接続することができる。

接着層６４１が設けられる一部の領域には、接続部７５２が設けられている。接続部７５２において、導電層５３０ａと同一の導電膜を加工して得られた導電層と、導電層６１３の一部が、接続体７４３により接続されている。したがって、基板５６１側に形成された導電層６１３に、基板５５１側に接続されたＦＰＣ５７２から入力される信号又は電位を、接続部７５２を介して供給することができる。

接続体７４３としては、例えば導電性の粒子を用いることができる。導電性の粒子としては、有機樹脂又はシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルや金を用いると、接触抵抗を低減できるため好ましい。また、ニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また、接続体７４３として、弾性変形、又は塑性変形する材料を用いることが好ましい。このとき、導電性の粒子である接続体７４３は、図１２に示すように上下方向に潰れた形状となる場合がある。こうすることで、接続体７４３と、これと電気的に接続する導電層との接触面積が増大し、接触抵抗を低減できるほか、接続不良などの不具合の発生を抑制することができる。

接続体７４３は、接着層６４１に覆われるように配置することが好ましい。例えば、接着層６４１となるペースト等を塗布した後に、接続体７４３を散布すればよい。

図１２では、回路５６４として、トランジスタ７０１が設けられている例を示している。

図１２では、トランジスタ７０１及びトランジスタ７０５の例として、チャネルが形成される半導体層７３１を一対のゲートで挟持する構成が適用されている。一方のゲートは導電層７２１により、他方のゲートは絶縁層７１２を介して半導体層７３１と重なる導電層７２３により構成されている。このような構成とすることで、トランジスタの閾値電圧を確実に制御することができる。このとき、２つのゲートを接続し、これらに同一の信号を供給することによりトランジスタを駆動してもよい。このようなトランジスタは、他のトランジスタと比較してオン電流を増大させることが可能であり、電界効果移動度を高めることができる。その結果、高速駆動が可能な回路を作製することができる。さらには、回路部の占有面積を縮小することが可能となる。オン電流の大きなトランジスタを適用することで、表示装置を大型化、又は高精細化したときに配線数が増大したとしても、各配線における信号遅延を低減することが可能であり、表示ムラを抑制することができる。

なお、回路５６４が有するトランジスタと、表示領域５６２が有するトランジスタは、同じ構造であってもよい。また、回路５６４が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。また、表示領域５６２が有する複数のトランジスタは、全て同じ構造であってもよいし、異なる構造のトランジスタを組み合わせて用いてもよい。

各トランジスタを覆う絶縁層７１２、絶縁層７１３のうち少なくとも一方は、水や水素などの不純物が拡散しにくい材料を用いることが好ましい。すなわち、絶縁層７１２又は絶縁層７１３はバリア膜として機能させることができる。このような構成とすることで、トランジスタに対して外部から不純物が拡散することを効果的に抑制することが可能となり、信頼性の高い表示装置を実現できる。

基板５６１側において、着色層６３１、遮光層６３２を覆って絶縁層６２１が設けられている。絶縁層６２１は、平坦化層としての機能を有していてもよい。絶縁層６２１により、導電層６１３の表面を略平坦にできるため、液晶６１２の配向状態を均一にできる。

表示装置５００を作製する方法の一例について説明する。例えば、剥離層を有する支持基板上に、導電層５３０ａ、導電層５３０ｂ、絶縁層７２０を順に形成し、その後、トランジスタ７０５、トランジスタ７０６、発光素子５２０等を形成した後、接着層６４２を用いて基板５５１と支持基板を貼り合せる。その後、剥離層と絶縁層７２０、及び剥離層と導電層５３０ａのそれぞれの界面で剥離することにより、支持基板及び剥離層を除去する。またこれとは別に、着色層６３１、遮光層６３２、導電層６１３等をあらかじめ形成した基板５６１を準備する。そして基板５５１又は基板５６１に液晶６１２を滴下し、接着層６４１により基板５５１と基板５６１を貼り合せることで、表示装置５００を作製することができる。

剥離層としては、絶縁層７２０及び導電層５３０ａとの界面で剥離が生じる材料を適宜選択することができる。特に、剥離層として、タングステンなどの高融点金属材料を含む層と当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁層７２０として、窒化シリコンや酸化窒化シリコン、窒化酸化シリコン等を複数積層した層を用いることが好ましい。剥離層に高融点金属材料を用いると、これよりも後に形成する層の形成温度を高めることが可能で、不純物の濃度が低減され、信頼性の高い表示装置を実現できる。

導電層５３０ａとしては、金属酸化物や金属窒化物などを用いることが好ましい。金属酸化物を用いる場合には、水素、ボロン、リン、窒素、及びその他の不純物の濃度、並びに酸素欠損量の少なくとも一が、トランジスタに用いる半導体層に比べて高められた材料を、導電層５３０ａに用いればよい。

以下では、上記に示す各構成要素について説明する。

［基板］
表示装置が有する基板には、平坦面を有する材料を用いることができる。表示素子からの光を取り出す側の基板には、該光を透過する材料を用いる。例えば、ガラス、石英、セラミック、サファイア、有機樹脂などの材料を用いることができる。

厚さの薄い基板を用いることで、表示装置の軽量化、薄型化を図ることができる。さらに、可撓性を有する程度の厚さの基板を用いることで、可撓性を有する表示装置を実現できる。

また、発光を取り出さない側の基板は、透光性を有していなくてもよいため、上記に挙げた基板の他に、金属基板等を用いることもできる。金属基板は熱伝導性が高く、基板全体に熱を容易に伝導できるため、表示装置の局所的な温度上昇を抑制することができ、好ましい。可撓性や曲げ性を得るためには、金属基板の厚さは、１０μｍ以上２００μｍ以下が好ましく、２０μｍ以上５０μｍ以下であることがより好ましい。

金属基板を構成する材料としては、特に限定はないが、例えば、アルミニウム、銅、ニッケル等の金属、又はアルミニウム合金、若しくはステンレス等の合金などを好適に用いることができる。

また、金属基板の表面を酸化する、又は表面に絶縁膜を形成するなどにより、絶縁処理が施された基板を用いてもよい。例えば、スピンコート法やディップ法などの塗布法、電着法、蒸着法、又はスパッタリング法などを用いて絶縁膜を形成してもよいし、酸素雰囲気で放置する又は加熱するほか、陽極酸化法などによって、基板の表面に酸化膜を形成してもよい。

可撓性及び可視光に対する透過性を有する材料としては、例えば、可撓性を有する程度の厚さのガラスや、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリ塩化ビニル樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂等が挙げられる。特に、熱膨張係数の低い材料を用いることが好ましく、例えば、熱膨張係数が３０×１０^−６／Ｋ以下であるポリアミドイミド樹脂、ポリイミド樹脂、ＰＥＴ等を好適に用いることができる。また、ガラス繊維に有機樹脂を含浸した基板や、無機フィラーを有機樹脂に混ぜて熱膨張係数を下げた基板を使用することもできる。このような材料を用いた基板は、重量が軽いため、該基板を用いた表示装置も軽量にすることができる。

上記材料中に繊維体が含まれている場合、繊維体は有機化合物又は無機化合物の高強度繊維を用いる。高強度繊維とは、具体的には引張弾性率又はヤング率の高い繊維のことを言い、代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、又は炭素繊維が挙げられる。ガラス繊維としては、Ｅガラス、Ｓガラス、Ｄガラス、Ｑガラス等を用いたガラス繊維が挙げられる。これらは、織布又は不織布の状態で用い、この繊維体に樹脂を含浸させ、樹脂を硬化させた構造物を、可撓性を有する基板として用いてもよい。可撓性を有する基板として、繊維体と樹脂からなる構造物を用いると、曲げや局所的押圧による破損に対する信頼性が向上するため、好ましい。

又は、可撓性を有する程度に薄いガラス、金属などを基板に用いることもできる。又は、ガラスと樹脂材料とが接着層により貼り合わされた複合材料を用いてもよい。

可撓性を有する基板に、表示装置の表面を傷などから保護するハードコート層（例えば、窒化シリコン、酸化アルミニウムなど。）や、押圧を分散可能な材質の層（例えば、アラミド樹脂など。）等が積層されていてもよい。また、水分等による表示素子の寿命の低下等を抑制するために、可撓性を有する基板に透水性の低い絶縁膜が積層されていてもよい。例えば、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム等の無機絶縁性材料を用いることができる。

基板は、複数の層を積層して用いることもできる。特に、ガラス層を有する構成とすると、水や酸素に対するバリア性を向上させ、信頼性の高い表示装置とすることができる。

［トランジスタ］
トランジスタは、ゲート電極として機能する導電層と、ゲート絶縁体として機能する絶縁層と、半導体層と、ソース電極として機能する導電層と、ドレイン電極として機能する導電層と、を有する。上記では、ボトムゲート構造のトランジスタを適用した場合を示している。

なお、本発明の一態様の表示装置が有するトランジスタの構造は特に限定されない。例えば、プレーナ型のトランジスタとしてもよいし、スタガ型のトランジスタとしてもよいし、逆スタガ型のトランジスタとしてもよい。また、トップゲート型又はボトムゲート型のいずれのトランジスタ構造としてもよい。又は、チャネルが形成される半導体層の上下にゲート電極が設けられていてもよい。

［半導体層］
トランジスタの半導体層に用いる材料の結晶性については特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。

また、トランジスタの半導体層には、例えば、第１４族の元素（シリコン、ゲルマニウム等）、又は金属酸化物などの材料を用いることができる。代表的には、シリコンを含む半導体、ガリウムヒ素を含む半導体又はインジウムを含む金属酸化物などを適用できる。

特に、シリコンよりもバンドギャップの大きな金属酸化物を適用することが好ましい。シリコンよりもバンドギャップが大きく、かつキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。

シリコンよりもバンドギャップの大きな金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量に蓄積した電荷を長期間にわたって保持することが可能である。このようなトランジスタを画素に適用することで、各表示領域に表示した画像の階調を維持しつつ、駆動回路を停止することも可能となる。その結果、極めて消費電力の低減された表示装置を実現できる。

半導体層は、例えば、少なくともインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜を含むことが好ましい。また、該半導体層を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、又はジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。

半導体層を構成する金属酸化物として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、半導体層と導電層は、上記酸化物のうち同一の金属元素を有していてもよい。同一の金属元素を有する半導体層と導電層とすることで、製造コストを低減させることができる。例えば、半導体層と導電層の成膜時に、同一の金属組成の金属酸化物ターゲットを用いることで、製造コストを低減させることができる。また、半導体層と導電層を加工する際のエッチングガス又はエッチング液を共通して用いることができる。ただし、半導体層と導電層は、同一の金属元素を有していても、組成が異なる場合がある。例えば、トランジスタ及び容量素子の作製工程中に、膜中の金属元素が脱離し、異なる金属組成となる場合がある。

半導体層を構成する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、４：２：４．１等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる原子数比のプラスマイナス４０％の変動を含む。

半導体層には、キャリア密度の低い金属酸化物を用いることが好ましい。例えば、半導体層は、キャリア密度が１×１０^１７／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下、さらに好ましくは１×１０^１３／ｃｍ^３以下、より好ましくは１×１０^１１／ｃｍ^３以下、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の金属酸化物を用いることができる。このような半導体層は、不純物濃度が低く、欠陥準位密度が低いため、安定なトランジスタの電気特性を提供する。

なお、これらに限られず、必要とするトランジスタの電気特性（電界効果移動度、閾値電圧等）に応じて、適切な組成の半導体層を用いればよい。また、必要とするトランジスタの電気特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう場合がある。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とすることが好ましい。

また、アルカリ金属及びアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、該金属酸化物を半導体層に用いたトランジスタのオフ電流が増大してしまうことがある。このため、半導体層における二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を半導体層に用いたトランジスタはノーマリーオン特性となりやすい。このため、半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下にすることが好ましい。

また、半導体層は、例えば、非単結晶構造でもよい。非単結晶構造は、例えば、多結晶構造、微結晶構造、又は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高い。

非晶質構造の金属酸化物は、例えば、原子配列が無秩序であり、結晶成分を有さない。又は、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。

なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば、上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。

又は、トランジスタのチャネルが形成される半導体層に、シリコンを用いることが好ましい。シリコンとしてアモルファスシリコンを用いてもよいが、特に、結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、かつアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。このような多結晶半導体を画素に適用することで、画素の開口率を向上させることができる。また、極めて高精細な表示部とする場合であっても、駆動回路を画素と同一基板上に形成することが可能となり、電子機器を構成する部品数を削減することができる。

本実施の形態で例示したボトムゲート構造のトランジスタは、作製工程を削減できるという点で好ましい。また、半導体層にアモルファスシリコンを用いることで、多結晶シリコンよりも低温で形成できるため、半導体層よりも下層の配線、電極、基板などに耐熱性の低い材料を用いることが可能となり、材料の選択の幅を広げることができる。例えば、極めて大面積のガラス基板などを用いることができる。一方、トップゲート構造のトランジスタは、自己整合的に不純物領域を形成しやすく、電気特性のばらつきなどを低減することができるという点で好ましい。特に、半導体層に多結晶シリコンや単結晶シリコンなどを用いる場合に、トップゲート構造のトランジスタは適している。

［導電層］
トランジスタのゲート、ソース及びドレインのほか、表示装置を構成する各種配線及び電極などの導電層に用いることのできる材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンなどの金属、又はこれを主成分とする合金などが挙げられる。また、これらの材料を含む膜を単層で、又は積層構造として用いることができる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜又は窒化チタン膜と、その上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、その上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛等の酸化物を用いてもよい。また、マンガンを含む銅を用いると、エッチングによる形状の制御性が高まるため好ましい。

また、透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物又はグラフェンを用いることができる。又は、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又はチタンなどの金属材料や、該金属材料を含む合金材料を用いることができる。又は、該金属材料の窒化物（例えば、窒化チタン）などを用いてもよい。なお、金属材料、合金材料（又はそれらの窒化物）を用いる場合には、透光性を有する程度に薄くすればよい。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウムスズ酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。これらは、表示装置を構成する各種配線及び電極などの導電層や、表示素子が有する導電層（画素電極や共通電極として機能する導電層）にも用いることができる。

［絶縁層］
各絶縁層に用いることのできる絶縁性材料としては、例えば、アクリル、エポキシなどの樹脂、シリコーンなどのシロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウムなどの無機絶縁性材料を用いることもできる。

また発光素子は、一対の透水性の低い絶縁膜の間に設けられていることが好ましい。これにより、発光素子に水等の不純物が侵入することを抑制でき、装置の信頼性の低下を抑制できる。

透水性の低い絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜等の窒素と珪素を含む膜や、窒化アルミニウム膜等の窒素とアルミニウムを含む膜等が挙げられる。また、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いてもよい。

例えば、透水性の低い絶縁膜の水蒸気透過量は、１×１０^−５［ｇ／（ｍ^２・ｄａｙ）］以下、好ましくは１×１０^−６［ｇ／（ｍ^２・ｄａｙ）］以下、より好ましくは１×１０^−７［ｇ／（ｍ^２・ｄａｙ）］以下、さらに好ましくは１×１０^−８［ｇ／（ｍ^２・ｄａｙ）］以下とする。

［液晶素子］
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる。

また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。

なお、液晶素子は、液晶の光学的変調作用によって光の透過又は非透過を制御する素子である。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む。）によって制御される。なお、液晶素子には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等の液晶を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。

また、液晶材料としては、ポジ型の液晶、又はネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。

また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性を有する。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また、配向膜を設けなくてもよいので、ラビング処理が不要となり、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。

また、液晶素子として、透過型の液晶素子、反射型の液晶素子、又は半透過型の液晶素子などを用いることができる。本発明の一態様では、特に、反射型の液晶素子を用いることが好ましい。

透過型又は半透過型の液晶素子を用いる場合、一対の基板を挟むように、２つの偏光板を設ける。また、偏光板よりも外側に、バックライトを設ける。バックライトとしては、直下型のバックライトであってもよいし、エッジライト型のバックライトであってもよい。ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備える直下型のバックライトを用いると、ローカルディミングが容易となり、コントラストを高めることができるため好ましい。また、エッジライト型のバックライトを用いると、バックライトを含めたモジュールの厚さを低減できるため好ましい。

反射型の液晶素子を用いる場合には、表示面側に偏光板を設ける。また、これとは別に、表示面側に光拡散板を配置すると、視認性を向上させられるため好ましい。

また、反射型、又は半透過型の液晶素子を用いる場合、偏光板よりも外側に、フロントライトを設けてもよい。フロントライトとしては、エッジライト型のフロントライトを用いることが好ましい。ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を備えるフロントライトを用いると、消費電力を低減できるため好ましい。

［発光素子］
発光素子としては、自発光が可能な素子を用いることができ、電流又は電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＬＥＤ、有機ＥＬ素子、無機ＥＬ素子等を用いることができる。

発光素子は、トップエミッション型、ボトムエミッション型、デュアルエミッション型などがある。光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。本発明の一態様では、特にボトムエミッション型の発光素子を用いることが好ましい。

ＥＬ層は少なくとも発光層を有する。ＥＬ層は、発光層以外の層として、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、又はバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を含む層をさらに有していてもよい。

ＥＬ層には低分子系化合物及び高分子系化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。ＥＬ層を構成する層は、それぞれ、蒸着法（真空蒸着法を含む。）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。

陰極と陽極の間に、発光素子の閾値電圧より高い電圧を印加すると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。

発光素子として、白色発光の発光素子を適用する場合には、ＥＬ層に２種類以上の発光物質を含む構成とすることが好ましい。例えば２以上の発光物質の各々の発光が補色の関係となるように、発光物質を選択することにより、白色発光を得ることができる。例えば、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｏ（橙）等の発光を示す発光物質、又はＲ、Ｇ、Ｂのうち２以上の色のスペクトル成分を含む発光を示す発光物質のうち、２以上を含むことが好ましい。また、発光素子からの発光のスペクトルが、可視光領域の波長（例えば、３５０ｎｍ以上７５０ｎｍ以下）の範囲内に２以上のピークを有する発光素子を適用することが好ましい。また、黄色の波長領域にピークを有する材料の発光スペクトルは、緑色及び赤色の波長領域にもスペクトル成分を有する材料であることが好ましい。

ＥＬ層は、一の色を発光する発光材料を含む発光層と、他の色を発光する発光材料を含む発光層とが積層された構成とすることが好ましい。例えば、ＥＬ層における複数の発光層は、互いに接して積層されていてもよいし、いずれの発光材料も含まない領域を介して積層されていてもよい。例えば、蛍光発光層と燐光発光層との間に、当該蛍光発光層又は燐光発光層と同一の材料（例えばホスト材料、アシスト材料）を含み、かついずれの発光材料も含まない領域を設ける構成としてもよい。これにより、発光素子の作製が容易になり、また、駆動電圧が低減される。

また、発光素子は、ＥＬ層を１つ有するシングル素子であってもよいし、複数のＥＬ層が電荷発生層を介して積層されたタンデム素子であってもよい。

可視光を透過する導電膜は、例えば、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などを用いて形成することができる。また、金、銀、白金、マグネシウム、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又はチタン等の金属材料、これら金属材料を含む合金、又はこれら金属材料の窒化物（例えば、窒化チタン）等も、透光性を有する程度に薄く形成することで用いることができる。また、上記材料の積層膜を導電層として用いることができる。例えば、銀とマグネシウムの合金とインジウム錫酸化物の積層膜などを用いると、導電性を高めることができるため好ましい。また、グラフェン等を用いてもよい。

可視光を反射する導電膜は、例えば、アルミニウム、金、白金、銀、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、又はパラジウム等の金属材料、又はこれら金属材料を含む合金を用いることができる。また、上記金属材料や合金に、ランタン、ネオジム、又はゲルマニウム等が添加されていてもよい。また、チタン、ニッケル、又はネオジムと、アルミニウムを含む合金（アルミニウム合金）を用いてもよい。また銅、パラジウム、マグネシウムと、銀を含む合金を用いてもよい。銀と銅を含む合金は、耐熱性が高いため好ましい。さらに、アルミニウム膜又はアルミニウム合金膜に接して金属膜又は金属酸化物膜を積層することで、酸化を抑制することができる。このような金属膜、金属酸化物膜の材料としては、チタンや酸化チタンなどが挙げられる。また、上記可視光を透過する導電膜と金属材料からなる膜とを積層してもよい。例えば、銀とインジウム錫酸化物の積層膜、銀とマグネシウムの合金とインジウム錫酸化物の積層膜などを用いることができる。

電極は、それぞれ、蒸着法やスパッタリング法を用いて形成すればよい。そのほか、インクジェット法などの吐出法、スクリーン印刷法などの印刷法、又はメッキ法を用いて形成することができる。

なお、上述した、発光層、及び正孔注入性の高い物質、正孔輸送性の高い物質、電子輸送性の高い物質、及び電子注入性の高い物質、バイポーラ性の物質等を含む層は、それぞれ量子ドットなどの無機化合物や、高分子化合物（オリゴマー、デンドリマー、ポリマー等）を有していてもよい。例えば、量子ドットを発光層に用いることで、発光材料として機能させることもできる。

なお、量子ドット材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料などを用いることができる。また、１２族と１６族、１３族と１５族、又は１４族と１６族の元素グループを含む材料を用いてもよい。又は、カドミウム、セレン、亜鉛、硫黄、リン、インジウム、テルル、鉛、ガリウム、ヒ素、アルミニウム等の元素を含む量子ドット材料を用いてもよい。

［接着層］
接着層としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤の材料としては、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。

また、上記樹脂に乾燥剤を含んでいてもよい。例えば、アルカリ土類金属の酸化物（酸化カルシウムや酸化バリウム等）のように、化学吸着によって水分を吸着する物質を用いることができる。又は、ゼオライトやシリカゲル等のように、物理吸着によって水分を吸着する物質を用いてもよい。乾燥剤が含まれていると、水分などの不純物が素子に侵入することを抑制でき、表示装置の信頼性が向上するため好ましい。

また、上記樹脂に屈折率の高いフィラーや光散乱部材を混合することにより、光取り出し効率を向上させることができる。例えば、酸化チタン、酸化バリウム、ゼオライト、ジルコニウム等を用いることができる。

［接続層］
接続層としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）などを用いることができる。

［着色層］
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料又は染料が含まれた樹脂材料などが挙げられる。

［遮光層］
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、装置を共通化できるほか、工程を簡略化できるため好ましい。

以上が、各構成要素についての説明である。

［作製方法例］
次に、可撓性を有する基板を用いた表示装置の作製方法の例について説明する。

ここでは、表示素子、回路、配線、電極、着色層や遮光層などの光学部材、及び絶縁層等が含まれる層をまとめて素子層と呼ぶこととする。例えば、素子層は表示素子を含み、表示素子の他に表示素子と電気的に接続する配線、画素や回路に用いるトランジスタなどの素子を備えていてもよい。

また、ここでは、表示素子が完成した（作製工程が終了した）段階において、素子層を支持し、可撓性を有する部材のことを、基板と呼ぶこととする。例えば、基板には、厚さが１０ｎｍ以上３００μｍ以下の、極めて薄いフィルム等も含まれる。

可撓性を有し、絶縁表面を備える基板上に素子層を形成する方法としては、代表的には、以下に挙げる２つの方法がある。一つは、基板上に直接、素子層を形成する方法である。もう一つは、基板とは異なる支持基材上に素子層を形成した後、素子層と支持基材を剥離し、素子層を基板に転置する方法である。なお、ここでは詳細に説明しないが、上記２つの方法に加え、可撓性を有さない基板上に素子層を形成し、当該基板を研磨等により薄くすることで、可撓性を持たせる方法もある。

基板を構成する材料が、素子層の形成工程にかかる熱に対して耐熱性を有する場合には、基板上に直接、素子層を形成すると、工程が簡略化されるため好ましい。このとき、基板を支持基材に固定した状態で素子層を形成すると、装置内、及び装置間における搬送が容易になるため好ましい。

また、素子層を支持基材上に形成した後に、基板に転置する方法を用いる場合、まず支持基材上に剥離層と絶縁層を積層し、当該絶縁層上に素子層を形成する。続いて、支持基材と素子層の間で剥離し、素子層を基板に転置する。このとき、支持基材と剥離層の界面、剥離層と絶縁層の界面、又は剥離層中で剥離が生じるような材料を選択すればよい。この方法では、支持基材や剥離層に耐熱性の高い材料を用いることで、素子層を形成する際にかかる温度の上限を高めることができ、より信頼性の高い素子を有する素子層を形成できるため、好ましい。

例えば、剥離層として、タングステンなどの高融点金属材料を含む層と、当該金属材料の酸化物を含む層を積層して用い、剥離層上の絶縁層として、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを複数積層した層を用いることが好ましい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。

素子層と支持基材とを剥離する方法としては、機械的な力を加えることや、剥離層をエッチングすること、又は剥離界面に液体を浸透させることなどが、一例として挙げられる。又は、剥離界面を形成する２層の熱膨張の違いを利用し、加熱又は冷却することにより剥離を行ってもよい。

また、支持基材と絶縁層の界面で剥離が可能な場合には、剥離層を設けなくてもよい。

例えば、支持基材としてガラスを用い、絶縁層としてポリイミドなどの有機樹脂を用いることができる。このとき、レーザ光等を用いて有機樹脂の一部を局所的に加熱する、又は鋭利な部材により物理的に有機樹脂の一部を切断、又は貫通すること等により剥離の起点を形成し、ガラスと有機樹脂の界面で剥離を行ってもよい。

又は、支持基材と有機樹脂からなる絶縁層の間に発熱層を設け、当該発熱層を加熱することにより、当該発熱層と絶縁層の界面で剥離を行ってもよい。発熱層としては、電流を流すことにより発熱する材料、光を吸収することにより発熱する材料、磁場を印加することにより発熱する材料など、様々な材料を用いることができる。例えば、発熱層としては、半導体、金属、絶縁体から選択して用いることができる。

なお、上述した方法において、有機樹脂からなる絶縁層は、剥離後に基板として用いることができる。

以上が、可撓性を有する基板を用いた表示装置の作製方法の例についての説明である。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、上記実施の形態において用いることができるＯＳトランジスタの構成例について説明する。

＜トランジスタの構成例＞
図１３（Ａ）は、トランジスタの構成例を示す上面図である。図１３（Ｂ）は、図１３（Ａ）のＸ１−Ｘ２線断面図であり、図１３（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図１３（Ｂ）は、トランジスタのチャネル長方向の断面構造を示す図であり、図１３（Ｃ）は、トランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１３（Ａ）では、一部の構成要素が省略されている。

本発明の一態様に係る半導体装置は、絶縁層８１２乃至絶縁層８２０、金属酸化物膜８２１乃至金属酸化物膜８２４、導電層８５０乃至導電層８５３を有する。トランジスタ８０１は絶縁表面に形成される。図１３では、トランジスタ８０１が絶縁層８１１上に形成される場合を例示している。トランジスタ８０１は絶縁層８１８及び絶縁層８１９で覆われている。

なお、トランジスタ８０１を構成している絶縁層、金属酸化物膜、導電層等は、単層であっても、複数の膜が積層されたものであってもよい。これらの作製には、スパッタリング法、電子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＤ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。

トランジスタ８０１において、導電層８５０（導電層８５０ａ、導電層８５０ｂ）は、ゲート電極として機能する領域を有する。導電層８５１、導電層８５２は、ソース電極又はドレイン電極として機能する領域を有する。導電層８５３（導電層８５３ａ、導電層８５３ｂ）は、ボトムゲート電極として機能する領域を有する。絶縁層８１７は、ゲート電極側のゲート絶縁体として機能する領域を有し、絶縁層８１４乃至絶縁層８１６の積層で構成される絶縁層は、ボトムゲート電極側のゲート絶縁体として機能する領域を有する。絶縁層８１８は層間絶縁層としての機能を有する。絶縁層８１９はバリア層としての機能を有する。

金属酸化物膜８２１乃至金属酸化物膜８２４をまとめて酸化物層８３０と呼ぶ。図１３（Ｂ）、図１３（Ｃ）に示すように、酸化物層８３０は、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４が順に積層されている領域を有する。また、一対の金属酸化物膜８２３は、それぞれ導電層８５１、導電層８５２上に位置する。トランジスタ８０１がオン状態のとき、チャネル領域は酸化物層８３０のうち、主に金属酸化物膜８２２に形成される。

金属酸化物膜８２４は、金属酸化物膜８２１乃至金属酸化物膜８２３、導電層８５１、導電層８５２を覆っている。絶縁層８１７は金属酸化物膜８２４と導電層８５０との間に位置する。導電層８５１、導電層８５２はそれぞれ、金属酸化物膜８２３、金属酸化物膜８２４、絶縁層８１７を介して、導電層８５０と重なる領域を有する。

導電層８５１及び導電層８５２は、金属酸化物膜８２１及び金属酸化物膜８２２を形成するためのハードマスクから作製されている。そのため、導電層８５１及び導電層８５２は、金属酸化物膜８２１及び金属酸化物膜８２２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物膜８２１、金属酸化物膜８２２、導電層８５１、導電層８５２を作製することができる。まず、積層された２層の金属酸化物膜上に導電膜を形成する。この導電膜を所望の形状に加工（エッチング）して、ハードマスクを形成する。該ハードマスクを用いて、２層の金属酸化物膜の形状を加工し、積層された金属酸化物膜８２１及び金属酸化物膜８２２を形成する。次に、ハードマスクを所望の形状に加工して、導電層８５１及び導電層８５２を形成する。

絶縁層８１１乃至絶縁層８１８に用いられる絶縁性材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層８１１乃至絶縁層８１８はこれらの絶縁性材料でなる単層、又は積層によって構成される。絶縁層８１１乃至絶縁層８１８を構成する層は、複数の絶縁性材料を含んでいてもよい。

酸化物層８３０の酸素欠損の増加を抑制するため、絶縁層８１６乃至絶縁層８１８は、酸素を含む絶縁層であることが好ましい。絶縁層８１６乃至絶縁層８１８は、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」ともいう。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層８３０に酸素を供給することで、酸化物層８３０の酸素欠損を補償することができる。これにより、トランジスタ８０１の電気特性及び信頼性を向上させることができる。

過剰酸素を含む絶縁膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲における酸素分子の放出量が１×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上である膜とする。酸素分子の放出量は、１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上であることがより好ましい。

過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、^１６Ｏ_２又は^１８Ｏ_２などの酸素ガス、亜酸化窒素ガス又はオゾンガスなどを用いることができる。

酸化物層８３０の水素濃度の増加を防ぐために、絶縁層８１２乃至絶縁層８１９中の水素濃度を低減することが好ましい。特に絶縁層８１３乃至絶縁層８１８中の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下であり、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

酸化物層８３０の窒素濃度の増加を防ぐために、絶縁層８１３乃至絶縁層８１８中の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満であり、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下であり、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。

上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。

トランジスタ８０１において、酸素及び水素に対してバリア性をもつ絶縁層（以下、バリア層ともいう。）によって酸化物層８３０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層８３０から酸素が放出されること、酸化物層８３０に水素が侵入することを抑えることができる。これにより、トランジスタ８０１の電気特性及び信頼性を向上させることができる。

例えば、絶縁層８１９をバリア層として機能させ、かつ絶縁層８１１、絶縁層８１２、絶縁層８１４の少なくとも１つをバリア層として機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。

絶縁層８１１乃至絶縁層８１９の構成例を記す。この例では、絶縁層８１１、絶縁層８１２、絶縁層８１５、絶縁層８１９は、それぞれ、バリア層として機能する。絶縁層８１６乃至絶縁層８１８は過剰酸素を含む酸化物層である。絶縁層８１１は窒化シリコンであり、絶縁層８１２は酸化アルミニウムであり、絶縁層８１３は酸化窒化シリコンである。ボトムゲート電極側のゲート絶縁体としての機能を有する絶縁層８１４乃至絶縁層８１６は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。ゲート（トップゲート）側のゲート絶縁体としての機能を有する絶縁層８１７は、酸化窒化シリコンである。層間絶縁層としての機能を有する絶縁層８１８は、酸化シリコンである。絶縁層８１９は酸化アルミニウムである。

導電層８５０乃至導電層８５３に用いられる導電性材料には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、又は上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。例えば、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。

導電層８５０乃至導電層８５３の構成例を記す。導電層８５０は窒化タンタル単層、又はタングステン単層である。あるいは、導電層８５０は窒化タンタル及びタングステンからなる積層である。導電層８５１は、窒化タンタル単層、又は窒化タンタルとタングステンとの積層である。導電層８５２の構成は導電層８５１と同じである。導電層８５３は窒化タンタル及びタングステンからなる積層である。

トランジスタ８０１のオフ電流の低減のために、金属酸化物膜８２２は、例えば、バンドギャップが大きいことが好ましい。金属酸化物膜８２２のバンドギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３．０ｅＶ以上３．５ｅＶ以下がさらに好ましい。

酸化物層８３０は、結晶性を有することが好ましい。少なくとも、金属酸化物膜８２２は結晶性を有することが好ましい。上記構成により、電気特性及び信頼性の良いトランジスタ８０１を実現できる。

金属酸化物膜８２２に適用できる酸化物は、例えば、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、又はＳｎ）である。金属酸化物膜８２２は、Ｉｎを含む酸化物膜に限定されない。金属酸化物膜８２２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物膜８２１、金属酸化物膜８２３、金属酸化物膜８２４も、金属酸化物膜８２２と同様の酸化物で形成することができる。特に、金属酸化物膜８２１、金属酸化物膜８２３、金属酸化物膜８２４は、それぞれ、Ｇａ酸化物で形成することができる。

トランジスタ８０１は、金属酸化物膜８２２中だけでなく、金属酸化物膜８２２と金属酸化物膜８２１との界面近傍にもチャネル領域を形成できる。そのため、例えば、該界面に界面準位が形成されると、トランジスタ８０１の閾値電圧が変動してしまうことがある。そのため、金属酸化物膜８２１は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２１との界面には、界面準位が形成されにくくなり、トランジスタ８０１において閾値電圧等の電気特性がばらつくのを低減することができる。

金属酸化物膜８２４は、構成要素として、金属酸化物膜８２２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物膜８２２と金属酸化物膜８２４との界面では、キャリアの界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、トランジスタ８０１の電界効果移動度を高くすることができる。

金属酸化物膜８２１乃至金属酸化物膜８２４のうち、金属酸化物膜８２２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層８１６（トランジスタ８０１のボトムゲート電極側のゲート絶縁体）、絶縁層８１７（トランジスタ８０１のゲート電極側のゲート絶縁体）から離間している金属酸化物膜８２２にチャネル領域を形成することができる。

例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を高くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が高い酸化物はＩｎの含有率が低い酸化物と比較してキャリア移動度が高くなる。そのため、金属酸化物膜にＩｎの含有率が高い酸化物を用いることで、キャリア移動度を高めることができる。

そのため、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物膜８２２を形成し、Ｇａ酸化物で金属酸化物膜８２１、金属酸化物膜８２３、金属酸化物膜８２４を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物膜８２１乃至金属酸化物膜８２４を形成する場合、金属酸化物膜８２２のＩｎの含有率を、金属酸化物膜８２１、金属酸化物膜８２３、金属酸化物膜８２４のそれぞれのＩｎの含有率よりも高くする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの原子数比を変えることで、Ｉｎ含有率を変化させることができる。

例えば、金属酸化物膜８２２の成膜に用いるターゲットの原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、又は４：２：４．１が好ましい。例えば、金属酸化物膜８２１、金属酸化物膜８２３、金属酸化物膜８２４の成膜に用いるターゲットの原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、又は１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

トランジスタ８０１に安定した電気特性を付与するには、酸化物層８３０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、及び主成分以外の金属元素は不純物となる。例えば、水素及び窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコン及び炭素は金属酸化物中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。

例えば、酸化物層８３０は、シリコン濃度が２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは、２×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８３０の炭素濃度も同様である。

例えば、酸化物層８３０は、アルカリ金属濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下の領域を有する。酸化物層８３０のアルカリ土類金属濃度についても同様である。

例えば、酸化物層８３０は、窒素濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の領域を有する。

例えば、酸化物層８３０は、水素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満の領域を有する。

上掲した酸化物層８３０の不純物濃度は、ＳＩＭＳにより得られる値である。

金属酸化物膜８２２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、トランジスタ８０１のオン電流を低下させる要因となる場合がある。なお、酸素欠損のサイトは、水素が入るよりも酸素が入るほうが安定する。したがって、金属酸化物膜８２２中に酸素を供給して膜中の酸素欠損を低減することで、トランジスタ８０１のオン電流を大きくすることができる場合がある。また、金属酸化物膜８２２中の水素を低減し、膜中の酸素欠損のサイトに水素が入り込まないようにすることも、トランジスタ８０１のオン特性向上に有効である。

金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、金属酸化物中に酸素欠損を形成することがある。そして、酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が、金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。本発明の一態様に係るトランジスタ８０１では、主として金属酸化物膜８２２にチャネル領域が形成されるので、金属酸化物膜８２２に水素が含まれていると、トランジスタ８０１はノーマリーオン特性となりやすい。このため、金属酸化物膜８２２中の水素はできる限り低減されていることが好ましい。

図１３は、酸化物層８３０が４層構造の例であるが、本発明の一態様はこれに限定されない。例えば、酸化物層８３０を金属酸化物膜８２１又は金属酸化物膜８２３のない３層構造とすることができる。又は、酸化物層８３０（金属酸化物膜８２１乃至金属酸化物膜８２４）の任意の膜の間、酸化物層８３０の上、酸化物層８３０の下のいずれか二箇所以上に、金属酸化物膜８２１乃至金属酸化物膜８２４と同様の金属酸化物膜の１層又は複数を設けることができる。

図１４を参照して、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４の積層によって得られる効果を説明する。図１４は、トランジスタ８０１のチャネル形成領域におけるエネルギーバンド構造の模式図である。

図１４において、Ｅｃ８１６ｅ、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、Ｅｃ８２４ｅ、Ｅｃ８１７ｅは、それぞれ、絶縁層８１６、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４、絶縁層８１７の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（電子親和力ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からバンドギャップを引いた値となる。なお、バンドギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

絶縁層８１６、絶縁層８１７は絶縁体であるため、Ｅｃ８１６ｅとＥｃ８１７ｅは、Ｅｃ８２１ｅ、Ｅｃ８２２ｅ、及びＥｃ８２４ｅよりも真空準位に近い（電子親和力が小さい。）。

金属酸化物膜８２２は、金属酸化物膜８２１、金属酸化物膜８２４よりも電子親和力が大きい。例えば、金属酸化物膜８２２と金属酸化物膜８２１との電子親和力の差、及び金属酸化物膜８２２と金属酸化物膜８２４との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。該電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。

トランジスタ８０１のゲート電極（導電層８５０）に電圧を印加すると、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４のうち、電子親和力が最も大きい金属酸化物膜８２２に主にチャネル領域が形成される。

Ｉｎ−Ｇａ酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物膜８２４がＩｎ−Ｇａ酸化物を含むと好ましい。Ｇａ原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

また、金属酸化物膜８２１と金属酸化物膜８２２との間には、金属酸化物膜８２１と金属酸化物膜８２２の混合領域が存在する場合がある。また、金属酸化物膜８２４と金属酸化物膜８２２との間には、金属酸化物膜８２４と金属酸化物膜８２２の混合領域が存在する場合がある。該混合領域における界面準位密度は、金属酸化物膜８２１と絶縁層８１６との間の界面準位密度や金属酸化物膜８２４と絶縁層８１７との間の界面準位密度に比べて低い。そのため、金属酸化物膜８２１、金属酸化物膜８２２、金属酸化物膜８２４の積層されている領域は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このようなエネルギーバンド構造を有する酸化物層８３０において、キャリアである電子は、主に金属酸化物膜８２２を移動することになる。そのため、金属酸化物膜８２１と絶縁層８１６との界面、又は、金属酸化物膜８２４と絶縁層８１７との界面に準位が存在したとしても、これらの界面準位により、酸化物層８３０中を移動する電子の移動が阻害されにくくなるため、トランジスタ８０１のオン電流を高くすることができる。

また、図１４に示すように、金属酸化物膜８２１と絶縁層８１６の界面近傍、及び金属酸化物膜８２４と絶縁層８１７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ８２６ｅ、トラップ準位Ｅｔ８２７ｅが形成され得るものの、金属酸化物膜８２１、金属酸化物膜８２４があることにより、金属酸化物膜８２２をトラップ準位Ｅｔ８２６ｅ、トラップ準位Ｅｔ８２７ｅから離間することができる。そのため、金属酸化物膜８２２を移動する電子がトラップ準位Ｅｔ８２６ｅ、トラップ準位Ｅｔ８２７ｅに捕獲されにくくなり、当該電子捕獲がトランジスタ８０１の電気特性や信頼性に悪影響を及ぼす（後述）ことを防止することができる。

なお、Ｅｃ８２１ｅとＥｃ８２２ｅとの差が小さい場合、金属酸化物膜８２２の電子が該エネルギー差を越えてトラップ準位Ｅｔ８２６ｅに達することがある。トラップ準位Ｅｔ８２６ｅに電子が捕獲されると、絶縁層８１６の界面にマイナスの固定電荷が生じ、トランジスタ８０１の閾値電圧をプラス方向にシフトさせてしまう。Ｅｃ８２２ｅとＥｃ８２４ｅとのエネルギー差が小さい場合も同様である。

トランジスタ８０１の閾値電圧の変動が低減され、トランジスタ８０１の電気特性を良好なものとするため、Ｅｃ８２１ｅとＥｃ８２２ｅとの差、Ｅｃ８２４ｅとＥｃ８２２ｅとの差を、それぞれ０．１ｅＶ以上とすることが好ましく、０．１５ｅＶ以上とすることがより好ましい。

なお、トランジスタ８０１は、ボトムゲート電極（導電層８５３）を有さない構造とすることもできる。

＜ＣＡＣ−ＯＳ＞
次に、ＣＡＣ−ＯＳについて説明する。ＣＡＣ−ＯＳは、ＯＳトランジスタのチャネル形成領域に含まれていてもよい。

ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。

なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。

例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯ_Ｘ１（Ｘ１は０よりも大きい実数）とする。）、又はインジウム亜鉛酸化物（以下、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯ_Ｘ３（Ｘ３は０よりも大きい実数）とする。）、又はガリウム亜鉛酸化物（以下、Ｇａ_Ｘ４Ｚｎ_Ｙ４Ｏ_Ｚ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯ_Ｘ１、又はＩｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。

つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。

なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ_３（ＺｎＯ）_ｍ１（ｍ１は自然数）、又はＩｎ_{（１＋ｘ０）}Ｇａ_{（１−ｘ０）}Ｏ_３（ＺｎＯ）_ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。

上記結晶性の化合物は、単結晶構造、多結晶構造、又はＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。

一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。

なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。

なお、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とは、明確な境界を観察することが困難な場合がある。

なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。

ＣＡＣ−ＯＳは、例えば、基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。

ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法の一つであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことがわかる。

また、ＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。

また、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯ_Ｘ３が主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。

ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯ_Ｘ３などが主成分である領域と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。

ここで、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域は、ＧａＯ_Ｘ３などが主成分である領域と比較して、導電性が高い領域である。つまり、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。したがって、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、該金属酸化物を用いた半導体素子は高い電界効果移動度を実現できる。

一方、ＧａＯ_Ｘ３などが主成分である領域は、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯ_Ｘ３などが主成分である領域が、金属酸化物中に分布することで、該金属酸化物を用いた半導体素子はリーク電流を抑制し、良好なスイッチング動作を実現できる。

したがって、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯ_Ｘ３などに起因する絶縁性と、Ｉｎ_Ｘ２Ｚｎ_Ｙ２Ｏ_Ｚ２、又はＩｎＯ_Ｘ１に起因する導電性とが、相補的に作用することにより、該半導体素子は、高いオン電流及び電界効果移動度と低いリーク電流の双方を兼ね備えた良好なスイッチング動作を実現させることができる。

また、ＣＡＣ−ＯＳを用いた半導体素子は、良好な信頼性を有する。したがって、ＣＡＣ−ＯＳは、さまざまな半導体装置への適用に最適である。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置などを電子部品に適用する例、及び該電子部品を具備できる電子機器の例について、図１５乃至図１８を用いて説明する。

＜ウエハ・チップ＞
図１５（Ａ）は、ダイシング処理が行なわれる前の基板１００１の上面図を示している。基板１００１としては、例えば、半導体基板（半導体ウエハともいう。）を用いることができる。基板１００１上には、複数の回路領域１００２が設けられている。回路領域１００２には、上記実施の形態に示す半導体装置などを設けることができる。

複数の回路領域１００２は、それぞれが分離領域１００３に囲まれている。分離領域１００３と重なる位置に分離線（ダイシングラインともいう。）１００４が設定される。分離線１００４に沿って基板１００１を切断することで、回路領域１００２を含むチップ１００５を基板１００１から切り出すことができる。図１５（Ｂ）にチップ１００５の拡大図を示す。

また、分離領域１００３に導電層や半導体層を設けてもよい。分離領域１００３に導電層や半導体層を設けることで、ダイシング工程時に生じ得るＥＳＤ（Ｅｒｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）を緩和し、ダイシング工程起因の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行われる。分離領域１００３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。

分離領域１００３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いることで、基板１００１上に蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、チップ１００５内の各素子の静電破壊を生じにくくすることができる。

＜電子部品＞
チップ１００５を電子部品に適用する例について、図１６を用いて説明する。なお、電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。

電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。

図１６（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において、上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。

次に、素子基板を複数のチップに分離する「ダイシング工程」を行う（ステップＳ２）。そして、分離したチップの個々をピックアップして、リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。

次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。

次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行う（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に設ける際のはんだ付けをより確実に行うことができる。次いで、リードを切断及び成形加工する「成形加工工程」を行う（ステップＳ７）。

次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行う（ステップＳ８）。そして、外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ９）を経て、電子部品が完成する。

また、完成した電子部品の斜視模式図を図１６（Ｂ）に示す。図１６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１６（Ｂ）に示す電子部品１１０１は、リード付きの半導体装置を示している。当該半導体装置としては、上記実施の形態に示した半導体装置などを用いることができる。

図１６（Ｂ）に示す電子部品１１０１は、例えばプリント基板１１０２上に設けられる。このような電子部品１１０１が複数組み合わされて、それぞれがプリント基板１１０２上で電気的に接続されることで、電子部品が設けられた基板１１０３が完成する。完成した基板１１０３は、電子機器などに用いられる。

＜電子機器＞
上記の基板１１０３は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、及び電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。

以下に、図１７、図１８を参照して、電子機器の構成例を示す。なお、電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。

図１７（Ａ）、図１７（Ｂ）に、携帯情報端末２０００の一例を示す。携帯情報端末２０００は、筐体２００１、筐体２００２、表示部２００３、表示部２００４、及びヒンジ部２００５等を有する。

筐体２００１と筐体２００２は、ヒンジ部２００５で連結されている。携帯情報端末２０００は、図１７（Ａ）に示すように折り畳んだ状態から、図１７（Ｂ）に示すように筐体２００１と筐体２００２を開くことができる。

例えば、表示部２００３及び表示部２００４に文書情報を表示することが可能であり、携帯情報端末２０００を電子書籍端末としても用いることができる。また、表示部２００３及び表示部２００４に静止画像や動画像を表示することもできる。また、表示部２００３は、タッチパネルを有していてもよい。

このように、携帯情報端末２０００は、持ち運ぶ際には折り畳んだ状態にできるため、汎用性に優れる。

なお、筐体２００１及び筐体２００２は、電源ボタン、操作ボタン、外部接続ポート、スピーカ、マイク等を有していてもよい。

なお、携帯情報端末２０００は、表示部２００３に設けられたタッチセンサを用いて、文字、図形、イメージを識別する機能を有していてもよい。この場合、例えば、数学又は言語などを学ぶための問題集などを表示する情報端末に対して、指、又はスタイラスペンなどで解答を書き込んで、携帯情報端末２０００で正誤の判定を行うといった学習を行うことができる。また、携帯情報端末２０００は、音声解読を行う機能を有していてもよい。この場合、例えば、携帯情報端末２０００を用いて、外国語の学習などを行うことができる。このような携帯情報端末は、教科書などの教材、又はノートなどとして利用する場合に適している。

図１７（Ｃ）に携帯情報端末の一例を示す。図１７（Ｃ）に示す携帯情報端末２０１０は、筐体２０１１、表示部２０１２、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイク２０１６、カメラ２０１７等を有する。

携帯情報端末２０１０は、表示部２０１２にタッチセンサを備える。電話をかける、あるいは文字を入力するなどのあらゆる操作を、指やスタイラスなどで表示部２０１２に触れることで行うことができる。

また、操作ボタン２０１３の操作により、電源のオン、オフ動作や、表示部２０１２に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。

また、携帯情報端末２０１０の内部に、ジャイロセンサ又は加速度センサ等の検出装置を設けることで、携帯情報端末２０１０の向き（縦か横か）を判断して、表示部２０１２の画面表示の向きを自動的に切り替えるようにすることができる。また、画面表示の向きの切り替えは、表示部２０１２に触れること、操作ボタン２０１３の操作、又はマイク２０１６を用いた音声入力等により行うこともできる。

携帯情報端末２０１０は、例えば、電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。例えば、携帯情報端末２０１０はスマートフォンとして用いることができる。また、携帯情報端末２０１０は、例えば、移動電話、電子メール、文章閲覧及び作成、音楽再生、動画再生、インターネット通信、ゲームなどの種々のアプリケーションを実行することができる。

図１７（Ｄ）に、カメラの一例を示す。カメラ２０２０は、筐体２０２１、表示部２０２２、操作ボタン２０２３、シャッターボタン２０２４等を有する。またカメラ２０２０には、着脱可能なレンズ２０２６が取り付けられている。

ここでは、カメラ２０２０として、レンズ２０２６を筐体２０２１から取り外して交換することが可能な構成としたが、レンズ２０２６と筐体２０２１とが一体となっていてもよい。

カメラ２０２０は、シャッターボタン２０２４を押すことにより、静止画、又は動画を撮像することができる。また、表示部２０２２はタッチパネルとしての機能を有し、表示部２０２２をタッチすることにより撮像することも可能である。

なお、カメラ２０２０は、ストロボ装置や、ビューファインダーなどを別途装着することができる。又は、これらが筐体２０２１に組み込まれていてもよい。

図１８（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することもできる。

図１８（Ｂ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。

図１８（Ｃ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、及びライト２１７４等を有する。なお、自動車２１７０は表示部を有していてもよい。

上記の各種電子機器には、本発明の一態様に係る記憶装置、コンピュータなどを設けることができる。これにより、信頼性の高い電子機器を実現することができる。また、上記の電子機器に本発明の一態様に係る記憶装置を搭載した制御回路を設け、電子機器の表示部に本発明の一態様に係る表示部を設けることにより、信頼性の高い表示システムを実現することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１０ メモリセルアレイ
１００ 記憶装置
１１０ セルアレイ
１２０ 駆動回路部
１３０ 駆動回路
１３１ デコーダ
１３２ 行ドライバ
１３３ センスアンプ
１４０ 駆動回路
１４１ デコーダ
１４２ 列ドライバ
１４３ センスアンプ
１４４ プリチャージ回路
１６０ 制御回路
１７０ 出力回路
３００ コンピュータ
３１０ 入力装置
３２０ 出力装置
３３０ 中央演算処理装置
３３１ 制御回路
３３２ 演算回路
３３３ 記憶装置
３３４ 記憶装置
３４０ 主記憶装置
４００ 表示システム
４１０ 表示部
４１１ 表示ユニット
４１１ａ 表示ユニット
４１１ｂ 表示ユニット
４１２ タッチセンサユニット
４２０ 制御回路
４２１ インターフェース
４２２ フレームメモリ
４２３ デコーダ
４２４ センサコントローラ
４２５ コントローラ
４２６ クロック生成回路
４３０ 画像処理部
４３１ ガンマ補正回路
４３２ 調光回路
４３３ 調色回路
４３４ ＥＬ補正回路
４４１ 記憶装置
４４２ タイミングコントローラ
４４３ レジスタ
４５０ 駆動回路
４５１ ソースドライバ
４５１ａ ソースドライバ
４５１ｂ ソースドライバ
４６１ タッチセンサコントローラ
４７０ ホスト
４８０ 光センサ
４８１ 外光
５００ 表示装置
５０１ 画素部
５０２ 画素ユニット
５０３ 駆動回路
５０３ａ 駆動回路
５０３ｂ 駆動回路
５０４ 駆動回路
５０４ａ 駆動回路
５０４ｂ 駆動回路
５０５ａ 画素
５０５ｂ 画素
５０６ｂ 副画素
５０６ｂｂ 副画素
５０６ｂｇ 副画素
５０６ｂｒ 副画素
５０６ｂｗ 副画素
５１０ 液晶素子
５２０ 発光素子
５２０ｂ 発光素子
５２０ｇ 発光素子
５２０ｒ 発光素子
５２０ｗ 発光素子
５３０ 導電層
５３０ａ 導電層
５３０ｂ 導電層
５４０ 開口
５５１ 基板
５６１ 基板
５６２ 表示領域
５６４ 回路
５６５ 配線
５７２ ＦＰＣ
５７３ ＩＣ
６１２ 液晶
６１３ 導電層
６１７ 絶縁層
６２１ 絶縁層
６３０ 偏光板
６３１ 着色層
６３２ 遮光層
６３３ａ 配向膜
６３３ｂ 配向膜
６３４ 着色層
６４１ 接着層
６４２ 接着層
６９１ 導電層
６９２ ＥＬ層
６９３ａ 導電層
６９３ｂ 導電層
７０１ トランジスタ
７０４ 接続部
７０５ トランジスタ
７０６ トランジスタ
７０７ 接続部
７１１ 絶縁層
７１２ 絶縁層
７１３ 絶縁層
７１４ 絶縁層
７１５ 絶縁層
７１６ 絶縁層
７１７ 絶縁層
７２０ 絶縁層
７２１ 導電層
７２２ 導電層
７２３ 導電層
７２４ 導電層
７３１ 半導体層
７４２ 接続層
７４３ 接続体
７５２ 接続部
８０１ トランジスタ
８１１ 絶縁層
８１２ 絶縁層
８１３ 絶縁層
８１４ 絶縁層
８１５ 絶縁層
８１６ 絶縁層
８１７ 絶縁層
８１８ 絶縁層
８１９ 絶縁層
８２０ 絶縁層
８２１ 金属酸化物膜
８２２ 金属酸化物膜
８２３ 金属酸化物膜
８２４ 金属酸化物膜
８３０ 酸化物層
８５０ 導電層
８５０ａ 導電層
８５０ｂ 導電層
８５１ 導電層
８５２ 導電層
８５３ 導電層
８５３ａ 導電層
８５３ｂ 導電層
１００１ 基板
１００２ 回路領域
１００３ 分離領域
１００４ 分離線
１００５ チップ
１１０１ 電子部品
１１０２ プリント基板
１１０３ 基板
２０００ 携帯情報端末
２００１ 筐体
２００２ 筐体
２００３ 表示部
２００４ 表示部
２００５ ヒンジ部
２０１０ 携帯情報端末
２０１１ 筐体
２０１２ 表示部
２０１３ 操作ボタン
２０１４ 外部接続ポート
２０１５ スピーカ
２０１６ マイク
２０１７ カメラ
２０２０ カメラ
２０２１ 筐体
２０２２ 表示部
２０２３ 操作ボタン
２０２４ シャッターボタン
２０２６ レンズ
２０５０ ノート型ＰＣ
２０５１ 筐体
２０５２ 表示部
２０５３ キーボード
２０５４ ポインティングデバイス
２１１０ 携帯型遊技機
２１１１ 筐体
２１１２ 表示部
２１１３ スピーカ
２１１４ ＬＥＤランプ
２１１５ 操作キーボタン
２１１６ 接続端子
２１１７ カメラ
２１１８ マイクロホン
２１１９ 記録媒体読込部
２１７０ 自動車
２１７１ 車体
２１７２ 車輪
２１７３ ダッシュボード
２１７４ ライト

Claims (9)

1. 第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子と、を有し、
   前記第１のトランジスタのソース又はドレインの一方と、前記第１の容量素子の一方の電極と、前記第２のトランジスタのゲートとは、電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方と、前記第２の容量素子の一方の電極と、前記第１のトランジスタのゲートとは、電気的に接続される半導体装置。
2. 請求項１において、
   前記第１のトランジスタのソース又はドレインの一方と、前記第１の容量素子の一方の電極と、前記第２のトランジスタのゲートとは、第１のノードにて電気的に接続され、
   前記第２のトランジスタのソース又はドレインの一方と、前記第２の容量素子の一方の電極と、前記第１のトランジスタのゲートとは、第２のノードにて電気的に接続され、
   前記第１のノードに第１の電位が保持される機能を有し、
   前記第２のノードに第２の電位が保持される機能を有する半導体装置。
3. 請求項２において、
   前記第１の電位の保持を行うときには、前記第２の電位の保持をしない機能を有し、
   前記第２の電位の保持を行うときには、前記第１の電位の保持をしない機能を有する半導体装置。
4. 請求項２又は請求項３において、
   前記第１の電位の保持時には、前記第１のトランジスタのソース又はドレインの一方、及び前記第２のトランジスタのゲートに電位が印加され、
   前記第２の電位の保持時には、前記第２のトランジスタのソース又はドレインの一方、及び前記第１のトランジスタのゲートに電位が印加されることを特徴とする半導体装置。
5. 請求項２乃至請求項４のいずれか一項において、
   前記第１のトランジスタのゲート絶縁体には、前記第１の電位の保持時と前記第２の電位の保持時とで、それぞれ逆の極性の電位が印加される機能を有し、
   前記第２のトランジスタのゲート絶縁体には、前記第１の電位の保持時と前記第２の電位の保持時とで、それぞれ逆の極性の電位が印加され機能を有する半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成領域に金属酸化物を有する半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   第１の駆動回路と、第２の駆動回路と、第１乃至第４の配線と、を有し、
   前記第１のトランジスタのソース又はドレインの他方と、前記第１の配線とは電気的に接続され、
   前記第２のトランジスタのソース又はドレインの他方と、前記第２の配線とは電気的に接続され、
   前記第１の容量素子の他方の電極と、前記第３の配線とは電気的に接続され、
   前記第２の容量素子の他方の電極と、前記第４の配線とは電気的に接続され、
   前記第１の駆動回路は、前記第１の配線及び前記第２の配線の電位を制御する機能を有し、
   前記第２の駆動回路は、前記第３の配線及び前記第４の配線の電位を制御する機能を有する半導体装置。
8. 請求項１乃至請求項７のいずれか一項に記載の半導体装置を用いたフレームメモリと、画像処理部と、駆動回路と、を有する制御回路と、表示部と、を有し、
   前記フレームメモリは、画像データを記憶する機能を有し、
   前記画像処理部は、前記フレームメモリから入力された画像データに画像処理を行い、映像信号を生成する機能を有し、
   前記駆動回路は、前記画像処理部から入力された前記映像信号を、前記表示部に出力する機能を有する表示システム。
9. 請求項８において、
   前記表示部は、第１の表示ユニットと、第２の表示ユニットと、を有し、
   前記第１の表示ユニットは、液晶素子を有し、
   前記第２の表示ユニットは、発光素子を有する表示システム。