JP2017055522A - 電源装置及びその信号処理方法 - Google Patents

Abstract

【課題】制御の分解能をさらに向上させ、制御の目標信号をほぼ連続的に変化させることができる電源装置及びその信号処理方法を提供する。【解決手段】第一の制御目標信号Vm1を第一のデジタル信号DS1に変換するＡ／Ｄ変換器２４を備える。第一のデジタル信号DS1の中に含まれる外れ値をマスクした第二のデジタル信号を出力する外れ値マスク部２６を備える。基準パルスVrpを生成する部分であって、前記第二のデジタル信号DS2に基づいて基準パルスVrpのハイレベルとローレベルの時比率Dを変化させる基準パルス生成部２８を備える。カットオフ周波数Fcのローパスフィルタで成り、基準パルスVrpを平滑することによって第二の制御目標信号Vm2を生成するパルス平滑回路３０を備える。カットオフ周波数Fcよりも高い周波数のゆらぎ信号Vyが、第一の制御目標信号Vm1に重畳してＡ／Ｄ変換器２４に入力される。【選択図】図１

Description

本発明は、電力変換回路の動作をデジタル制御する制御回路を備えた電源装置及びその信号処理方法に関する。

従来、特許文献１に開示されているように、負荷に直流電圧を供給する電源装置であって、出力電圧を検出し、出力電圧検出信号が目標電圧信号に近づくように主スイッチング素子の動作をデジタル制御するスイッチング電源装置があった。特徴的な構成は、目標電圧信号を生成する部分であり、デジタルプロセッサ内に設けた基準パルス生成部が出力する基準パルスをパルス平滑回路で平滑することによって、アナログの目標電圧信号を生成している。つまり、目標電圧信号をデジタルプロセッサにより制御するので、デジタルプロセッサに格納されたプログラム等を書き換えるだけで出力電圧の設定や制御特性を容易に変更することができ、インテリジェント性の高い制御回路を得ることができる。また、出力電圧の制御系にデジタル信号処理とアナログ信号処理とを混在させることによって制御の分解能を向上させているので、ビット数が小さく安価な汎用デジタルプロセッサでも、実用的な制御特性を実現できるものである。

特開２０１４−１２８１１０号公報

特許文献１のスイッチング電源装置は、従来よりも制御の分解能が向上しているが、よりきめ細かい制御を可能にするため、さらに分解能を向上させることが求められている。

また、この種の電源装置は、通電中、出力電圧を固定して使用されるのが一般的であるが、出力電圧を意図的に変化させながら使用される場合もある。例えば、出力電圧が供給されている負荷の動作状態をモニタし、出力電圧が負荷にとって常に最適な値になるように外部可変されるケース等であり、特にこのケースは、出力電圧の微調整を行うため、出力電圧が段階的に変化するのではなく、できるだけ連続的に変化することが求められる。

しかしながら、特許文献１のスイッチング電源装置は、出力電圧を外部可変する機能を備えていない。特許文献１のスイッチング電源装置の出力電圧を外部可変する場合、例えば、基準パルスの時比率の設定を変更させる命令信号を基準パルス発生部に入力し、目標電圧信号の値を変化させる方法が考えられる。しかし、特許文献１のスイッチング電源装置の構成は、制御の分解能を向上させるにも限界があり、基準パルスの時比率を段階的にしか変更できないため、目標電圧信号及び出力電圧を連続的に変化させることは困難である。

本発明は、上記背景技術に鑑みて成されたものであり、制御の分解能をさらに向上させ、制御の目標信号をほぼ連続的に変化させることができる電源装置及びその信号処理方法を提供することを目的とする。

本発明は、電力変換回路と前記電力変換回路の動作を制御する制御回路とを備えた電源装置であって、前記制御回路は、アナログ信号である第一の制御目標信号が入力され、入力された信号を所定のサンプリング周波数でサンプリングし、デジタル信号に変換して出力するＡ／Ｄ変換器と、所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返す基準パルスを生成する部分であって、前記デジタル信号が入力され、前記デジタル信号に基づいて、前記基準パルスのハイレベルとローレベルの時比率を変化させる基準パルス生成部と、カットオフ周波数が前記ＰＷＭ周波数よりも低い値に設定されたローパスフィルタで成り、前記基準パルスが入力され、前記基準パルスを平滑することによって、アナログ信号である第二の制御目標信号を生成し出力するパルス平滑回路とを備え、
前記カットオフ周波数よりも高い周波数成分から成るゆらぎ信号が前記第一の制御目標信号に重畳して前記Ａ／Ｄ変換器に入力され、前記ゆらぎ信号が作用することによって、前記第二の制御目標信号が、前記第一の制御目標信号との間の直線性が強くなる方向に補正される電源装置である。

前記制御回路は、前記ゆらぎ信号を生成し、前記Ａ／Ｄ変換器の入力に向けて出力するゆらぎ信号生成器を備える構成にしてもよい。あるいは、前記電力変換回路は、スイッチング動作を行って電力変換を行うスイッチング電源回路であり、前記スイッチング動作によって発生するスイッチングノイズが前記スイッチング電源回路から放射され、前記Ａ／Ｄ変換回路の入力端に前記ゆらぎ信号として入力される構成にしてもよい。

前記Ａ／Ｄ変換器と前記基準パルス生成部との間に外れ値マスク部を設け、前記外れ値マスク部は、前記Ａ／Ｄ変換器の出力である第一のデジタル信号が入力され、前記第一のデジタル信号の中に含まれる外れ値を抽出する統計処理を行い、外れ値が抽出された場合、前記第一のデジタル信号から当該外れ値をマスクした第二のデジタル信号を出力し、外れ値が抽出されなかった場合、前記第一のデジタル信号を第二のデジタル信号として出力し、前記基準パルス生成部に前記第二のデジタル信号が入力する構成にしてもよい。

また、本発明は、電力変換回路と、前記電力変換回路の動作を制御する制御回路とを備えた電源装置であって、前記制御回路は、アナログ信号である第一の制御目標信号が入力され、入力された信号を所定のサンプリング周波数でサンプリングしデジタル信号に変換して出力するＡ／Ｄ変換器と、所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返す基準パルスを生成する部分であって、前記デジタル信号が入力され、前記デジタル信号に基づいて前記基準パルスのハイレベル及びローレベルの時比率を変化させる基準パルス生成部と、前記基準パルス生成部の動作を制御する部分であって、前記基準パルスの１周期が複数回繰り返される毎に、その複数回の中の特定の周期について、前記時比率を前記デジタル信号に基づかない値に設定させるディザリング制御部と、カットオフ周波数が前記ＰＷＭ周波数よりも低い値に設定されたローパスフィルタで成り、前記基準パルスが入力され、前記基準パルスを平滑することによって、アナログ信号である第二の制御目標信号を生成し出力するパルス平滑回路とを備え、
前記ディザリング制御部が動作することによって、前記第二の制御目標信号が、前記第一の制御目標信号との間の直線性が強くなる方向に補正される電源装置である。

前記Ａ／Ｄ変換器と前記基準パルス生成部との間にフィルタリング部が設けられ、前記フィルタリング部は、前記Ａ／Ｄ変換器の出力である第一のデジタル信号が入力され、前記第一のデジタル信号に含まれる所定周波数以上の周波数成分を除去して第二のデジタル信号を出力し、前記基準パルス生成部に前記第二のデジタル信号が入力する構成にしてもよい。前記ディザリング制御部は、前記第二のデジタル信号の変化を分析して前記第一の制御目標信号を予測する処理を行い、前記第二の制御目標信号が、前記第一の制御目標信号の予測値に対応した値になるように、前記基準パルス生成部の動作を制御する構成であることが好ましい。

前記電力変換回路は、負荷に一定の出力電圧を供給する回路であり、前記制御回路には、アナログ信号である出力電圧検出信号と前記第二の制御目標信号との差を増幅し、この差がゼロに近づくように前記電力変換回路の動作を制御する出力電圧制御部が設けられている構成にしてもよい。あるいは、前記電力変換回路は、負荷に一定の出力電流を供給する回路であり、前記制御回路には、アナログ信号である出力電流検出信号と前記第二の制御目標信号との差を増幅し、この差がゼロに近づくように前記電力変換回路の動作を制御する出力電流制御部が設けられている構成にしてもよい。また、前記制御回路には、前記第一の制御目標信号を外部入力するための第一の制御目標信号入力端子が設けられている構成にしてもよい。

また、本発明は、電力変換回路の動作をデジタル制御する際に使用される電源装置の信号処理方法であって、アナログ信号である第一の制御目標信号を所定のサンプリング周波数でサンプリングし、Ａ／Ｄ変換を行ってデジタル信号を生成するＡ／Ｄ変換ステップと、所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返すパルスであって、前記デジタル信号に基づいて時比率が変化する基準パルスを生成する基準パルス生成ステップと、前記基準パルスを平滑してアナログ信号である第二の制御目標信号を生成する第二の制御目標信号生成ステップとを備え、
あらかじめ前記第一の制御目標信号に、第二の制御目標信号生成ステップで平滑可能な高い周波数成分から成るゆらぎ信号を重畳させ、前記Ａ／Ｄ変換ステップで、前記ゆらぎ信号が重畳した前記第一の制御目標信号をＡ／Ｄ変換し、前記第二の制御目標信号生成ステップで、前記基準パルス及びこれに含まれる前記ゆらぎ信号の成分を平滑することによって、前記第二の制御目標信号を、前記第一の制御目標信号との間の直線性が強くなる方向に補正する電源装置の信号処理方法である。

前記デジタル信号は、その中に含まれる外れ値を抽出する統計処理を行い、外れ値が抽出された場合、前記デジタル信号から当該外れ値をマスクしたデジタル信号を出力する外れ値マスクステップを経て、前記基準パルス生成ステップに送られるものである。

さらに、本発明は、電力変換回路の動作をデジタル制御する際に使用される電源装置の信号処理方法であって、アナログ信号である第一の制御目標信号を所定のサンプリング周波数でサンプリングし、Ａ／Ｄ変換を行ってデジタル信号を生成するＡ／Ｄ変換ステップと、所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返すパルスであって、前記デジタル信号に基づいて時比率が変化する基準パルスを生成する基準パルス生成ステップと、前記基準パルスを平滑してアナログ信号である第二の制御目標信号を生成する第二の制御目標信号生成ステップとを備え、
前記基準パルス生成ステップで、前記基準パルスの１周期が複数回繰り返される毎に、その複数回の中の特定の周期について、前記時比率を前記デジタル信号に基づかない値にすることによって、前記第二の制御目標信号を、前記第一の制御目標信号との間の直線性が強くなる方向に補正する電源装置の信号処理方法である。

前記デジタル信号は、前記デジタル信号に含まれる所定周波数以上の周波数成分を除去したデジタル信号を出力するフィルタリングステップを経て、前記基準パルス生成ステップに送られるものである。

本発明の電源装置及びその信号処理方法は、アナログ信号である第一の制御目標信号をデジタル信号にＡ／Ｄ変換し、所定のデジタル信号処理を行った後、アナログ信号である第二の制御目標信号にＤ／Ａ変換する構成であり、第二の制御目標信号をデジタルプロセッサ等によりデジタル制御する構成なので、デジタルプロセッサに格納されたプログラム等を書き換えるだけで、第二の制御目標信号を使用して行われる制御の特性を容易に変更することができ、インテリジェント性の高い制御回路を得ることができる。

また、第一の制御目標信号に所定のゆらぎ信号を重畳させることによって、Ａ／Ｄ変換の分解能不足によって発生する誤差（量子化誤差）や、Ｄ／Ａ変換の分解能不足によって発生する誤差がディザリングされる。その結果、第二の制御目標信号が、第一の制御目標信号との間の直線性が強くなる方向に補正され、制御の分解能を格段に向上させることができる。あるいは、ディザリング制御部により基準パルス生成部の動作を制御することによって、同様の作用効果を得ることができる。したがって、比較的安価なデジタルプロセッサを用いたデジタル制御であっても、出力電圧をほぼ連続的に変化させることができ、アナログ制御のようなきめの細かい制御を行うことができる。

本発明の電源装置の第一の実施形態の構成を示すブロック図である。 第一の実施形態の電源装置が有する第一の制御信号生成器及びゆらぎ信号生成器を示す回路図である。 第一の実施形態の電源装置が有する基準パルス生成部の動作を説明するタイムチャートである。 第一実施形態の電源装置のゆらぎ信号がゼロのときの動作（従来の動作）を説明するタイムチャートである。 第一実施形態の電源装置のゆらぎ信号がゼロのときの動作（従来の動作）を説明するタイムチャートである。 第一実施形態の電源装置のゆらぎ信号がゼロのときの動作（従来の動作）示す実測波形である。 第一実施形態の電源装置の動作（発明の動作）を説明するタイムチャートである。 第一実施形態の電源装置の動作（発明の動作）を説明するタイムチャートである。 第一実施形態の電源装置の動作（発明の動作）を示す実測波形である。 第一の実施形態の電源装置の変形例を示す回路図（ａ）、（ｂ）である。 本発明の電源装置の第二の実施形態の構成を示すブロック図である。 本発明の電源装置の第三の実施形態の構成を示すブロック図である。 第三の実施形態の電源装置が有するＡ／Ｄ変換器及び基準パルス生成部の動作を個別に説明する図（ａ）、基準パルスと第二の制御目標値との間の関係式を説明する図（ｂ）である。 第三の実施形態の電源装置の動作を説明するタイムチャートである。

以下、本発明の電源装置及びその信号処理方法の第一の実施形態について、図１〜図１０に基づいて説明する。この実施形態の電源装置１０は、図１に示すように、入力電圧Viを所定の出力電圧Voに変換するスイッチング電源回路１２（電力変換回路）と、スイッチング電源回路１２の主スイッチング素子１２ａの動作を制御して出力電圧Voを一定に保持させる制御回路１４とで構成され、制御回路１４の一部にデジタルプロセッサが使用されている。制御回路１４は、後述する第一の制御目標信号生成器３６が内蔵されており、電源装置の製造工場で第一の制御目標信号Vm1を可変調整することにより、出力電圧Voの初期設定が行われる。

スイッチング電源回路１２は、AC-DCコンバータ、DC-DCコンバータ等のスイッチングレギュレータであり、入力電源１６から入力電圧Viを受け、生成した出力電圧Voを負荷１８に向けて出力する。主スイッチング素子１２ａは、例えばnチャネルのMOS型FETであり、制御回路１４の出力である駆動パルスVgがゲート端子に入力され、駆動パルスVgがハイレベルの期間にオンし、ローレベルの期間にオフする。ここでは、スイッチング周波数Fswが一定であり、オンの時比率Donが大きくなると出力電圧Voが高くなる。

制御回路１４は、出力電圧検出回路２０、Ａ／Ｄ変換器２４、外れ値マスク部２６、基準パルス生成部２８、パルス平滑回路３０、誤差増幅回路３２、駆動回路３４、第一の制御目標信号発生器３６、及びゆらぎ信号発生器３８を備えている。出力電圧制御部は、この中の出力電圧検出回路２０、誤差増幅回路３２、及び駆動回路３４により構成される。

出力電圧検出回路２０は、出力電圧Vo又はこれに相当する電圧を検出する回路である。例えば、一対のOUT端子の間に２つの抵抗を直列に接続し、中点に発生する電圧を出力電圧検出信号Vo1として出力する。他の方法として、図示しない主トランスの巻線電圧などを利用して出力電圧検出信号Vo1を得る方法も考えられる。

Ａ／Ｄ変換器２４（アナログ−デジタル変換器２４）は、アナログの直流電圧信号である第一の制御目標信号Vm1が入力され、入力された信号を所定のサンプリング周波数Fsでサンプリングし、第一のデジタル信号DS1に変換して出力する。Ａ／Ｄ変換器２４は一定の分解能を有しているので、Ａ／Ｄ変換時に量子化誤差が発生する。また、量子化誤差は、中心値に対してプラスマイナスにばらつく性質があり、ばらつきの分布は正規分布や一様分布がある。

ここで特徴的なのは、Ａ／Ｄ変換器２４に、アナログの交流電圧信号であるゆらぎ信号Vyが第一の制御目標信号Vm1に重畳して入力される点である。具体的には、図２に示すように、直流電圧を抵抗分圧することによって第一の制御目標信号Vm1を生成する第一の制御目標信号発生器３６と、周波数Fyの正弦波交流電圧を容量分圧することによってゆらぎ信号Vyを生成するゆらぎ信号発生器３８とが設けられ、２つの信号発生器３６，３８の出力端がＡ／Ｄ変換器２４の入力端に接続され、Ａ／Ｄ変換器２４にアナログ信号（Vm1＋Vy）が入力される。ゆらぎ信号Vyの周波数Fy（以下、ゆらぎ周波数Fy）は、後述するパルス平滑回路３０のカットオフ周波数Fcよりも十分高い値に設定されている。

外れ値マスク部２６は、いわゆるデジタルフィルタの一種であり、第一のデジタル信号DS1が入力され、第一のデジタル信号DS1の中に含まれる外れ値を抽出する統計処理を行い、外れ値が抽出された場合、第一のデジタル信号DS1から当該外れ値をマスクした第二のデジタル信号DS2を出力し、外れ値が抽出されなかった場合、第一のデジタル信号DS1を第二のデジタル信号DS2として出力するブロックである。例えば、第一のデジタル信号DS1の中の最新データを受信すると、最新データが、直前の５個のデータに対して外れ値であるか否かを統計的に検定する。外れ値であると判定した場合、最新データを直前のデータ（１つ前のデータ）に書き換えることによってマスクし、外れ値ではないと判定した場合は、最新データをマスクせずにそのまま採用する。そして、新しいデータを受信する毎に同様の処理が行われ、外れ値がマスクされた第二のデジタル信号DS2が生成される。外れ値とは、統計的に見て他の値から大きく外れた値のことで、外れ値マスク部２６は、外れ値をＡ／Ｄ変換器２４への偶発的なノイズ混入や変換エラーによって発生した異常値とみなしてマスクする働きをする。

基準パルス生成部２８は、所定の周波数Frp（以下、ＰＷＭ周波数Frp）でハイレベル及びローレベルを繰り返す基準パルスVrpを生成するブロックであり、デジタルプロセッサ内に設けられたクロック発生部２８ａ、パルス生成部２８ｂ、ＣＰＵ部２８ｃで構成されている。クロック発生部２８ａは、図３に示すように、一定周期のクロック信号Vckを発生し、パルス生成部２８ｂに向けて出力する。パルス生成部２８ｂは、内部にクロック信号Vckをカウントするカウンタと第一及び第二レジスタを有し、これらを用いて基準パルスVrpを生成する。ＣＰＵ部２８ｃは、第一レジスタ設定値R1を規定すると共に、第二のデジタル信号DS2に基づいて第二レジスタ設定値R2を決定する。

基準パルスVrpは、クロック信号Vckと第一及び第二レジスタ設定値R1，R2により、周期（1/Frp）、ハイレベルの時比率Dが定められる。例えば、第一レジスタ設定値R1が25、第二レジスタ設定値R2が10の場合を考える。カウンタは、カウント数が25になるとリセットされ、基準パルスVrpは、リセット後、カウント数が10になるまでハイレベルとなり、その後、カウント数が25に達してリセットされるまでローレベルとなる。この動作を繰り返すことによって、周期（1/Frp）がクロック信号Vckの周期の25倍で、時比率Dが0.4の基準パルスVrpが生成される。ＣＰＵ部２８ｃは、第一レジスタ設定値R1を一定の値とし、第二レジスタ設定値R2を、第二のデジタル信号DS2に対して比例関係が成立するように、1から第一レジスタ設定値R1までの間の範囲で決定する。したがって、時比率Dは、0〜1の範囲で変化する。ただし、第一及び第二レジスタ設定値R1，R2の数の制限により一定の分解能が存在するため、第二のデジタル信号DS2に基づいて第二レジスタ設定値R2を決定する処理を行う際に一定の誤差が発生する場合がある。

パルス平滑回路３０は、抵抗３０ａとコンデンサ３０ｂとで構成されたローパスフィルタであり、基準パルス生成部３２が出力した基準パルスVrpを平滑して、アナログの直流電圧信号である第二の制御電圧信号Vm2を出力する。パルス平滑回路３０のカットオフ周波数Fcは、ＰＷＭ周波数Frp及びゆらぎ周波数Fyよりも低い値に設定されている。カットオフ周波数FcがＰＷＭ周波数Frpよりも十分低いので、各周期（1/Frp）における第二の制御目標信号Vm2は、概ね、基準パルスVrpの波高値10Vに時比率Dを乗算した値となる。

誤差増幅回路３２は、出力電圧検出信号Vo1と第二の制御目標信号Vm2とが入力され、その差を増幅した誤差信号Verを出力する回路である。

駆動回路３４は、主スイッチング素子１２ａをオンオフさせるための駆動パルスVgを生成する回路であり、一定の周波数Fswの三角波電圧Voscを出力する三角波発生器３４ａと比較器３４ｂとで構成されている。比較器３４ｂは、三角波電圧Voscと誤差信号Verとを比較することによってパルス幅変調を行い、駆動パルスVgを出力する。駆動パルスVgのハイレベルの時比率（オンの時比率Don）は、誤差信号Verがゼロに近づくように、すなわち出力電圧検出信号Vo1が第二の制御目標信号Vm2に近づくように定められる。

基準パルス生成部２８の第二レジスタ設定値R2は、第一の制御目標信号Vm1に基づいて出力電圧Voを設定したり可変したりするために使用される。その他にも、入力電圧Viを投入した時の出力電圧Voの立ち上がり波形を整形するための制御に使用したり、出力電流が過剰になったときに出力電圧Voをダウンさせる過電流保護の制御に使用したりすることも可能である。このように、第一の制御目標信号Vm1を誤差増幅回路３２に直接入力するのではなく、第一の制御目標信号Vm1を一旦デジタル信号DS1，DS2に変換する構成にすることで、デジタル演算を用いた複雑な信号処理が可能になるので、様々な機能を備えたインテリジェント性の高い電源装置１０を容易に実現することができる。

次に、電源装置１０の動作を説明する前に、ゆらぎ信号Vyがゼロのときの動作（従来の動作）について、図４〜６に基づいて説明する。ここで、電源装置１０は、出力電圧Voの初期設定を行うため、入力電圧Viが投入された状態で第一の制御目標信号Vm1が可変調整されている状況だとする。

まず、Ａ／Ｄ変換器２４が、入力されたアナログ信号（Vm1＋Vy）をサンプリング周波数Fsでサンプリングし、Ａ／Ｄ変換を行って第一のデジタル信号DS1を生成する。図４の上図は、第一の制御目標信号Vm1とゆらぎ信号Vyとを別々に示しており、ここでは、ゆらぎ信号Vyがゼロである。図４の下図は、Ａ／Ｄ変換器２４に入力された第一の制御目標信号Vm1と、アナログ表記した第一のデジタル信号DS1とを示している。横軸の刻みはＡ／Ｄ変換器２４が第一の制御目標信号Vm1をサンプリングするタイミングを示しており、１目盛りがサンプリング周期（1/Fs）である。縦軸の刻みは電圧レベルを示しており、１目盛りがＡ／Ｄ変換器２４の分解能に相当する。つまり、Ａ／Ｄ変換器２４は、0V≦Vm1＜1Vのときに第一のデジタル信号DS1として0を出力し、1V≦Vm1＜2Vのときに1を出力し、2V≦Vm1＜3Vのときに2を出力する。

図４の下図に示すように、タイミングt1からt7の直前まで、第一の制御目標信号Vm1が1〜2Vの間で右肩上がりに変化しており、第一のデジタル信号DS1は1のまま一定である。タイミングt7の直前で第一の制御目標信号Vm1が2〜3Vの範囲まで上昇し、タイミングt7になって第一のデジタル信号DS1が2に変化する。タイミングt7以降は、途中で第一の制御目標信号Vm1の変化が右肩下がりに切り替わるが、第一のデジタル信号DS1は2のまま一定である。タイミングt18の直前で第一の制御目標信号Vm1が1〜2Vの範囲まで低下し、タイミングt18になって第一のデジタル信号DS1が1に変化する。したがって、t1〜t19の間、第一の制御目標信号Vm1は連続的に変化しているのに対し、第一のデジタル信号DS1はタイミングt7とt18の２回だけしか変化せず、量子化誤差が顕著に発生する。なお、この図では、Ａ／Ｄ変換器２４で発生する量子化誤差にバラツキはないとしている。

第一のデジタル信号DS1は、外れ値マスク部２６に入力され、外れ値を抽出する統計処理が行われ、外れ値があった場合にそのデータがマスクされる。ここでは、第一のデジタル信号DS1に外れ値が存在せず、第一のデジタル信号DS1がそのまま第二のデジタル信号DS2として基準パルス生成部２８に送信される。

第二のデジタル信号DS2が基準パルス生成部２８に送信されると、ＣＰＵ部２８ｃは、第二のデジタル信号DS2に基づいて基準パルスVrpの時比率Dを決定する処理を行う。ＣＰＵ部２８ｃは、例えば、DS2=1のときにD=0.1、DS2=2のときにD=0.2、DS2=3のときにD=0.3のように決定し、決定した時比率Dを実現する第二レジスタ設定値R2をパルス生成部２８ｂに送信し、パルス生成部２８ｂが、第二レジスタ設定値R2に基づいて基準パルスVrpを生成する。基準パルスVrpは、ハイレベル及びローレベルの値は自由であるが、ここでは、ハイレベルが10Vでローレベルが0Vに設定されている。その後、基準パルスVrpは、パルス平滑回路３０に送られて平滑され、第二の目標値信号Vm2が生成される。

図５の上図は、パルス生成部２８ｂで生成された基準パルスVrpであり、ここでは、時比率Dを第二レジスタ設定値R2に変換する際の分解能の不足はないとしている。図５の下図は、パルス平滑回路３０で生成された第二の制御目標信号Vm2である。横軸の刻みは、基準パルスVrpのハイレベルが開始するタイミングを示しており、Ａ／Ｄ変換器２４が第一の制御目標信号Vm1をサンプリングするタイミングと一致させている。つまり、１目盛りがＰＷＭ周期（1/Frp）であり、サンプリング周期（1/Fs）でもある。

t1〜t7の間は第二のデジタル信号DS2が1なので、時比率Dは0.1で一定であり、これを平滑した第二の制御目標信号Vm2は、概ね、10Vに時比率Dを乗じた値である0.1Vに保持される。タイミングt7になると、第二のデジタル信号DS2が2に変化するので、時比率Dが0.2となり、第二の制御目標信号Vm2が上昇する。t7〜t18の間は第二のデジタル信号DS2が2なので、時比率Dは0.2のまま一定であり、これを平滑した第二の制御目標信号Vm2は、概ね0.2Vに保持される。そして、タイミングt18になると第二のデジタル信号DS2が1に変化するので、時比率Dが0.1となり、第二の制御目標信号Vm2が低下する。このように、第二の制御目標信号Vm2は、t1〜t19の間、ほぼ階段状に変化する。なお、図５の下図は、時比率Dの変化に対する第二の制御目標信号Vm2の変化を見やすくするため、第二の制御目標信号Vm2のリップル成分が目立つようなスケールで描いている。実際は、パルス平滑回路３０のカットオフ周波数FcがＰＷＭ周波数Frpよりも十分低い値なので、基準パルスVrpの値と比較してリップル成分はもっと小さい。

第二の目標値信号Vm2が誤差増幅回路３２に送信されると、誤差増幅回路３２及び駆動回路３４により、出力電圧検出信号Vo1が第二の目標値信号Vm2に近づくように主スイッチング素子１２ａが制御される。誤差増幅回路３２及び駆動回路３４はアナログ信号処理を行うブロックなので、デジタル信号処理に特有の誤差（例えば、Ａ／Ｄ変換時の量子化誤差等）は発生しない。したがって、出力電圧Voの波形は、第二の制御目標信号Vm2とほぼ相似形になる。

出力電圧Voは第一の制御目標信号Vm1に応じて連続的に変化することが理想であり、それを実現するためには、第二の制御目標信号Vm2と第一の制御目標信号Vm1との直線性が強ければよい。しかし、図４、図５から分かるように、従来の動作（ゆらぎ信号がゼロの時の動作）の場合、Ａ／Ｄ変換器２４に起因する量子化誤差の影響が大きく、第二の制御目標信号Vm2と第一の制御目標信号Vm1との直線性が弱い。したがって、第一の制御目標値信号Vm1が連続的に変化しているのに対して、第二の制御目標信号Vm2は単純な階段状に変化するため、出力電圧Voも階段状にしか変化しない。上記の図４、図５は、各部の動作原理を分かりやすく説明するための模式的なタイムチャートであるが、実際に電源装置を試作して評価したところ、図６に示すように、出力電圧Voが段階的にしか変化しない動作が確認された。

次に、電源装置１０の動作（発明の動作）及びその信号処理方法について、図７〜図９に基づいて説明する。

まず、Ａ／Ｄ変換器２４が、入力されたアナログ信号（Vm1＋Vy）をサンプリング周波数Fsでサンプリングし、Ａ／Ｄ変換を行って第一のデジタル信号DS1を生成する（Ａ／Ｄ変換ステップ）。図７の上図は、第一の制御目標信号Vm1とゆらぎ信号Vyとを別々に示しており、ゆらぎ信号Vyは、所定の振幅を有する平均値ゼロの正弦波交流電圧である。図７の下図は、Ａ／Ｄ変換器２４に入力されたアナログ信号（Vm1＋Vy）と、アナログ表記した第一のデジタル信号DS1とを示している。横軸と縦軸、Ａ／Ｄ変換器２４の分解能については、上記の図４と同様である。

図７の下図に示すように、タイミングt1においてアナログ信号（Vm1＋Vy）が約2.2Vなので、t1〜t2の間、第一のデジタル信号DS1が2となる。タイミングt2においてアナログ信号（Vm1＋Vy）が約1.5Vなので、t2〜t3の間、第一のデジタル信号DS1が1に変化する。タイミングt3において第一の制御目標信号Vm1が約1.2Vなので、t3〜t4の間、第一のデジタル信号DS1が1に保持される。その後のt4からt19の間も同様に、アナログ信号（Vm1＋Vy）に応じて第一のデジタル信号DS1が適宜の値となる。したがって、t1〜t19の間、第一の制御目標信号Vm1は連続的に変化しているのに対し、第一のデジタル信号DS1がタイミングt1，t2，t4，t6，t7，t10，t11，t17，t18，t19で合計１０回変化しており、図４に示す従来の動作（２回しか変化しない）と比較して、量子化誤差が格段に小さくなることが分かる。なお、この図では、Ａ／Ｄ変換器２４で発生する量子化誤差にバラツキはないとしている。

第一のデジタル信号DS1は、外れ値マスク部２６に入力され、外れ値を抽出する統計処理が行われ、外れ値があった場合にそのデータがマスクされる（外れ値マスクステップ）。ここでは、第一のデジタル信号DS1に外れ値が存在せず、第一のデジタル信号DS1がそのまま第二のデジタル信号DS2として基準パルス生成部２８に送信される。

第二のデジタル信号DS2が基準パルス生成部２８に送信されると、ＣＰＵ部２８ｃは、第二のデジタル信号DS2に基づいて基準パルスVrpの時比率Dを決定する処理を行う。ＣＰＵ部２８ｃは、上記のように、DS2=1のときにD=0.1、DS2=2のときにD=0.2、DS2=3のときにD=0.3のように決定し、決定した時比率Dを実現する第二レジスタ設定値R2をパルス生成部２８ｂに送信し、パルス生成部２８ｂが、第二レジスタ設定値R2に基づいて基準パルスVrpを生成する（基準パルス生成ステップ）。基準パルスVrpは、ハイレベルが10Vでローレベルが0Vに設定されている。その後、基準パルスVrpは、パルス平滑回路３０に送られて平滑され、第二の目標値信号Vm2が生成される（第二の制御目標信号生成ステップ）。

図８の上図は、パルス生成部２８ｂで生成された基準パルスVrpであり、ここでは、時比率Dを第二レジスタ設定値R2に変換する際の分解能不足はないとしている。下図は、パルス平滑回路３０で生成された第二の制御目標信号Vm2である。横軸については、図５と同様に、１目盛りがＰＷＭ周期（1/Frp）であり、サンプリング周期（1/Fs）でもある。

t1〜t2の間は、第二のデジタル信号DS2が2なので時比率Dは0.2であり、これを平滑した第二の制御目標信号Vm2は、概ね、10Vに時比率Dを乗じた値である0.2Vに向かってして上昇する。t2〜t4の間は、第二のデジタル信号DS2が1に変化するので、時比率Dが0.1となり、第二の制御目標信号Vm2の上昇が緩慢になり、途中でやや低下する。その後、t4〜t19の間、第二の目標信号Vm2が、第二のデジタル値DS2に応じて緩やかに上昇したり低下したりする。また、ゆらぎ信号Vyは、ゆらぎ周波数Fyがパルス平滑回路３０のカットオフ周波数Fcよりも十分高いので、パルス平滑回路３０によってフィルタリングされ、第二の制御目標信号Vm2には現れない。その結果、第二の制御目標信号Vm2は、t1〜t19の間、階段状ではなくほぼ連続的に変化し、第一の目標信号Vm1と類似した波形となる。なお、図８の下図は、時比率Dの変化に対する第二の制御目標信号Vm2の変化を見やすくするため、第二の制御目標信号Vm2のリップル成分が目立つようなスケールで描いている。実際は、ＰＷＭ周波数Frpがパルス平滑回路３０のカットオフ周波数Fcがよりも十分高いので、基準パルスVrpの値と比較してリップル成分はもっと小さい。

第二の目標値信号Vm2が誤差増幅回路３２に送信されると、誤差増幅回路３２及び駆動回路３４により、出力電圧検出信号Vo1が第二の目標値信号Vm2に近づくように主スイッチング素子１２ａが制御される。誤差増幅回路３２及び駆動回路３４はアナログ信号処理を行うブロックなので、デジタル信号処理に特有の誤差（例えば、Ａ／Ｄ変換時の量子化誤差）は発生しない。したがって出力電圧Voの波形は、第二の制御目標信号Vm2とほぼ相似形になる。

出力電圧Voは、第一の制御目標信号Vm1に応じて連続的に変化することが理想であり、それを実現するためには、第二の制御目標信号Vm2と第一の制御目標信号Vm1との直線性が強ければよい。電源装置１０の場合（発明の動作の場合）は、図７、図８から分かるように、ゆらぎ信号VyがＡ／Ｄ変換器２４の量子化誤差等をキャンセルするように作用するので、第二の制御目標信号Vm2が、第一の制御目標信号Vm1との間の直線性が強くなる方向に補正される。つまり、第一の制御目標値信号Vm1が連続的に変化しているのに対して、第二の制御目標信号Vm2もほぼ連続的に変化することができる。上記の図７、図８は、各部の動作原理を分かりやすく説明するための模式的なタイムチャートであるが、実際に電源装置を試作して評価したところ、図９に示すように、出力電圧Voもほぼ連続的に変化する動作が確認された。

なお、ゆらぎ信号Vyは、第一の制御目標信号Vm1に対して振幅が小さすぎると、図４〜図６に示す従来の動作に近くなり、第二の制御目標信号Vm2を補正する作用が弱くなってしまう。反対に、第一の制御目標信号Vm1に対して振幅が大きすぎると、第一の制御目標信号Vm1のS/N比が低下してしまう。したがって、ゆらぎ信号Vyの振幅は、第一の制御目標信号Vm1に合わせて適切な値に調節するとよい。

以上説明したように、電源装置１０及びその信号処理方法は、アナログ信号である第一の制御目標信号Vm1を第一のデジタル信号DS1にＡ／Ｄ変換し、所定のデジタル信号処理を行った後、アナログ信号である第二の制御目標信号Vm2にＤ／Ａ変換する構成であり、第二の制御目標信号Vm2をデジタルプロセッサ等によりデジタル制御する構成なので、デジタルプロセッサに格納されたプログラム等を書き換えるだけで、電源装置１０の出力電圧Voに関連する制御特性を容易に変更することができ、インテリジェント性の高い制御回路１４を得ることができる。

さらに、第一の制御目標信号Vm1にゆらぎ信号Vyを重畳させることによって、上述したＡ／Ｄ変換の分解能不足によって発生する誤差（量子化誤差）の他、上述しなかったＤ／Ａ変換の分解能不足によって発生する誤差もディザリングされる。その結果、第二の制御目標信号Vm2が、第一の制御目標信号Vm1との間の直線性が強くなる方向に補正され、制御の分解能を格段に向上させることができる。したがって、デジタル制御でありながら、出力電圧をほぼ連続的に変化させることができ、アナログ制御のようなきめの細かい制御を行うことができる。

次に、電源装置１０の変形例について説明する。電源装置１０は、図２に示すように、制御回路１４内に第一の制御目標信号生成器３６が設けられており、電源装置１０を購入した使用者が出力電圧Voを外部可変できる構成ではない。そこで、出力電圧Voを外部可変できるようにするため、図１０（ａ）に示すように、第一の制御目標信号Vm1を外部入力するための第一の制御目標信号入力端子４０を設けた構成に変更ことができる。これにより、例えば、背景技術で説明したように、通電中に出力電圧Voを微調整する等の高度なアプリケーションにも対応することができる。

また、電源装置１０は、ゆらぎ信号Vyが周波数Fyの正弦波交流電圧であり、制御回路１４内に、ゆらぎ信号Vyを発生させるゆらぎ信号生成器３８が設けられている。しかし、ゆらぎ信号Vyは、パルス平滑回路３０のカットオフ周波数Fcよりも高い周波数成分から成る交流信号であればよいので、図１０（ｂ）に示すように、電力変換回路であるスイッチング電源回路１２から放射されるスイッチングノイズをゆらぎ信号VyとしてＡ／Ｄ変換器２４に入力する構成に変更することができる。この場合、例えば、Ａ／Ｄ変換器２４の入力端子の配線パターン４２がアンテナの役目を果たすレイアウトをすることが好ましい。この変形例は、制御用の信号にランダムなスイッチングノイズを重畳させることになるが、外れ値マスク部２６やパルス平滑回路３０を通過するため、意図しない動作（制御回路１４の誤動作等）が発生する心配はない。

次に、本発明の電源装置の第二の実施形態について、図１１に基づいて説明する。ここで、上記の電源装置１０と同様の構成は、同一の符号を付して説明を省略する。この実施形態の電源装置４４は、図１１に示すように、入力電圧Viを受けて所定の出力電流Ioを出力するシリーズレギュレータ４６（電力変換回路）と、シリーズレギュレータ４６の主トランジスタ素子１４ａの動作を制御して出力電流Ioを一定に保持させる制御回路４８とで構成されている。制御回路４８は、上記の第一の制御目標信号生成器３６を有し、電源装置の製造工場で第一の制御目標信号Vm1を可変調整することによって、出力電流Ioの初期設定が行われる。

シリーズレギュレータ４６はいわゆる定電流電源であり、可変抵抗性素子として動作する主トランジスタ素子４６ａが入出力間に直列に接続され、主トランジスタ素子４６ａのエミッタ電流が出力電流Ioとして負荷１８に向けて出力される。出力電流Ioは、制御回路４８から主トランジスタ素子４６ａに供給されるベース電流Ibによって変化し、ベース電流Ibが大きくなると出力電流Ioが大きくなる。

制御回路４８は、出力電流検出回路５０、Ａ／Ｄ変換器２４、外れ値マスク部２６、基準パルス生成部２８、パルス平滑回路３０、誤差増幅回路５２、駆動回路５４、第一の制御目標信号発生器３６、及びゆらぎ信号発生器３８を備えている。出力電流制御部は、この中の新規な構成である出力電流検出回路５０、誤差増幅回路５２、及び駆動回路５４により構成される。

出力電流検出回路５０は、出力電流Io又はこれに相当する電流を検出する回路である。例えば、出力電流Ioが流れる経路に挿入された抵抗に発生する電圧降下を出力電流検出信号Io1として出力する。

誤差増幅回路５２は、出力電流検出信号Io1と第二の制御目標信号Vm2とが入力され、その差を増幅した誤差信号Verを出力する回路である。

駆動回路５４は、主トランジスタ素子４６ａに供給するベース電流Ibを生成する回路である。ベース電流Ibの値は、誤差信号Verがゼロに近づくように、すなわち出力電流検出信号Io1が第二の制御目標信号Vm2に近づくように定められる。

電源装置４６は、上記の電源装置１０と比較すると、電力変換回路がスイッチング電源回路ではなくシリーズレギュレータである点と、制御回路が出力電圧Voではなく出力電流Ioを目標値に近づける制御を行う点が異なるが、発明の要部は同じである。つまり、アナログ信号である第一の制御目標信号Vm1を第一のデジタル信号DS1にＡ／Ｄ変換し、所定のデジタル信号処理を行った後、アナログ信号である第二の制御目標信号Vm2にＤ／Ａ変換するという構成は同様であり、ここで行われる信号処理方法も同様である。したがって、電源装置４６の場合も、出力電流Ioの制御において、電源装置１０と同様の作用効果を得ることができる。ただし、電源装置４６のシリーズレギュレータ４６はスイッチングノイズが発生しないので、図１０（ｂ）に示す変形例は適用することができない。

次に、本発明の電源装置及びその信号処理方法の第三の実施形態について、図１２〜図１４に基づいて説明する。ここで、上記の電源装置１０と同様の構成は、同一の符号を付して説明を省略する。この実施形態の電源装置５６は、図１２に示すように、入力電圧Viを所定の出力電圧Voに変換して出力するスイッチング電源回路１２（電力変換回路）と、スイッチング電源回路１２の主スイッチング素子１２ａの動作を制御して出力電圧Voを一定に保持させる制御回路５８とで構成されている。制御回路５８は、第一の制御目標信号生成器３６を有し、電源装置の製造工場で第一の制御目標信号Vm1を可変調整することにより、出力電圧Voの初期設定が行われる。

制御回路５８は、出力電圧検出回路２０、Ａ／Ｄ変換器２４、フィルタリング部６０、基準パルス生成部６２、パルス平滑回路３０、誤差増幅回路３２、駆動回路３４、及びゆらぎ信号発生器３８を備えており、出力電圧制御部は、この中の出力電圧検出回路２０、誤差増幅回路３２、及び駆動回路３４により構成される。上記の制御回路１４と異なるのは、ゆらぎ信号生成部３８が省略されている点と、外れ値マスク部２６に代えてフィルタリング６０が設けられている点と、基準パルス生成部２８に代えて基準パルス生成部６２が設けられている点である。

Ａ／Ｄ変換器２４は、アナログの直流電圧信号である第一の制御目標信号Vm1が入力され、第一の制御目標信号Vm1を所定のサンプリング周波数Fsでサンプリングし、第一のデジタル信号DS1に変換して出力する。上記のゆらぎ信号Vyは入力されない。

このＡ／Ｄ変換器２４は、例えば図１３（ａ）に示すように、分解能は1Vであり、第一の制御目標信号Vm1が2V≦Vm1＜3Vのときに第一のデジタル信号DS1として2±1（1又は2又は3）を出力する。2は中心値で、±1は変換誤差である。一般的に、変換誤差の分布は正規分布または一様分布であり、例えば、Vm1が上側閾値の3Vに近い時ほど、変換誤差がプラス方向になりやすく、第一のデジタル信号DS1が3になる確率が高くなる。同様に、3V≦Vm1＜4Vのときに第一のデジタル信号DS1として3±1（2又は3又は4）を出力し、4V≦Vm1＜5Vのときに第一のデジタル信号DS1として4±1（3又は4又は5）を出力し、5V≦Vm1＜6Vのときに第一のデジタル信号DS1として5±1（4又は5又は6）を出力する。上記の電源装置１０の動作説明では、説明を簡単にするため、変換誤差は存在せず量子化誤差にバラツキはないとしたが、電源装置５６の場合は、変換誤差が存在するとして説明する。

フィルタリング部６０は、いわゆるデジタルフィルタの一種であり、第一のデジタル信号DS1に含まれるノイズ等の高周波成分を除去した第二のデジタル信号DS2を出力する。つまり、第一の制御目標信号Vm1に含まれる不要なノイズ成分（カットオフ周波数より高い周波数の成分）を平滑して出力するローパスフィルタに類似した動作を行うブロックで、この動作を第一のデジタル信号DS1に対して行うものである。なお、上記の外れ値マスク部２６は、第一の制御目標信号Vm1に含まれる外れ値を異常値とみなしてマスクするものであり、このフィルタリング部６０とは性質が異なるものである。

基準パルス生成部６２は、上記のクロック発生部２８ａ、パルス生成部２８ｂ、及びＣＰＵ部２８ｃに加え、新たにディザリング制御部６２ａが設けられている。ＣＰＵ部２８ｃは、上記と同様に、第二のデジタル信号DS2に基づいて基準パルスの時比率Dを決定する処理を行う。例えば、図１３（ａ）に示すように、DS2＝2のときはD=0.2、DS2=3のときにD=0.3、DS2=4のときにD=0.4、DS2＝5のときはD=0.5のように決定し、決定した時比率Dを実現する第二レジスタ設定値R2をパルス生成部２８ｂに送信する。

ディザリング制御部６２ａは、ＣＰＵ部２８ｃと協働してパルス生成部２８ｂの動作を制御するブロックであって、基準パルスVrpの１周期が複数回繰り返される毎に、その複数回の中の特定の周期について、時比率Dを第二のデジタル信号DS2に基づかない値に設定させる働きをする。例えば、ＣＰＵ部２８ｃから第二のデジタル信号DS2を受け、４周期を１サイクルとして、過去のサイクルにおける第二のデジタル信号DS2の変化を分析して第一の制御目標信号Vm1を予測する処理を行い、予測結果に基づいて、次のサイクルの中の特定の周期について、時比率Dを第二のデジタル信号DS2に基づかない値に強制的に変更させる。動作の詳細は後の動作説明の中で述べる。

パルス生成部２８ｂは、ＣＰＵ部２８ｃ及びディザリング制御部６２ａが定めた第一及び第二のレジスタ設定値R1，R2に基づいて、図３に示すような基準パルスVrpを生成し出力する。基準パルスVrpは、例えばハイレベルが10Vで、ローレベルが0Vに設定されており、後段のパルス平滑部３０により平滑されて第二の制御目標信号Vm2が生成される。基準パルスVrpの４つ周期の各時比率をDa，Db，Dc，Ddとすると、この４つの周期（１サイクル）における第二の目標値信号Vm2は、図１３（ｂ）に示すように、概ね、10V×（Da＋Db＋Dc＋Dd）÷４となる。

次に、この実施形態の電源装置５６の動作及び信号処理方法について、図１４に基づいて説明する。ここで、上記と同様に、基準パルスVrpのハイレベルが開始するタイミングと、Ａ／Ｄ変換器２４が第一の制御目標信号Vm1をサンプリングするタイミングとが一致しており、ＰＷＭ周期（1/Frp）がサンプリング周期（1/Fs）と同じとする。また、アナログ信号である第一の制御目標信号Vm1は、サイクルCy1の期間が4.0V、サイクルCy2に移行する直前に4.5Vに上昇し、その後、サイクルCy5まで4.5Vに保持されるものとする。また、説明を簡単にするため、フィルタリング部６０から出力される第二のデジタル信号DS2は、第一のデジタル信号DS1と同じとする。また、動作説明は、サイクルCy3が開始する時点から始める。

サイクルCy3が開始すると、まず、ディザリング制御部６２ａは、サイクルCy1，Cy2の期間における「第二のデジタル信号DS2に基づいて決定されたDの変化」を分析する。サイクルCy1の期間は３つが共に0.4であるが、サイクルCy2の期間は２つが0.4、１つの0.5である。したがって、ディザリング制御部６２ａは、サイクルCy1からサイクルCy2にかけて第一の制御目標信号Vm1が上昇しており、サイクルCy3に移行すると、さらに第一の制御目標信号Vm1が上昇すると予測する。そして、これに合わせて第二の制御目標信号Vm2を上昇させるため、サイクルCy3の期間の４つ目の時比率Dを１ランク大きい0.5にすると決定し、パルス生成部２８ｂに対し、該当する第二レジスタ設定値R2の設定を強制的に変更するよう命令信号を送信する。

これと並行して、Ａ／Ｄ変換器２４が、入力された第一の制御目標信号Vm1をサンプリングし、Ａ／Ｄ変換を行って第一のデジタル信号DS1を生成する（Ａ／Ｄ変換ステップ）。サイクルCy3の期間はVm1＝4.5Vなので、中心値でいえばDS1が共に4になるところ、Ａ／Ｄ変換器２４の変換誤差の影響で、１つ目と３つ目のDS1が5、２つ目のDS1が4になっている。

この第一のデジタル信号DS1は、フィルタリング部６０に入力され、ノイズ等の高周波成分が除去された第二のデジタル信号DS2が生成され、基準パルス生成部６２に送信される（フィルタリングステップ）。

第二のデジタル信号DS2が基準パルス生成部６２に送られると、ＣＰＵ部２８ｃは、１〜３つ目のVrpについて、第二のデジタル信号DS2に基づいて時比率Dを決定する処理を行う。１つ目と３つ目はDS2=5なのでD=0.5、２つ目はDS2=4なのでD=0.4のように決定し、決定した時比率Dを実現する第二レジスタ設定値R2をパルス生成部２８ｂに送信する。そして、パルス生成部２８ｂが、その第二レジスタ設定値R2に基づいて１〜３つ目の基準パルスVrpを生成する。４つ目の基準パルスVrpは、ディザリング制御部６２ａが決定したD=0.5を実現する第二レジスタ設定値R2に基づいて生成する（基準パルス生成ステップ）。

基準パルスVrpは、パルス平滑回路３０に送られて平滑され、第二の目標値信号Vm2が生成される（第二の制御目標信号生成ステップ）。

図１４から分かるように、サイクルCy1の期間、第一の制御目標信号Vm1＝4.0Vに対して、第二の制御目標信号Vm2も約4.0Vで良好な状態であるが、サイクルCy2の期間は、第一の制御目標信号Vm1＝4.5Vに対して、第二の制御目標信号Vm2が約4.25Vであり、負方向の差−0.25Vが発生している。サイクルCy3の期間は、ディザリング制御部６２ａが動作することによって、第一の制御目標信号Vm1＝4.5Vに対して、第二の制御目標信号Vm2が約4.75Vになり、差が正方向に逆転して＋0.25Vになった。

第二の制御目標信号Vm2が誤差増幅回路３２に入力され、誤差増幅回路３２及び駆動回路３４の働きで出力電圧Voが変化する動作は、上記の電源装置１０の場合と同様である。

サイクルCy4に移行すると、上記のサイクルCy3と同様の動作を繰り返す。まず、ディザリング制御部６２ａは、サイクルCy2，Cy3の期間における「第二のデジタル信号DS2に基づいて決定されたD」の変化を分析する。サイクルCy2の期間は２つが0.4、１つが0.5であり、サイクルCy3の期間は２つが0.5、１つが0.4である。したがって、ディザリング制御部６２ａは、サイクルCy2からサイクルCy3にかけて第一の制御目標信号Vm1が上昇しており、サイクルCy4に移行すると、第一の制御目標信号Vm1がさらに上昇すると予測する。そして、これに合わせて第二の制御目標信号Vm2を上昇させるため、サイクルCy4の期間の３つ目と４つ目の時比率Dを１ランク大きい0.5にすると決定し、パルス生成部２８ｂに対し、該当する第二レジスタ設定値R2の設定を強制的に変更するよう命令信号を送信する。

これと並行して、Ａ／Ｄ変換器２４が、入力された第一の制御目標信号Vm1をサンプリングし、Ａ／Ｄ変換を行って第一のデジタル信号DS1を生成する（Ａ／Ｄ変換ステップ）。サイクルCy4の期間はVm1＝4.5Vなので、中心値でいえばDS1が共に4になるところ、１つ目と２つ目のDS1が共に4になっている。

この第一のデジタル信号DS1は、フィルタリング部６０に入力され、ノイズ等の高周波成分が除去された第二のデジタル信号DS2が生成され、基準パルス生成部６２に送信される（フィルタリングステップ）。

第二のデジタル信号DS2が基準パルス生成部６２に送られると、ＣＰＵ部２８ｃは、１つ目と２つ目のVrpについて、第二のデジタル信号DS2に基づいて時比率Dを決定する処理を行う。１つ目と２つ目が共にDS2=4なのでD=0.4と決定し、決定した時比率Dを実現する第二レジスタ設定値R2をパルス生成部２８ｂに送信する。そして、パルス生成部２８ｂが、その第二レジスタ設定値R2に基づいて１つ目と２つ目の基準パルスVrpを生成する。３つ目と４つ目の基準パルスVrpは、ディザリング制御部６２ａが決定したD=0.5を実現する第二レジスタ設定値R2に基づいて生成する（基準パルス生成ステップ）。

図１４から分かるように、サイクルCy4の期間は、ディザリング制御部６２ａが動作することによって、第一の制御目標信号Vm1＝4.5Vに対して、第二の制御目標信号Vm2が約4.75Vとなり、正方向の差＋0.25Vが維持されている。

サイクルCy5に移行すると、上記のサイクルCy4と同様の操作を繰り返す。まず、ディザリング制御部６２ａは、サイクルCy3，Cy4の期間における「第二のデジタル信号DS2に基づいて決定されたD」の変化を分析する。サイクルCy3の期間は２つが0.5、１つが0.4であり、サイクルCy4の期間は２つが共に0.4である。したがって、ディザリング制御部６２ａは、サイクルCy3からサイクルCy4にかけて第一の制御目標信号Vm1が低下しており、サイクルCy5に移行すると、第一の制御目標信号Vm1がさらに低下すると予測する。そして、これに合わせて第二の制御目標信号Vm2を低下させるため、サイクルCy5の期間の４つ目の時比率Dだけを１ランク大きい0.5にすると決定し、パルス生成部２８ｂに対し、該当する第二レジスタ設定値R2の設定を強制的に変更するよう命令信号を送信する。

これと並行して、Ａ／Ｄ変換器２４が、入力された第一の制御目標信号Vm1をサンプリングし、Ａ／Ｄ変換を行って第一のデジタル信号DS1を生成する（Ａ／Ｄ変換ステップ）。サイクルCy5の期間はVm1＝4.5Vなので、中心値でいえばDS1が共に4になるところ、１つ目のDS1が5、２つ目と３つ目のDS1が4になっている。

この第一のデジタル信号DS1は、フィルタリング部６０に入力され、ノイズ等の高周波成分が除去された第二のデジタル信号DS2が生成され、基準パルス生成部６２に送信される（フィルタリングステップ）。

第二のデジタル信号DS2が基準パルス生成部６２に送られると、ＣＰＵ部２８ｃは、１つ目と２つ目のVrpについて、第二のデジタル信号DS2に基づいて時比率Dを決定する処理を行う。１つ目はDS2=5なのでD=0.5、２つ目と３つ目はDS2=4なのでD=0.4と決定し、決定した時比率Dを実現する第二レジスタ設定値R2をパルス生成部２８ｂに送信する。そして、パルス生成部２８ｂが、その第二レジスタ設定値R2に基づいて１〜３つ目の基準パルスVrpを生成する。４つ目の基準パルスVrpは、ディザリング制御部６２ａが決定したD=0.5を実現する第二レジスタ設定値R2に基づいて生成する（基準パルス生成ステップ）。

図１４から分かるように、サイクルCy5の期間は、ディザリング制御部６２ａが動作することによって、第一の制御目標信号Vm1＝4.5Vに対して、第二の制御目標信号Vm2も約4.5Vとなり、良好な状態に近づいた。

以上説明したように、電源装置５６及びその信号処理方法によれば、ディザリング制御部６２ａが動作することによって、第二のデジタル信号DS2に所定のゆらぎが付与され、Ａ／Ｄ変換の分解能不足によって発生する誤差（量子化誤差）や、Ｄ／Ａ変換の分解能不足によって発生する誤差がディザリングされる。その結果、第二の制御目標信号Vm2が、第一の制御目標信号Vm1との間の直線性が強くなる方向に補正され、制御の分解能を格段に向上させることができる。したがって、上記の電源回路１０と同様の効果を得ることができる。

電源回路５６が有する基準パルス生成部６２及びディザリング制御部６２ａは、広く市販されている汎用マクロプロセッサを用いて容易に構成することができるので、電源装置１０のようにゆらぎ信号生成部３８を設ける必要がないという利点がある。しかし、電源回路５６は、第一の制御目標信号Vm1の変化を予測して第二の制御目標信号Vm2を補正する構成なので、第二の制御目標信号Vm2が補正されて良好な状態に収束するまで時間遅れが発生する。したがって、補正の高速化を優先する場合は、電源装置１０のようにゆらぎ信号生成部３８を設ける方が有利である。

なお、本発明の電源装置及びその信号処理方法は上記実施形態に限定されるものではない。例えば、第一及び第二の実施形態の電源装置１０，４４が有する外れ値マスク部２６は、外れ値を抽出してマスクするものであればよく、外れ値を抽出するための統計処理の内容は自由に変更することができる。なお、外れ値マスク部２６を上記のフィルタリング部６０に置き換えることはできない。フィルタリング部６０は、不要なノイズ成分を平滑するローパスフィルタの働きをするものであり、第一のデジタル信号DS1に含まれるゆらぎ信号Vyをノイズ成分と区別せずに平滑してしまうからである。また、パルス平滑回路３０のカットオフ周波数Fcは、ゆらぎ信号Vyのゆらぎ周波数Fyよりも低く設定されていればよい。特に、第二の制御目標信号Vm2にゆらぎ信号Vyが残留していると、出力電圧Vo又は出力電流Ioに、周波数Fyのリップルが発生する可能性があるので、カットオフ周波数Fcは、ゆらぎ周波数Fyの1／10倍以下に設定することが好ましい。

第三の実施形態の電源装置５６が有するディザリング制御部６２ａは、基準パルスVrpの１周期が複数回繰り返される毎に、その複数回の中の特定の周期について、時比率Dを第二のデジタル信号DS2に基づかない値に設定させるものであればよい。したがって、「第二のデジタル信号DS2に基づかない時比率D」を決定する方法は自由であり、第二の制御目標信号Vm2が、第一の制御目標信号Vm1との間の直線性が強くなる方向に補正されるように、適宜の演算式等を設定すればよい。また、特定の周期の時比率Dを「第二のデジタル信号DS2に基づかない時比率D」に変更する方法として、上記のように特定の周期の１周期の長さを一定に保持してハイレベルの時間を強制的に変更する方法を用いてもよいし、ハイレベルの時間を保持して１周期の長さを強制的に変更する方法を用いてもよい。

また、各実施形態の動作説明の中で、電圧、時比率、分解能等の具体的な数値を示しているが、これらの数値は説明を分かりやすくするための例であり、実際は電源装置の機能や仕様に合わせて個別に設定されるものである。また、上記の動作説明では、Ａ／Ｄ変換器２４が第一の制御目標信号Vm1をサンプリングするタイミングと基準パルスVrpのハイレベルが開始するタイミングとが同じであり、サンプリング周波数FsとＰＷＭ周波数Frpが等しいと想定したが、互いに異なる周波数に設定した場合にも同様の作用効果が得られる。

また、第二の制御目標信号は、電力変換回路の制御に使用されるものでればよく、上記のように出力電圧Voや出力電流Ioを近づける目標信号として使用してもよいし、これ以外の特性を制御するための目標信号として使用してもよい。

１０，４４，５６ 電源装置
１２ スイッチング電源回路（電力変換回路）
１４，４８，５８ 制御回路
２０ 出力電圧検出回路（出力電圧制御部）
２４ Ａ／Ｄ変換器
２６ 外れ値マスク部
２８，６２ 基準パルス生成部
３０ パルス平滑回路
３２ 誤差増幅回路（出力電圧制御部）
３４ 駆動回路（出力電圧制御部）
３８ ゆらぎ信号生成器
４０ 第一の制御目標信号入力端子
４６ シリーズレギュレータ（電力変換回路）
５０ 出力電流検出回路（出力電流制御部）
５２ 誤差増幅回路（出力電流制御部）
５４ 駆動回路（出力電流制御部）
６０ フィルタリング部
６２ａ ディザリング制御部
Fc パルス平滑部のカットオフ周波数
Frp ＰＷＭ周波数（基準パルスの周波数）
Fs Ａ／Ｄ変換器のサンプリング周波数
Fy ゆらぎ周波数（ゆらぎ信号の周波数）
DS1 第一のデジタル信号
DS2 第二のデジタル信号
Io 出力電流
Io1 出力電流検出信号
Vi 入力電圧
Vm1 第一の制御目標信号
Vm2 第二の制御目標信号
Vo 出力電圧
Vo1 出力電圧検出信号
Vrp 基準パルス
Vy ゆらぎ信号

Claims (14)

1. 電力変換回路と前記電力変換回路の動作を制御する制御回路とを備えた電源装置において、
   前記制御回路は、
   アナログ信号である第一の制御目標信号が入力され、入力された信号を所定のサンプリング周波数でサンプリングし、デジタル信号に変換して出力するＡ／Ｄ変換器と、
   所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返す基準パルスを生成する部分であって、前記デジタル信号が入力され、前記デジタル信号に基づいて、前記基準パルスのハイレベルとローレベルの時比率を変化させる基準パルス生成部と、
   カットオフ周波数が前記ＰＷＭ周波数よりも低い値に設定されたローパスフィルタで成り、前記基準パルスが入力され、前記基準パルスを平滑することによって、アナログ信号である第二の制御目標信号を生成し出力するパルス平滑回路とを備え、
   前記カットオフ周波数よりも高い周波数成分から成るゆらぎ信号が前記第一の制御目標信号に重畳して前記Ａ／Ｄ変換器に入力され、
   前記ゆらぎ信号が作用することによって、前記第二の制御目標信号が、前記第一の制御目標信号との間の直線性が強くなる方向に補正されることを特徴とする電源装置。
2. 前記制御回路は、前記ゆらぎ信号を生成し、前記Ａ／Ｄ変換器の入力に向けて出力するゆらぎ信号生成器を備える請求項１記載の電源装置。
3. 前記電力変換回路は、スイッチング動作を行って電力変換を行うスイッチング電源回路であり、
   前記スイッチング動作によって発生するスイッチングノイズが前記スイッチング電源回路から放射され、前記Ａ／Ｄ変換回路の入力端に前記ゆらぎ信号として入力される請求項１記載の電源装置。
4. 前記Ａ／Ｄ変換器と前記基準パルス生成部との間に外れ値マスク部を設け、前記外れ値マスク部は、前記Ａ／Ｄ変換器の出力である第一のデジタル信号が入力され、前記第一のデジタル信号の中に含まれる外れ値を抽出する統計処理を行い、外れ値が抽出された場合、前記第一のデジタル信号から当該外れ値をマスクした第二のデジタル信号を出力し、外れ値が抽出されなかった場合、前記第一のデジタル信号を第二のデジタル信号として出力し、前記基準パルス生成部に前記第二のデジタル信号が入力する請求項１、２または３記載の電源装置。
5. 電力変換回路と、前記電力変換回路の動作を制御する制御回路とを備えた電源装置において、
   前記制御回路は、
   アナログ信号である第一の制御目標信号が入力され、入力された信号を所定のサンプリング周波数でサンプリングし、デジタル信号に変換して出力するＡ／Ｄ変換器と、
   所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返す基準パルスを生成する部分であって、前記第デジタル信号が入力され、前記デジタル信号に基づいて前記基準パルスのハイレベル及びローレベルの時比率を変化させる基準パルス生成部と、
   前記基準パルス生成部の動作を制御する部分であって、前記基準パルスの１周期が複数回繰り返される毎に、その複数回の中の特定の周期について、前記時比率を前記デジタル信号に基づかない値に設定させるディザリング制御部と、
   カットオフ周波数が前記ＰＷＭ周波数よりも低い値に設定されたローパスフィルタで成り、前記基準パルスが入力され、前記基準パルスを平滑することによって、アナログ信号である第二の制御目標信号を生成し出力するパルス平滑回路とを備え、
   前記ディザリング制御部が動作することによって、前記第二の制御目標信号が、前記第一の制御目標信号との間の直線性が強くなる方向に補正されることを特徴とする電源装置。
6. 前記Ａ／Ｄ変換器と前記基準パルス生成部との間にフィルタリング部が設けられ、前記フィルタリング部は、前記Ａ／Ｄ変換器の出力である第一のデジタル信号が入力され、前記第一のデジタル信号に含まれる所定周波数以上の周波数成分を除去した第二のデジタル信号を出力し、前記基準パルス生成部に前記第二のデジタル信号が入力する請求項５記載の電源装置。
7. 前記ディザリング制御部は、前記第二のデジタル信号の変化を分析して前記第一の制御目標信号を予測する処理を行い、前記第二の制御目標信号が、前記第一の制御目標信号の予測値に対応した値になるように、前記基準パルス生成部の動作を制御する請求項６記載の電源装置。
8. 前記電力変換回路は、負荷に一定の出力電圧を供給する回路であり、
   前記制御回路には、アナログ信号である出力電圧検出信号と前記第二の制御目標信号との差を増幅し、この差がゼロに近づくように前記電力変換回路の動作を制御する出力電圧制御部が設けられている請求項１乃至７のいずれか記載の電源装置。
9. 前記電力変換回路は、負荷に一定の出力電流を供給する回路であり、
   前記制御回路には、アナログ信号である出力電流検出信号と前記第二の制御目標信号との差を増幅し、この差がゼロに近づくように前記電力変換回路の動作を制御する出力電流制御部が設けられている請求項１乃至５のいずれか記載の電源装置。
10. 前記制御回路には、前記第一の制御目標信号を外部入力するための第一の制御目標信号入力端子が設けられている請求項１乃至９のいずれか記載の電源装置。
11. 電力変換回路の動作をデジタル制御する際に使用される電源装置の信号処理方法において、
    アナログ信号である第一の制御目標信号を所定のサンプリング周波数でサンプリングし、Ａ／Ｄ変換を行ってデジタル信号を生成するＡ／Ｄ変換ステップと、
    所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返すパルスであって、前記デジタル信号に基づいて時比率が変化する基準パルスを生成する基準パルス生成ステップと、
    前記基準パルスを平滑してアナログ信号である第二の制御目標信号を生成する第二の制御目標信号生成ステップとを備え、
    前記第一の制御目標信号に、第二の制御目標信号生成ステップで平滑可能な高い周波数成分から成るゆらぎ信号を重畳させ、
    前記Ａ／Ｄ変換ステップで、前記ゆらぎ信号が重畳した前記第一の制御目標信号をＡ／Ｄ変換し、前記第二の制御目標信号生成ステップで、前記基準パルス及びこれに含まれる前記ゆらぎ信号の成分を平滑することによって、前記第二の制御目標信号を、前記第一の制御目標信号との間の直線性が強くなる方向に補正することを特徴とする電源装置の信号処理方法。
12. 前記デジタル信号は、その中に含まれる外れ値を抽出する統計処理を行い、外れ値が抽出された場合、前記デジタル信号から当該外れ値をマスクしたデジタル信号を出力する外れ値マスクステップを経て、前記基準パルス生成ステップに送られる請求項１１記載の電源装置の信号処理方法。
13. 電力変換回路の動作をデジタル制御する際に使用される電源装置の信号処理方法において、
    アナログ信号である第一の制御目標信号を所定のサンプリング周波数でサンプリングし、Ａ／Ｄ変換を行ってデジタル信号を生成するＡ／Ｄ変換ステップと、
    所定のＰＷＭ周波数でハイレベルとローレベルとを繰り返すパルスであって、前記デジタル信号に基づいて時比率が変化する基準パルスを生成する基準パルス生成ステップと、
    前記基準パルスを平滑してアナログ信号である第二の制御目標信号を生成する第二の制御目標信号生成ステップとを備え、
    前記基準パルス生成ステップで、前記基準パルスの１周期が複数回繰り返される毎に、その複数回の中の特定の周期について、前記時比率を前記デジタル信号に基づかない値にすることによって、前記第二の制御目標信号を、前記第一の制御目標信号との間の直線性が強くなる方向に補正することを特徴とする電源装置の信号処理方法。
14. 前記デジタル信号は、前記デジタル信号に含まれる所定周波数以上の周波数成分を除去したデジタル信号を出力するフィルタリングステップを経て、前記基準パルス生成ステップに送られる請求項１３記載の電源装置の信号処理方法。

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