JP2017050559A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】インジウムを主要成分とし、金属半導体接合を用いた電界効果トランジスタのオフ電流を低減する構造を提供する。
【解決手段】インジウムを主要成分とする、厚さ０．１〜１００ｎｍの第１の酸化物半導体（例えば、酸化インジウム）よりなる第１の半導体層１の一方の面に絶縁膜４を設け、他の面に接して、Ｉ型の第２の酸化物半導体（例えば、酸化ガリウム）よりなる第２の半導体層２を設ける。第２の酸化物半導体の真空準位からフェルミレベルまでのエネルギー差は第１の酸化物半導体のものよりも大きい。
【効果】上記の条件を満たす第２の酸化物半導体との接触面近傍においては、極めてキャリア濃度の低い領域（準Ｉ型領域）となるので、その部分をチャネルとすることにより、オフ電流が低減できる。また、ＦＥＴのドレイン電流は移動度の高い第１の酸化物半導体を流れるので、大電流を取り出せる。
【選択図】図１

Description

本発明は、酸化物半導体を用いた電界効果トランジスタ（ＦＥＴ）に関する。
電界効果トランジスタ（ＦＥＴ）とは、半導体にソース、ドレインという領域を設け、そ
れぞれに電極を設けて、電位を与え、絶縁膜あるいはショットキーバリヤを介してゲート
とよばれる電極より半導体に電界をかけ、半導体の状態を制御することにより、ソースと
ドレイン間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲル
マニウム等のＩＶ族元素（１４族元素とも言う）やガリウムヒ素、インジウムリン、窒化
ガリウム等のＩＩＩ−Ｖ族化合物、硫化亜鉛、カドミウムテルル等のＩＩ−ＶＩ族化合物
等が挙げられる。
近年、酸化インジウム（特許文献１）、酸化亜鉛（特許文献２、４）や酸化インジウムガ
リウム亜鉛系化合物（特許文献３）等の酸化物を半導体として用いたＦＥＴが報告された
。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、そ
れらの材料が３電子ボルト以上の大きなバンドギャップを有するが故に、酸化物半導体を
用いたＦＥＴをディスプレーやパワーデバイス等に応用することが検討されている。
特に、酸化亜鉛や酸化インジウムガリウム亜鉛系化合物を用いたＦＥＴの電界効果移動度
が最大でも２０ｃｍ２／Ｖｓであるのに対し、酸化インジウムを主成分に用いたＦＥＴで
は５０ｃｍ２／Ｖｓ以上もの電界効果移動度が報告されている。経験的に酸化物における
インジウムの比率の高いもので、より高い電界効果移動度が得られることが明らかとなっ
ている。
一般に、亜鉛もしくはインジウムを主要成分（含まれる元素のうち原子番号が１１以上の
元素の比率を比較し、その比率が５０原子％以上を占める元素を主要成分という）とする
酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていな
い。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文
献１乃至特許文献４にあるように、Ｎ型あるいはＩ型（本明細書では、キャリア濃度が１
×１０１４／ｃｍ３以下の半導体をＩ型という）の酸化物半導体に導電性電極を接触させ
た金属半導体接合によって、ソース、ドレインを形成していた。
図７（Ａ）には従来の酸化物半導体を用いたＦＥＴの例を示す。ここで、酸化物半導体よ
りなる半導体層１１の一方の面に接してゲート絶縁膜１４と、さらにその上にゲート１５
が設けられる。また、半導体層１１の他方の面には、ソース電極１３ａ、ドレイン電極１
３ｂが設けられる。
半導体層１１の厚さについては、多くの場合、特別に考慮されることはなかった。また、
ゲート絶縁膜１４の材料としては、酸化珪素、窒化珪素等が用いられ、また、その厚さも
特別に考慮されることはなかった。ソース電極１３ａ、ドレイン電極１３ｂの材料として
も、特別に考慮されることはなく、チタン、モリブデン等が報告されている。
実際には、半導体層１１に接して、図７（Ｂ）に示すような保護絶縁膜１６が設けられる
。その材料としては、ゲート絶縁膜１４に用いられているような材料が用いられる。
一般に、ＦＥＴにおいては、ソース電極と半導体層、あるいはドレイン電極と半導体層の
接合部ではオーミック接合であることが好まれる。その目的のためには、ソース電極１３
ａ、ドレイン電極１３ｂの材料としては、半導体層１１に用いる酸化物半導体の電子親和
力よりも仕事関数が小さな材料が好ましい。例えば、チタンやモリブデンの仕事関数は、
酸化インジウムの電子親和力（４．８電子ボルト程度）より小さいのでオーミックコンタ
クトを形成する上では好ましい。
また、これらの金属が半導体層１１と接する部分では、金属から半導体層１１への電子の
注入がおこなわれるため、半導体層１１の電子濃度が高くなる。このことは、特にチャネ
ル長（ソース電極１３ａとドレイン電極１３ｂの間の距離）が０．３μｍ以下の短チャネ
ルＦＥＴでは、電子濃度が高い領域がつながってしまうためＦＥＴの特性の低下（例えば
、しきい値のマイナスシフトやＳ値の上昇、オフ状態でもソースとドレインの間に電流が
流れてしまう現象（オフ電流））の要因となる。
また、金属半導体接合によって、ソース、ドレインを形成したＦＥＴでは、用いる半導体
のキャリア濃度が大きいとオフ電流が大きくなる。すなわち、ソースゲート間の電圧（以
下、ゲート電圧、という）を０Ｖとしても、ソースドレイン間に相当量の電流（以下、ド
レイン電流、という）が流れる（このようなＦＥＴ特性をノーマリーオンという）。そこ
で、半導体中のキャリア濃度を低減させて、Ｉ型とすることにより、オフ電流を低減し、
ゲート電圧を０Ｖとしたときのドレイン電流を１×１０―９Ａ以下、好ましくは、１×１
０―１２Ａ以下、さらに好ましくは１×１０―１５Ａ以下とすることが望まれる。
しかしながら、酸化インジウム、あるいはインジウムを主要成分とする酸化物半導体は、
酸素欠損が生じやすく、キャリア濃度を１×１０１８／ｃｍ３以下とすることは困難であ
った。そのため、インジウムを主要成分とする酸化物半導体を用いたＦＥＴは、高移動度
であるもののノーマリーオンであり、その傾向はインジウムの濃度が高ければ高いほど顕
著であり、例えば、酸化インジウムでは、ゲート電圧を−１０Ｖ以下としなければ、ドレ
イン電流を１×１０―９Ａ以下にできない。
特開平５−２５１７０５ 米国特許公開２００５／０１９９８７９号公報 米国特許公開２００７／０１９４３７９号公報 米国特許公開２００９／０２８３７６３号公報
本発明は、以下の課題のうち少なくとも一つを解決する。課題の一はインジウムを主要成
分とする酸化物半導体を用いた高移動度かつノーマリーオフ（しきい値が０Ｖ以上）ある
いはそれに近い特性が得られるＦＥＴを提供することである。また、課題の一は酸素以外
の元素におけるインジウムの比率が５０％以上、好ましくは７５％以上の酸化物半導体を
用い、ノーマリーオフあるいはそれに近い特性が得られるＦＥＴを提供することである。
また、課題の一はインジウムを主要成分とし、金属半導体接合を有する新規のＦＥＴ、新
規の半導体装置、新規のＦＥＴの製造方法、あるいは新規の半導体装置の製造方法のいず
れかひとつを提供することである。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は
、これらの課題の全てを解決する必要はない。さらに、これら以外の課題は、明細書、図
面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項など
の記載から、これら以外の課題を抽出することが可能である。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。なお
、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通常の
当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等によ
り定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好
ましい。また、発明の一態様は、専門用語によって、限定して解釈されるものではない。
ＦＥＴのソースとドレインについては、本明細書においては、Ｎチャネル型ＦＥＴにおい
ては、高い電位を与えられる方をドレイン、他方をソースとし、Ｐチャネル型ＦＥＴにお
いては、低い電位を与えられる方をドレイン、他方をソースとする。いずれの電位もおな
じであれば、いずれか一方をソース、他方をドレインとする。また、ソース電極、ドレイ
ン電極という用語のかわりに第１の電極、第２の電極とも表現することがある。その場合
は、電位の高低によって呼び名を変えない。
また、本明細書で、主要成分とは、対象となる物体に含まれる元素のうち原子番号が１１
以上の元素の比率を比較し、その比率が５０原子％以上を占める元素をいう。例えば、見
かけの組成式が、Ｇａ３Ａｌ２Ｉｎ５Ｏ１２Ｎ２で表示される化合物があるとすると、こ
の化合物でもっとも多い元素は酸素（Ｏ）であるが、酸素の原子番号は８なので主要成分
の対象とはならない。同様に窒素（Ｎ）も対象とはならない。主要成分の対象となるのは
ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）であり、その比率は、Ｇ
ａ：Ａｌ：Ｉｎ＝３：２：５である。すなわち、主要成分の対象となる元素に対するガリ
ウムの比率は３０原子％、アルミニウムの比率は２０原子％、インジウムの比率は５０原
子％である。したがって、上記の定義では、インジウムは主要成分であるが、ガリウムと
アルミニウムは主要成分ではない。
また、見かけの組成比、見かけの組成を有する化合物、見かけの化学式（あるいは見かけ
の組成式）とは、ある領域に存在する元素の比率、そのような元素の比率を有する物体、
あるいは、そのような元素の比率に基づく化学式のことであり、その微視的なあるいは局
所的な比率や物体の化学的な意味や安定性等は考慮されない。上記の例では、それらの元
素が上記の比率を有する固溶体のこともあるし、１分子のＧａ２Ｏ３と２分子のＡｌＮと
２分子のＩｎ２Ｏ３と１分子のＩｎＧａＯ３の混晶あるいは混合物の可能性もある。
なお、本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、
層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３な
どの語句は、要素、部材、領域、層、区域などの数を限定するものではなく、また、順序
を限定するものでもない。
本発明の一態様は、インジウムを主要成分とする第１の酸化物半導体よりなる第１の半導
体層と、前記第１の半導体層の一方の面に接して設けられ、前記第１の酸化物半導体より
もバンドギャップが大きく、Ｉ型である第２の酸化物半導体よりなる第２の半導体層と、
前記第１の半導体層の他の面に設けられたゲート電極としても機能する導電層とを有し、
前記導電層と前記第１の半導体層の間には、ゲート絶縁膜としても機能する絶縁層を有し
、前記第２の酸化物半導体の真空準位とフェルミ準位とのエネルギー差が、前記第１の酸
化物半導体の真空準位とフェルミ準位とのエネルギー差よりも大きいことを特徴とするＦ
ＥＴである。
また、本発明の一態様は、インジウムを主要成分とする第１の酸化物半導体よりなる第１
の半導体層と、前記第１の半導体層の一方の面に接して設けられ、前記第１の酸化物半導
体よりもバンドギャップが大きく、ガリウムを主要成分とするＩ型の第２の酸化物半導体
よりなる第２の半導体層と、前記第１の半導体層の他の面に設けられたゲート電極として
も機能する導電層とを有し、前記導電層と前記第１の半導体層の間には、ゲート絶縁膜と
しても機能する絶縁層を有することを特徴とするＦＥＴである。
また、本発明の一態様は、インジウムを主要成分とする第１の酸化物半導体よりなる第１
の半導体層と、前記第１の半導体層の一方の面に接して設けられ、酸素以外の元素におけ
るガリウムの比率が８０％以上であるＩ型の第２の酸化物半導体よりなる第２の半導体層
と、前記第１の半導体層の他の面に設けられたゲート電極としても機能する導電層とを有
し、前記導電層と前記第１の半導体層の間には、ゲート絶縁膜としても機能する絶縁層を
有することを特徴とするＦＥＴである。
上記の各態様において、第１の半導体層の厚さは、後で説明する理由から０．１ｎｍ以上
１００ｎｍ以下であることが好ましい。また、第２の半導体層の厚さは、１０ｎｍ以上１
００ｎｍ以下であることが好ましい。
さらに、第２の半導体層は、第１の半導体層と接している面と反対の面に、アルミニウム
を主要成分とするバンドギャップが８電子ボルト以上の酸化物よりなる絶縁膜が接して設
けられていてもよい。
また、第１の半導体層は、第２の半導体層と接している面と反対の面に、アルミニウムを
主要成分とするバンドギャップが８電子ボルト以上の酸化物よりなる絶縁膜が接して設け
られていてもよい。
第１の酸化物半導体としては、インジウムを主要成分とする酸化物を適用できるが、例え
ば、構成する元素の９０原子％以上、好ましくは９５原子％以上が、インジウム、ガリウ
ム、アルミニウム、亜鉛、酸素のいずれかであり、それらの見かけの組成式がＩｎａＧａ
ｂＡｌｃＺｎｄＯｅと表現できる材料を用いればよい。ここで、ａ＋ｂ＋ｃ＋ｄ＝２、ａ
≧１、２．５＜ｅ＜３．５、である。なお、移動度を高める目的では、インジウムの濃度
が高い方が好ましく、ａ＞１．６とするとよい。同じ目的で、ガリウムの濃度はアルミニ
ウムよりも高いことが好ましく、ｂ＞ｃ、より好ましくは、ｂ＞１０ｃとするとよい。
また、第１の酸化物半導体としては、インジウムを主要成分とし、酸素欠損が１×１０１
８／ｃｍ３以上である酸化物半導体を用いることもできる。
第２の酸化物半導体としては、各種の酸化物を適用できるが、例えば、構成する元素の９
０原子％以上、好ましくは９５原子％以上が、インジウム、ガリウム、アルミニウム、亜
鉛、酸素のいずれかであり、それらの見かけの組成式がＩｎａＧａｂＡｌｃＺｎｄＯｅと
表現できる材料を用いればよい。ここで、ａ＋ｂ＋ｃ＋ｄ＝２、ｂ≧１、２．５＜ｅ＜３
．５、である。なお、第２の酸化物半導体をＩ型とする目的では、インジウムや亜鉛の濃
度がアルミニウムよりも低いことが好ましく、ａ＜ｃ、ｄ＜ｃ、より好ましくは、１０ａ
＜ｃ、１０ｄ＜ｃとするとよい。また、第２の酸化物半導体のバンドギャップは６電子ボ
ルト以下であることが好ましい。
第１の酸化物半導体および第２の酸化物半導体を上記のような組成の材料とすると、第２
の酸化物半導体のバンドギャップは、第１の酸化物半導体のバンドギャップよりも大きく
なる。
また、第１の酸化物半導体は、上記の組成においてはＮ型となり、フェルミ準位は伝導帯
の下端とほとんど同じであるので、真空準位とフェルミ準位とのエネルギー差は、第１の
酸化物半導体の電子親和力とほとんど同じである。
一方、第２の酸化物半導体はＩ型であるので、フェルミ準位は伝導帯と価電子帯のほぼ中
央に位置する。そして、第１の酸化物半導体および第２の酸化物半導体を上記のような組
成の材料とすると第２の酸化物半導体の仕事関数は第１の酸化物半導体の電子親和力より
大きいという関係を満足する。
本発明の一態様は、図１（Ａ）に示されるように、第１の酸化物半導体よりなる第１の半
導体層１が、第２の酸化物半導体よりなる第２の半導体層２とゲート絶縁膜としても機能
する絶縁膜４に挟まれた構造を有する。ここで、第１の半導体層１は第２の半導体層２に
接していることが求められる。一方、第１の半導体層１と絶縁膜４とは、必ずしも接して
いる必要はないが、接することによって後述するような効果が得られることがある。
また、絶縁膜４は、ゲートとして機能する導電層５と第１の半導体層１に挟まれており、
ゲート絶縁膜としても機能する。さらに、第１の半導体層１に接して、ソース電極やドレ
イン電極として機能する第１の電極３ａと第２の電極３ｂが設けられる。
第１の酸化物半導体および第２の酸化物半導体としては、上記に示した材料を用いればよ
い。また、第１の半導体層１の厚さは０．１ｎｍ以上１００ｎｍ以下、第２の半導体層２
の厚さは１０ｎｍ以上１００ｎｍ以下とすればよい。また、絶縁膜４としては、酸化珪素
、酸化窒化珪素、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム等を用い
ればよいが、構成する元素の９０原子％以上、好ましくは９８原子％以上が珪素、アルミ
ニウム、硼素、窒素、酸素のいずれかであり、それらの見かけの組成式が、ＳｉａＡｌｂ
ＢｃＮｄＯｅと表現できる材料を用いればよい。ここで、０．９＜（４ａ＋３ｂ＋３ｃ）
／（３ｄ＋２ｅ）＜１．１であることが好ましく、ｂ＞ａであることが好ましい。特に、
第１の半導体層１と絶縁膜４が接している場合には、ｂ＞５ａであることが好ましい。
なお、図１（Ｂ）に示されるように、第２の半導体層２が、第１の半導体層１と絶縁膜６
で挟まれる構造としてもよい。ここで、絶縁膜６と第２の半導体層２は接していることが
好ましい。絶縁膜６としては、酸化珪素、酸化窒化珪素、酸化アルミニウム、酸化窒化ア
ルミニウム、窒化アルミニウム等を用いればよいが、構成する元素の９０原子％以上、好
ましくは９８原子％以上が珪素、アルミニウム、硼素、窒素、酸素のいずれかであり、そ
れらの見かけの組成式が、ＳｉａＡｌｂＢｃＮｄＯｅと表現できる材料を用いればよい。
ここで、０．９＜（４ａ＋３ｂ＋３ｃ）／（３ｄ＋２ｅ）＜１．１であることが好ましく
、ｂ＞１０ａ、ｄ＜５ｅであることが好ましい。このような条件の材料では、バンドギャ
ップを８電子ボルト以上とできる。
また、図１（Ｃ）に示されるように、第１の半導体層１を第２の半導体層２ａと、第３の
酸化物半導体よりなる第３の半導体層２ｂで挟まれる構成としてもよい。図１（Ｃ）が図
１（Ａ）と異なる点は、第３の半導体層２ｂが第１の半導体層１と絶縁膜４の間に挿入さ
れている点である。ここで、第３の半導体層２ｂと絶縁膜４が接している必要はないが、
第３の半導体層２ｂは第１の半導体層１と接していることが求められる。第３の酸化物半
導体は、第２の酸化物半導体に適している材料を用いればよいし、第２の酸化物半導体と
同じ材料を用いてもよい。また、第３の半導体層２ｂの厚さは０．１ｎｍ以上１００ｎｍ
以下、好ましくは、０．１ｎｍ以上２０ｎｍ以下とするとよい。
また、本発明の一態様は、図２（Ａ）に示されるように、第１の酸化物半導体よりなる第
１の半導体層１が、第２の酸化物半導体よりなる第２の半導体層２とゲート絶縁膜として
も機能する絶縁膜４に挟まれた構造を有する。ここで、第１の半導体層１と絶縁膜４とは
、必ずしも接している必要はないが、第１の半導体層１は第２の半導体層２に接している
ことが求められる。
また、絶縁膜４は、ゲートとして機能する導電層５と第１の半導体層１に挟まれており、
ゲート絶縁膜としても機能する。さらに、第１の半導体層１は、第１の酸化物半導体にド
ーピング処理を施すことにより導電性の高められた領域（ドーピングされた領域８ａ、８
ｂ）に接しており、また、ソース電極やドレイン電極として機能する第１の電極３ａと第
２の電極３ｂがドーピングされた領域８ａ、８ｂに設けられる。
なお、第２の半導体層２に接して、第２の酸化物半導体にドーピングされた領域７ａ、７
ｂが設けられる。第１の酸化物半導体および第２の酸化物半導体、絶縁膜４の材料として
は、上記に示した材料を用いればよい。また、第１の半導体層１の厚さ、第２の半導体層
２の厚さも上記に示したものを用いればよい。
また、第１の電極３ａと第２の電極３ｂは、図２（Ｂ）に示されるように、ドーピングさ
れた領域８ａ、８ｂの、絶縁膜４が設けられる面と逆の面に設けられてもよい。また、ド
ーピングされた領域７ａ、７ｂの導電性が十分であれば、第１の電極３ａと第２の電極３
ｂはドーピングされた領域７ａ、７ｂに接するように設けられてもよい。また、第１の半
導体層１を第２の半導体層２と第３の酸化物半導体よりなる第３の半導体層（図示せず）
で挟まれる構成としてもよい。
さらに、図２（Ｃ）に示されるように、第２の半導体層２が、第１の半導体層１と絶縁膜
６で挟まれる構造としてもよい。ここで、絶縁膜６と第２の半導体層２は接していること
が好ましい。絶縁膜６としては上記に示した材料を用いればよい。
なお、図２（Ａ）乃至図２（Ｃ）において、ドーピングされた領域７ａ、７ｂ、８ａ、８
ｂは特定の条件が満たされる場合には設けなくてもよい。例えば、図２（Ｄ）に示すよう
に、第１の電極３ａと導電層５との間の間隔ｘ（あるいは第２の電極３ｂと導電層５との
間の間隔）が５０ｎｍ以下であれば、ドーピングされた領域７ａ、７ｂ、８ａ、８ｂ等を
設けなくてもよい。
上記の構成により、ノーマリーオフ特性あるいはそれに近い特性を示すＦＥＴが得られる
理由について、図３を用いて説明する。最初に、上記のような条件を満たす第１の酸化物
半導体と第２の酸化物半導体の接合を考える。図３（Ａ）には接合する前の第１の酸化物
半導体と第２の酸化物半導体の状態（バンド図）を示す。
図３（Ａ）の左側は、第１の酸化物半導体の、右側は第２の酸化物半導体の、それぞれバ
ンド図を示す。第１の酸化物半導体は、典型的には、酸化インジウムのようなＮ型半導体
であり、キャリアである電子が伝導帯に供給されるため、フェルミ準位は、伝導帯の直下
に存在する。図では、伝導帯とフェルミ準位とのエネルギー差を誇張して書いてあるが、
実際には数ｍＶほどしか変わらない。場合によっては、フェルミ準位の方が伝導帯の下端
よりも上にあると分析されている。酸化インジウムのバンドギャップは３．７電子ボルト
程度である。
第２の酸化物半導体は、典型的には、酸化ガリウムのようなバンドギャップの広いＩ型半
導体であり、キャリアはほとんど存在せず、フェルミ準位は、価電子帯と伝導帯のほぼ中
央に存在する。単結晶の酸化ガリウムはバンドギャップが４．８電子ボルトであるが、非
晶質の薄膜では４．２電子ボルトという数値が観測される。
ここで、第１の酸化物半導体の電子親和力（真空準位と伝導帯の下端のエネルギー差）が
第２の酸化物半導体の電子親和力より大きいことが求められる。好ましくは、前者と後者
の差は０．３電子ボルト以上であるとよい。例えば、酸化インジウムの電子親和力４．８
電子ボルトに対して、単結晶酸化ガリウムでは、電子親和力は３．５電子ボルト、非晶質
酸化ガリウムでは４．３〜４．５電子ボルトである。よって、酸化インジウムの電子親和
力は酸化ガリウムよりも大きく、その差は０．３電子ボルト以上である。
また、第２の酸化物半導体の仕事関数は第１の酸化物半導体の電子親和力よりも大きいこ
とが好ましい。好ましくは、前者と後者の差は０．５電子ボルト以上であるとよい。例え
ば、仕事関数は、単結晶酸化ガリウムでは、５．５電子ボルト、非晶質酸化ガリウムでは
６．４〜６．６電子ボルトであり、いずれも酸化インジウムの電子親和力よりも大きく、
その差は０．７電子ボルト以上である。
このような物性の異なる第１の酸化物半導体と第２の酸化物半導体を接合すると、フェル
ミ準位を同じレベルに揃えようとキャリアの移動が起こり、図３（Ｂ）に示すように、接
合部近傍のバンドがゆがめられる。すなわち、接合部近傍では、第１の酸化物半導体の伝
導帯はフェルミ準位より離れ、価電子帯はフェルミ準位に近づく。このように、本来の状
態とは異なる状態を呈する部分を遷移領域と呼ぶ。接合面から離れれば、離れるほど、バ
ンドの状態は、本来の第１の酸化物半導体および第２の酸化物半導体の特性に近づく。
図３（Ｂ）では遷移領域でのみバンドのゆがみが直線的に生じているように描かれている
が、実際には、かなりの距離にまでその影響が及び、バンドのゆがみも直線的なものでは
ない。しかし、顕著に物性面で影響が現れるのは、接合面近傍の領域であるので、図３（
Ｂ）で遷移領域以外の部分の半導体の物性は、それぞれの本来のものとみなして差し支え
ない。
遷移領域の幅は、第１の酸化物半導体と第２の酸化物半導体の電子親和力、バンドギャッ
プおよび誘電率、第１の酸化物半導体の電子濃度等に依存するが、例えば、第１の酸化物
半導体として、電子濃度１×１０１８／ｃｍ３の酸化インジウム、第２の酸化物半導体と
してＩ型の酸化ガリウムを考えると、遷移領域として考えられる部分は、接合面から第１
の酸化物半導体側に５０ｎｍ程度の部分である。
このような遷移領域は、第１の酸化物半導体の接合面近傍の電子が移動して、電子濃度が
低下し、空乏化することによって形成される。したがって、特に遷移領域のうち、接合面
に近い部分は電子濃度が低く、準Ｉ型という状態である。また、第２の酸化物半導体は、
キャリア（電子）がほとんど存在しないため、その部分での電子の移動は無視でき、主と
して第１の酸化物半導体でバンドのゆがみが生じる。
例えば、図３（Ｂ）の例では、接合面における第１の酸化物半導体の伝導帯下端とフェル
ミ準位の間のエネルギー差は１．３電子ボルト程度である。これだけのエネルギー差があ
れば室温で熱励起する電子は無視できる。すなわち、接合面近傍では極めて電子濃度が低
い状態となる。
このようなバンドのゆがみは第２の半導体層２の仕事関数と第１の半導体層１の電子親和
力の差に依存し、前者から後者を差し引いた差が０．５電子ボルト以上であることが好ま
しく、前者と後者の差が１電子ボルト以上であるとさらに好ましい。
また、第１の酸化物半導体の電子親和力が第２の酸化物半導体の電子親和力より大きいと
、図３（Ｂ）に示すように、第１の酸化物半導体と第２の酸化物半導体との接合面におい
て、伝導帯に不連続点（ギャップ、ステップ）が発生する。このような不連続点があると
、第１の酸化物半導体がＦＥＴのチャネルとして使用されている際に、第１の酸化物半導
体にある電子が第２の酸化物半導体に移ることが困難となる。すなわち、遷移領域の特に
接合面近傍をチャネルとして用いる場合には、第２の酸化物半導体に電子が流れることを
考慮する必要がない。
ところで、このような遷移領域は、接合面における化学反応が無いと仮定すると、電子濃
度が低いということ以外は、電界効果移動度を含む第１の酸化物半導体の物性のほとんど
を維持していると考えられる。したがって、第１の酸化物半導体として、電界効果移動度
の高い材料を用いれば、遷移領域では電子濃度が低く電界効果移動度が高いという特性が
得られる。
図３（Ｂ）では、第１の酸化物半導体の厚さが十分にある例を示したが、第１の酸化物半
導体を薄膜化して、その厚さを遷移領域と同じあるいはそれ以下としても事情は変わらず
、接合面近傍では、準Ｉ型領域が形成される。
すなわち、第１の酸化物半導体の厚さを遷移領域と同じあるいはそれ以下とすることによ
り、第１の酸化物半導体の電子濃度を低減できる。かつ、電界効果移動度は、第１の酸化
物半導体本来のものである。そのため、このような構造を用いてＦＥＴを作製すると、ノ
ーマリーオフあるいはそれに近い特性の高電界効果移動度を達成できる。
図３（Ｃ）は、図１（Ｂ）に示すＦＥＴの点Ａから点Ｂに到る断面でのバンド図を模式的
に描いたものである。ここで、第１の半導体層１を構成する第１の酸化物半導体として酸
化インジウムを、第２の半導体層２を構成する第２の酸化物半導体としては酸化ガリウム
を、絶縁膜４および絶縁膜６としては酸化アルミニウムを、導電層５としてタングステン
を用いた場合を示す。
図３（Ｃ）に示されるように、第１の半導体層１は、Ｎ型の酸化インジウム等の酸化物半
導体を用いても、そのほとんどの部分を準Ｉ型領域とすることができる。準Ｉ型領域にお
ける電子濃度を直接、観察することは困難であるが、１×１０１５／ｃｍ３以下とするこ
とが可能と算出される。したがって、このような構造のＦＥＴのしきい値を十分に大きな
値とすることができる。すなわち、ノーマリーオフあるいはそれに近い特性を呈するＦＥ
Ｔが得られる。
また、図３（Ｃ）を注意深く観察すると、第１の半導体層１は、絶縁膜４との界面近傍で
もバンドがゆがんでいる。これは、上記に示した酸化ガリウムと酸化インジウムの接合面
で遷移領域が生じるのと同じ理由により生じている。このようなバンドのゆがみを有する
ＦＥＴでは、キャリアは伝導帯の下端近傍を流れるので、キャリアは第１の半導体層１と
絶縁膜４の界面からやや離れた（典型的には１ｎｍ以上１０ｎｍ以下）部分を流れること
となる。
通常のＭＩＳＦＥＴでも、ゲート絶縁膜と半導体との界面にはトラップ準位等が発生し、
ＦＥＴの特性を劣化させるが、キャリアがゲート絶縁膜から離れた部分を流れる構造（埋
め込みチャネル）とすることにより、上記界面による影響を低減できる。同じ理由で、図
３（Ｃ）にバンド図が示される構造のＦＥＴでは、絶縁膜４と第１の半導体層１との界面
の影響を低減できる。
なお、このようなバンドのゆがみは絶縁膜４の仕事関数（絶縁膜４は通常、Ｉ型と見なせ
るので、仕事関数とは、真空準位とフェルミ準位の差に相当する）と第１の半導体層１の
電子親和力の差に依存し、図３（Ｃ）のようなゆがみとするには、前者が後者より大きい
ことが好ましく、前者と後者の差が１電子ボルト以上であることがさらに好ましい。
Ｎ型の酸化インジウムの電子親和力は４．８電子ボルト程度であるのに対し、酸化アルミ
ニウムの仕事関数は、５．７電子ボルトであり、酸化珪素の仕事関数は５．１電子ボルト
である。したがって、酸化アルミニウムの方が上記の目的に適している。さらに、非晶質
酸化ガリウムの仕事関数は、６．４〜６．６電子ボルトであるので、酸化インジウムの電
子親和力より１．６〜１．８電子ボルト大きく、より好ましい。そのため、図１（Ｃ）に
示すように、酸化インジウム等の第１の半導体層１を酸化ガリウム等の第２の半導体層２
ａおよび第３の半導体層２ｂで挟んでもよい。
本発明のＦＥＴの例を示す図である。 本発明のＦＥＴの例を示す図である。 本発明のＦＥＴの原理を示す図である。 実施の形態１のＦＥＴの作製工程を示す図である。 実施の形態２のＦＥＴの作製工程を示す図である。 実施の形態３のＦＥＴの作製工程を示す図である。 従来のＦＥＴの例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態
の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同
様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
（実施の形態１）
本実施の形態では、ＦＥＴの作製方法について図４（Ａ）乃至図４（Ｆ）を用いて説明す
る。まず、図４（Ａ）に示すように、基板１０１上に、導電層１０２を形成する。基板１
０１としては、様々なものが用いられるが、その後の処理に耐えられる物性を有している
ことが必要である。また、その表面は絶縁性であることが好ましい。すなわち、基板１０
１は絶縁体単独、あるいは絶縁体や金属や半導体の表面に絶縁層を形成したもの等である
ことが好ましい。
絶縁体としては、各種ガラスやサファイヤ、石英、セラミックス、プラスチック等を用い
ることができる。金属としては、アルミニウム、銅、ステンレス鋼、銀等を用いることが
できる。半導体としては、珪素、ゲルマニウム、炭化珪素、窒化ガリウム等を用いること
ができる。本実施の形態では、基板１０１としてバリウム硼珪酸ガラスを用いる。
導電層１０２は、その一部がゲートとして機能するので、その材料としては、白金、金、
タングステン等の仕事関数の大きな金属を用いるとよい。導電層１０２はそのような材料
単独で構成してもよいし、多層構造とし、後に設けられる半導体層に面する部分を、上記
の材料で構成してもよい。本実施の形態では、厚さ１００ｎｍのチタン膜上に厚さ１００
ｎｍのタングステン膜をスパッタリング法で形成し、これをエッチングして、導電層１０
２を形成する。
次に、図４（Ｂ）に示すように、絶縁膜１０３と第１の酸化物半導体膜１０４を形成する
。絶縁膜１０３はゲート絶縁膜としても機能する。例えば、酸化珪素、酸化アルミニウム
、酸化窒化珪素、窒化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ラン
タン、酸化イットリウム等を用いればよい。また、その厚さは主として、プロセス上の事
情やＦＥＴで使用される電圧を考慮して決定されるが、可能な限り薄い方がＦＥＴの特性
をノーマリーオフあるいはそれに近い特性とする上で好ましい。例えば、１０ｎｍ乃至２
００ｎｍとするとよい。成膜方法としては、ＣＶＤ法あるいはスパッタリング法が用いら
れるが、膜中の水素の混入を可能な限り低減することが好ましい。
第１の酸化物半導体膜１０４の材料としては、酸化インジウムを用いる。もちろん、その
他のインジウムを主要成分とする酸化物半導体を用いてもよい。また、その成膜方法はス
パッタリング法を用いればよい。さらに、膜中の水素の混入を可能な限り低減することが
好ましい。その厚さは１０ｎｍ乃至５０ｎｍとするとよい。なお、絶縁膜１０３の表面を
大気に曝すことなく、第１の酸化物半導体膜１０４を形成すると、両者の界面の清浄度を
向上させる上で好ましい。
第１の酸化物半導体膜１０４上に、第２の酸化物半導体膜を形成する。第２の酸化物半導
体膜としては、酸化ガリウムを用いる。もちろん、その他のガリウムを主要成分とする酸
化物半導体を用いてもよい。また、その成膜方法はスパッタリング法を用いればよい。さ
らに、膜中の水素の混入を可能な限り低減することが好ましい。スパッタリング法によっ
て形成された酸化ガリウム膜の組成をラザフォード後方散乱法により分析すると、見かけ
の組成は酸素が過剰に存在するような結果が得られる。すなわち、Ｇａ２Ｏ３＋ｘにおい
て、ｘが０．０１以上０．１５以下の値を取る。
第２の酸化物半導体膜の厚さは１０ｎｍ乃至１００ｎｍとするとよい。また、第２の酸化
物半導体膜上に、エッチングストッパとなるような材料の膜を設けてもよい。あるいは、
第２の酸化物半導体膜上に、層間絶縁物となるような絶縁膜を設けてもよい。
なお、第１の酸化物半導体膜１０４の表面を大気に曝すことなく、第２の酸化物半導体膜
を形成すると、両者の界面の清浄度を向上させる上で好ましい。さらには、絶縁膜１０３
、第１の酸化物半導体膜１０４および第２の酸化物半導体膜を連続的に形成すると、これ
らの界面の清浄度を向上させる上で好ましい。
その後、第２の酸化物半導体膜を選択的にエッチングして、第２の半導体層１０５を島状
に形成する。第２の半導体層１０５の一部は、図４（Ｃ）に示すように、導電層１０２上
に形成されるようにするとよい。また、図示していないが、第２の半導体層１０５の他の
部分は導電層１０２と重ならないように設けてもよい。また、第２の半導体層１０５が、
導電層１０２が上層の配線と交差する部分に設けられていると、層間絶縁物としての機能
も有する。
また、第２の酸化物半導体膜上に、別途、厚い絶縁膜を設け、第２の半導体層１０５上に
残しておくと、それを、導電層１０２が上層の配線と交差する部分で層間絶縁物としての
使用することもできる。
第２の半導体層１０５はエッチングストッパとしても機能する。なお、第２の酸化物半導
体膜をエッチングするに際しては、アルカリ性の溶液（例えば、アンモニア過水等）を用
いればよい。第１の酸化物半導体膜１０４として酸化インジウムを用いた場合には、酸化
インジウムのアルカリ性溶液への溶解度は著しく低いので、選択的に第２の酸化物半導体
膜をエッチングできる。
その後、第１の酸化物半導体膜１０４および第２の半導体層１０５上に、導電膜１０６を
形成する（図４（Ｄ）参照）。導電膜１０６は、後にＦＥＴのソース電極あるいはドレイ
ン電極としての機能も必要とされるので、その目的に適した材料を用いて構成する。例え
ば、チタン、モリブデン、窒化チタン、窒化モリブデン、タングステン等である。導電膜
１０６はそのような材料単独で構成してもよいし、多層構造とし、第１の半導体層に接す
る部分を、上記の材料で構成してもよい。
その後、導電膜１０６を選択的にエッチングして、導電層１０６ａ、導電層１０６ｂを形
成する。このエッチングは、ウェットエッチングでもドライエッチングでもよい。いずれ
にしても、このエッチングに際して、第２の半導体層１０５を過剰にエッチングしないこ
とが必要である。そのため、第２の半導体層１０５上にエッチングストッパを設けておく
とよい。また、このエッチングで、第１の酸化物半導体膜１０４をエッチングしてもよい
。
上記のエッチングで、第１の酸化物半導体膜１０４がエッチングできなかった場合には、
引き続いて、エッチング方法等を変えてエッチングをおこなう。この際には、第２の半導
体層１０５のエッチングレートに比べて、第１の酸化物半導体膜１０４のエッチングレー
トが大きくなるような条件を採用する。例えば、このエッチングをウェットエッチングで
おこなうのであれば、シュウ酸やリン酸を含むエッチャントを用いればよい。かくして、
図４（Ｅ）に示すように、第１の半導体層１０４ａを島状に形成する。
その後、図４（Ｆ）に示すように、全面に酸化物絶縁膜１０７を形成する。酸化物絶縁膜
１０７の材料としては、酸化珪素、酸化アルミニウム、酸化窒化珪素、窒化アルミニウム
、酸化窒化アルミニウム、酸化ハフニウム、酸化ランタン、酸化イットリウム等を用いれ
ばよい。また、その厚さは１０ｎｍ以上１μｍ以下とすることができる。酸化物絶縁膜１
０７に保護膜としての機能も要求するのであれば、厚い方が好ましい。
（実施の形態２）
本実施の形態では、ＦＥＴの作製方法について図５（Ａ）乃至図５（Ｅ）を用いて説明す
る。まず、図５（Ａ）に示すように、基板２０１上に、導電膜２０２と絶縁膜２０３，第
１の酸化物半導体膜２０４、第２の酸化物半導体膜２０５、酸化物絶縁膜２０６を積層す
る。これらの成膜は、膜の界面を清浄に保つため、途中で大気に曝すことなく連続的にお
こなうとよい。また、これらの多層膜中の水素濃度を１×１０１８原子／ｃｍ３以下、好
ましくは１×１０１６原子／ｃｍ３以下とするためにも、連続的に成膜することは効果的
である。
基板２０１、導電膜２０２、絶縁膜２０３、第１の酸化物半導体膜２０４、第２の酸化物
半導体膜２０５、酸化物絶縁膜２０６としては、実施の形態１において、それぞれ、基板
１０１、導電層１０２、絶縁膜１０３、第１の酸化物半導体膜１０４、第２の酸化物半導
体膜、酸化物絶縁膜１０７に用いるのに適しているとして示された材料、厚さおよび成膜
方法で形成すればよい。
そして、酸化物絶縁膜２０６上にレジストを塗布し、図５（Ａ）に示すように、多階調マ
スクを用いて、２段階の厚さを有するレジストマスク２０７を形成する。
レジストマスク２０７を用いて、導電膜２０２、絶縁膜２０３、第１の酸化物半導体膜２
０４、第２の酸化物半導体膜２０５、酸化物絶縁膜２０６をエッチングして、導電層２０
２ａ、絶縁層２０３ａ、第１の半導体層２０４ａ、第２の半導体層２０５ａ、酸化物絶縁
層２０６ａを形成する（図５（Ｂ）参照）。これらのエッチングには異方性ドライエッチ
ング法を用いることが好ましいが、ウェットエッチング法でも、等方的なドライエッチン
グ法でもよい。
次にレジストマスク２０７をアッシングして、その厚さを減らし、レジストマスク２０７
ａとする（図５（Ｃ）参照）。
そして、このレジストマスク２０７ａを用いて、絶縁層２０３ａ、第１の半導体層２０４
ａ、第２の半導体層２０５ａ、酸化物絶縁層２０６ａをエッチングして、絶縁層２０３ｂ
、第１の半導体層２０４ｂ、第２の半導体層２０５ｂ、酸化物絶縁層２０６ｂを、概略同
形状かつ島状に形成する（図５（Ｄ）参照）。これらのエッチングには異方性ドライエッ
チング法を用いることが好ましいが、ウェットエッチング法でも、等方的なドライエッチ
ング法でもよい。
導電層２０２ａは必ずしもエッチングする必要はないが、上記のエッチングの際に全くエ
ッチングされない条件を見いだすことは難しいので、多少の差はあれエッチングされ、表
面の一部がエッチングされた導電層２０２ｂとなる。特に、エッチングの選択比を十分に
大きくできない場合には、導電膜２０２を十分に厚くしておくとよい。例えば、導電膜２
０２の厚さを２００ｎｍ以上１μｍ以下とするとよい。
あるいは、導電膜２０２の厚さを、絶縁膜２０３の厚さと第１の酸化物半導体膜２０４の
厚さと第２の酸化物半導体膜２０５の厚さと酸化物絶縁膜２０６の厚さの和の５０％以上
５００％以下としてもよい。このように導電膜２０２が十分に厚ければ、多少のオーバー
エッチングがあったとしても、必要な厚さを確保できる。
本実施の形態では、導電膜２０２が厚くても、その後に積層される薄膜の形状に影響を与
えることは少なく、むしろ、導電膜２０２を厚くすると、導電層２０２ｂの抵抗が低く抑
制されるというメリットがある。
その後、レジストマスク２０７ａを除去する。この方法は剥離液を用いてもよいが、酸化
ガリウムはアルカリ性の溶液に溶解する性質もあるため、剥離液の水素イオン濃度は適切
なものを選択する必要がある。
あるいは、レジストマスク２０７ａをアッシング法によって除去してもよい。アッシング
法を使用する場合には、残渣が問題となることがあるが、本実施の形態では、残渣があっ
たとしても、酸化物絶縁層２０６ｂ上であり、酸化物絶縁層２０６ｂを十分に厚くすれば
、ＦＥＴ特性への影響は低減できる。特に、本実施の形態では、酸化物絶縁層２０６ｂは
層間絶縁物としての機能もあるので、厚く形成する方が好ましい。
その後、平坦な表面を有する層間絶縁物２０８を形成して、層間絶縁物２０８、酸化物絶
縁層２０６ｂ、第２の半導体層２０５ｂをエッチングして、第１の半導体層２０４ｂに達
する開口部を設ける。開口部は、絶縁層２０３ｂと重なるように設ける。好ましくは、開
口部は、その外周が絶縁層２０３ｂの外周から、２００ｎｍ以上、より好ましくは、１μ
ｍ以上離れるように設ける。
開口部の形成にはウェットエッチング法、ドライエッチング法いずれをも用いることがで
きる。なお、いずれの場合においても、エッチングに際して、第１の半導体層２０４ｂに
化学的な影響を与えることがある。
次に、導電膜を形成し、これを所望の形状にエッチングして導電層２０９ａ、２０９ｂを
形成する。導電膜は、実施の形態１の導電膜１０６に用いるのに適した材料、厚さおよび
成膜方法を用いて形成すればよい。
導電層２０９ａ、２０９ｂは、第１の半導体層２０４ｂと接する部分においてＦＥＴのソ
ース電極、ドレイン電極として機能する。この段階を図５（Ｅ）に示す。導電層２０９ａ
と導電層２０９ｂが、それぞれ第１の半導体層２０４ｂと接する部分の間隔がＦＥＴのチ
ャネル長となる。
なお、導電層２０９ａ、２０９ｂを形成した後、４００℃以上の高温の処理をおこなう場
合には、導電層２０９ａ、２０９ｂを構成する元素が、第１の半導体層２０４ｂに拡散し
、その特性に悪影響を及ぼすことがある。したがって、導電層２０９ａ、２０９ｂを形成
した後は、そのような高温での処理を避けることが好ましい。一方で、導電層２０９ａ、
２０９ｂはＦＥＴの最終段階で形成されるので、その後に高温での処理が必要となること
はほとんど無い。
また、第１の半導体層２０４ｂの端部（外周部）の特性は好ましいものでないことが多い
。これらの領域は、しばしば導電性が他の部分よりも高く、例えば、図４（Ｆ）に示すよ
うな形状のＦＥＴにおいては、これらの領域はリーク電流の要因となり得た。それは、図
４（Ｆ）に示すような形状のＦＥＴにおいては、第１の半導体層１０４ａの端部とソース
電極およびドレイン電極として機能する導電層１０６ａ、導電層１０６ｂが接しているた
めである。
しかしながら、図５（Ｅ）に示されるＦＥＴにおいては、ソース電極やドレイン電極とし
て機能する導電層２０９ａと２０９ｂは上述の通り、第１の半導体層２０４ｂの端部と重
ならないので、仮に、第１の半導体層２０４ｂの端部の導電性が高くとも、導電層２０９
ａと２０９ｂの間にリーク電流は流れない。そのため、オフ電流の十分に低いＦＥＴを得
ることができる。
また、図５（Ｅ）から明らかなように、第１の半導体層２０４ｂは平坦面に形成される。
例えば、図４（Ｆ）の第１の半導体層１０４ａのように、半導体層に凹凸があるとＦＥＴ
の特性は凹凸の影響を受ける。そのような凹凸を有する素子を均一に形成することは困難
なため、ＦＥＴ特性のばらつきの原因となる。
例えば、図４（Ｅ）においては、導電層１０６ａ、１０６ｂは第１の半導体層１０４ａお
よび導電層１０２に対して左右対称に設けられているが、全ての素子をこのような形状に
形成することは困難である。マスクあわせの際の誤差のため、導電層１０６ａ、１０６ｂ
が、図の右側（あるいは左側）に少しだけ平行移動しても、導電層１０６ａ、１０６ｂと
第１の半導体層１０４ａの湾曲している部分との位置関係が異なり、ＦＥＴとしての特性
が変動することがある。すなわち、ＦＥＴの特性のばらつきが生じる。
特に第１の半導体層が何らかの結晶成分を含んでいる場合にはばらつきが大きくなる傾向
がある。それは、第１の半導体層の平面部分と局面部分とで結晶の方位や大きさ等に大き
な差違があるためである。そのような結晶成分は、酸化インジウムでは比較的低温でアニ
ールした場合でも生じる。
これに対し、平坦な面上に、均一に平面状の半導体層を形成することは容易である。そし
て、マスクあわせの際の誤差のため、図５（Ｅ）の導電層２０９ａ、２０９ｂが、図の右
側（あるいは左側）に少しだけ平行移動しても、第１の半導体層２０４ｂに対する位置関
係は変わらない。すなわち、ＦＥＴの特性のばらつきは限定的となる。
したがって、本実施の形態で示したＦＥＴは半導体層の凹凸が大きなＦＥＴに比べて特性
のばらつきが少ない。このようなＦＥＴは、しきい値ばらつきの小さいことが要求される
回路に用いるのに好適である。
例えば、アクティブマトリクス型有機エレクトロルミネッセンス表示装置では、表示のむ
らをなくすために、駆動トランジスタのしきい値のばらつきが小さいことが望まれる。ま
た、抵抗損失を減らすため、駆動トランジスタの電界効果移動度の高いＦＥＴが望まれる
。そのような目的には、図５（Ｅ）に示す構成を有し、インジウムを主要成分とする酸化
物半導体を半導体層に用いて作製したＦＥＴが好適である。そのようなＦＥＴは、例えば
、５０ｃｍ２／Ｖｓ以上、好ましくは、７０ｃｍ２／Ｖｓ以上の電界効果移動度が得られ
る。
さらに、本実施の形態では、第１の半導体層２０４ｂ、絶縁層２０３ｂは平坦面に設けら
れるのであるから、これらの薄膜の段差被覆性等を考慮する必要がない。このため第１の
半導体層２０４ｂ、絶縁層２０３ｂを可能な限り薄くできる。
第１の半導体層２０４ｂ、絶縁層２０３ｂを薄くすることは、ＦＥＴのしきい値のマイナ
スシフトを抑制し、オフ電流を低減する上で効果がある。特にチャネル長が０．３μｍ以
下のＦＥＴでは、第１の半導体層２０４ｂ、絶縁層２０３ｂを薄くすることが求められる
。
ＦＥＴのしきい値のマイナスシフトを抑制するには、（チャネル長）＞５×（第１の半導
体層２０４ｂの厚さ＋（絶縁層２０３ｂの厚さ）×（誘電率比））、という関係を満たす
ことが求められる。ここで、誘電率比は、第１の半導体層２０４ｂの誘電率を、絶縁層２
０３ｂの誘電率で除した数値である。
例えば、チャネル長０．３μｍで、第１の半導体層２０４ｂの厚さを３０ｎｍ、第１の半
導体層２０４ｂとして酸化インジウム（比誘電率１８）、絶縁層２０３ｂとして酸化珪素
（比誘電率４）を用いた場合、絶縁層２０３ｂの厚さを１０ｎｍ以下とすることが必要で
ある。
凹凸のある面にそのような薄膜を被覆性よく形成することは困難であり、歩留まりの低下
の要因となる。一方、平坦面であれば比較的容易に形成できる。その点で、本実施の形態
に示される構造のＦＥＴは有利である。
なお、本実施の形態で示した作製工程では、必要なマスク合わせの回数は２回であり、図
４に示す方法（３回のマスクあわせが必要）よりも少ない。そのため、ミスアライメント
による不良の確率を低減でき、歩留まりを向上させる上で効果がある。
（実施の形態３）
本実施の形態では、ＦＥＴの作製方法について図６（Ａ）乃至図６（Ｄ）を用いて説明す
る。まず、図６（Ａ）に示すように、基板３０１上に、酸化物絶縁膜３０２と第２の酸化
物半導体膜３０３と第１の酸化物半導体膜３０４と絶縁膜３０５を積層する。これらの成
膜は、それぞれの膜と膜の間の界面を清浄に保つため、途中で大気に曝すことなく連続的
におこなうとよい。
例えば、基板３０１として珪素ウェハ、酸化物絶縁膜３０２として厚さ２００ｎｍの酸化
珪素、第２の酸化物半導体膜３０３として厚さ５０ｎｍの酸化ガリウム、第１の酸化物半
導体膜３０４として厚さ１ｎｍの酸化インジウム、絶縁膜３０５として厚さ２ｎｍの酸化
珪素を用いればよい。また、酸化物絶縁膜３０２は基板３０１を熱酸化して形成し、第２
の酸化物半導体膜３０３、第１の酸化物半導体膜３０４、絶縁膜３０５は、原子積層法（
ＡＬＤ）により形成すればよい。これらの膜は成膜装置内で連続的に形成するとよい。
そして、第２の酸化物半導体膜３０３、第１の酸化物半導体膜３０４、絶縁膜３０５を選
択的にエッチングして、第２の半導体層３０３ａ、第１の半導体層３０４ａ、絶縁層３０
５ａを形成する。
さらに、絶縁層３０５ａの外周部を覆うように厚さ１００ｎｍ以上５００ｎｍ以下の酸化
珪素等を用いて絶縁体３０６を形成する。そして、導電層３０７を形成する（図５（Ｂ）
参照）。導電層３０７は、実施の形態１の導電層１０２を参考にその材料と作製方法を決
定すればよい。なお、厚さは、第１の半導体層３０４ａの厚さと絶縁層３０５ａの厚さの
和の２倍以上とするとよい。
図示されていないが、導電層３０７が絶縁層３０５ａの外周部において、絶縁体３０６を
乗り越えるような形状となっている。そのため、導電層３０７は、第１の半導体層３０４
ａと直接、接触することはない。
また、導電層３０７はＦＥＴのゲートとなるので、その幅はＦＥＴのチャネル長を決定す
る。ここでは、第１の半導体層３０４ａの厚さと絶縁層３０５ａの厚さに第１の半導体層
３０４ａと絶縁層３０５ａの誘電率比（第１の半導体層３０４ａの誘電率／絶縁層３０５
ａの誘電率）を乗じたものの和の５倍以上、好ましくは１０倍以上とすると、しきい値の
マイナスシフトを抑制し、オフ電流を低減できる。
例えば、酸化インジウムの比誘電率は１８程度であり、酸化珪素の比誘電率は４程度であ
る（これらの値は成膜方法によって微妙に異なる）ので、誘電率比は４．５程度である。
上記の膜厚から、導電層３０７の幅は、（第１の半導体層３０４ａの厚さ１ｎｍ）＋（絶
縁層３０５ａの厚さ２ｎｍ）×（誘電率比４．５）の５倍以上、好ましくは１０倍以上で
あるとよい。すなわち、５０ｎｍ以上、好ましくは、１００ｎｍ以上とするとよい。
上記の計算から明らかなように、絶縁層３０５ａに高誘電率材料を用いれば、導電層３０
７の幅をより狭くできる。例えば、酸化ハフニウムのように比誘電率が３０程度のもので
あれば、導電層３０７の幅は１０ｎｍ以上、好ましくは２０ｎｍ以上とできる。
通常の珪素半導体を使用したＭＯＳＦＥＴと異なり、インジウムを主要成分とする酸化物
半導体に接して酸化ハフニウムのような異種材料を形成しても、第１の半導体層３０４ａ
と絶縁層３０５ａとの界面の欠陥準位がＦＥＴ特性にほとんど問題を及ぼさない。特に酸
化ハフニウムの場合、その仕事関数（５．７電子ボルト）が、酸化インジウムの電子親和
力（４．８電子ボルト）より大きいため、酸化インジウムのバンドがゆがめられ、埋め込
みチャネルのような形状になり、より一層、絶縁層３０５ａと第１の半導体層３０４ａの
界面の影響が小さくなる。
次に、還元性のイオンを照射する（図６（Ｃ）参照）。この際のイオンのエネルギーは、
第１の半導体層３０４ａと第２の半導体層３０３ａの界面から第２の半導体層３０３ａと
酸化物絶縁膜３０２の界面の間にピークを有するように設定すればよい。この条件では、
導電層３０７をイオンが透過することはないので、第１の半導体層３０４ａおよび第２の
半導体層３０３ａに、導電層３０７をマスクとして、自己整合的にイオンが注入されるこ
ととなる。
酸化インジウムを主要成分とする酸化物半導体に還元性のイオンを注入すると、イオンが
酸素と化合して酸化物半導体を還元する。その結果、イオンが注入された部分の電子濃度
が高くなり導電性が向上する。注入するイオンの量は、目的とする導電率に応じて設定す
ればよいが、第１の半導体層３０４ａ中に、２×１０２０／ｃｍ３以上含まれるようにす
ればよい。
還元性のイオンとしては硼素、炭素、リン、珪素、アルミニウム、ガリウムのように酸化
物の結合力が酸化インジウムよりも強いものを用いればよい。なかでも、リンや硼素は、
通常の半導体プロセスでも用いられているので使用しやすい。
イオンの注入の際に注意すべきことは、同時に水素が注入されないことである。したがっ
て、イオン源として水素化物（ジボランＢ２Ｈ６やホスフィンＰＨ３等）を用いることは
好ましくない。酸化物半導体中に導入された水素は、電子濃度を高めるが、同時に酸化物
半導体中を移動して、ＦＥＴの特性の変動をもたらすため、信頼性を低下させる。イオン
中の水素の濃度は１原子％以下とすることが望まれる。
なお、このイオン注入の際に、第２の半導体層３０３ａにもイオンが注入され、やはり、
イオンによって酸化ガリウムが還元され、第２の半導体層３０３ａに導電率の高い領域３
０３ｂ、３０３ｃが形成される。
ここで、第２の半導体層３０３ａの厚さ（すなわち、第２の酸化物半導体膜３０３の厚さ
）が薄すぎると、導電率が高くとも電気抵抗が十分に低減できないので、適切な厚さとし
ておくとよい。また、第２の半導体層３０３ａに注入されるイオンの濃度は、第１の半導
体層３０４ａに注入されるイオンの濃度よりも大きくして、縮退半導体とすることが好ま
しい。例えば、第２の半導体層３０３ａ中に、５×１０２０／ｃｍ３以上含まれるように
すればよい。
次に、例えば、２００ｎｍ以上１μｍ以下の窒化珪素等で保護絶縁膜３０８をプラズマＣ
ＶＤ法等で形成する。ここで、保護絶縁膜３０８は第１の半導体層３０４ａに圧縮するよ
うな応力を与えるような膜質であってもよい。このような応力があると第１の半導体層は
圧縮され、酸化インジウム中のインジウム原子間の距離が縮められる。その結果、第１の
半導体層の輸送特性（典型的には、電界効果移動度）が向上する
さらに、厚さ２００ｎｍ以上２μｍ以下の酸化珪素等を堆積し、これを化学的機械的研磨
法により平坦化して、平坦な表面を有する層間絶縁物３０９を得る。さらに、層間絶縁物
３０９、保護絶縁膜３０８、絶縁層３０５ａをエッチングして、第１の半導体層３０４ａ
あるいは第２の半導体層３０３ａに達する開口部を形成する。そして、開口部を埋めるよ
うに導電層３１０ａ、３１０ｂを形成する（図６（Ｄ）参照）。
上述の通り、第１の半導体層３０４ａは厚さが１ｎｍであるので、オーバーエッチングの
結果、開口部が第１の半導体層３０４ａを貫通することもある。しかし、そのような場合
であっても、第２の半導体層３０３ａの導電性が十分であるので、導電層３１０ａ、３１
０ｂはＦＥＴの電極として機能する。すなわち、導電層３１０ａ−第２の半導体層の導電
率の高い領域３０３ｂ−第１の半導体層３０４ａ−第２の半導体層の導電率の高い領域３
０３ｃ−導電層３１０ｂ、という経路で電流が流れる。
なお、第２の半導体層３０３ａのオーバーエッチングを防止する上でも、第２の半導体層
３０３ａは適切な厚さを有することが好ましい。本実施の形態では厚さを５０ｎｍとした
が、３０ｎｍ以上であることが好ましい。
（実施の形態４）
上記実施の形態１乃至実施の形態３で示した半導体装置は、さまざまな電子機器に用いる
ことができる。例えば、液晶ディスプレー、ＥＬディスプレー、ＦＥ（Ｆｉｅｌｄ Ｅｍ
ｉｓｓｉｏｎ）ディスプレー等の表示装置およびその駆動回路、イメージセンサの駆動回
路、半導体メモリ、マイクロプロセッサ等である。また、それらを用いた各種電子機器、
例えば、テレビジョン、パーソナルコンピュータ、携帯電話等の通信機器、電子手帳、携
帯音楽プレーヤ等である。
１ 第１の半導体層
２ 第２の半導体層
２ａ 第２の半導体層
２ｂ 第３の半導体層
３ａ 第１の電極
３ｂ 第２の電極
４ 絶縁膜
５ 導電層
６ 絶縁膜
７ａ ドーピングされた領域
７ｂ ドーピングされた領域
８ａ ドーピングされた領域
８ｂ ドーピングされた領域
１１ 半導体層
１３ａ ソース電極
１３ｂ ドレイン電極
１４ ゲート絶縁膜
１５ ゲート
１６ 保護絶縁膜
１０１ 基板
１０２ 導電層
１０３ 絶縁膜
１０４ 第１の酸化物半導体膜
１０４ａ 第１の半導体層
１０５ 第２の半導体層
１０６ 導電膜
１０６ａ 導電層
１０６ｂ 導電層
１０７ 酸化物絶縁膜
２０１ 基板
２０２ 導電膜
２０２ａ 導電層
２０２ｂ 導電層
２０３ 絶縁膜
２０３ａ 絶縁層
２０３ｂ 絶縁層
２０４ 第１の酸化物半導体膜
２０４ａ 第１の半導体層
２０４ｂ 第１の半導体層
２０５ 第２の酸化物半導体膜
２０５ａ 第２の半導体層
２０５ｂ 第２の半導体層
２０６ 酸化物絶縁膜
２０６ａ 酸化物絶縁層
２０６ｂ 酸化物絶縁層
２０７ レジストマスク
２０７ａ レジストマスク
２０８ 層間絶縁物
２０９ａ 導電層
２０９ｂ 導電層
３０１ 基板
３０２ 酸化物絶縁膜
３０３ 第２の酸化物半導体膜
３０３ａ 第２の半導体層
３０３ｂ 導電率の高い領域
３０３ｃ 導電率の高い領域
３０４ 第１の酸化物半導体膜
３０４ａ 第１の半導体層
３０５ 絶縁膜
３０５ａ 絶縁層
３０６ 絶縁体
３０７ 導電層
３０８ 保護絶縁膜
３０９ 層間絶縁物
３１０ａ 導電層
３１０ｂ 導電層

Claims (3)

  1. 第１の酸化物半導体よりなる第１の半導体層、第２の酸化物半導体よりなる第２の半導体層、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極を有し、
    前記第２の半導体層上に前記第１の半導体層を有し、
    前記第１の半導体層上に前記ゲート絶縁膜を有し、
    前記ゲート絶縁膜上に前記ゲート電極を有し、
    前記第１の半導体層に接して前記ソース電極及び前記ドレイン電極を有し、
    前記第２の酸化物半導体のバンドギャップは前記第１の酸化物半導体より大きく、
    前記第２の酸化物半導体の真空準位とフェルミ準位とのエネルギー差が、前記第１の酸化物半導体の真空準位とフェルミ準位とのエネルギー差よりも大きいことを特徴とする電界効果トランジスタ。
  2. 請求項１において、
    前記第１の半導体層において、前記ゲート電極と重ならない領域に前記第１の酸化物半導体を還元するイオンを有し、
    前記第２の半導体層において、前記ゲート電極と重ならない領域に前記イオンを有することを特徴とする電界効果トランジスタ。
  3. 第１の酸化物半導体よりなる第１の半導体層、第２の酸化物半導体よりなる第２の半導体層、第３の酸化物半導体よりなる第３の半導体層、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極を有し、
    前記第１の半導体層は、前記第２の半導体層と前記第３の半導体層に挟まれ、
    前記第３の半導体層に接して前記ゲート絶縁膜を有し、
    前記ゲート絶縁膜に接して前記ゲート電極を有し、
    前記第１の半導体層及び前記第２の半導体層に接して前記ソース電極及び前記ドレイン電極を有し、
    前記第１の半導体層において、前記ゲート電極と重ならない領域は、前記ゲート電極と重なる領域よりも導電性が高く、
    前記第２の半導体層において、前記ゲート電極と重ならない領域は、前記ゲート電極と重なる領域よりも導電性が高く、
    前記第２の酸化物半導体のバンドギャップは前記第１の酸化物半導体より大きく、
    前記第３の酸化物半導体のバンドギャップは前記第１の酸化物半導体より大きく、
    前記第２の酸化物半導体の真空準位とフェルミ準位とのエネルギー差が、前記第１の酸化物半導体の真空準位とフェルミ準位とのエネルギー差よりも大きく、
    前記第３の酸化物半導体の真空準位とフェルミ準位とのエネルギー差が、前記第１の酸化物半導体の真空準位とフェルミ準位とのエネルギー差よりも大きいことを特徴とする電界効果トランジスタ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102108572B1 (ko) 2011-09-26 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8716708B2 (en) 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9287405B2 (en) * 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
TWI580047B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
JP6220526B2 (ja) * 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20130240875A1 (en) * 2012-03-14 2013-09-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
DE112013002407B4 (de) * 2012-05-10 2024-05-08 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP6016455B2 (ja) * 2012-05-23 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
AU2013277941B2 (en) * 2012-06-21 2016-10-06 Monash University Conductive portions in insulating materials
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2014046222A1 (en) * 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI746200B (zh) * 2012-09-24 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2014061535A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102094568B1 (ko) 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
KR102279459B1 (ko) 2012-10-24 2021-07-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI637517B (zh) 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9246011B2 (en) * 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102207028B1 (ko) * 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
JPWO2014103323A1 (ja) * 2012-12-28 2017-01-12 出光興産株式会社 薄膜電界効果型トランジスタ
JPWO2014125820A1 (ja) * 2013-02-13 2017-02-02 出光興産株式会社 薄膜トランジスタ
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
US9806198B2 (en) 2013-06-05 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6190228B2 (ja) 2013-09-24 2017-08-30 株式会社東芝 半導体装置及び撮像装置
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
JP6235325B2 (ja) 2013-12-10 2017-11-22 株式会社東芝 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
US9647129B2 (en) * 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10032888B2 (en) 2014-08-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device
KR102524983B1 (ko) 2014-11-28 2023-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 모듈, 및 전자 기기
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104916703B (zh) * 2015-05-07 2018-07-31 京东方科技集团股份有限公司 一种氧化物薄膜晶体管、阵列基板和显示装置
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2017152656A (ja) * 2016-02-26 2017-08-31 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサおよびその製造方法
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR20170126398A (ko) 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
US10043659B2 (en) 2016-05-20 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or display device including the same
KR102656977B1 (ko) 2016-05-20 2024-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 이를 포함하는 표시 장치
US20170365605A1 (en) * 2016-06-16 2017-12-21 HGST Netherlands B.V. Non-volatile schottky barrier field effect transistor
TWI726026B (zh) * 2016-06-27 2021-05-01 日商半導體能源硏究所股份有限公司 電晶體以及半導體裝置
WO2018002757A1 (ja) * 2016-07-01 2018-01-04 株式会社半導体エネルギー研究所 トランジスタ
CN108022975B (zh) * 2016-10-31 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN106952827A (zh) * 2017-03-16 2017-07-14 深圳市华星光电技术有限公司 薄膜晶体管及其制造方法、显示面板
US11195722B2 (en) 2017-03-23 2021-12-07 Georgia Tech Research Corporation Method of manufacture using complementary conductivity-selective wet-etching techniques for III-nitride materials and devices
WO2019175698A1 (ja) 2018-03-12 2019-09-19 株式会社半導体エネルギー研究所 金属酸化物、及び金属酸化物を有するトランジスタ
JP6834062B2 (ja) * 2018-08-01 2021-02-24 出光興産株式会社 結晶構造化合物、酸化物焼結体、及びスパッタリングターゲット
JP7445411B2 (ja) 2018-11-14 2024-03-07 三星電子株式会社 光電変換素子及びこれを含む有機センサ並びに電子装置
CN109888019B (zh) * 2019-01-29 2021-04-02 中山大学 一种基于准调制掺杂效应的异质结构氧化物薄膜晶体管
CN113508470A (zh) * 2019-03-13 2021-10-15 三菱电机株式会社 半导体装置
CN110034178B (zh) * 2019-04-19 2022-12-06 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN110112074A (zh) * 2019-05-08 2019-08-09 深圳市华星光电半导体显示技术有限公司 氧化物薄膜晶体管器件及其制造方法
WO2021090106A1 (ja) * 2019-11-08 2021-05-14 株式会社半導体エネルギー研究所 トランジスタ、および電子機器
US11686798B2 (en) * 2021-09-29 2023-06-27 Wisconsin Alumni Research Foundation System and method for controlling concomitant gradient phase errors in chemical-shift encoded imaging

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073701A (ja) * 2005-09-06 2007-03-22 Canon Inc アモルファス酸化物層を用いた薄膜トランジスタ
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2009170905A (ja) * 2008-01-15 2009-07-30 Samsung Electronics Co Ltd 表示基板およびこれを含む表示装置
JP2009231613A (ja) * 2008-03-24 2009-10-08 Fujifilm Corp 薄膜電界効果型トランジスタおよび表示装置
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2010016347A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2010087223A (ja) * 2008-09-30 2010-04-15 Toppan Printing Co Ltd 薄膜トランジスタおよびアクティブマトリクスディスプレイ
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

Family Cites Families (148)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000124456A (ja) * 1998-10-12 2000-04-28 Shoka Kagi Kofun Yugenkoshi 高エネルギーギャップオフセット層構造を有するｔｆｔ素子
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100947180B1 (ko) * 2003-06-03 2010-03-15 엘지디스플레이 주식회사 폴리실리콘 박막트랜지스터의 제조방법
JP4108633B2 (ja) * 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US20060003485A1 (en) * 2004-06-30 2006-01-05 Hoffman Randy L Devices and methods of making the same
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7382421B2 (en) * 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7253469B2 (en) * 2005-04-26 2007-08-07 Micron Technology, Inc. Flash memory device having a graded composition, high dielectric constant gate insulator
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
GB0516401D0 (en) * 2005-08-09 2005-09-14 Univ Cambridge Tech Nanorod field-effect transistors
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7727908B2 (en) * 2006-08-03 2010-06-01 Micron Technology, Inc. Deposition of ZrA1ON films
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101489652B1 (ko) * 2008-09-02 2015-02-06 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US8735797B2 (en) * 2009-12-08 2014-05-27 Zena Technologies, Inc. Nanowire photo-detector grown on a back-side illuminated image sensor
JP5274165B2 (ja) 2008-09-08 2013-08-28 富士フイルム株式会社 薄膜電界効果型トランジスタ及びその製造方法
JP5339825B2 (ja) * 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101513717B1 (ko) * 2008-09-18 2015-04-20 삼성디스플레이 주식회사 기판 및 이를 갖는 표시장치
JP5345359B2 (ja) 2008-09-18 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI633605B (zh) 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI536577B (zh) 2008-11-13 2016-06-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101609727B1 (ko) * 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
TWI501319B (zh) 2008-12-26 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
US8704216B2 (en) 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101638978B1 (ko) 2009-07-24 2016-07-13 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP5403464B2 (ja) * 2009-08-14 2014-01-29 Ｎｌｔテクノロジー株式会社 薄膜デバイス及びその製造方法
JP5500907B2 (ja) 2009-08-21 2014-05-21 株式会社日立製作所 半導体装置およびその製造方法
TWI380455B (en) * 2009-09-09 2012-12-21 Univ Nat Taiwan Thin film transistor
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101675113B1 (ko) 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
KR101855060B1 (ko) 2010-01-22 2018-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 그 구동 방법
WO2011096286A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and semiconductor device
WO2011099342A1 (en) * 2010-02-10 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
KR20180031075A (ko) 2010-02-19 2018-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
US9209314B2 (en) * 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
JP5705559B2 (ja) 2010-06-22 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置、及び、半導体装置の製造方法
JP2012015436A (ja) 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8530273B2 (en) 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
CN102130009B (zh) 2010-12-01 2012-12-05 北京大学深圳研究生院 一种晶体管的制造方法
US8797303B2 (en) 2011-03-21 2014-08-05 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US20130037793A1 (en) 2011-08-11 2013-02-14 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method
US9379254B2 (en) 2011-11-18 2016-06-28 Qualcomm Mems Technologies, Inc. Amorphous oxide semiconductor thin film transistor fabrication method

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073701A (ja) * 2005-09-06 2007-03-22 Canon Inc アモルファス酸化物層を用いた薄膜トランジスタ
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP2009170905A (ja) * 2008-01-15 2009-07-30 Samsung Electronics Co Ltd 表示基板およびこれを含む表示装置
JP2009231613A (ja) * 2008-03-24 2009-10-08 Fujifilm Corp 薄膜電界効果型トランジスタおよび表示装置
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2010016347A (ja) * 2008-06-30 2010-01-21 Samsung Mobile Display Co Ltd 薄膜トランジスタ、その製造方法及び薄膜トランジスタを備える平板表示装置
JP2010087223A (ja) * 2008-09-30 2010-04-15 Toppan Printing Co Ltd 薄膜トランジスタおよびアクティブマトリクスディスプレイ
JP2011124360A (ja) * 2009-12-10 2011-06-23 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置

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