JP6190228B2 - 半導体装置及び撮像装置 - Google Patents

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Description

本発明の実施形態は、半導体装置及び撮像装置に関する。
薄膜トランジスタを用いた半導体装置がある。薄膜トランジスタを用いた撮像装置がある。このような半導体装置及び撮像装置において、特性のばらつきを抑制することが望まれる。
特開２０１０−１４１２３０号公報
本発明の実施形態は、特性のばらつきを抑制した半導体装置及び撮像装置を提供する。
本発明の実施形態によれば、半導体層と、第１ゲート電極と、第２ゲート電極と、絶縁膜と、第１電極と、第２電極と、第３電極と、第４電極とを含む半導体装置が提供される。前記半導体層は、第１半導体部分と第２半導体部分とを含む。前記第１半導体部分は、第１部分と、第１部分と離間した第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分とを含む。前記第２半導体部分は、前記第１部分から前記第２部分へ向かう第１方向と交差する第２方向において、前記第１部分と離間した第４部分と、前記第２方向において前記第２部分と離間した第５部分と、前記第４部分と前記第５部分との間に設けられた第６部分と、を含む。前記第１ゲート電極は、前記第１方向と前記第２方向を含む平面と交差する第３方向において、前記第３部分と離間する。前記第２ゲート電極は、前記第３方向において前記第６部分と離間し、前記第２方向において前記第１ゲート電極と離間する。前記絶縁膜は、前記第１ゲート電極と前記半導体層との間の位置、及び、前記第２ゲート電極と前記半導体層との間の位置に設けられる。前記第１電極は、前記第１部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間する。前記第２電極は、前記第２部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間し、前記第１電極と離間する。前記第３電極は、前記第４部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間し、前記第１電極と離間し、前記第２電極と離間する。前記第４電極は、前記第５部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間し、前記第１電極と離間し、前記第２電極と離間し、前記第３電極と離間する。前記半導体層は、第１半導体辺と、第２半導体辺と、を有する。前記第２半導体辺は、前記第２方向において前記第１半導体辺と離間する。前記第１ゲート電極は、第１ゲート辺と、第２ゲート辺と、を有する。前記第２ゲート辺は、前記平面に投影したときに前記第１ゲート辺と前記第２半導体辺との間に設けられる。前記第２ゲート辺は、前記第２方向において前記第１ゲート辺と離間する。前記第１半導体辺と前記第１ゲート辺との間の前記第２方向に沿った距離は、０．３マイクロメートル以上である。
第１の実施形態に係る半導体装置を例示する透視平面図である。 第１の実施形態に係る半導体装置を例示する模式的断面図である。 図３（ａ）〜図３（ｃ）は、第１の実施形態に係る半導体装置を例示する模式的断面図である。 第１の実施形態に係る半導体装置の特性を例示するグラフ図である。 第１の実施形態に係る半導体装置の特性を例示するグラフ図である。 図６（ａ）〜図６（ｅ）は、第１の実施形態に係る半導体装置の製造工程を例示する模式的断面図である 図７（ａ）及び図７（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。 図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。 第３の実施形態に係る撮像装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する透視平面図である。
図２は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図３（ａ）〜図３（ｃ）は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図２は、図１のＡ１−Ａ２線断面図である。図３（ａ）は、図１のＢ１−Ｂ２線断面図である。図３（ｂ）は、図１のＣ１−Ｃ２線断面図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、半導体層１０と、第１ゲート電極２０ａと、第２ゲート電極２０ｂと、を含む。
半導体層１０は、第１半導体部分１２と第２半導体部分１３とを含む。第１半導体部分１２は、第１部分１０ａと、第２部分１０ｂと、第３部分１０ｃとを含む。第２半導体部分１３は、第４部分１０ｄと、第５部分１０ｅと、第６部分１０ｆと、を含む。第１半導体部分１２と第２半導体部分１３とは、連続して設けられている。
第１部分１０ａから第２部分１０ｂへ向かう第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向とＺ軸方向とに対して垂直な方向をＹ軸方向とする。
第３部分１０ｃは、第１部分１０ａと第２部分１０ｃとの間に設けられる。第４部分１０ｄは、Ｘ軸方向と交差する第２方向（例えば、Ｙ軸方向）において、第１部分１０ａと離間している。第５部分１０ｅは、Ｘ軸方向と交差する第２方向（例えば、Ｙ軸方向）において、第２部分１０ｂと離間している。第６部分１０ｆは、第４部分１０ｄと第５部分１０ｅとの間に設けられる。
Ｘ−Ｙ平面に投影したときに、第１ゲート電極２０ａは、第３部分１０ｃの少なくとも１部と重なる。Ｘ−Ｙ平面に投影したときに、第２ゲート電極２０ｂは、第６部分１０ｆの少なくとも１部と重なる。
半導体層１０は、第１半導体辺１０ｐと、第２半導体辺１０ｑと、を有する。第２半導体辺１０ｑは、Ｙ軸方向において第１半導体辺１０ｐと離間する。
第１ゲート電極２０ａは、第１ゲート辺２３ａと、第２ゲート辺２３ｂと、を有する。第２ゲート辺２３ｂは、Ｘ−Ｙ平面に投影したときに、第２半導体辺１０ｑと第１ゲート辺２３ａとの間に設けられる。
第２ゲート電極２０ｂは、第３ゲート辺２３ｃと、第４ゲート辺２３ｄと、を有する。第４ゲート辺２３ｄは、Ｘ−Ｙ平面に投影したときに、第２半導体辺１０ｑと第３ゲート辺２３ｃとの間に設けられる。
第１距離Ｌ１は、第１半導体辺１０ｐと第１ゲート辺２３ａとの間のＹ軸方向に沿った距離である。第２距離Ｌ２は、第２ゲート辺２３ｂと第３ゲート辺２３ｃとの間のＹ軸方向に沿った距離である。例えば、第１距離Ｌ１は、０．３μｍ（マイクロメートル）以上である。例えば、第２距離Ｌ２は、０．５μｍ以上である。
図２に表したように、第１ゲート電極２０ａは、Ｘ−Ｙ平面と交差する方向（例えば、Ｚ軸方向）において、第３部分１０ｃと離間する。第２ゲート電極２０ｂは、Ｘ−Ｙ平面と交差する方向（例えば、Ｚ軸方向）において、第６部分１０ｆと離間する。
半導体装置１１０は、絶縁膜１５を含む。絶縁膜１５は、第３部分１０ｃと第１ゲート電極２０ａとの間の位置、及び、第６部分１０ｆと第２ゲート電極２０ｂとの間の位置に設けられる。
半導体装置１１０は、第１電極２１ａと、第２電極２１ｂと、第３電極２１ｃと、第４電極２１ｄと、を含む。
図３（ａ）に表したように、第１電極２１ａは、半導体層１０の第１部分１０ａと電気的に接続されている。第２電極２１ｂは、半導体層１０の第２部分１０ｂと電気的に接続されている。
図３（ｂ）に表したように、第３電極２１ｃは、半導体層１０の第４部分１０ｄと電気的に接続されている。第４電極２１ｄは、半導体層１０の第５部分１０ｅと電気的に接続されている。第１ゲート電極２０ａと、第２ゲート電極２０ｂと、第１電極２１ａと、第２電極２１ｂと、第３電極２１ｃと、第４電極２１ｄとは、互いに離間している。
図３（ａ）及び図３（ｂ）に表したように、第１の実施形態に係る半導体装置１１０は、複数の薄膜トランジスタを含む。例えば、半導体装置１１０は、第１トランジスタ２２ａと、第２トランジスタ２２ｂと、を含む。第１トランジスタ２２ａは、第１半導体部分１２と、第１ゲート電極２０ａと、第１電極２１ａと、第２電極２１ｂとを含む。第２トランジスタ２２ｂは、第２半導体部分１３と、第２ゲート電極２０ｂと、第３電極２１ｃと、第４電極２１ｄとを含む。第１半導体部分１２と第２半導体部分１３とは、連続して設けられている。第１トランジスタ２２ａ及び第２トランジスタ２２ｂは、連続して設けられた１つの半導体層１０を含む。第１トランジスタ２２ａと第２トランジスタ２２ｂとは、半導体層１０を共有する。
絶縁膜１５は、第１トランジスタ２２ａ及び第２トランジスタ２２ｂにおいて、ゲート絶縁膜として機能する。
第１電極２１ａは、例えば、第１トランジスタ２２ａにおいてソース電極である。第２電極２１ｂは、例えば、第１トランジスタ２２ａにおいてドレイン電極である。
第３電極２１ｃは、例えば、第２トランジスタ２２ｂにおいてソース電極である。第４電極２１ｄは、例えば、第２トランジスタ２２ｂにおいてドレイン電極である。
第１ゲート電極２０ａ及び第２ゲート電極２０ｂには、例えば、Ｃｕが用いられる。絶縁膜１５には、例えば、シリコン窒化膜が用いられる。絶縁膜１５は、積層構造を有しても良い。積層構造として、例えば、シリコン窒化膜の上に、シリコン酸化膜またはＨｉｇｈ−ｋ膜を積層しても良い。Ｈｉｇｈ−ｋ膜としては、例えば、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜または酸化チタン膜などが用いられる。
半導体層１０には、例えば、Ｉｎと、Ｇａ及びＺｎの少なくともいずれかと、酸素とを含む酸化物が用いられる。半導体層１０には、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（以下、ＩｎＧａＺｎＯ）などのアモルファス酸化物半導体が用いられる。ＩｎＧａＺｎＯは、例えば、スパッタリング法によって成膜される。ＩｎＧａＺｎＯは、室温において、広い面積に均一に成膜される。これにより、例えば、３００℃〜４００℃程度の比較的低い温度で薄膜トランジスタを形成することができる。信頼性が高く、ばらつきの小さい薄膜トランジスタを形成することができる。ＩｎＧａＺｎＯにおけるキャリアの電界効果による移動度は、アモルファスシリコンにおけるキャリアの電界効果による移動度の、１０倍程度である。これにより良好な特性を得ることができる。
第１電極、第２電極、第３電極及び第４電極は、例えば、Ｍｏ、Ｔｉ、Ａｌ、ＩＴＯ、ＩＺＯ、ＴｉＮ、ＴａＮ及びＭｏ２Ｎの少なくともいずれかを含む。
半導体装置１１０は、複数のトランジスタを含む。複数のトランジスタは、連続して設けられた１つの半導体層１０を含む。複数のトランジスタは、半導体層１０を共有している。本実施形態に係る半導体装置１１０は、２以上の薄膜トランジスタを含むことができる。
図３（ｃ）は、第１の実施形態に係る半導体装置１１０の模式的断面図である。例えば、半導体層１０は、第１層間絶縁膜２５ａと第２層間絶縁膜２５ｂとの間に設けられる。第１層間絶縁膜２５ａは、半導体基板１１と半導体層１０との間に設けられる。すなわち、実施形態に係る薄膜トランジスタは、ＣＭＯＳプロセスにおける配線層に設けられる。
実施形態に係る薄膜トランジスタは、例えば、ＣＭＯＳイメージセンサに用いることができる。ＣＭＯＳイメージセンサの微細化が進んでいる。フォトダイオードの受光面積が小さくなり、Ｓ／Ｎ比が小さくなる場合がある。基板であるＳｉ上にアンプトランジスタやリセットトランジスタを設けると、フォトダイオードの受光面積が小さくなる。実施形態に係る薄膜トランジスタは、配線層に設けられる。これにより、例えば、フォトダイオードの受光面積を大きくすることができる。
配線層に薄膜トランジスタを設ける場合、半導体層１０のパターン形成において、プロセスがばらつく場合がある。これにより、薄膜トランジスタの特性がばらつく場合がある。実施形態にかかる半導体装置１１０においては、複数のトランジスタは、連続して設けられた１つの半導体層１０を含む。連続して設けられた１つの半導体層１０に複数のトランジスタが設けられる。これにより、例えば、半導体層１０の微細なパターン形成を回避することができる。半導体層１０のパターン形成におけるプロセスのばらつきを抑制することができる。薄膜トランジスタの特性のばらつきを抑制することができる。本実施形態によれば、特性のばらつきが抑制された半導体装置が提供される。
半導体装置１１０においては、半導体層１０としてＩｎＧａＺｎＯが用いられる。ＩｎＧａＺｎＯの厚さは、例えば、５ｎｍ以上１００ｎｍ以下である。好ましくは、１０ｎｍ以上５０ｎｍ以下である。この場合、第１距離Ｌ１は、例えば、０．３μｍ以上である。
図４は、第１の実施形態に係る半導体装置の特性を例示するグラフ図である。
図４は、第１トランジスタ２２ａの特性を例示している。図４の縦軸は、第１トランジスタ２２ａのしきい値Ｖｔｈである。図４の横軸は、第１距離Ｌ１である。第１距離Ｌ１が０．３μｍより小さい場合、しきい値Ｖｔｈが大きく負にシフトする。これは、例えば、半導体層１０の端において、半導体層１０の抵抗が低くなるためである。半導体層１０を、エッチングなどによって、パターニングする際に、半導体層１０の抵抗が低くなる場合がある。実施形態に係る半導体装置１１０においては、第１距離Ｌ１は、例えば、０．３μｍ以上とする。
第２距離Ｌ２は、例えば、０．５μｍ以上である。
図５は、第１の実施形態に係る半導体装置の特性を例示するグラフ図である。
図５は、第１トランジスタ２２ａの特性を例示している。図５の縦軸は、第１トランジスタ２２ａのしきい値Ｖｔｈである。図５の横軸は、第２距離Ｌ２である。第２距離Ｌ２が０．５μｍより小さい場合、しきい値Ｖｔｈが大きくシフトする。これは、例えば、半導体装置１１０の形成工程における熱処理の際に、半導体層１０中に含まれていた酸素が、電極に吸収されるためである。実施形態に係る半導体装置１１０においては、第２距離Ｌ２は、例えば、０．５μｍ以上とする。これにより、例えば、ソース・ドレイン電極のコンタクト穴から半導体層に及ぼす影響が、隣接するチャネル部に干渉しないようになる。
実施形態によれば、ばらつきが抑制された薄膜トランジスタが提供される。
次に、半導体装置１１０の製造方法の例について説明する。
図６（ａ）〜図６（ｅ）は、第１の実施形態に係る半導体装置の製造工程を例示する模式的断面図である。
薄膜トランジスタは、例えば、ＣＭＯＳプロセスにおける配線層に設けられる。
図６（ａ）に表したように、第１層間絶縁膜２５ａに、例えば、ダマシン法を用いて、第１ゲート電極２０ａが設けられる。第１ゲート電極２０ａの形成は、ＣＭＯＳプロセスにおける配線形成工程と同時に行っても良い。第１層間絶縁膜２５ａは、例えば、シリコン酸化膜である。第１ゲート電極２０ａには、例えば、Ｃｕが用いられる。第１層間絶縁膜２５ａの上及び第１ゲート電極の上に、絶縁膜１５が設けられる。絶縁膜１５には、例えば、配線層形成時のエッチングストッパ層を用いることができる。
図６（ｂ）に表したように、絶縁膜１５の上に、半導体層１０が設けられる。半導体層１０は、例えば、ＩｎＧａＺｎＯである。ＩｎＧａＺｎＯは、例えば、反応性スパッタリング法を用いて成膜される。成膜は、アルゴンと酸素の混合気体中で行われる。気体中のアルゴンの量と酸素の量との比率を調整する。これにより、例えば、ＩｎＧａＺｎＯ中のキャリア密度を制御することができる。例えば、ＰＬＤ法、反応性スパッタリング法、ＣＶＤ法またはスピンコート法を用いて、半導体層１０が形成される。半導体層１０は、例えば、酸化物構造を有している。半導体層１０は、例えば、多層構造を有している。半導体層１０の構造は、例えば、ＴＥＭによって確認される。
半導体層１０の成膜後において、半導体層１０をエッチングによってパターニングしても良い。半導体層１０をパターニングする工程において、絶縁膜１５は、エッチングストッパとして機能する。ドライエッチングを用いた場合、半導体層１０のエッチングレートと、絶縁膜１５のエッチングレートとの差が、小さい場合がある。絶縁膜１５が過剰にエッチングされる場合がある。これにより、薄膜トランジスタにリークなどの不良が生じる場合がある。エッチングには、ウェットエッチングを用いることが望ましい。これにより、例えば、絶縁膜１５の過剰なエッチングが抑制される。半導体層１０をパターニングしなくても良い。これにより、絶縁膜１５の過剰なエッチングが生じない。
図６（ｃ）に表したように、半導体層１０の上に、第２層間絶縁膜２５ｂが形成される。第２層間絶縁膜２５ｂは、例えば、シリコン酸化膜である。第２層間絶縁膜２５ｂは、例えば、ＰＥＣＶＤ法によって、形成される。形成は、シランと一酸化二窒素との混合気体中で行われる。その他の方法としては、ＰＥＣＶＤ法によって、ＴＥＯＳとＯ２の混合気体中で形成しても良い。または、半導体層に接触している側がシランと一酸化二窒素の混合気体中で成膜した酸化膜で、その上にＴＥＯＳとＯ２の混合気体中で成膜した酸化膜との積層構造でも良い。
第２層間絶縁膜２５ｂの成膜は、例えば、２００℃〜３００℃、好ましくは、２３０℃〜２７０℃において行われる。
その後、クリーンオーブン中または石英炉中において、熱処理が行われる。熱処理の温度は、例えば、３００℃〜５００℃である。好ましくは、３５０℃〜４５０℃である。熱処理の雰囲気には、大気または窒素雰囲気が用いられる。
図６（ｄ）に表したように、第２層間絶縁膜２５ｂに、例えば、反応性イオンエッチングを用いて、開口部を形成する。半導体層１０の一部が露出する。反応性イオンエッチング中の雰囲気には、例えば、四フッ化炭素雰囲気が用いられる。
図６（ｅ）に表したように、第１電極２１ａ及び第２電極２１ｂとなる金属膜を成膜する。成膜には、例えば、マグネトロンスパッタリング法が用いられる。金属膜には、例えば、Ｍｏ、Ｔｉ、Ａｌ、ＩＴＯ、ＩＺＯ、ＴｉＮ、ＴａＮまたはＭｏ２Ｎなどが用いられる。金属膜の成膜後、誘導型反応性イオンエッチングを用いて、電極がパターニングされる。
その後、クリーンオーブン中または石英炉中において、熱処理が行われる。熱処理の温度は、例えば、３００℃〜５００℃である。好ましくは、３５０℃〜４５０℃である。熱処理の雰囲気には、大気または窒素雰囲気が用いられる。
図６（ａ）〜図６（ｅ）は、見やすさのため、１つのゲート電極のみを含む場合を例示している。第１の実施形態に係る半導体装置１１０は、複数のゲート電極を含む。
本実施形態によれば、ばらつきが抑制された薄膜トランジスタが提供される。
（第２の実施形態）
図７（ａ）及び図７（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。
図７（ａ）は、第２の実施形態に係る半導体装置を例示する透視平面図である。
図７（ｂ）は、第２の実施形態に係る半導体装置を例示する模式的断面図である。図７（ｂ）は、図７（ａ）のＤ１−Ｄ２線断面図である。
半導体装置１１１においては、第１ゲート電極２０ａ及び第２ゲート電極２０ｂは、半導体層１０の上に設けられる。第１ゲート電極２０ａは、第１電極２１ａと第２電極２１ｂとの間に設けられる。第２ゲート電極２０ｂは、第３電極２１ｃと第４電極２１ｄとの間に設けられる。例えば、半導体層１０と第１ゲート電極２０ａとの間の第２層間絶縁膜２５ｂがゲート絶縁膜として機能する。その他の構成及び材料などは、第１の実施形態に係る半導体装置１１０と同様である。
図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。
図８（ａ）は、第２の実施形態に係る半導体装置を例示する透視平面図である。
図８（ｂ）は、第２の実施形態に係る半導体装置を例示する模式的断面図である。図８（ｂ）は、図８（ａ）のＥ１−Ｅ２線断面図である。
半導体装置１１２は、第１導電部３０ａと、第２導電部３０ｂと、を含む。第１導電部３０ａは、第１ゲート電極２０ａの上に設けられる。第１導電部３０ａは、第１電極２１ａと第２電極２１ｂとの間に設けられる。第２導電部３０ｂは、第２ゲート電極２０ｂの上に設けられる。第２導電部３０ｂは、第３電極２１ｃと第４電極２１ｄとの間に設けられる。その他の構成及び材料などは、第１の実施形態に係る半導体装置１１０と同様である。
半導体装置１１１及び半導体装置１１２に設けられた複数の薄膜トランジスタは、連続して設けられた１つの半導体層１０を含む。本実施形態によれば、特性のばらつきが抑制された半導体装置が提供される。
（第３の実施形態）
図９は、第３の実施形態に係る撮像装置を例示する模式的断面図である。
第３の実施形態に係る撮像装置２００は、ＣＭＯＳプロセスを用いたＣＭＯＳイメージセンサである。
図９は、撮像装置２００の一部を例示する模式的断面図である。撮像装置２００は、半導体基板層４０と、第１配線層５０と、第２配線層６０と、を含む。第１配線層５０は、第１層間絶縁膜２５ａを含む。第２配線層６０は、第２層間絶縁膜２５ｂを含む。半導体基板層４０には、フォトダイオード及び転送トランジスタが設けられる。半導体基板層４０の上に第１配線層５０が設けられる。第１配線層５０の上に第２配線層６０が設けられる。撮像装置２００は、例えば、第１の実施形態に係る半導体装置１１３を含む。半導体装置１１３は、半導体層１０を含む。半導体層１０は、例えば、第１層間絶縁膜２５ａと第２層間絶縁膜２５ｂとの間に設けられる。半導体装置１１３は、例えば、第１トランジスタ１９ａと、第２トランジスタ１９ｂと、を含む。図９に表したように、第１トランジスタ１９ａ及び第２トランジスタ１９ｂは、配線層に設けられる。
第１トランジスタ１９ａは、第１電極１８ａと第２電極１８ｂとを含む。第２トランジスタ１９ｂは、第３電極１８ｃと第４電極１８ｄとを含む。
撮像装置２００は、第１画素部８０ａと、第２画素部８０ｂと、を含む。例えば、第１画素部８０ａと第２画素部８０ｂとは、Ｘ−Ｙ平面に投影したときに、隣接する画素部である。第１画素部８０ａは、第１フォトダイオード７０ａと、第１転送トランジスタ８１ａと、第１配線８２ａと、を含む。第２画素部８０ｂは、第２フォトダイオード７０ｂと、第２転送トランジスタ８１ｂと、第２配線８２ｂと、を含む。
第１フォトダイオード７０ａの上に第１転送トランジスタ８１ａが設けられる。第１フォトダイオード７０ａは、第１転送トランジスタ８１ａを介して、第１配線８２ａと電気的に接続される。第１配線８２ａは、第１トランジスタ１９ａと電気的に接続される。第１配線８２ａは、第１電極１８ａまたは第２電極１８ｂと、電気的に接続される。
第２フォトダイオード７０ｂの上に第２転送トランジスタ８１ｂが設けられる。第２フォトダイオード７０ｂは、第２転送トランジスタ８１ｂを介して、第２配線８２ｂと電気的に接続される。第２配線８２ｂは、第２トランジスタ１９ｂと電気的に接続される。第２配線８２ｂは、第３電極１８ｃまたは第４電極１８ｄと、電気的に接続される。
第１トランジスタ１９ａは、第１画素部８０ａの信号を処理する。第１トランジスタ１９ａは、例えば、第１画素部８０ａにおけるアンプトランジスタ、または、第１画素部８０ａにおけるリセットトランジスタである。第２トランジスタ１９ｂは、第２画素部８０ｂの信号を処理する。第２トランジスタ１９ｂは、例えば、第２画素部８０ｂにおけるアンプトランジスタ、または、第２画素部８０ｂにおけるリセットトランジスタである。
図９に表したように、第１トランジスタ１９ａ及び第２トランジスタ１９ｂは、連続して設けられた１つの半導体層１０を含む。第１トランジスタ１９ａと、第２トランジスタ１９ｂとは、連続して設けられた１つの半導体層１０を共有する。図９においては、２つの薄膜トランジスタが例示されているが、半導体装置１１３は、２以上の薄膜トランジスタを含む。
本実施形態に係る撮像装置２００においては、配線層に薄膜トランジスタが設けられる。これにより、例えば、フォトダイオードの受光面積を大きくすることができる。複数の薄膜トランジスタは、連続して設けられた１つの半導体層１０を含む。これにより、薄膜トランジスタのばらつきを抑制することができる。本実施形態によれば、特性のばらつきが抑制された撮像素子が提供される。
実施形態によれば、特性のばらつきを抑制した半導体装置及び撮像装置が提供される。
なお、本願明細書において、「垂直」、及び「平行」は、厳密な垂直、及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直、及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体層、ゲート電極、絶縁膜、及び電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び修正例に想到し得るものであり、それら変更例、及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体層、 １０ａ…第１部分、 １０ｂ…第２部分、 １０ｃ…第３部分、 １０ｄ…第４部分、 １０ｅ…第５部分、 １０ｆ…第６部分、 １０ｐ…第１半導体辺、 １０ｑ…第２半導体辺、 １１…半導体基板、 １２…第１半導体部分、 １３…第２半導体部分、 １５…絶縁膜、 １８ａ…第１電極、 １８ｂ…第２電極、 １８ｃ…第３電極、 １８ｄ…第４電極、 １９ａ…第１トランジスタ、 １９ｂ…第２トランジスタ、 ２０ａ…第１ゲート電極、 ２０ｂ…第２ゲート電極、 ２１ａ…第１電極、 ２１ｂ…第２電極、 ２１ｃ…第３電極、 ２１ｄ…第４電極、 ２２ａ…第１トランジスタ、 ２２ｂ…第２トランジスタ、 ２３ａ…第１ゲート辺、 ２３ｂ…第２ゲート辺、 ２３ｃ…第３ゲート辺、 ２３ｄ…第４ゲート辺、 ２５ａ…第１層間絶縁膜、 ２５ｂ…第２層間絶縁膜、 ３０ａ…第１導電部、 ３０ｂ…第２導電部、 ４０…半導体基板層、 ５０…第１配線層、 ６０…第２配線層、 ７０ａ…第１フォトダイオード、 ７０ｂ…第２フォトダイオード、 ８０ａ…第１画素部、 ８０ｂ…第２画素部、 ８１ａ…第１転送トランジスタ、 ８１ｂ…第２転送トランジスタ、 ８２ａ…第１配線、 ８２ｂ…第２配線、 １１０、１１１、１１２、１１３…半導体装置、 ２００…撮像装置、 Ｌ１…第１距離、 Ｌ２…第２距離

Claims (5)

  1. 半導体層であって、
    第１部分と、第１部分と離間した第２部分と、前記第１部分と前記第２部分との間に設けられた第３部分と、を含む第１半導体部分と、
    前記第１部分から前記第２部分へ向かう第１方向と交差する第２方向において、前記第１部分と離間した第４部分と、前記第２方向において前記第２部分と離間した第５部分と、前記第４部分と前記第５部分との間に設けられた第６部分と、を含み前記第１半導体部分と連続する第２半導体部分と、
    を含む半導体層と、
    前記第１方向と前記第２方向を含む平面と交差する第３方向において、前記第３部分と離間して設けられた第１ゲート電極と、
    前記第３方向において前記第６部分と離間し、前記第２方向において前記第１ゲート電極と離間して設けられた第２ゲート電極と、
    前記第１ゲート電極と前記半導体層との間の位置、及び、前記第２ゲート電極と前記半導体層との間の位置に設けられた絶縁膜と、
    前記第１部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間して設けられた第１電極と、
    前記第２部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間し、前記第１電極と離間して設けられた第２電極と、
    前記第４部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間し、前記第１電極と離間し、前記第２電極と離間して設けられた第３電極と、
    前記第５部分と電気的に接続され、前記第１ゲート電極と離間し、前記第２ゲート電極と離間し、前記第１電極と離間し、前記第２電極と離間し、前記第３電極と離間して設けられた第４電極と、
    を備え、
    前記半導体層は、第１半導体辺と、第２半導体辺と、を有し、
    前記第２半導体辺は、前記第２方向において前記第１半導体辺と離間し、
    前記第１ゲート電極は、第１ゲート辺と、第２ゲート辺と、を有し、
    前記第２ゲート辺は、前記平面に投影したときに前記第１ゲート辺と前記第２半導体辺との間に設けられ、
    前記第２ゲート辺は、前記第２方向において前記第１ゲート辺と離間し、
    前記第１半導体辺と前記第１ゲート辺との間の前記第２方向に沿った距離は、０．３マイクロメートル以上である、半導体装置。
  2. 前記第２ゲート電極は、前記第平面に投影したときに、第３ゲート辺と、前記第３ゲート辺と前記第２半導体辺との間に設けられ前記第２方向において前記第３ゲート辺と離間した第４ゲート辺と、を有し、
    前記第２ゲート辺と前記第３ゲート辺との距離は、０．５マイクロメートル以上である請求項１記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板と前記半導体層との間に設けられた第１層間絶縁膜と、
    をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記第３部分、前記第１ゲート電極、前記第１電極および前記第２電極は第１のトランジスタを形成し、
    前記第６部分、前記第２ゲート電極、前記第３電極および前記第４電極は第２のトランジスタを形成する、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 請求項１〜４のいずれか１つに記載の半導体装置を備えた撮像装置。
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