JP2017037441A - プロセスシミュレータ、レイアウトエディタ及びシミュレーションシステム - Google Patents
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Abstract
【解決手段】プロセスシミュレータ122は、レイアウト処理部213と、初期メッシュ生成部212と、シミュレータ部221〜225と、を備える。レイアウト処理部は、シミュレーションに用いられるレイアウトファイルに記述された半導体装置のレイアウトの第1図形の頂点の座標を抽出する。初期メッシュ生成部は、レイアウトの平面方向において、前記頂点の座標を通る第1初期メッシュを生成する。シミュレータ部は、半導体装置のプロセスフローが記述されたシミュレーションデータ、レイアウト及び第1初期メッシュに基づいて、半導体装置のプロセスシミュレーションを実行する。
【選択図】図2
Description
図2は、図1のプロセスシミュレータ122の構成を示すブロック図である。プロセスシミュレータ122は、コントローラ201と、プログラム内部データ保持部202と、基本処理部210と、シミュレータ部220と、モデル・数値計算設定部230と、を有する。
図3は、図2の初期メッシュ生成・リファイン部212の構成を示すブロック図である。初期メッシュ生成・リファイン部212は、初期メッシュ生成・リファイン制御部300と、初期メッシュ生成制御部310と、平面方向メッシュ設定処理部(メッシュ設定処理部)311と、深さ方向メッシュ設定処理部312と、1次元シミュレーション実行部313と、初期メッシュ生成部314と、シリコン中の接合位置抽出部315と、シミュレーション用レイアウト処理部(レイアウト処理部)316と、メッシュリファイン制御部320と、平面方向メッシュリファイン設定処理部321と、深さ方向メッシュリファイン設定処理部322と、図形演算部323と、メッシュリファイン部324と、を有する。
図4は、図1のレイアウトエディタ・シミュレーション領域設定部112の構成を示すブロック図である。レイアウトエディタ・シミュレーション領域設定部112は、コントローラ401と、図形処理部412と、図形演算部413と、ファイル入出力部414と、メッシュ設定情報処理部415と、を有する。
第2の実施形態では、第1の実施形態の処理に加え、シリコン基板の上部構造にも適切な初期メッシュを生成する。
なお、図面を明確化するため、図15Dにはシリコン基板中の接合位置によるメッシュは示していない。
第3の実施形態では、第2の実施形態の処理に加え、選択された領域のメッシュリファインを行う。
第4の実施形態では、第1の実施形態の処理に加え、選択された電気特性を精度良く抽出する。
コンピュータ読み取り可能なプログラムを記録した記録媒体であって、
シミュレーションに用いられるレイアウトファイルに記述された半導体装置のレイアウトの第1図形の頂点の座標を抽出し、
前記レイアウトの平面方向において、前記頂点の座標を通る第1初期メッシュを生成し、
前記半導体装置のプロセスフローが記述されたシミュレーションデータ、前記レイアウト、及び、前記第1初期メッシュに基づいて、前記半導体装置のプロセスシミュレーションを実行する、
ことを含むシミュレーションプログラムを記憶するコンピュータ読み取り可能な記録媒体。
前記シミュレーションプログラムは、抽出された前記頂点の座標と、前記第1図形に対応付けられて前記レイアウトファイルに記述された第1メッシュ設定情報と、前記シミュレーションデータ又は前記レイアウトファイルに記述されたシミュレーション領域を示す座標と、を第2メッシュ設定情報に加えることを含み、
前記第2メッシュ設定情報に従って、前記シミュレーション領域内に前記第1初期メッシュを生成し、
前記第1メッシュ設定情報は、前記第1初期メッシュのスペース情報を含む、付記1に記載のコンピュータ読み取り可能な記録媒体。
前記シミュレーションプログラムは、
前記レイアウトファイルに記述された複数のシミュレーション位置において、深さ方向のプロセスシミュレーションを実行し、
前記深さ方向のプロセスシミュレーションの結果から、前記半導体装置における前記半導体基板上の構造の深さ方向の物質境界位置を抽出し、
抽出された前記物質境界位置を通る第2初期メッシュを生成し、
前記シミュレーションデータ、前記レイアウト、前記第1初期メッシュ、及び、前記第2初期メッシュに基づいて前記プロセスシミュレーションを実行する、ことを含む付記1に記載のコンピュータ読み取り可能な記録媒体。
前記シミュレーションプログラムは、
前記第1図形に対して、前記シミュレーションデータに記述された論理積の演算を含む図形演算を行い、第2図形を生成し、
前記図形演算部によって複数の第2図形が生成された場合、前記複数の第2図形の中から、前記レイアウトファイルに記述された予め指定されたシミュレーション位置を含む前記第2図形を選択し、
前記図形選択部で選択された前記第2図形の位置にメッシュリファイン領域を設定し、
前記プロセスシミュレーションの途中で、前記メッシュリファイン領域において前記第1初期メッシュをリファインする、ことを含む付記1に記載のコンピュータ読み取り可能な記録媒体。
前記シミュレーションプログラムは、
前記第1図形に対して、前記シミュレーションデータに記述された図形演算を行い、第2図形を生成し、
前記図形演算部によって複数の第2図形が生成された場合、前記複数の第2図形の中から、前記レイアウトファイルに記述された前記複数のシミュレーション位置の中の予め指定されたシミュレーション位置を含む前記第2図形を選択し、
前記図形選択部で選択された前記第2図形の位置にメッシュリファイン領域を設定し、
前記プロセスシミュレーションの途中で、前記メッシュリファイン領域において前記第1初期メッシュをリファインする、ことを含む付記3に記載のコンピュータ読み取り可能な記録媒体。
20,20C エディタ部
30 結果表示部
40,40C シミュレーション実行部
112,112C レイアウトエディタ・シミュレーション領域設定部(レイアウトエディタ)
121,121C コントローラ
122 1−3次元高精度プロセスシミュレータ(プロセスシミュレータ)
123,123C 1−3次元高精度デバイスシミュレータ(デバイスシミュレータ)
124 電気特性抽出部
212,212A,212B 初期メッシュ生成・リファイン部
220 シミュレータ部
311 平面方向メッシュ設定処理部(メッシュ設定処理部)
312,312A 深さ方向メッシュ設定処理部
313 1次元シミュレーション実行部
314 初期メッシュ生成部
315 シリコン中の接合位置抽出部
316 シミュレーション用レイアウト処理部(レイアウト処理部)
317 シリコン基板上部の物質境界位置抽出部(物質境界位置抽出部)
321 平面方向メッシュリファイン設定処理部
322 深さ方向メッシュリファイン設定処理部
323 図形演算部
324 メッシュリファイン部
325 1次元シミュレーション位置の包含判定部(図形選択部)
401 コントローラ
412 図形処理部
413 図形演算部
414,414C ファイル入出力部
415 メッシュ設定情報処理部
416 デバイス情報処理部
Claims (6)
- シミュレーションに用いられるレイアウトファイルに記述された半導体装置のレイアウトの第1図形の頂点の座標を抽出するレイアウト処理部と、
前記レイアウトの平面方向において、前記頂点の座標を通る第1初期メッシュを生成する初期メッシュ生成部と、
前記半導体装置のプロセスフローが記述されたシミュレーションデータ、前記レイアウト、及び、前記第1初期メッシュに基づいて、前記半導体装置のプロセスシミュレーションを実行するシミュレータ部と、
を備えるプロセスシミュレータ。 - 抽出された前記頂点の座標と、前記第1図形に対応付けられて前記レイアウトファイルに記述された第1メッシュ設定情報と、前記シミュレーションデータ又は前記レイアウトファイルに記述されたシミュレーション領域を示す座標と、を第2メッシュ設定情報に加えるメッシュ設定処理部を備え、
前記初期メッシュ生成部は、前記第2メッシュ設定情報に従って、前記シミュレーション領域内に前記第1初期メッシュを生成し、
前記第1メッシュ設定情報は、前記第1初期メッシュのスペース情報を含む、請求項1に記載のプロセスシミュレータ。 - 半導体装置のレイアウトを作成するための入出力部から入力された情報を処理するコントローラと、
前記コントローラの制御により、加工前の前記レイアウトに対して、前記レイアウトの図形の作成、当該図形の加工、及び、当該図形への識別子の付加を行うと共に、前記半導体装置のシミュレーションが行われるシミュレーション領域を示す図形を作成する図形処理部と、
前記コントローラの制御により、前記シミュレーションに用いられる初期メッシュのメッシュ設定情報を、前記識別子を用いて前記図形に対応付けるメッシュ設定情報処理部と、
加工前の前記レイアウトが記述された第1レイアウトファイルを読み込むと共に、前記図形処理部により加工された前記レイアウトの情報と、前記図形に対応付けられた前記メッシュ設定情報と、前記シミュレーション領域を示す図形とを、前記シミュレーションに用いられる第2レイアウトファイルへ書き出すファイル入出力部と、
を備えるレイアウトエディタ。 - 情報を入出力する入出力部と、
前記入出力部に入力された情報に従って、半導体装置のシミュレーションに必要な情報を対応付けるデバイス情報処理部と、
前記半導体装置のレイアウトの情報と、前記デバイス情報処理部で対応付けられた情報と、を前記シミュレーションに用いられるレイアウトファイルへ書き出すファイル入出力部と、
前記レイアウトファイルに記述された前記レイアウトと、前記半導体装置のプロセスフローが記述されたシミュレーションデータと、に基づいて、前記半導体装置のプロセスシミュレーションを実行するプロセスシミュレータと、
前記入出力部で指定された電気特性の抽出対象に対応付けられた前記シミュレーションに必要な情報に基づいて、前記半導体装置のシミュレーションに用いられるメッシュを所定の領域においてリファインし、リファインされた前記メッシュと、前記プロセスシミュレーションの結果と、指定された前記抽出対象に対応付けられた前記シミュレーションに必要な情報と、に基づいて、デバイスシミュレーションを実行するデバイスシミュレータと、
指定された前記抽出対象に対応付けられた前記シミュレーションに必要な情報に従って、前記デバイスシミュレーションの結果から電気特性を抽出する電気特性抽出部と、
を備えるシミュレーションシステム。 - 前記デバイス情報処理部は、前記入出力部に入力された情報に従って、前記シミュレーションに必要な情報である、前記抽出対象と、図形演算の情報と、シミュレーション位置と、を対応付け、
前記デバイスシミュレータは、前記レイアウトの第1図形に対して、指定された前記抽出対象に対応付けられた前記図形演算を行い、第2図形を生成し、複数の第2図形が生成された場合、指定された前記抽出対象に対応付けられた前記シミュレーション位置を含む前記第2図形の位置に、前記所定の領域を設定する、請求項4に記載のシミュレーションシステム。 - 前記プロセスシミュレータは、
前記レイアウトファイルに記述された前記レイアウトの第1図形の頂点の座標を抽出するレイアウト処理部と、
前記レイアウトの平面方向において、前記頂点の座標を通る第1初期メッシュを生成する初期メッシュ生成部と、
前記シミュレーションデータ、前記レイアウト、及び、前記第1初期メッシュに基づいて、前記プロセスシミュレーションを実行するシミュレータ部と、
を有する、請求項4に記載のシミュレーションシステム。
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