JP2017022381A - スイッチング可能ダイオード領域およびスイッチング不能ダイオード領域を備えた半導体デバイス - Google Patents
スイッチング可能ダイオード領域およびスイッチング不能ダイオード領域を備えた半導体デバイス Download PDFInfo
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Abstract
Description
101 第1の表面または第1面または主表面または主面
102 第2の表面または第2面または下表面または下面
111 ソース領域
112 ボディ領域
112a スイッチング不能ダイオードセルの低濃度ドープされたボディ領域
113 ドリフト領域
114 第2の導電型のエミッタ領域
115 ボディコンタクト領域
116 第1の導電型のエミッタ領域
117 バッファまたはフィールドストップ層
118 n型障壁/障壁領域
120 トレンチ
120a トレンチ
121 ゲート電極
122 ゲート誘電体
125 メサ領域
127 絶縁トレンチ
131 フィールド電極
141 IGBTセル
142,142a,142b,142c,142d スイッチング不能ダイオードセル
143 スイッチング可能ダイオードセル
242,342,442 スイッチング不能ダイオードセル
442a,442b,442c スイッチング不能ダイオードセル
542a,542b スイッチング不能ダイオードセル
151,153 スイッチング可能チャネル領域
161 絶縁層
162 層間誘電体
171 表側メタライゼーション
172 裏側メタライゼーション
173 ゲートメタライゼーション
190 マスク
201 ゲート電圧が印加されたときのスイッチング可能セルの特性
202 ゲート電圧が印加されない場合のスイッチング可能セル/スイッチング不能セルの特性
642a 第1のスイッチング不能ダイオードセル
642b 第2のスイッチング不能ダイオードセル
642c 高いエミッタ効率を有するスイッチング不能ダイオードセル
644 ダミーセル
1141 IGBTセル領域
1142a,1142b スイッチング不能な還流ダイオード領域
1143 スイッチング可能な還流ダイオード領域
2142 第1のスイッチング不能な還流ダイオード領域
2142a 第1のスイッチング不能な還流ダイオード領域の中心
3142 第2のスイッチング不能な還流ダイオード領域
G ゲート端子
E エミッタ端子
C コレクタ端子
VCE エミッタ‐コレクタ電圧
RD ドリフト領域の横方向抵抗
VD 順電圧降下
ICE エミッタ‐コレクタ電流
Claims (29)
- 半導体基板(100)と、
表側メタライゼーション(171)と、
裏側メタライゼーション(172)と、
複数のIGBTセル(141)と、
複数のスイッチング可能ダイオードセル(143)と、
複数のスイッチング不能ダイオードセル(142)と、
を備えた半導体デバイスであって、
前記複数のIGBTセル(141)は、前記半導体基板(100)に集積され、少なくとも1つのIGBTセル領域を構成し、各IGBTセル(141)は、それぞれ、前記表側メタライゼーションと前記半導体基板(100)のドリフト領域(113)とのオーミック接続を成すための動作可能なスイッチング可能チャネル領域(151)を含み、
前記複数のスイッチング可能ダイオードセル(143)は、前記半導体基板(100)に集積され、少なくとも1つのスイッチング可能な還流ダイオード領域を構成し、各スイッチング可能ダイオードセル(143)は、pn接合部および動作可能なスイッチング可能チャネル領域(153)を有し、前記動作可能なスイッチング可能チャネル領域(153)は、各スイッチング可能ダイオードセル(143)のpn接合部を短絡させるため、かつ、各スイッチング可能ダイオードセル(143)を介して前記表側メタライゼーションと前記裏側メタライゼーションとのオーミック接続を成すためのものであり、
前記複数のスイッチング不能ダイオードセル(142)は、前記半導体基板(100)に集積され、少なくとも1つのスイッチング不能な還流ダイオード領域を構成し、各スイッチング不能ダイオードセル(142)は、それぞれpn接合部を有し、
前記スイッチング不能な還流ダイオード領域は、動作可能なスイッチング可能チャネル領域(151,153)を有しない、
半導体デバイス。 - 半導体基板(100)と、
表側メタライゼーションと、
裏側メタライゼーションと、
少なくとも1つのIGBTセル領域と、
少なくとも1つのスイッチング可能な還流ダイオード領域と、
少なくとも1つのスイッチング不能な還流ダイオード領域と、
を備えた半導体デバイスであって、
前記少なくとも1つのIGBTセル領域は、前記半導体基板(100)に集積され、前記表側メタライゼーションと前記半導体基板(100)のドリフト領域(113)とのオーミック接続を成すための動作可能なスイッチング可能チャネル領域(151)を含み、
前記少なくとも1つのスイッチング可能な還流ダイオード領域は、前記半導体基板(100)に集積され、pn接合部および動作可能なスイッチング可能チャネル領域(153)を有し、前記動作可能なスイッチング可能チャネル領域(153)は、前記pn接合部を短絡させるため、かつ、前記スイッチング可能な還流ダイオード領域を介して前記表側メタライゼーションと前記裏側メタライゼーションとのオーミック接続を成すためのものであり、
前記少なくとも1つのスイッチング不能な還流ダイオード領域は、前記半導体基板(100)に集積され、pn接合部を有し、前記スイッチング不能な還流ダイオード領域は、第1の表面(101)上への垂直投影像で見たときに中心を有し、
前記スイッチング不能な還流ダイオード領域の中心は、最近傍の動作可能なスイッチング可能チャネル領域(153)から少なくとも30μmもしくは40μmの距離に、または、300μm・Ω・cmから30000μm・Ω・cmまでの導電率当たりの比距離だけ、とりわけ1000μm・Ω・cmから10000μm・Ω・cmまでの導電率当たりの比距離だけ離隔されている、
半導体デバイス。 - 半導体基板(100)と、
前記半導体基板(100)の第1面に設けられた表側メタライゼーションと、
前記半導体基板(100)の第2面に設けられた裏側メタライゼーションと、
複数のIGBTセル(141)と、
複数のスイッチング可能ダイオードセル(143)と、
複数のスイッチング不能ダイオードセル(142)と、
を備えた半導体デバイスであって、
前記複数のIGBTセル(141)は、前記半導体基板(100)に集積され、少なくとも1つのIGBTセル領域を構成し、各IGBTセル(141)は、それぞれ、前記表側メタライゼーションと前記半導体基板(100)のドリフト領域(113)とのオーミック接続を成すための動作可能なスイッチング可能チャネル領域(151)を含み、
前記複数のスイッチング可能ダイオードセル(143)は、前記半導体基板(100)に集積され、少なくとも1つのスイッチング可能な還流ダイオード領域を構成し、各スイッチング可能ダイオードセル(143)は、pn接合部および動作可能なスイッチング可能チャネル領域(153)を有し、前記動作可能なスイッチング可能チャネル領域(153)は、各スイッチング可能ダイオードセル(143)のpn接合部を短絡させるため、かつ、各スイッチング可能ダイオードセル(143)を介して前記表側メタライゼーションと前記裏側メタライゼーションとのオーミック接続を成すためのものであり、
前記複数のスイッチング不能ダイオードセル(142)は、前記半導体基板(100)に集積され、少なくとも1つのスイッチング不能な還流ダイオード領域を構成し、各スイッチング不能ダイオードセル(142)は、それぞれpn接合部を有し、
前記スイッチング不能な還流ダイオード領域の前記複数のスイッチング不能ダイオードセル(142)のいずれの2つのスイッチング不能ダイオードセル(142)間にも、動作可能なスイッチング可能チャネル領域(151,153)は設けられていない、
半導体デバイス。 - 前記各スイッチング可能ダイオードセル(143)および前記各IGBTセル(141)はそれぞれ、
前記表側メタライゼーション(171)とオーミック接続されている第1の導電型のソース領域(111)と、
前記第1の導電型のドリフト領域(113)と、
前記ソース領域(111)と前記ドリフト領域(113)との間に配置された第2の導電型のボディ領域(112)であって、前記ソース領域(111)および前記ドリフト領域(113)とそれぞれpn接合部を成すボディ領域(112)と、
各スイッチング可能ダイオードセル(143)の動作可能なスイッチング可能チャネル領域(153)と各IGBTセル(141)の動作可能なスイッチング可能チャネル領域(151)とを形成するため、前記ボディ領域(112)に隣接して配置され、かつ、前記ボディ領域(112)から電気的に絶縁されたゲート電極(121)と、
を備えており、
各スイッチング不能ダイオードセル(142)は、それぞれ第1の導電型のドリフト領域(113)と、第2の導電型のボディ領域(112)と、を有し、
前記ボディ領域(112)は、前記ドリフト領域(113)とpn接合部を成し、
前記ボディ領域(112)は、前記表側メタライゼーション(171)にオーミック接続されている、
請求項1から3までのいずれか1項記載の半導体デバイス。 - 前記スイッチング不能ダイオードセル(142)の少なくとも一部または全部が、前記表側メタライゼーション(171)とオーミック接続された第1の導電型のソース領域(111)を有しない、
請求項4記載の半導体デバイス。 - 前記スイッチング不能ダイオードセル(142)の少なくとも一部または全部が、ゲート電極または絶縁されたゲート電極を有しない、
請求項4または5記載の半導体デバイス。 - 前記半導体基板(100)は、前記半導体基板(100)の第2面または第2の表面に形成された第2の導電型の少なくとも1つのエミッタ領域(114)と、前記半導体基板(100)の前記第2面または第2の表面に設けられた第1の導電型の少なくとも1つのエミッタ領域(116)と、を備えている、
請求項1から6までのいずれか1項記載の半導体デバイス。 - 前記スイッチング不能ダイオードセル(142)または1つもしくは複数の前記スイッチング不能な還流ダイオード領域は、前記第1の導電型のエミッタ領域(116)の上方に形成されている。
請求項7記載の半導体デバイス。 - 前記各IGBTセル(141)または1つの前記IGBTセル領域または複数の前記IGBTセル領域は、前記第2の導電型のエミッタ領域(114)の上方に形成されている、
請求項7または8記載の半導体デバイス。 - 前記スイッチング可能ダイオードセル(143)または1つの前記スイッチング可能な還流ダイオード領域または複数の前記スイッチング可能な還流ダイオード領域は、前記第1の導電型の複数のエミッタ領域(116)と前記第2の導電型の複数のエミッタ領域(114)とにより構成されたバイモーダル領域の上方に形成されている、
請求項7から9までのいずれか1項記載の半導体デバイス。 - 前記スイッチング不能ダイオードセル(142)のうち少なくとも一部が、前記ボディ領域(112)に埋め込まれた第2の導電型のボディコンタクト領域(115)を含み、
前記ボディコンタクト領域(115)は、前記ボディ領域(112)のドーピングレベルより高いドーピングレベルを有し、
前記ボディコンタクト領域(115)は、前記表側メタライゼーション(171)とオーミック接続を成す、
請求項4から10までのいずれか1項記載の半導体デバイス。 - 前記半導体基板(100)は、複数のトレンチ(120)と、前記複数のトレンチ(120)に対して平行に延在する複数のメサ領域(125)と、を有し、
各1つの前記メサ領域(125)は、前記複数のトレンチ(120)のうち2つの隣接するトレンチ(120)間に配置されており、かつ、前記2つのトレンチ(120)によって区切られており、
前記各IGBTセル(141)と、各スイッチング可能ダイオードセル(143)と、各スイッチング不能ダイオードセル(142)と、は、1つのトレンチ(120)の各対応する部分に形成されており、
前記スイッチング不能なセル領域(1142)の少なくとも一部は、前記IGBTセル領域(1141)および/または前記スイッチング可能な還流ダイオード領域(1143)から少なくとも1つの絶縁トレンチ(127)によって分離されている、
請求項1から11までのいずれか1項記載の半導体デバイス。 - 前記スイッチング不能ダイオードセル(142)のうち少なくとも一部または全部のスイッチング不能ダイオードセル(142)のボディ領域(112)は、前記スイッチング可能ダイオードセル(143)のボディ領域(112)のドーピング濃度より低いドーピング濃度を有する、
請求項4から12までのいずれか1項記載の半導体デバイス。 - 前記スイッチング可能ダイオードセル(143)内のキャリアのライフタイムに比して前記スイッチング不能ダイオードセル(142)内のキャリアのライフタイムを短縮するため、前記スイッチング不能ダイオードセル(142)の少なくとも一部または全部に、ライフタイム制御ドーパントおよび/または結晶欠陥が設けられている、
請求項4から10までのいずれか1項記載の半導体デバイス。 - 前記スイッチング不能ダイオードセル(142)の少なくとも一部または全部が、前記各スイッチング不能ダイオードセル(142)の前記ドリフト領域(113)と前記ボディ領域(112)との間に、または、前記ドリフト領域(113)と前記ボディ領域(112)との間のpn接合部の下方に配置された第1の導電型の障壁領域(118)を有する、
請求項4から14までのいずれか1項記載の半導体デバイス。 - 前記スイッチング不能な還流ダイオード領域(1142b)は、第1のスイッチング不能ダイオードセル(642a)と第2のスイッチング不能ダイオードセル(642b)とを有し、
前記第1のスイッチング不能ダイオードセル(642a)と前記表側メタライゼーション(171)との電気的接続は、前記第2のスイッチング不能ダイオードセル(642b)と前記表側メタライゼーション(171)との電気的接続と異なる、
請求項1から15までのいずれか1項記載の半導体デバイス。 - 前記半導体基板(100)は、互いに離隔された複数のスイッチング不能な還流ダイオード領域(1142,2142,3142)を備えており、
各スイッチング不能な還流ダイオード領域(1142,2142,3142)は、それぞれ、複数のスイッチング不能ダイオードセル(142)を含み、
前記スイッチング不能な還流ダイオード領域(1142,2142,3142)の横方向分布は、不均一である、
請求項1から16までのいずれか1項記載の半導体デバイス。 - 同一のスイッチング不能な還流ダイオード領域(1142)の少なくとも2つの前記スイッチング不能ダイオードセル(142)は、前記スイッチング不能ダイオードセル(142)の各ボディ領域(112)のドーピング濃度と、ライフタイム制御ドーパントの濃度と、のうち少なくとも1つにおいて、互いに異なる、
請求項1から17までのいずれか1項記載の半導体デバイス。 - 前記スイッチング不能な還流ダイオード領域の少なくとも1つの前記スイッチング不能ダイオードセル(442b)は、障壁領域(118,118a)を有し、かつ、前記スイッチング不能な還流ダイオード領域の少なくとも1つの他のスイッチング不能ダイオードセル(442a,442c)は、障壁領域を有しないか、または、異なるドーピング濃度の障壁領域(118b)を有する、
請求項1から18までのいずれか1項記載の半導体デバイス。 - 第1のスイッチング不能な還流ダイオード領域(1142a)の少なくとも一部は、前記半導体基板(100)の第2面に形成された前記第2の導電型のエミッタ領域(114)の上方に配置されており、
第2のスイッチング不能な還流ダイオード領域(1142b)の少なくとも一部または全部は、前記半導体基板(100)の第2面に形成された前記第1の導電型のエミッタ領域(116)の上方に配置されている、
請求項7から19までのいずれか1項記載の半導体デバイス。 - 前記第1のスイッチング不能な還流ダイオード領域の各スイッチング不能ダイオードセルは、前記第2のスイッチング不能な還流ダイオード領域の各スイッチング不能ダイオードセルのエミッタ効率より高いエミッタ効率を有する、
請求項1から20までのいずれか1項記載の半導体デバイス。 - 前記半導体基板の第2面へ垂直投影したとき、前記スイッチング不能な還流ダイオード領域によって占有される面積の少なくとも50%、典型的には少なくとも55%が、前記半導体基板(100)の第2面に形成された第2の導電型の1つまたは複数のエミッタ領域(114)の上方にある、
請求項1から21までのいずれか1項記載の半導体デバイス。 - 前記半導体基板の第2面へ垂直投影したとき、前記半導体基板(100)の第2面に形成された第1の導電型の1つまたは複数のエミッタ領域(116)によって占められる面積の少なくとも50%、典型的には少なくとも55%が、前記スイッチング可能な還流ダイオード領域および前記IGBTセル領域によって占有される、
請求項1から22までのいずれか1項記載の半導体デバイス。 - 第1面(101)および第2面(102)を有する半導体基板(100)と、
前記半導体基板(100)の第1面に設けられた表側メタライゼーション(171)と、
前記半導体基板(100)の第2面に設けられた裏側メタライゼーション(172)と、
前記半導体基板(100)の第2面(102)に形成された第2の導電型の少なくとも1つのエミッタ領域(114)と、
前記半導体基板(100)の前記第2面(102)に設けられた第1の導電型の少なくとも1つのエミッタ領域(116)と、
複数のIGBTセル(141)と、
複数のスイッチング不能ダイオードセル(142)と、
を備えた半導体デバイスであって、
前記複数のIGBTセル(141)は、前記半導体基板(100)に集積され、少なくとも1つのIGBTセル領域を構成し、各IGBTセル(141)は、それぞれ、前記表側メタライゼーションと前記半導体基板(100)のドリフト領域(113)とのオーミック接続を成すための動作可能なスイッチング可能チャネル領域(151)を含み、すべてのIGBTセル(141)が前記第2の導電型のエミッタ領域(114)の上方に形成され、
前記複数のスイッチング不能ダイオードセル(142)は、前記半導体基板(100)に集積されて1つまたは複数のスイッチング不能な還流ダイオード領域を構成し、
前記1つのスイッチング不能な還流ダイオード領域の少なくとも一部または前記複数のスイッチング不能な還流ダイオード領域の少なくとも一部のスイッチング不能な還流ダイオードは、前記第2の導電型のエミッタ領域(114)の上方に配置されており、
前記1つのスイッチング不能な還流ダイオード領域の少なくとも他の一部または前記複数のスイッチング不能な還流ダイオード領域の一部のスイッチング不能な還流ダイオードは、前記第1の導電型のエミッタ領域(116)の上方に配置されている、
半導体デバイス。 - 前記第2の導電型のエミッタ領域(114)の上方に配置された前記1つのスイッチング不能な還流ダイオード領域または前記複数のスイッチング不能な還流ダイオード領域の前記一部は、前記第1の導電型のエミッタ領域(116)の上方に配置された前記1つのスイッチング不能な還流ダイオード領域または前記複数のスイッチング不能な還流ダイオード領域の他の一部のアノード効率より高いアノード効率を有する、
請求項24記載の半導体デバイス。 - IGBTの動作方法であって、
半導体基板(100)に集積されたゲート端子と、エミッタ端子と、コレクタ端子と、動作可能なスイッチング可能チャネル領域(151)をそれぞれ有する複数のIGBTセル(141)と、複数のスイッチング可能ダイオードセル(143)と、動作可能なスイッチング可能チャネル領域(151)をそれぞれ有する複数のスイッチング不能ダイオードセル(142)と、を備えたIGBTを設けるステップと、
前記IGBTセル(141)が非導通状態となり、かつ、前記スイッチング可能ダイオードセル(143)および前記スイッチング不能ダイオードセル(142)がバイポーラモードになる逆導通モードで、前記IGBTを動作させるステップと、
前記IGBTを前記逆導通モードから、前記スイッチング不能ダイオードセル(142)の少なくとも一部が依然として前記バイポーラモードである移行モードにするステップと、
を有し、
前記移行モードでは、ゲート閾値電圧の絶対値より大きい絶対値を有するゲート電圧が前記ゲート端子に印加されることにより前記スイッチング可能ダイオードセル(143)はユニポーラモードとなり、かつ、前記IGBTセル(141)は非導通モードである、動作方法。 - 前記動作方法はさらに、前記IGBTを前記移行モードから、順阻止モードにするステップを含み、
前記順阻止モードでは、ゲート閾値電圧の絶対値より小さい絶対値を有するゲート電圧が前記ゲート端子に印加されることにより、または、ゲート電圧が印加されないことにより、前記スイッチング不能ダイオードセル(142)と、前記スイッチング可能ダイオードセル(143)と、前記IGBTセル(141)と、が、非導通モードとなる、
請求項26記載の動作方法。 - 前記動作方法はさらに、前記逆導通モードおよび移行モード中に前記コレクタ端子と前記エミッタ端子との間に逆電圧が現れるように、前記逆導通モードおよび移行モード中に前記コレクタ端子と前記エミッタ端子との間に逆電流を供給するステップを含む、
請求項26または27記載の動作方法。 - 前記動作方法はさらに、前記順阻止モード中、前記コレクタ端子とエミッタ端子との間に、前記逆電圧とは逆の符号の順電圧を印加するステップを含む、
請求項28記載の動作方法。
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