JP2017017072A - 半導体チップの製造方法 - Google Patents
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Abstract
【解決手段】複数のチップ領域6とチップ領域をそれぞれ分断する第1の領域5とをシリコン基板1の第1の表面1A上にそれぞれ形成し、第1の表面とは反対面である第2の表面上1Bの第1の領域の反対面側に相当する第2の領域にレジスト膜9が存在するようにパターンニングする。パターンニングされたレジスト膜上を被覆するように電極膜8を成膜して、パターンニングされたレジスト膜により成膜した電極膜に段差をつけ、第1の表面側から、プラズマエッチング可能な深さまで、シリコン基板をエッチングしエッチング工程の後に、第1の表面側から第2の領域に存在するレジスト膜を除去する。
【選択図】図3
Description
図1を説明する。
以下、層(膜)ごとに説明する。
半導体ウエハ1(例えばSi基板)の表面には、半導体層2(例えばSi膜)があり、この半導体層2の上面側には、配線形成層3が形成されている。
配線形成層3の中には、絶縁層3A(例えばSiO2膜)及びこの絶縁層3A内で配線部分を構成する金属層3A(例えばCu膜)とで形成されている。
配線形成層3の部分的な表面にはパッシベーション膜4(例えばSiN膜)が露出している。
尚、半導体ウエハ1の表面側のパッシベーション膜4の領域は、ボッシュプロセスでのエッチングプロセスによってもエッチングされることはない。
図2及び図3を説明する。
図2は、半導体チップの製造方法で必要となる第1の実施形態の各工程をステップ毎に記載したフローチャートである。
図3は、半導体チップの製造方法で必要となる第1の実施形態の各工程をステップ毎に半導体ウエハ1の断面図で記載したものある。
(1)領域形成工程
S101において、図3(A)に示したようなダイシングする前の半導体ウエハ1を準備する。
(2)パターンニング工程
(3)成膜工程
(4)貼付工程
(5)エッチング工程
このようにエッチング工程では、表面側から、プラズマエッチング可能な深さまで、シリコン基板1をエッチングする。
(6)除去工程
さらに、除去工程ではアッシング処理中にボンディングパット7上を付着する、例えばC系の付着物も同時にアッシングする事もできる。
(7)剥離工程
図4及び図5を説明する。
図4は、半導体チップの製造方法で必要となる第2の実施形態の各工程をステップ毎に記載したフローチャートである。
図5は、半導体チップの製造方法で必要となる第2の実施形態の各工程をステップ毎に半導体ウエハ1の断面図で記載したものである。
(1)領域形成工程
S201において、図5(A)に示したようなダイシングする前の半導体ウエハ1を準備する。
(2)パターンニング工程
(3)成膜工程
ここで成膜工程において、裏面パターニングレジスト9上に裏面電極層8が成膜された状態の裏面パターニングレジスト9近傍の拡大図を図6に示す。
(4)除去工程
(5)貼付工程
(6)エッチング工程
このようにエッチング工程では、表面側から、プラズマエッチング可能な深さまで、シリコン基板1をエッチングする。
(7)剥離工程
1A 基板の表面側
1B 基板の裏面側
2 半導体層(シリコン膜)
3 配線形成層
3A 絶縁層
3B 金属層
4 パッシベーション膜
5 ダイシングライン部(分離領域)
6 チップ部(チップ領域)
7 ボンディングパッド部
8 裏面電極層(金属膜)
9 裏面パターニングレジスト(フォトレジスト膜)
10 レジストコーター
11 露光装置
12 デベロッパー
12 スパッタリング装置
13 真空蒸着装置
14 ダイシングテープ
Claims (5)
- 露出する面が金属膜で被覆されている複数のチップ領域と、前記露出する面にシリコン基板またはシリコン膜が露出している複数のチップ領域をそれぞれ分断する第1の領域とを、シリコン基板の第1の表面上にそれぞれ形成する領域形成工程と、
前記複数のチップ領域が形成されている前記第1の表面とは反対面である第2の表面上の、前記第1の領域の反対面側に相当する第2の領域にレジスト膜が存在するようにパターンニングするパターンニング工程と、
前記パターンニングされたレジスト膜上を被覆するように電極膜を成膜して、前記パターンニングされたレジスト膜により前記成膜した電極膜に段差をつける成膜工程と、
前記第1の表面側から、プラズマエッチング可能な深さまで、前記シリコン基板をエッチングするエッチング工程と、
前記エッチング工程の後に、前記第1の表面側から、前記第2の領域に存在するレジスト膜を除去する除去工程と、
を含むことを特徴とする半導体チップの製造方法。 - 前記成膜工程により段差をつけた第2の表面側をテープに貼り付ける貼付工程と、
前記レジスト膜を除去した後の前記シリコン基板を、テープから剥離する剥離工程と、
をさらに含むことを特徴とする請求項に記載の半導体チップの製造方法。 - 露出する面が金属膜で被覆されている複数のチップ領域と、前記露出する面にシリコン基板またはシリコン膜が露出している複数のチップ領域をそれぞれ分断する第1の領域とを、シリコン基板の第1の表面上にそれぞれ形成する領域形成工程と、
前記複数のチップ領域が形成されている前記第1の表面とは反対面である第2の表面上の、前記第1の領域の反対面側に相当する第2の領域にレジスト膜が存在するようにパターンニングするパターンニング工程と、
前記パターンニングされたレジスト膜上を被覆するように電極膜を成膜して、前記パターンニングされたレジスト膜により前記成膜した電極膜に段差をつける成膜工程と、
前記第2の表面側から、前記第2の領域に存在する電極膜及びレジスト膜を除去する除去工程と、
前記除去工程の後に、前記第1の表面側から、プラズマエッチング可能な深さまで、前記シリコン基板をエッチングするエッチング工程と、
を含むことを特徴とする半導体チップの製造方法。 - 前記レジスト膜を除去した第2の表面側をテープに貼り付ける貼付工程と、
前記エッチングした後の前記シリコン基板を、テープから剥離する剥離工程と、
をさらに含むことを特徴とする請求項3に記載の半導体チップの製造方法。 - 前記パターンニング工程において、逆テーパ形状になるように前記第2の領域にパターンニングされたレジスト膜の形状を形成することを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体チップの製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018142976A1 (ja) * | 2017-02-01 | 2018-08-09 | 株式会社村田製作所 | Csp型半導体デバイスおよびその製造方法 |
JP2018186240A (ja) * | 2017-04-27 | 2018-11-22 | 株式会社東芝 | 半導体装置の製造方法 |
JP2020013059A (ja) * | 2018-07-20 | 2020-01-23 | 株式会社東芝 | 装置の製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61287241A (ja) * | 1985-06-14 | 1986-12-17 | Sharp Corp | 半導体素子の製造方法 |
JPH08120443A (ja) * | 1994-10-21 | 1996-05-14 | Fuji Elelctrochem Co Ltd | リフトオフによる膜パターン形成方法 |
JP2002093749A (ja) * | 2000-06-27 | 2002-03-29 | Robert Bosch Gmbh | 基板ウェーハを複数の基板チップに分断するための方法 |
JP2002184698A (ja) * | 2000-12-18 | 2002-06-28 | Murata Mfg Co Ltd | 電子部品の製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61287241A (ja) * | 1985-06-14 | 1986-12-17 | Sharp Corp | 半導体素子の製造方法 |
JPH08120443A (ja) * | 1994-10-21 | 1996-05-14 | Fuji Elelctrochem Co Ltd | リフトオフによる膜パターン形成方法 |
JP2002093749A (ja) * | 2000-06-27 | 2002-03-29 | Robert Bosch Gmbh | 基板ウェーハを複数の基板チップに分断するための方法 |
JP2002184698A (ja) * | 2000-12-18 | 2002-06-28 | Murata Mfg Co Ltd | 電子部品の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018142976A1 (ja) * | 2017-02-01 | 2018-08-09 | 株式会社村田製作所 | Csp型半導体デバイスおよびその製造方法 |
JP6424996B1 (ja) * | 2017-02-01 | 2018-11-21 | 株式会社村田製作所 | Csp型半導体デバイスおよびその製造方法 |
JP2018186240A (ja) * | 2017-04-27 | 2018-11-22 | 株式会社東芝 | 半導体装置の製造方法 |
JP2020013059A (ja) * | 2018-07-20 | 2020-01-23 | 株式会社東芝 | 装置の製造方法 |
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