JP2016533662A5 - - Google Patents
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- 入力/出力(IO)供給電圧によって給電される入力/出力(IO)回路であって、
コア供給電圧を検出して供給検出信号を生成するように構成される供給検出器セルと、
PADに接続されて前記供給検出信号を受け取るように構成されるドライバ回路と、
PAD電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記フェイルセーフ回路と前記供給検出器セルとが、前記IO供給電圧と前記PAD電圧とに基づいて前記PADからのリーク電流を制御するように構成される、IO回路。 - 請求項1に記載のIO回路であって、
前記ドライバ回路が、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出信号と前記コア供給電圧とを受け取るように構成され、前記供給検出信号をコア供給電圧レベルからIO供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
最終ドライバ回路と、
を含み、
前記フェイルセーフ回路と前記一対のプリドライバ論理回路とが、前記IO供給電圧と前記PAD電圧とに基づいて前記PADからの前記リーク電流を制御するために前記最終ドライバ回路をディアクティベートする、前記一対のゲート回路を駆動するように構成される、IO回路。 - 請求項1に記載のIO回路であって、
前記最終ドライバ回路が、最終ドライバPMOSトランジスタと最終ドライバNMOSトランジスタとを含む、IO回路。 - 請求項1に記載のIO回路であって、
前記供給検出器セルが前記IO供給電圧によって給電され、
前記供給検出器セルが、
前記IO供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続され、前記コア供給電圧を入力として受け取るように構成される、入力インバータ段と、
前記入力インバータ段の出力に接続される第2のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第2のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記IO供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第2のインバータ段に結合される出力インバータ段であって、前記出力インバータ段が、前記入力インバータ段の前記出力をバッファリングして供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、IO回路。 - 請求項4に記載のIO回路であって、
前記ダイオード接続トランジスタがNMOSトランジスタとPMOSトランジスタの1つを含む、IO回路。 - 請求項4に記載のIO回路であって、
前記ダイオード接続トランジスタが、前記IO供給電圧に接続されるドレイン端子とゲート端子とを含む、IO回路。 - 請求項4に記載のIO回路であって、
前記一対の弱キーパートランジスタが、直列に接続される頂部PMOSトランジスタと底部PMOSトランジスタとを含み、
前記頂部PMOSトランジスタと前記底部PMOSトランジスタとのゲート端子が、前記第2のインバータ段の前記出力を受け取るように構成され、前記頂部PMOSトランジスタのソース端子が前記IO供給電圧に接続され、前記底部PMOSトランジスタのドレイン端子が前記入力インバータ段の前記出力に接続される、IO回路。 - 請求項4に記載のIO回路であって、
前記供給検出信号が前記IO供給電圧に基づいて変化するように構成される、IO回路。 - 請求項4に記載のIO回路であって、
前記IO供給電圧がランプ関数であって前記コア供給電圧がOFF状態であるときに、前記供給検出信号が、IO供給電圧に従うように構成される、IO回路。 - 請求項1に記載のIO回路であって、
前記IO供給電圧がトリップ点電圧を上回り、前記PAD電圧が論理HIGHであるときに、前記供給検出器セルが、前記最終ドライバ回路のディアクティベーションを介して前記PADからの前記リーク電流を制御するように構成される、IO回路。 - 請求項1に記載のIO回路であって、
前記フェイルセーフ回路が、
前記IO供給電圧を受け取るように構成されるソース端子を備える第1のPMOSトランジスタと、
前記PADに接続されるソース端子と、前記IO供給電圧に接続されるゲート端子と、基板信号を生成するために前記第1のPMOSトランジスタのドレイン端子に接続されるドレイン端子とを備える第2のPMOSトランジスタであって、前記基板信号が前記最終ドライバPMOSトランジスタに提供される、前記第2のPMOSトランジスタと、
反転段であって、
前記IO供給電圧を受け取るように構成されるゲート端子と、前記PADに接続されるソース端子とを備える第3のPMOSトランジスタと、
前記IO供給電圧を受け取るように構成されるゲート端子と、制御信号を生成するために前記第3のPMOSのドレイン端子に接続されるドレイン端子とを備え、前記制御信号が前記ゲート回路の対に提供される、第1のNMOSトランジスタと、
前記IO供給電圧を受け取るように構成されるゲート端子を備える第2のNMOSトランジスタと、
前記IO供給電圧を受け取るように構成されるゲート端子と、接地に接続されるソース端子とを備える第3のNMOSトランジスタと、
を含み、
前記第1のNMOSトランジスタと前記第2のNMOSトランジスタと前記第3のNMOSトランジスタとがカスコード配置で接続される、前記反転段と、
を含む、IO回路。 - 入力/出力(IO)供給電圧によって給電される入力/出力(IO)回路であって、
コア供給電圧を検出するように構成される供給検出器セルと、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出器セルの出力を受け取るように構成され、また、前記供給検出器セルの前記出力をコア供給電圧レベルからIO供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
PAD電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記フェイルセーフ回路と前記供給検出器セルとが、前記IO供給電圧と前記PAD電圧とに基づいて前記PADからのリーク電流を制御するように構成される、IO回路。 - 方法であって、
コア供給電圧を検出することと、
入力/出力(IO)供給がトリップ点電圧を下回り、PADが論理HIGHであるときに、最終ドライバ回路のディアクティベーションを介して前記PADからのリーク電流を制御するようにフェイルセーフ回路を構成することと、
コア供給電圧がOFF状態のとき、前記IO供給電圧がトリップ点電圧を上回り、前記PADが論理HIGHであるときに、前記最終ドライバ回路のディアクティベーションを介して前記PADからの前記リーク電流を制御するように供給検出器セルを構成することと、
を含む、方法。 - 請求項13に記載の方法であって、
前記IO供給電圧がランプ関数であり、前記コア供給電圧がOFF状態であるときに、前記IO供給電圧に従うように構成される供給検出信号を前記供給検出器セルにおいて生成することを更に含む、方法。 - 請求項13に記載の方法であって、
コア供給電圧のすべての値で前記供給検出器セルにおいてゼロ静的電流を生成することを更に含む、方法。 - 請求項13に記載の方法であって、
前記IO供給電圧によって前記供給検出器セルに給電することを更に含み、
前記供給検出器セルが、
前記IO供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続され、前記コア供給電圧を入力として受け取るように構成される、入力インバータ段と、
前記入力インバータ段の出力に接続される第2のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第2のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記IO供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第2のインバータ段に結合される出力インバータ段であって、前記出力インバータ段が前記入力インバータ段の前記出力をバッファリングして供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、方法。 - 請求項13に記載の方法であって、
前記フェイルセーフ回路が、
前記IO供給電圧を受け取るように構成されるソース端子を備える第1のPMOSトランジスタと、
前記PAD電圧に接続されるソース端子と、前記IO供給電圧に接続されるゲート端子と、基板信号を生成するために前記第1のPMOSトランジスタのドレイン端子に接続されるドレイン端子とを備える第2のPMOSトランジスタであって、前記基板信号が前記最終ドライバPMOSトランジスタに提供される、前記第2のPMOSトランジスタと、
反転段であって、
前記IO供給電圧を受け取るように構成されるゲート端子と、前記PADに接続されるソース端子とを備える第3のPMOSトランジスタと、
前記IO供給電圧を受け取るように構成されるゲート端子と、制御信号を生成するために前記第3のPMOSのドレイン端子に接続されるドレイン端子とを備え、前記制御信号が前記ゲート回路の対に提供される、第1のNMOSトランジスタと、
前記IO供給電圧を受け取るように構成されるゲート端子を備える第2のNMOSトランジスタと、
前記IO供給電圧を受け取るように構成されるゲート端子と、接地に接続されるソース端子とを備える第3のNMOSトランジスタと、
を含み、
前記第1のNMOSトランジスタと前記第2のNMOSトランジスタと前記第3のNMOSトランジスタとがカスコード配置で接続される、前記反転段と、
を含む、方法。 - コンピューティングデバイスであって、
処理ユニットと、
前記処理ユニットに結合されるメモリモジュールと、
前記処理ユニットと前記メモリモジュールとに結合される複数の論理回路と、
前記複数の論理回路のうちの少なくとも1つの論理回路に結合される入力/出力(IO)回路と、
を含み、
前記IO回路が、
コア供給電圧を検出して供給検出信号を生成するように構成される供給検出器セルと、
PADに接続されて前記供給検出信号を受け取るように構成されるドライバ回路と、
PAD電圧を受け取るように構成されるフェイルセーフ回路と、
を含み、
前記フェイルセーフ回路と前記供給検出器セルとが、前記IO供給電圧と前記PAD電圧とに基づいて前記PADからのリーク電流を制御するように構成される、コンピューティングデバイス。 - 請求項18に記載のコンピューティングデバイスであって、
前記ドライバ回路が、
一対のレベルシフタ回路であって、各レベルシフタ回路が、前記供給検出信号と前記コア供給電圧とを受け取るように構成され、また、前記供給検出信号をコア供給電圧レベルからIO供給電圧レベルに変換するように構成される、前記一対のレベルシフタ回路と、
一対のプリドライバ論理回路であって、各プリドライバ論理回路がレベルシフタ回路の出力に接続される、前記一対のプリドライバ論理回路と、
一対のゲート回路であって、各ゲート回路がプリドライバ論理回路の出力に接続される、前記一対のゲート回路と、
最終ドライバ回路と、
を含み、
前記フェイルセーフ回路と前記一対のプリドライバ論理回路とが、前記IO供給電圧と前記PAD電圧とに基づいて前記PADからの前記リーク電流を制御するために、前記最終ドライバ回路をディアクティベートする前記一対のゲート回路を駆動するように構成される、コンピューティングデバイス。 - 請求項18に記載のコンピューティングデバイスであって、
前記供給検出器セルが前記IO供給電圧によって給電され、
前記供給検出器セルが、
前記IO供給電圧に結合されるダイオード接続トランジスタと、
前記ダイオード接続トランジスタに接続されて前記コア供給電圧を受け取るように構成される入力インバータ段と、
前記入力インバータ段の出力に接続される第2のインバータ段と、
直列に結合される一対の弱キーパートランジスタであって、前記一対の弱キーパートランジスタのゲート端子が前記第2のインバータ段の出力に接続され、前記一対の弱キーパートランジスタが前記入力インバータ段の前記出力を前記IO供給電圧レベルまでプルするように構成される、前記一対の弱キーパートランジスタと、
前記第2のインバータ段に接続される出力インバータ段であって、前記出力インバータ段が、前記入力インバータ段の前記出力をバッファリングして供給検出信号を生成するように構成される、前記出力インバータ段と、
を含む、コンピューティングデバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/043,565 US9000799B1 (en) | 2013-10-01 | 2013-10-01 | Method to achieve true fail safe compliance and ultra low pin current during power-up sequencing for mobile interfaces |
US14/043,565 | 2013-10-01 | ||
PCT/US2014/058011 WO2015050812A1 (en) | 2013-10-01 | 2014-09-29 | Controlling current during power-up and power -down sequences |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016533662A JP2016533662A (ja) | 2016-10-27 |
JP2016533662A5 true JP2016533662A5 (ja) | 2017-11-02 |
JP6685221B2 JP6685221B2 (ja) | 2020-04-22 |
Family
ID=52739504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016519823A Active JP6685221B2 (ja) | 2013-10-01 | 2014-09-29 | パワーアップ及びパワーダウンシーケンスの間の電流制御 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9000799B1 (ja) |
EP (1) | EP3053271A4 (ja) |
JP (1) | JP6685221B2 (ja) |
CN (1) | CN105794111B (ja) |
WO (1) | WO2015050812A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9800230B1 (en) | 2016-06-29 | 2017-10-24 | Qualcomm Incorporated | Latch-based power-on checker |
US10686438B2 (en) * | 2017-08-29 | 2020-06-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Glitch preventing input/output circuits |
DE102018110561A1 (de) * | 2017-08-29 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Störimpuls-verhindernde eingabe/ausgabe-schaltungen |
US10666257B1 (en) | 2018-11-02 | 2020-05-26 | Texas Instruments Incorporated | Failsafe, ultra-wide voltage input output interface using low-voltage gate oxide transistors |
US10673436B1 (en) * | 2018-11-30 | 2020-06-02 | Texas Instruments Incorporated | Failsafe device |
US10707876B1 (en) * | 2019-01-18 | 2020-07-07 | Qualcomm Incorporated | High-voltage and low-voltage signaling output driver |
US11132010B1 (en) * | 2020-06-18 | 2021-09-28 | Apple Inc. | Power down detection for non-destructive isolation signal generation |
US11711076B2 (en) * | 2021-04-30 | 2023-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power on control circuits and methods of operating the same |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5345422A (en) * | 1990-07-31 | 1994-09-06 | Texas Instruments Incorporated | Power up detection circuit |
US6204701B1 (en) * | 1994-05-31 | 2001-03-20 | Texas Instruments Incorporated | Power up detection circuit |
US6826730B2 (en) * | 1998-12-15 | 2004-11-30 | Texas Instruments Incorporated | System and method for controlling current in an integrated circuit |
US6271679B1 (en) * | 1999-03-24 | 2001-08-07 | Altera Corporation | I/O cell configuration for multiple I/O standards |
US6882200B2 (en) * | 2001-07-23 | 2005-04-19 | Intel Corporation | Controlling signal states and leakage current during a sleep mode |
US6853221B1 (en) * | 2001-10-23 | 2005-02-08 | National Semiconductor Corporation | Power-up detection circuit with low current draw for dual power supply circuits |
US6586974B1 (en) * | 2002-05-08 | 2003-07-01 | Agilent Technologies, Inc. | Method for reducing short circuit current during power up and power down for high voltage pad drivers with analog slew rate control |
JP2004179470A (ja) * | 2002-11-28 | 2004-06-24 | Sharp Corp | 半導体入出力回路 |
CN100413073C (zh) * | 2005-03-30 | 2008-08-20 | 中芯国际集成电路制造(上海)有限公司 | 用于避免多电源输入/输出的瞬态短路电流的集成电路 |
JP2006352204A (ja) * | 2005-06-13 | 2006-12-28 | Seiko Epson Corp | 電位検出回路及びそれを備える半導体集積回路 |
RU2308146C2 (ru) * | 2005-12-13 | 2007-10-10 | Общество с ограниченной ответственностью "Юник Ай Сиз" | Устройство защиты выводов интегральных схем со структурой мдп от электростатических разрядов |
JP4160088B2 (ja) * | 2006-09-13 | 2008-10-01 | 株式会社ルネサステクノロジ | 半導体装置 |
US7873854B2 (en) * | 2007-10-01 | 2011-01-18 | Silicon Laboratories Inc. | System for monitoring power supply voltage |
US8004312B2 (en) * | 2009-01-15 | 2011-08-23 | Lsi Corporation | Fail safe I/O driver with pad feedback slew rate control |
US20100264975A1 (en) * | 2009-04-17 | 2010-10-21 | Scott Gregory S | Level Shifter with Rise/Fall Delay Matching |
KR20100116253A (ko) * | 2009-04-22 | 2010-11-01 | 삼성전자주식회사 | 입출력 회로 및 이를 포함하는 집적회로 장치 |
US8421516B2 (en) | 2009-10-23 | 2013-04-16 | Arm Limited | Apparatus and method providing an interface between a first voltage domain and a second voltage domain |
US8675420B2 (en) * | 2011-05-26 | 2014-03-18 | Micron Technology, Inc. | Devices and systems including enabling circuits |
-
2013
- 2013-10-01 US US14/043,565 patent/US9000799B1/en active Active
-
2014
- 2014-09-29 CN CN201480065562.2A patent/CN105794111B/zh active Active
- 2014-09-29 WO PCT/US2014/058011 patent/WO2015050812A1/en active Application Filing
- 2014-09-29 EP EP14851322.9A patent/EP3053271A4/en active Pending
- 2014-09-29 JP JP2016519823A patent/JP6685221B2/ja active Active
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