JP2016519420A - 銅ピラー取り付け基板 - Google Patents

Abstract

電子的アッセンブリが、誘電体層（２１２）と誘電体層上にあるソルダレジスト層（２３０）とを有する銅ピラー取り付け基板（２１０）を含む。ソルダレジスト層は、複数のソルダレジスト開口（２３２）を有する。複数の平行のトレース（２１４、２２０、２２２）が、誘電体層上に形成される。各トレース（２１４、２２０、２２２）は、第１端部（２６２）、第２端部（２６４）、及び中間部（２６６）を有する。各トレース（２１４、２２０、２２２）の第１及び第２端部（２６２、２６４）はソルダレジスト層により覆われ、中間部（２６６）はソルダレジスト開口内に配置される。中間部（２６６）の各々は、その上に少なくとも１つの導電性被覆層（２１６、２１８）を有し、誘電体層から、少なくともソルダレジスト層厚みと同じ程度の大きさである少なくとも１つの導電性被覆層（２１６、２１８）のうち最頂のものまで測定された高さを有する。

Description

ここ１０年の間、集積回路（ＩＣ）ダイなどの半導体デバイスを、印刷回路基板、キャリア基板、インターポーザ、及びその他のダイなどの基板に相互接続するためのワイヤボンディングに対する一般的な代替策として、フリップチップ技術が登場してきている。

「フリップチップ」は、「制御崩壊チップ接続」又はその頭字語「Ｃ４」としても知られている。フリップチップ技術を用い、はんだボール／バンプがダイ／チップの１つの面上の電気的コンタクトパッドに取り付けられる。フリップチップダイは、通常、ウエハレベルで、即ち、複数の同一のダイがまだ大きな「ウエハ」の一部である間に、処理される。はんだボールは、ウエハの頂部側のチップパッド上に堆積される。ウエハは、時折、「シンギュレートされ」又は「ダイシングされ」（個別のダイに切られ）、この時点で、各々が頂部面表面上にはんだボールを有する、多数の個別のフリップチップダイを提供する。その後チップは、フリップチップが搭載される印刷回路基板又はキャリア基板などの基板の頂部表面上のマッチングコンタクトパッドにはんだボールを接続するために、「フリップ」され得る。はんだボール取り付けは、通常、リフロー過熱によって提供される。

ＩＣダイが一層複雑になるにつれて、フリップチップ上のはんだバンプ／ボールの数が劇的に増大されてきている。従来ははんだボールは、通常、チップコンタクトパッドに取り付けられた比較的大きな円形のはんだボールによって提供されていたのに対し、最近ははんだボールの代わりに銅ピラー（ＣｕＰ）が用いられてきている。ＣｕＰは、フリップチップダイ上のコンタクトパッドの一端に取り付けられる伸長された銅ポスト部材である。ＣｕＰは、ダイの面に垂直の方向でダイから外方に延びる。各ＣｕＰは、概して、その末端部に取り付けられた弾丸又は半円形状のはんだピースを有する。ＣｕＰは、このはんだピースにより、リフロー過熱によるなど基板上の対応するコンタクトパッドにボンディングされる。ＣｕＰは、従来のはんだボール／バンプよりずっと密集して、即ち「一層高ピッチ」で、配置され得る。例えば、フリップチップはんだボールアレイのための典型的なピッチは１５０μｍであるが、フリップチップＣｕＰアレイのための典型的なピッチは４０μｍである。このような高ＣｕＰ密度を有するダイへの基板の接続を促進する１つの方式は、フリップチップが搭載されるべき基板上に、従来のコンタクトパッドではなく、ボンド「トレース」（「フィンガー」と呼ぶこともある）を提供することである。トレースは、従来のようなトレース間の如何なる絶縁性材料もなく、近接する平行の関係に配置され得る、伸長されたコンタクトパッドである。

銅ピラーを備えた従来のフリップチップダイの頂部等角図である。

図１のフリップチップダイの一部の詳細断面図である。

図１及び図２に示すタイプのフリップチップダイが接続され得る、従来の基板の一部の頂部平面図である。

図１及び図２に示すタイプのフリップチップダイが接続され得る、別のタイプの基板の一部の頂部平面図である。

図４に示すタイプの別の基板の断面図である。

図１及び図２に示すタイプのフリップチップダイが接続され得る、別の基板の断面立面図である。

図１及び図２に示すようなフリップチップダイに取り付けられた、図６に示すような基板の断面立面図である。

銅ピラーの断面部分を除いた全フリップチップが切り取られた、図７に図示するような基板上に搭載されたフリップチップダイの頂部平面図である。

ＣｕＰ取り付け基板を形成する方法のフローチャートである。

電子的アッセンブリが、誘電体層２１２と、誘電体層２１２上にあるソルダレジスト層２３０とを有するＣｕＰ取り付け基板２１０を含む。ソルダレジスト層２１２は、中に複数のソルダレジスト開口２３２を有する。複数の平行のトレース２１４、２２０、２２２が誘電体層２１２上に形成される。各トレースは、第１端部２６２、第２端部２６４、及び中間部２６６を有する。第１及び第２端部２６２、２６４は、ソルダレジスト層２３０により覆われる。中間部２６６は、ソルダレジスト層２３０における開口２３２内に配置される。中間部２６４の各々は、その上の少なくとも１つの導電性被覆層２１６、２１８を有する。誘電体層２１２の頂部表面２１３から最頂導電性被覆層２１８の頂部までの測定された各中間部２６４の高さは、少なくともソルダレジスト層２３０の厚みと同じくらいの大きさである。

図１により図示されるように、従来のフリップチップダイ１０は、内部回路要素を含む半導体基板１２を含む。この基板は、第１又はアクティブ面１４と、第１の面１４とは反対の第２又はイナクティブ面１５とを有する。銅ピラーのアレイ１６が、ダイ１０のアクティブ面表面１４から突出する。銅ピラーアレイ１６は、第１の面１４上で任意の所望の構成で配置され得る、多数の個別の銅ピラー１８を含む。

図２は、ダイ１０の第１の面１４から突出する一対の従来の銅ピラー１８の典型的な構造を図示する。個別の銅ピラー１８の各々は、概して円筒状の銅ポスト部２２上に搭載される、概して弾丸又は半円形状のはんだティップ部２０を含み得る。各銅ポスト部２２は、シリコン基板１２の頂部表面において形成されるコンタクトパッド２４上に搭載される。コンタクトパッド２４は、シリコン基板１２内で内部回路要素（図示せず）に接続される。銅ポスト部２２は、従来、当業界でよく知られている方式でアンダーバンプ金属層２６によるなど、コンタクトパッド２４に物理的及び電気的に接続され得る。そのため、各銅ピラー１８は、コンタクトパッド２４及びアンダーバンプ金属層２６を介して半導体基板１２内で内部回路要素に電気に接続される。ダイ１０の頂部表面１４上のパッシベーション層１７が各銅ピラー１８を囲む。

図３は、フリップチップダイ１０の銅ピラー（ＣｕＰ）１８の幾つかに接続されるように適合される基板３０の一部の頂部平面図である。基板３０は、印刷回路基板、ＩＣパッケージキャリアボード、インターポーザ、又はその他の種類の電気的接続基板であり得る。基板３０は、頂部表面３２を有し、複数の概して平行のトレース（本明細書では単に「トレース」と呼ぶこともある）３４、３６、３８、４０が、頂部表面３２上に、従来の又はその他の方法を用いて提供される。トレース３４、３６、３８、４０は、銅又は別の導電性金属で作られ得る。トレースは、銅ピラーのはんだティップとのボンディングを促進するために、錫又は銀などの他の材料で被覆され得る。トレース３４、３６、３８、４０は、すべて同じ幅のものであり得る空間４４、４６、４８により隔てられる。トレース３４、３６、３８、４０も同じ幅のものであり得る。従来技術のトレース３４などのための典型的な幅範囲は１５μｍ〜２０μｍである。トレース間の空間４４、４６、４８は、４０μｍ〜８０μｍの典型的な幅範囲を有し得る。トレースの幅の、トレース間の空間の幅に対する比は、典型的に約２．５：４である。関連するＣｕＰ１８のはんだティップ部２０が個別のトレース３４、３６、３８、４０に接続される位置は、５２、５４、５６、５８において破線の円及び十字線で図示されている。トレース３４、３６などの対向する長手方向端部は、それぞれ、ソルダレジストのストリップ６２、６４で覆われる。ソルダレジストは、はんだ又はその他の導電性材料から導電性パッド及びトレースをシールドするために用いられる非導電性の材料である。ソルダレジストは、当業界では「はんだマスク」と呼ぶこともある。トレース端部にわたって提供されるソルダレジストストリップの典型的な幅（トレースが延在する方向に平行な方向）範囲は、約７０μｍ〜１７０μｍである。

図４は、図３の基板３０のように、フリップチップダイ１０の銅ピラー（ＣｕＰ）１８の幾つかに接続されるように適合される基板３１の一部の頂部平面図である。基板３１の構造は、各トレースの上の小さなソルダレジスト開口を除くトレースをソルダレジストの層が完全に覆うことを除き、基板３０のものに類似する。半導体基板３１は、その頂部表面３３上に形成される、平行の離間されたトレース又は「トレース」３５、３７、３９、４１を有する。ソルダレジスト６３の層が、ソルダレジスト開口５１、５３、５５、５７が提供される、各トレース３５、３７、３９、４１の中間部の上方の小さな開口５１、５３、５５、５７を除いて、トレースの両端間のトレースの全てを覆う。これらの開口は、各トレースの幅よりいくらか大きく、互い違い（千鳥状）の関係に提供される。開口５１、５３、５５、５７はまた、ＣｕＰ５２、５４、５６、５８の直径より幅広く、これらは、開口５１、５３、５５、５７により露出される対応するトレースの部分にボンディングされる。

図５は、図４に示す基板３１のものと実質的に同じ構造を有する基板１１０の断面立面図である。基板１１０は誘電体層１１２を有する。誘電体層１１２の頂部表面１１１上に第１のトレース１１４が形成される。トレース１１４は、銅トレースであり得、又は金などの別の適切な導体から形成され得る。図５に示すように、はんだと容易にボンディングし得る導体被覆１１６、例えば錫又は銀、がトレース１１４の一部の頂部及び側面を覆う。被覆１１６が付けられるトレース１１４の部分は、ソルダレジスト開口１３２内に配置される。第２のトレース１１８が、トレース１１２の１つの側部に隣接して配置され、第３のトレース１２２が、第１のトレース１１２の他の側部に近接して配置される。ソルダレジスト層１３０が、第１のトレース１１４の中間部１１５の上に配置されるソルダレジスト開口１３２など、各トレースの中間部の上方のソルダレジスト開口のエリアを除いて、トレース１１４、１１８、１２２の全てを覆う。ソルダレジスト開口は、図４に示すソルダレジスト開口５１、５３、５５、５７のように互い違いである。そのため、図５において、トレース１１４の上の開口１３２に隣接する位置の上におけるトレース１１８及び１２２の上に開口はない。ソルダレジスト１３０は、ソルダレジスト開口１３２にあるトレース１１４の中間部１１５に隣接するトレース１１８及び１２２の頂部及び側部両方を覆う。開口１３２におけるソルダレジスト層１３０の高さ「ｓ_１」は、基板表面１１１から第１のトレース１１４上の導電性被覆１１６の頂部まで測定された高さ「ｔ_１」より大きい。はんだティップ１４２を有するＣｕＰ１４０が、トレース１１４の中間部１１５の直上に配置され、それを被覆１１６と接触させるよう下方に移動させることにより、及びその後、はんだティップ１４２及び被覆１１６をリフローすることにより、トレース１１４にボンディングされ得る。ＣｕＰのティップの被覆されたトレースへのボンディングは当業界で既知であり、そのため、本明細書に更に記載することはない。

出願人は、上記で図４及び図５を参照して説明したものなどのフリップチップダイ搭載基板に関連付けられる幾つかの問題を見出している。問題の１つは、このような基板に対する製造上公差が非常に小さく、これらの公差から逸脱すると、幾つかの異なる方式においてフリップチップ／基板アッセンブリが作用しなくなり得るということである。例えば、ソルダレジスト層１３０が誘電体層１１２ａ上で図５に示す位置から左に小さな距離シフトされる場合、トレース１１８の一部が露出され得、リフローの間ソルダレジスト開口１３２に入り得るＣｕＰ１４０からの如何なるはんだ１４２も、トレース１１４及び１１８を短絡させ得る。左への同じシフトが、トレース１１４とトレース１２２と間の開口１３２の部分を減少させ得、そのため、トレース１２２の周りのソルダレジストによりＣｕＰ１４０がトレース１１４のティップとの接触関係へ自由に動かないようにされ得る。ＣｕＰ１４０が下降するにつれて、それは、トレース１２２の周りのソルダレジストの一部をそぎ落とし得、ソルダレジストのそぎ落とされた部分が被覆層１１６上に落ち、はんだティップ１４２と被覆層１１６との間のボンドと干渉する。ソルダレジスト開口１３２が小さすぎると、同様の問題が生じ、ソルダレジスト開口１３２のエリアにおけるトレース１２２の被覆層１１６上に落ちるソルダレジスト残留物となる。また、ソルダレジストの開口サイズを小さくすることは、ＣｕＰティップ１４２とトレース１１４との間の良好なコンタクトを成さないリスクを増大させる。このような問題が生じることを避けるため、ソルダレジスト開口１３２のサイズは増大され得る。しかし、ソルダレジスト開口１３２のサイズを増大すると、異なる欠陥モード、いわゆる「ソルダレジストアンダーカット」となり得る。アンダーカットは、１１８及び１２２など隣接するＣｕトレース上を覆うソルダレジストの幅が低減するとき、しばしば起こる。ソルダレジスト開口が大き過ぎず小さ過ぎないようにソルダレジスト開口をつくるプロセスを最適化するには非常にコストがかかる。上述のような問題を予防するために、下記の構造及びプロセスが用いられ得る。

図６は、頂部表面２１３を備えた誘電体層２１２を有する半導体基板２１０の側部立面図である。表面２１３上に第１のトレース２１４が形成される。トレース２１４は、銅、金、又はその他の適切な導体であり得る。第１のトレース２１４は、ソルダレジスト層２３０のソルダレジスト開口２３２内に配置される長さの中間部２１５を有する。第１の導電性被覆層２１６が第１のトレース２１４の中間部２１５を覆う。この層２１６は、下記で更に詳細に説明するようにリフロー過熱の間それが融解しない、充分に高い融解温度を有する銅などの導電性材料から形成される。第２の被覆２１８が、その中間部２１５における第１のトレース２１４上の第１の被覆２１６の上に付けられ得る。被覆層２１６、２１８はいずれも導電性被覆層である。第１の被覆層２１６は、トレース２１４に類似する組成を有し得る。例えば、トレース及び第１の被覆層２１６はいずれも銅であり得る。一実施例において第１の被覆層２１６は、第２の被覆層２１８より厚い。第１の被覆層２１６は、トレース２１４に良好に付着し、リフロー温度で溶融しない材料から選択され得る。第２の被覆層２１８は、第１の被覆層に良好に付着し、はんだに良好に接着し、リフロー温度で溶融する、導電性材料から選択され得る。例えば、第２の層は、錫又は銀又は適切な合金であり得る。被覆２１６、２１８は、従来の手段によるソルダレジスト開口２３２の形成後、中間部２１５に付けられ得る。第１のトレース２１４の１つの側部に平行に及び隣接して第２のトレース２２０が配置される。第１のトレース２１４の他方の側部に平行に及び隣接して第３のトレース２２２が配置される。組み合わされた第２及び第３の層２１６、２１８の厚み「ｔ_２」は、開口２３２におけるソルダレジスト層２３０の高さ「ｓ_１」より大きい。そのため、銅ピラー２４０が下降するにつれて、それは、たとえ銅ピラー２４０がトレース２１４上で正確に中央になくても、ソルダレジスト層２３０ではなく、まずトレース２１４の第２の層２１６との接触を成す。これは、第２の層２１６の頂部が銅ピラー２４０の付近で基板２１０上の最も高い表面であるためである。その結果、ＣｕＰ２４０のはんだティップ２４２が、ソルダレジスト層２３０に接触する如何なる機会をも有する前に第２の層２１６との接触を成す。従って、図７に図示するように、被覆層２１８とはんだティップ２４２と間のボンド２５０が、図７に図示するように、ソルダレジスト層２３０からの如何なるデブリもなく形成される。トレース２１４のコンタクト表面をソルダレジスト層２３０の上方に上げることにより、別のプラスの効果も達成される。ソルダレジスト開口２３２は、もはやＣｕＰ２４０がソルダレジスト開口にフィットする必要がないため、ＣｕＰ２４０のサイズに対してサイズが低減され得る。そのため、ソルダレジストアンダーカットが避けられる。またＣｕＰの２４０の直径は、ソルダレジスト開口のサイズに対して増大され得る。ＣｕＰの直径を増大させると、各ＣｕＰが対応するトレースとより容易に係合され得る。言い換えると、他の問題を生じさせることなく各ＣｕＰに一層広いフットプリントが与えられ得るため、ＣｕＰと対応するトレースとの間の整合は、図６及び図７に示す構造では図３〜図５に示す構造の場合ほど正確である必要はない。例えば、図６及び図７に示すように、ＣｕＰは、２１０などの基板に機能的に接続可能である対応するソルダレジスト開口２３２より幅広いフットプリントでつくられ得、この基板は、ソルダレジスト層２３０の高さｓ_１より大きい対応するソルダレジスト開口２３２における全体的なトレース高さｔ_２（被覆を含む）を有する。ＣｕＰには、たとえその断面形状が、例えば楕円又は矩形又はその他の幾何学形状など、円以外であっても、一層広いフットプリントが与えられ得ることも理解されたい。そのため、欠陥アッセンブリが低減され得、また、図６及び図７において図示及び説明されるような構造により製品歩留まり率が改善され得る。

図８は、フリップチップダイ、及び図６及び図７に図示するものと同じであり得る断面構成を有する基板アッセンブリタイプの頂部平面図である。この実施例において、トレース２１４、２２０、２２２などは、各々第１端部２６２及び第２端部２６４を有する。例えば２１４、２２０など、隣接するトレースの第１端部２６２と第２端部２６４とは互い違いにされる。その結果、例えば、２２０、２２２など、１つおきのトレースの第１端部２６２は同じ想像線ＡＡで終端し、他のトレース２１４などの第１端部２６４は線ＡＡの実質的に内側に配置される。トレースの第２端部２６４及び想像線ＢＢに対して同じ関係がある。ソルダレジスト層２３０の端部は、線ＡＡ及びＢＢに沿っていてもよく、又はそれらの外にあってもよい。平行のトレースの任意のアレイにおける如何なるトレースも全て、同じ想像線で開始し、同じ想像線での端部で終わるという、トレースの従来技術の位置決めに対するこの位置決めの利点は、図８の基板２１０上のトレースの総長が実質的に低減される点である。また、隣接するトレースの内側に位置する端部２６２又は２６４が、図８に示すように、隣接するトレース間に重なりがないように終端する場合、隣接するトレース間の短絡の可能性が実質的に低減される。（本明細書において用いられるように語句「隣接するトレース」とは、たとえトレース自体が部分的に同一広がりを有さない（coextensive）長さであるときでも、隣接する軸を有するトレースを指す。）その結果、トレース間の横方向距離が低減され得、一層密度の高い設計が可能となり、そのため、一層高ピッチの関連するＣｕＰフリップチップダイの利用が可能となる。またトレース長さがより短いことで、Ｃｕマイグレーションの可能性、及び、寄生容量などの何らかの望ましくない電気的影響の可能性が低減され得る。また、一層大きなソルダレジスト開口の利用も可能となり、そのため、従来技術のものより一層容易に製造し得る基板設計の利用が可能となる。

図９は、銅ピラー取り付け基板を形成する方法のブロック図である。この方法は、３０２で図示するように、誘電体層を備えた基板を提供することを含む。この方法はまた、３０４で図示するように、誘電体層上に複数の平行のトレースを形成することを含む。この方法は更に、３０６で図示するように、複数の平行のトレースの上にソルダレジスト層を付けることを含み、また、３０８で図示するように、ソルダレジスト層に各トレースの中間部分を露出させる開口を形成することを含む。この方法は更に、３１０で図示するように、トレースの各々の露出された中間部を、ソルダレジスト層の高さより高い高さまで延在する導電性材料で被覆することを含む。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (20)

1. 電子的アッセンブリであって、
   銅ピラー取り付け基板を含み、
   前記銅ピラー取り付け基板が、
   誘電体層と、
   前記誘電体層に重なるソルダレジスト層であって、中に複数の開口を有し、且つ、ソルダレジスト層厚みを有する、前記ソルダレジスト層と、
   前記誘電体層上に形成される複数の平行のトレースと、
   を含み、
   各トレースが第１端部と第２端部と中間部とを有し、前記第１及び第２端部が前記ソルダレジスト層により覆われ、前記中間部が前記ソルダレジスト層の前記開口内に配置され、前記中間部の各々が、その上に少なくとも１つの導電性被覆層を有し、且つ、前記誘電体層から、少なくとも前記ソルダレジスト層厚み程度に大きい前記少なくとも１つの導電性被覆層の最頂のものまで測定された高さを有する、
   アッセンブリ。
2. 請求項１に記載のアッセンブリであって、前記少なくとも１つの導電性被覆層が、第１の導電性被覆層及び第２の導電性被覆層を含む、アッセンブリ。
3. 請求項２に記載のアッセンブリであって、前記第１の導電性被覆層が銅を含む、アッセンブリ。
4. 請求項２に記載のアッセンブリであって、前記第２の導電性被覆層が錫を含む、アッセンブリ。
5. 請求項１に記載のアッセンブリであって、前記トレースが銅を含む、アッセンブリ。
6. 請求項１に記載のアッセンブリであって、前記ソルダレジスト層における前記開口が互い違いにされる、アッセンブリ。
7. 請求項１に記載のアッセンブリであって、前記複数の平行のトレースの隣接するトレースがトレース間隔距離により隔てられ、前記ソルダレジスト層開口が互い違いにされ、複数の銅ピラーを有するダイを更に含み、前記銅ピラーの各々が、前記複数のトレースの関連する一つのトレースの前記中間部に接続されるティップ部を有し、前記銅ピラーの各々が、前記平行のトレースに垂直に測定された前記ソルダレジスト開口の関連する一つのソルダレジスト開口の寸法より大きい、前記平行のトレースに垂直に測定された断面寸法を有する、アッセンブリ。
8. 請求項７に記載のアッセンブリであって、前記銅ピラーの各々の前記ティップ部が、前記複数のトレースの関連する一つのトレースの前記中間部上の前記少なくとも１つの被覆層にボンディングされる、アッセンブリ。
9. 請求項８に記載のアッセンブリであって、前記複数のトレースの各々の前記中間部上の前記少なくとも１つの導電性被覆層が、第１の被覆層、及び前記第１の被覆層の上の第２の被覆層を含み、前記銅ピラーの前記はんだティップ部が前記第２の被覆層にボンディングされる、アッセンブリ。
10. 請求項９に記載のアッセンブリであって、前記第１の被覆層が前記第２の被覆層より厚い、アッセンブリ。
11. 請求項７に記載のアッセンブリであって、前記はんだティップ部の各々が円形の断面を有する、アッセンブリ。
12. 請求項１に記載のアッセンブリであって、前記複数の平行のトレースが、前記トレースに垂直であり且つ前記トレースの第１端部のうちの最外の第１端部に交差する第１の線と、前記トレースに垂直であり且つ前記トレースの第２端部のうちの最外の第２端部に交差する第２の線とにより画定されるエリア内に配置され、前記複数のトレースが各々、前記第１の線と前記第２の線との間の距離より短い長さを有する、アッセンブリ。
13. 請求項１２に記載のアッセンブリであって、前記複数のトレースが各々、前記第１の線と前記第２の線との間の前記距離の２分の１より短い長さを有する、アッセンブリ。
14. 請求項１２に記載のアッセンブリであって、前記ソルダレジスト層が、少なくとも、前記第１の線まで、及び前記複数の平行のトレースの少なくとも最初のトレースから前記複数の平行のトレースの少なくとも最後のトレースまで延在する領域において前記第２の線まで延在する、アッセンブリ。
15. 電子的アッセンブリであって、
    銅ピラー取り付け基板を含み、
    前記銅ピラー取り付け基板が、
    誘電体層と、
    前記誘電体層に重なるソルダレジスト層であって、中に複数の開口を有し、且つ、ソルダレジスト層厚みを有する、前記ソルダレジスト層と、
    前記誘電体層上に形成される複数の平行のトレースと、
    を含み、
    各トレースが第１端部と第２端部と中間部とを有し、前記第１及び第２端部が前記ソルダレジスト層により覆われ、前記中間部が、前記ソルダレジスト層における前記開口内に配置され、前記複数の平行のトレースが、前記トレースに垂直であり且つ前記トレースの第１端部のうちの最外の第１端部に交差する第１の線と、前記トレースに垂直であり且つ前記トレースの第２端部のうちの最外の第２端部に交差する第２の線とにより画定されるエリア内に配置され、前記複数のトレースが各々、前記第１の線と前記第２の線との間の距離より短い長さを有する、
    アッセンブリ。
16. 請求項１５に記載のアッセンブリであって、前記複数のトレースが各々、前記第１の線と前記第２の線との間の前記距離の２分の１より短い長さを有する、アッセンブリ。
17. 請求項１５に記載のアッセンブリであって、前記ソルダレジスト層が、少なくとも前記第１の線まで、及び前記複数の平行のトレースの少なくとも最初のトレースから前記複数の平行のトレースの少なくとも最後のトレースまで延在する領域において前記第２の線まで延在する、アッセンブリ。
18. 銅ピラー取り付け基板を形成する方法であって、
    誘電体層を備えた基板を提供すること、
    前記誘電体層上に複数の平行のトレースを形成すること、
    前記複数の平行のトレースの上にソルダレジスト層を付けること、
    各トレースの中間部分を露出させる前記ソルダレジスト層における開口を形成すること、及び
    前記トレースの各々の前記露出された中間部を、前記ソルダレジスト層の前記高さより高い高さまで延在する導電性材料で被覆すること、
    を含む、方法。
19. 請求項１８に記載の方法であって、前記誘電体層上に前記複数の平行のトレースを形成することが、隣接するトレースの長さが重ならないように、平行のトレースの開始点及び終点を互い違いにすることを含む、方法。
20. 請求項１８に記載の方法であって、各トレースの中間部分を露出させる前記ソルダレジスト層において前記開口を形成することが、互い違いの開口を形成することを含む、方法。

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