JP2016510899A - 自動テストシステムでの低待ち時間通信の方法及び装置 - Google Patents

Abstract

幾つかの態様によれば、複数の連続サイクルでメッセージを処理するシステム及び方法が提供される。１つのそのようなシステムは、メッセージを出力するようにそれぞれ構成される複数の第１の回路であって、同期して動作するように構成される、複数の第１の回路と、各第１の回路にそれぞれ関連付けられ、各第１の回路によって出力されるメッセージを記憶するようにそれぞれ構成される第１の複数のバッファと、バッファから複数のメッセージを受信し、メッセージの集計を実行し、それにより、集計された指示を生成するように構成される通信パスと、１つ又は複数の第２の回路とを備える。１つ又は複数の第２の回路は、同期して動作し、集計された指示を受信するように構成され、第１の複数のバッファのうちのバッファは、各第１の回路からのメッセージを異なる時間に記憶するように構成される。

Description

半導体デバイスの製造での重要な段階は、デバイスが設計したように挙動することを保証することである。この段階は、「テスト」として知られ、デバイスの挙動を自動的に分析する自動テスト機器又は「テスタ」を使用して実行されることが多い。そのような自動テスト機器は、１つ又は複数の被試験デバイス（ＤＵＴ）についての１つ又は複数のテスト点にテスト信号を送信し、それらからテスト信号の値を測定することが可能な複雑な電子装置を備える。

デバイスを完全にテストするために、テスタは、ＤＵＴの動作環境で見られ得るような信号を生成し、測定しなければならない。テストによっては、テスト信号を生成又は測定するためにテスタで実行される動作は、テストパターンによって定義される。動作に当たり、「パターン生成器」と呼ばれるテスタ内部の回路が、パターンを実行し得る。テストパターンは、多くのテスタサイクルのそれぞれで、ＤＵＴ上の多くのテスト点のそれぞれに、何の信号を送信するか、又は測定されると予期されるものを指定し得る。テスタによって測定される信号は、テスト結果の指示、すなわち、設計したようにＤＵＴが挙動しているか否かの指示を提供する。

テスタが、半導体デバイスでのテスト結果を適宜評価するには、特定の信号が検出されたこと、及び信号が特定の時間に発生したことの両方をテスタが判断する必要があることが多い。テスタは「ピンエレクトロニクス」回路を含み得、この回路は、ＤＵＴで測定される信号が、予期される時間に予期される値を有するか否かを判断する。他の構成要素にこれらの比較の結果を通知するために、ピンエレクトロニクスはフラグを設定し得る。フラグは、テスタを通して伝搬され、テスタの部分は、フラグに基づいて動作し得る。例えば、続けて生成され、且つ／又は測定された信号は、１つ又は複数のフラグに基づき得る。

しかし、テスタは、それぞれが信号の生成、測定、又はそれらの両方を行う役割を果たし得る複数の構成要素を備え得る。例えば、テスタが、アップグレード及び／又は修復を支援する幾つかのモジュールを備えること、又は特定の半導体デバイスのテストに向けてテスタを適合させることが可能なことが好都合であり得る。生成され測定される信号をフラグに基づかせるためには、テスタ全体を通してフラグを適用して、フラグが複数の構成要素に特定の時間関係で到達する必要がある。

例えば、フラグがテスタ動作のサイクルで、ＤＵＴが設計したように挙動していないことを示す場合、テストシステムは、このテスト障害に基づいて続くテスト動作を適応させ得る。テストシステムがテストを効率的に実行するために、テスタは、テスト信号が生成された後直ちに、構成要素の間で後続動作を調整する必要もあり得る。例えば、テスト中のＤＵＴがテストで不合格であることを検出すると、そのテストに関わるテスタの構成要素は、既に失敗したことが分かっているそのＤＵＴをテストする動作を停止し、別のＤＵＴのテストに向けてリセットし得る。しかし、これらの動作は、構成要素の全てが、調整された時間に次のＤＵＴをテストする信号を生成し測定するように、調整されなければならない。

構成要素を調整する一方法は、全ての構成要素にポイントツーポイント配線で接続されて、参照クロックを提供し、全ての構成要素とフラグを交換する中央回路を提供することである。例えば、各パターン生成器は、中央回路によって提供される参照クロック信号に基づいて、同期して動作することができる。フラグが一構成要素で設定される場合、信号は、その構成要素から中央回路に通信し得、次に、中央回路は、コマンドを全てのパターン生成器に通信する。しかし、テストシステム内の構成要素間で可能な物理的な接続数に実際的な制約が存在し得る。

幾つかの実施形態は、複数の連続サイクルでメッセージを処理するシステムを提供し、本システムは、メッセージを出力するようにそれぞれ構成される複数の第１の回路であって、同期して動作するように構成される複数の第１の回路と、各第１の回路にそれぞれ関連付けられ、各第１の回路によって出力されるメッセージを記憶するようにそれぞれ構成される第１の複数のバッファと、バッファから複数のメッセージを受信し、メッセージの集計を実行し、それにより、集計された指示を生成するように構成される通信パスと、１つ又は複数の第２の回路とを備え、１つ又は複数の第２の回路は、同期して動作し、集計された指示を受信するように構成され、第１の複数のバッファのうちのバッファは、各第１の回路からのメッセージを異なる時間に記憶するように構成される。

幾つかの実施形態は、複数の連続サイクルでイベント情報を処理する方法を含み、本方法は、第１のサイクル中、複数の第１の回路のそれぞれでメッセージを生成することと、可変長の時間にわたり、各メッセージを第１の複数のバッファの１つにバッファリングすることであって、第１の複数のバッファのそれぞれには、複数の第１の回路の１つが関連付けられることと、第２のサイクル中、第１の複数のバッファのうちの第１のバッファに結合された通信パスの第１の位置に値を設定することであって、第１の複数のバッファは、通信パスに第１の順序で結合されることと、第２のサイクルに続く複数のサイクルのそれぞれで、値を通信パスに沿って、第１の順序での後続バッファに関連付けられた通信パスに沿った後続位置に通信し、後続位置でのバッファからのメッセージと値とを集計することにより、値を更新することであって、それにより、集計された指示を生成することと、第３のサイクル中、集計された指示を１つ又は複数の第２の回路のそれぞれに提供することとを含む。

幾つかの実施形態は、通信パスがメッセージを搬送する自動テストシステムのインタフェース回路を提供し、本インタフェース回路は、複数の入力ポートと、複数の出力ポートと、参照クロック入力と、参照クロック入力に結合される第１の複数のバッファであって、第１の複数のバッファの各バッファは、入力ポートに結合され、参照クロックによって制御される時間でメッセージを受信するように構成される、第１の複数のバッファと、第１の複数のバッファから複数のメッセージを受信し、メッセージの集計を実行し、それにより、集計された指示を生成するように構成される通信パスと、出力ポートにそれぞれ結合され、集計された指示を記憶し、集計された指示を各出力ポートに同期して出力するようにそれぞれ構成される第２の複数のバッファとを備える。

上記は、本発明の非限定的な概要であり、本発明は添付の特許請求の範囲によってのみ規定される。

添付図面は、一定の縮尺で描かれることが意図されていない。図面中、様々な図に示される同一又は略同一の各構成要素は同様の数字で表される。明確にするために、あらゆる構成要素があらゆる図面に示されるわけではない。

本発明の任意の実施形態に関連して使用し得る自動テスト機器を使用して、デバイスをテストするのに適するシステムを示す。 幾つかの実施形態による直列通信パスを使用してメッセージを処理するのに適するシステムの概略図を示す。 更なる実施形態による直列通信パスを使用してメッセージを処理するのに適するシステムの概略図を示す。 幾つかの実施形態による自動テストシステムでの複数のパターン生成器によって生成されるフラグの処理に適する回路の概略図を示す。 幾つかの実施形態による自動テストシステムでのモジュール及びバックプレーンにわたるフラグを集計するのに適する回路の概略図を示す。 幾つかの実施形態による自動テストシステムでの複数のパターン生成器により生成されるフラグを時間多重化するのに適する回路の概略図を示す。 幾つかの実施形態による、自動テストシステムでの複数のパターン生成器によって生成されるフラグを時間多重化するシステムの動作の例示的な期間を示す。 幾つかの実施形態による直列通信パスを使用してメッセージを処理する方法を示す。

本発明者らは、複数の構成要素にフラグを配信するために、中央回路にルーティングされる離散したポイントツーポイント配線をなくしながら、フラグの信頼性の高い配信を可能にすることにより、様々な望ましい機能が可能になることを認識し理解した。例えば、テストシステムの異なる部分は、異なる「論理パターン生成器」として動作し得る。各論理パターン生成器は、テストシステムの構成要素の異なるサブセットを制御して、他の論理パターン生成器に関連付けられた構成要素もそれらの構成要素と同期する必要なく、同期して実行し得る。その結果、各論理パターン生成器に関連付けられた構成要素は、様々なイベントに応答して、様々な時間にパターンの実行フローの開始、停止、又は変更を行い得る。そのような柔軟性は、例えば、単一のテストシステムを用いて複数のＤＵＴを同時にテストするに当たり、又は独立して動作する複数の機能コアを用いてＤＵＴをテストするに当たり有用であり得る。

本発明者らは、中央回路への離散したポイントツーポイント配線なしでフラグを配信することにより、離散配線を用いて実際に実施することが可能な論理パターン生成器よりも多数の論理パターン生成器がテスタ内で可能になり得ることをさらに認識し理解した。さらに、本発明者らは、離散配線が、特定のモジュールをテストシステムに設置するために、所定位置になければならないため、テストシステムの柔軟性を制限し得ることを認識し理解した。

本明細書に記載されるテストシステムの実施形態は、モジュール間の直列通信パスによってテストシステムを構成し使用するに当たり、より高い柔軟性を提供し得る。同じテスタサイクルで全てのモジュールによって生成されるフラグの値は、通信パス上で集計し得る。例えば、フラグが、サイクルでの障害を通知する場合、通信パスは、そのサイクル中にそのモジュールによってその障害が検出されたか否かを示すモジュールからの情報を集計し得、それにより、そのサイクル中に任意の障害が発生したか否かの集計された指示を、通信パスから同時に読み出し得る。

幾つかの実施形態では、この集計は、複数のフラグを論理的に結合して単一の値にすることによって行われ得る。例えば、集計された指示は、個々のモジュールからのフラグの何れかが障害を示す場合、障害を示すように設定し得る。他の実施形態では、集計された指示は、同じテスタサイクル中のイベントを表す、異なるモジュールからのフラグが、通信パスを介して、情報を受信するモジュールに同時に提供され得るように、通信パス上の情報を編成することによって作成し得る。

適切なタイミング関係のフラグ及び集計された指示を提供するために、モジュールの入力及び／又は出力は、バッファを通して通信パスに結合し得る。バッファは、通信パスに沿って時間的に関連する情報の伝搬時間に関連する時間についての情報をバッファリングするように構成し得る。例えば、通信パスは、モジュールを直列に接続し、順序を定義し得る。各サイクルで、情報のパケットは、１つのモジュールに関連付けられたインタフェース回路から、順序の中で次のモジュールに関連付けられたインタフェース回路に渡し得る。フラグを生成しているモジュールは、順序において最初に接続し得る。フラグに応答しているモジュールは、順序において最後に接続し得る。

特定のサイクル中のイベントを表す情報のパケットが、あるモジュールのインタフェース回路から次のモジュールのインタフェース回路に渡される際、そのインタフェース回路は、特定のサイクルに関連する情報を、そのサイクルに関連するパケット内に既にある情報と集計するために提供する。したがって、パケットが、サイクル中、イベントについての情報を生成しているモジュールに関連付けられたパスの第１の部分を渡ると、パケットは、全てのモジュールの集計フラグを含むことになる。

このパケットは通信パスに沿って続くにつれ、特定のサイクルの集計情報は、順序において最後に接続されるモジュールに提供される。連続インタフェース回路は、例えば、各連続サイクルでのパケットにアクセスし得る。したがって、Ｎサイクル後、Ｘ個のモジュールが情報をパケットに追加し得、Ｙ個のパケットがその情報にアクセスし得る。但し、（Ｘ＋Ｙ）＝Ｎである。

適切なタイミングのフラグ配信を提供するために、異なる長さの時間にわたり情報を記憶するバッファを使用して、モジュールの入力及び／出力を通信パスに結合し得る。特定のタイミング関係が、モジュールと通信パスとの間に存在する場合、バッファを使用して、モジュールによって出力されたフラグを、バッファがフラグを通信パスに出力する時間まで、タイミング関係が守られるような時間長にわたって記憶し得る。例えば、モジュールが、特定のサイクル中にフラグを生成し、通信パスが、フラグがＭサイクル後に読み取られるように構成される場合、フラグは、Ｍサイクル後に読み取られるようにバッファに配置し得る。

モジュールがフラグを同期して提供し、例えば、テストシステム内の複数のモジュールから特定の時間でテストシステムについての情報を調整することが有利であり得る。したがって、そのようなフラグの集計は、特定の時間でのテストシステムの状態の指示を提供し得る。例えば、幾つかのモジュールが、各サイクルでテストの結果（例えば、合格又は不合格）を示すフラグを提供し得る。これらのフラグを集計することにより、これらのモジュールが集合的にテストに合格したか、それとも不合格であったかの指示をテストシステムの他の部分に提供し得る。

フラグ及び／又は集計された指示は、テストシステムによって同期してアクセスし得る。例えば、フラグ及び／又は集計された指示は、フラグ及び／又は集計された指示間の時間関係が保たれるようにアクセスし得る。そのような時間関係は、フラグ及び／又は集計された指示の同時生成又はテストシステムの単一のサイクル中での生成を含み得るが、生成の時間関係が処理中に保たれるような、異なる時間及び処理での生成を含むこともできる。

テストシステムの構成要素は、１つ又は複数のフラグ及び／又は集計された指示の読み出しに基づいて動作を実行し得、それにより、テストシステムの構成要素は協働してテスト機能を実行することが可能であり得る。例えば、集計された指示が、テストの成功又は失敗の指示を提供する場合、テストシステムは、テストシステム全体を通して、各モジュールで集計された指示を同期して読み出すことにより、指示に基づいて後続動作を調整し得る。

以下は、自動テストシステムで低待ち時間通信を実施する方法及び装置に関連する様々な概念及び実施形態のより詳細な説明である。本明細書に記載される様々な態様が任意の多くの方法で実施可能であることを理解されたい。特定の実施態様の例は、本明細書では例示のみを目的として提供される。さらに、以下の実施形態に記載される様々な態様は、単独で使用してもよく、又は任意の組合せで使用してもよく、本明細書に明示的に記載される組合せに限定されない。

図１は、本発明の任意の実施形態に関連して使用し得る自動テスト機器を使用して、デバイスをテストするのに適するシステムを示す。特に、図１は、各サイクルで、被試験デバイス（ＤＵＴ）１１０の信号を生成するか、又はＤＵＴ１１０からの信号を測定するように、チャネル１３０_１、１３０_２、・・・、１３０_Ｎを制御するコントローラ１２０を備えるテスタ１００を示す。チャネル１３０_１、１３０_２、・・・、１３０_Ｎは、ライン１７０_１、１７０_２、・・・、１７０_Ｎを介してそれぞれ、ＤＵＴ１１０にテスト信号を送信し、ＤＵＴ１１０からテスト信号を受信する。Ｎが、テストシステムのニーズに応じて任意の適する値をとり得ることが理解されよう。

コントローラ１２０は、例えば、テスタ１００によって実行されるテストプロセスを指示するようにプログラムされたコンピュータを含み得る。そのような例示的なコントローラは、テスト中にデータを更に収集し、且つ／又は処理し得、オペレータへのインタフェースを提供し得る。コントローラ１２０は、複数のチャネル１３０_１、１３０_２、・・・、１３０_Ｎによって共有される回路を含むこともできる。

図１の例では、チャネル１３０_１は更に詳細に示され、パターン生成器１４０、タイミング生成器１５０、及びピンエレクトロニクス１６０を含む。パターン生成器１４０は、テストシステムの各サイクル中、テストチャネル１３０_１の動作を定義するテストパターンの実行を行う。例えば、動作は、テストシステムをＤＵＴ１１０と相互作用させるテストパターンの部分を実行し得る。そのような相互作用は、１つ又は複数のテスト信号をＤＵＴ１１０上の１つ又は複数のテスト点に駆動すること、及び／又はＤＵＴ１１０上の１つ又は複数のテスト点から１つ又は複数のテスト点を受信することを含み得る。テストパターンがプログラムされた、システム１００等の自動テストシステムは、テストパターンを任意の適するロケーションに記憶し得、それにより、パターン生成器はテストパターンを検索して実行することが可能である。非限定的な例として、テストパターンは、システム１００内、例えばパターン生成器１４０内に配置されるメモリに記憶し得る。

タイミング生成器１５０は、テスト信号間の遷移を制御するタイミング信号を生成する。例えば、タイミング生成器１５０は、テスト信号がＤＵＴ１１０に提供され始める開始時間又はＤＵＴ１１０から提供されるテスト信号を測定すべきときを定義し得る。

ピンエレクトロニクス１６０は、ライン１７０_１を介してＤＵＴ１１０と送受信されるテスト信号のインタフェースを提供する。特に、ピンエレクトロニクス１６０は、ＤＵＴ１１０上の１つ又は複数のテスト点にテスト信号を提供する駆動回路を含むとともに、ＤＵＴ１１０上の１つ又は複数のテスト点からテスト信号を受信する検出回路を含む。駆動回路は、ドライバ１６２及びフリップフロップ１６４を含む。フリップフロップ１６４は、タイミング生成器１５０によって提供されるタイミング信号によってクロックされ、パターン生成器１４０からのデータが供給される。それにより、フリップフロップ１６４は、ドライバ１６２によって出力される特定のテスト信号及び出力される時間を制御することが可能である。

ピンエレクトロニクス１６０は、ライン１７０_１及び比較器１６６を介して、ＤＵＴ１１０からテスト信号を検出することもできる。比較器は、プログラマブル参照値生成器１６８によって提供される参照値に加えて、ＤＵＴ１１０上の１つ又は複数のテスト点から提供されるテスト信号を受信する。比較器１６６は、受信テスト信号が、プログラマブル参照値生成器１６８から提供される特定の値は又は指定される値の範囲を満たすか否かを判断し得る。例えば、比較器１６６を使用して、ＤＵＴ１１０から受信したテスト信号が、実行中のテストの予期される結果に一致するか否かを判断し得るとともに、テスト信号が予期値よりも上であるか、それとも下であるかに基づいて高値又は低値を提供し得る。それにより、テストの成功又は失敗を示すフラグを生成し、パターン生成器１４０に提供し得る。ラッチ１６５は、タイミング生成器１５０によってクロックされ、更に処理するために、比較器１６６の出力をパターン生成器１４０にもたらす。

図１の例は、パターン生成器を使用して、被試験デバイスにテスト信号を提供し、且つ被試験デバイスからテスト信号を受信する非限定的な例として提供される。しかし、本発明はこの点において限定されないため、自動テストシステムの任意の適する実施態様を使用することができる。図１がテストを実行する概念例として提供され、テストシステムでの実際の回路が、図１に示されていない構成要素を含むこともでき、且つ／又は異なる構成を使用して示される構成要素を接続してもよいことが理解されよう。例えば、実際の回路では、パターン生成器は、クロック又はデータをフリップフロップ１６４又はラッチ１６５に提供しなくてもよく、むしろ、パターン生成器は、制御信号をタイミング生成器１５０に提供し、制御信号をタイミング生成器及び／又はシステム内の他の構成要素から受信してもよい。

上述したように、テストの結果は、フラグ等のメッセージで実施し得、テストシステムの構成要素がメッセージに基づいて行い得る動作の順序で、テストシステム全体を通して配信し得る。例えば、図１に示されるパターン生成器１４０は、ＤＵＴ１１０がテストに失敗したことの指示を受信し得る。図１に示される任意のチャネル２、・・・、Ｎに配置される任意のパターン生成器がこの失敗に基づいてテストを構成できるように、失敗の指示は、これらのパターン生成器のうちの１つ又は複数に通信することができる。しかし、パターン生成器が続く動作を指示に基づかせるために、各パターン生成器は、同時等の特定のタイミング関係で動作する必要があり得る。上述したように、テストシステムの構成及び使用に柔軟性を有するシステムは、モジュール間に直列通信パスを提供することによって達成し得る。

図２は、幾つかの実施形態による、直列通信パスを使用してメッセージを処理するのに適するシステムの概略図を示す。図２の例では、システム２００は、メッセージ生成器２１１〜２１３から発せられたメッセージをメッセージ消費器２４１〜２４３に通信する直列通信パス２３０を備える。

メッセージ生成器２１１〜２１３は、出力としてメッセージを提供可能な任意の回路を備え得る。例えば、メッセージ生成器２１１〜２１３は、自動テストシステムの部分であるパターン生成器であってもよく、又は自動テストシステム内のモジュール（任意の数のパターン生成器を備え得る）であってもよい。しかし、本発明はこの点において限定されないため、任意の適するメッセージ生成器を使用し得る。

メッセージ生成器２１１〜２１３は、メッセージを各バッファ２２１〜２２３に同期して提供するように動作する。例えば、システム２００は、クロックの連続サイクルで動作し得、メッセージ生成器２１１〜２１３はそれぞれ、イベントを示すメッセージを出力し得、イベントは全て、テストシステムの同じサイクル中に生じたものである。しかし、メッセージ生成器２１１〜２１３がメッセージを同期して出力することを保証する任意の技法を使用し得る。

メッセージ生成器が１つ又は複数のパターン生成器を備える任意の実施形態では、提供されるメッセージは、１つ又は複数のパターン生成器の任意の構成要素からの任意の適する指示を反映し得る。例えば、メッセージは、単一のパターン生成器によって実行される単一のテストの成功若しくは失敗を示してもよく、又はパターン生成器の集まりによって実行されるテストの集まりの成功若しくは失敗を示してもよい。例えば、メッセージ生成器はパターン生成器であり得、提供されるメッセージは、テストの成功又は失敗を表す単一ビット等の、例えばフラグの形態のテスト失敗の指示であり得る。別の例として、メッセージ生成器は、パターン生成器の論理群であり得、パターン生成器はそれぞれ、各論理群内のパターン生成器の出力を結合し、パターン生成器によって実行されるテストの集合的な成功又は失敗を示す単一の出力を提供する回路を備え得る。

メッセージの内容に関係なく、バッファ２２１〜２２３は、各メッセージ生成器からメッセージを受信する（例えば、バッファ２２１は、メッセージをメッセージ生成器２１１から受信する）。各バッファは、メッセージ生成器から受信されるメッセージを記憶する。バッファは、任意の適する時間長にわたってメッセージを記憶し得、時間長は、システム２００の動作のサイクル数であり得るが、バッファは、１サイクルよりも短い時間量、メッセージを記憶することもできる（すなわち、バッファは、メッセージの受信と同じサイクル中にメッセージを渡す）。

バッファ２２１〜２２３は、キュー、スタック、又はリングバッファ等のメッセージを記憶可能な任意の適するハードウェアを備え得る。幾つかの実施形態では、バッファは先入れ先出し（ＦＩＦＯ）バッファである。しかし、一般に、メッセージをバッファリングする任意の適するメカニズムを使用し得る。バッファ２２１〜２２３は、バッファ内のあるロケーションの内容が、バッファの動作の各サイクル中に出力として提供されるタイプのものであり得る。例えば、バッファは、メッセージが、ある数のサイクルにわたってバッファリングされてから、出力されるＦＩＦＯであり得る。

幾つかの実施形態では、バッファは、メッセージをバッファに異なる時間に記憶する。例えば、バッファは、メッセージをバッファの第１のロケーションに記憶し、システム２００の続くサイクルでは、別のメッセージをバッファの同じロケーションに記憶し得る。バッファがＦＩＦＯである場合、これにより、例えば、バッファへのメッセージの記憶に続けて、異なる時間にメッセージをバッファから通信パスに出力することができる。

バッファ２２１〜２２３がメッセージをいかに記憶するかに関係なく、バッファがメッセージを出力するとき、メッセージは通信パス２３０に提供され、通信パスはメッセージの集計を実行する。通信パスは、メッセージに対して論理演算を実行することによる方法、又は幾つか若しくは全てのメッセージを結合して別のメッセージにすることによる方法を含め、任意の適する方法でメッセージを集計し得る。幾つかの実施形態では、集計は、通信パスの複数のロケーションで実行される。例えば、バッファ２２１から出力されるメッセージの集計は、通信パスで実行し得、次に、この集計メッセージは続けて、バッファ２２２から出力されるメッセージと集計し得る。この集計は、イベントに関連する複数のメッセージを同時に読み取ることができるような時間に実行し得る。代替又は追加として、集計は、複数のメッセージを結合して、集計された任意の回路でイベントが発生したか否かの指示を提供する単一の値にすることにより、行い得る。しかし、一般に、通信パス２３０内の任意の数のロケーションで任意の集計動作を実行し得る。

メッセージの集計がいかに実行されるかに関係なく、集計メッセージはバッファ２４１〜２４３に提供される。バッファ２２１〜２２３と同様に、バッファ２４１〜２４３は、ＦＩＦＯバッファを含め、キュー、スタック、又はリングバッファ等のメッセージを記憶可能な任意の適するハードウェアを備え得る。バッファ２４１〜２４３は、バッファ内の１つのロケーションの内容が、バッファの動作の各サイクル中に出力として提供されるタイプのものであり得る。例えば、バッファはＦＩＦＯであり得、ＦＩＦＯでは、メッセージは、あるサイクル数にわたってバッファリングされてから、出力される。幾つかの実施形態では、１つ又は複数のバッファは、システム２００の１サイクル未満にわってメッセージを記憶する（すなわち、バッファはメッセージの受信と同じサイクル中にメッセージを渡す）。

バッファ２４１〜２４３は、集計メッセージを各メッセージ消費器２５１〜２５３に出力する。例えば、バッファ２４１は、集計メッセージをメッセージ消費器２５１に出力する。メッセージ消費器２５１〜２５３は、受信した集計メッセージに基づいて１つ又は複数の動作を実行する（又は１つ若しくは複数の動作を実行するように他の回路に通知する）ことが可能な任意の回路であり得る。例えば、メッセージ消費器は、受信する集計メッセージに基づいて後続動作を実行するテストシステムの構成要素であり得る。

図２の特定の例が非限定的であり、システム２００が、上記説明に一致するよう任意の数のメッセージ生成器、バッファ、及びメッセージ消費器を使用するように構成可能なことを理解されたい。さらに、通信パス２３０は、バッファ２２１〜２２３又はバッファ２４１〜２４３に直列接続する必要はなく、代わりに、パスに沿った任意のバッファへの複数の接続を有し得る。メッセージ生成器及び／又はメッセージ消費器はまた、図２の例に示されるように、バッファと１対１の関係を有さなくてもよい。例えば、単一のメッセージ生成器は、メッセージを複数のバッファに提供し得、且つ／又は単一のバッファは、複数のメッセージ生成器からメッセージを受信し得る。加えて、通信パスは、並列に通信パスを通して複数のメッセージを結合し得る（且つ集計もし得る）ような複数のトラックを備え得る。

幾つかの実施形態では、メッセージを生成する回路は、メッセージを消費する同じ回路の部分である。例えば、テストシステム内のパターン生成器は、テスト失敗に応答してメッセージを生成するとともに、テスト失敗の集計された指示を消費する（例えば、テスト中に後続動作を決定するために）ことができる。そのような実施形態では、通信パス２３０はループになり、メッセージをメッセージ生成器から受信し、メッセージの集計を実行し、次に、集計メッセージを同じメッセージ生成器に提供する。これらの実施形態は、図３の例に示される。

図３は、幾つかの実施形態による、直列通信パスを使用してメッセージを処理するのに適するシステムの概略図を示す。図３の例では、システム３００は、メッセージをメッセージ生成器／消費器３１１〜３１３から通信パス３３０に提供し、通信パス３３０はメッセージの集計を実行し、集計メッセージをメッセージ生成器／消費器３１１〜３１３に提供する。

図４は、幾つかの実施形態による、自動テストシステムでの複数のパターン生成器によって生成されるフラグを処理するのに適する回路の概略図を示す。図４の例では、システム４００は、パターン生成器４１１〜４１４によって生成されるフラグの集計を実行し、集計された指示をパターン生成器に提供する。システム４００は、システムの１０サイクルにわたってこの処理を実行し、各サイクルの終わりで、システムを通って伝搬中のデータは、フリップフロップ４３６〜４３９若しくは４７１〜４７３のうちの１つでラッチされるか、又はバッファ４２１〜４２４若しくは４６１〜４６４のうちの１つでラッチされる。システム４００は通信パス４０１を備え、この通信パスは、ＯＲゲート４３１〜４３４を介して集計を実行し、各サイクルの終わりで、フリップフロップ４３６〜４３９又は４７１〜４７３内でデータをラッチする。

図４の例では、バッファ４２１〜４２４は、受信したフラグをキューの一番下に記憶し、各キューの有効深度は、通信パス４０１に接続される際のバッファ及びパターン生成器の順序での位置に基づいて異なり得る。

バッファ４２１〜４２４は、４つのスロットを有するキューとして図４に示されるが、この図が単に、説明されている概念を明確に示すために使用され、本明細書での記載に一致するバッファの任意の実施態様を使用し得ることを理解されたい。特定の例として、バッファ４２１〜４２４はＦＩＦＯであり得、図４に示されるバッファは、ＦＩＦＯのメモリ内の読み出しポインタと書き込みポインタとの間に４つの異なる距離を有して実施し得る（例えば、バッファ４２１の両ポインタは、バッファ４２４の両ポインタよりも互いに近い）。しかし、本発明はこの点において限定されないため、フラグが、システム４００内の位置に基づいて特定の時間長にわたって記憶される任意のタイプのバッファの任意の実施態様を使用し得る。

さらに、連続サイクルでバッファ４２１〜４２４に記憶されるフラグは、図４では「Ｃ２」、「Ｃ３」、及び「Ｃ４」で表されるが、これが、システム４００の幾つかのサイクルにわってバッファに記憶されるフラグの概念を表すために示されており、実際の回路が図４に示されるものと異なり得ることも理解されよう。ＦＩＦＯであるバッファ４２１〜４２４の例と同様に、指示「Ｃ２」、「Ｃ３」、及び「Ｃ４」は、読み出しポインタと、フラグが最初にバッファに記憶された後の連続サイクル中にバッファに記憶されたフラグとの間の有効距離を示し得る。

システム４００の第１のサイクル（図４において「Ｃ１」で示される）中、パターン生成器４１１〜４１４はそれぞれ、各パターン生成器によって実行されたテストが成功したか、それとも失敗したかを示すフラグを生成する。例えば、フラグは、テストの成功又は失敗を示す１ビット値（すなわち、高又は低）であり得る。このサイクル中、パターン生成器４１１〜４１４は、各バッファ４２１〜４２４にフラグを提供する。

システム４００の第１のサイクル中、パターン生成器４１１から出力されるフラグは、バッファ４２１内のスロット４２５に記憶される。バッファ４２１は、次のサイクル中、スロット４２５の内容がバッファから出力されるように構成される。また、システム４００の第１のサイクル中、パターン生成器４１２からの出力されるフラグは、バッファ４２２内のスロット４２６に記憶される。バッファ４２２は、次のサイクル中、スロット４２６の内容が、図４では「Ｃ２」と記されるバッファ４２２内の次のスロットに伝搬されるように構成される。同様に、システム４００の第１のサイクル中、パターン生成器４１３から出力されるフラグは、バッファ４２３内のスロット４２７に記憶され、パターン生成器４１４から出力されるフラグは、バッファ４２４内のスロット４２８に記憶される。

システム４００の第２のサイクル中、バッファ４２１内のスロット４２５に記憶されたフラグは、バッファ４２１から出力される。また、このサイクル中、第１のサイクル中にバッファ４２２、４２３、及び４２４のスロット４２６、４２７、及び４２８にそれぞれ記憶されたフラグは、それぞれが図４で「Ｃ２」と記される各バッファ内の次のスロットに伝搬される。

バッファ４２１から出力されるフラグは、ＯＲゲート４３１に入力され、このゲートは、フラグと、ＯＲゲートの他の入力に入力されている通信パス４０１の内容とを集計する。例えば、通信パス４０１は、低値をＯＲゲート４３１の入力に提供し得、それにより、ＯＲゲートの出力は、バッファ４２１から提供される値を示す。しかし、バッファによって提供される値との集計に、任意の適する値を提供し得る。第２のサイクルの終わりで、ＯＲゲートから出力される値は、フリップフロップ４３６においてラッチされる。

システム４００の第３のサイクル中、バッファ４２２は、第１のサイクル中にスロット４２６に提供されたフラグを出力する。また、このサイクル中、第１のサイクル中にバッファ４２３及び４２４内のスロット４２７及び４２８にそれぞれ記憶されたフラグは、それぞれが図４で「Ｃ３」と記される各バッファ内の次のスロットに伝搬される。バッファ４２２から出力されたフラグは、ＯＲゲート４３２に入力され、このゲートは、この値を、前のサイクル中にＯＲゲート４３１から出力された値であるフリップフロップ４３６でラッチされた値と集計する。第３のサイクルの終わりで、ＯＲゲート４３２から出力される値は、フリップフロップ４３７でラッチされる。

システム４００の第４のサイクル中、バッファ４２３は、第１のサイクル中にスロット４２７に提供されたフラグを出力する。また、このサイクル中、第１のサイクル中にバッファ４２４内のスロット４２８に記憶されたフラグは、図４で「Ｃ４」と記されるそのバッファ内の次のスロットに伝搬される。バッファ４２３から出力されたフラグは、ＯＲゲート４３３に入力され、このゲートは、この値を、前のサイクル中にＯＲゲート４３２から出力された値であるフリップフロップ４３７でラッチされた値と集計する。第４のサイクルの終わりで、ＯＲゲート４３３から出力される値は、フリップフロップ４３８でラッチされる。

システム４００の第５のサイクル中、バッファ４２４は、第１のサイクル中にスロット４２８に提供されたフラグを出力する。バッファ４２４から出力されたフラグは、ＯＲゲート４３４に入力され、このゲートは、この値をフリップフロップ４３８でラッチされた値と集計する。第５のサイクルの終わりで、ＯＲゲート４３４から出力される値は、フリップフロップ４３９でラッチされる。

それにより、システム４００の動作の上記サイクル中、第１のサイクル中にパターン生成器４１１〜４１４によって提供される４つのフラグは集計され、第５のサイクルの終わりでフリップフロップ４３９でラッチされる集計された指示を提供する。

図４の例では、集計された指示は、バッファ４６１〜４６４を介してパターン生成器４１１〜４１４に提供される。これにより、パターン生成器は、パターン生成器４６１〜４６４のうちの何れか１つから、任意のテスト失敗の指示を受信することが可能であり得る。例えば、パターン生成器４１１はテスト失敗を生成しないが、パターン生成器４１４がテスト失敗を生成する場合、システム４００の少数のサイクル内で、パターン生成器４１１は、集計された指示を介してその失敗の指示を受信し得る。

システム４００の第６のサイクル中、フリップフロップ４３９でラッチされた集計された指示は、バッファ４６１のスロット４６５に提供され、更にフリップフロップ４７１でラッチされる。バッファ４６１は、次のサイクル中、スロット４７１の内容が、図４で「Ｃ７」と記されるバッファ４６１内の次のスロットに伝搬されるように構成される。バッファ４６１〜４６４も同様に、後述するように、各スロットの内容を各バッファ内の後続スロットに伝搬するように構成される。

システム４００の第７のサイクル中、フリップフロップ４７１でラッチされる集計された指示は、バッファ４６２のスロット４６６に提供され、更にフリップフロップ４７２でラッチされる。また、このサイクル中、バッファ４６１内のスロット４６５に第６のサイクル中に記憶されたフラグは、図４で「Ｃ７」と記されるそのバッファ内の次のスロットに伝搬する。

システム４００の第８のサイクル中、フリップフロップ４７２でラッチされた集計された指示は、バッファ４６３のスロット４６７に提供され、更にフリップフロップ４７３でラッチされる。また、このサイクル中、バッファ４６１内のスロット４６５に第６のサイクル中に記憶されたフラグ及びバッファ４６２内のスロット４６６に第７のサイクル中に記憶されたフラグはそれぞれ、図４で「Ｃ８」と記されるそれらのバッファ内の次のスロットに伝搬する。

システム４００の第９のサイクル中、フリップフロップ４７３でラッチされた集計された指示は、バッファ４６４のスロット４６８に提供され、更にフリップフロップ４７４でラッチされる。また、このサイクル中、バッファ４６１内のスロット４６５に第６のサイクル中に記憶されたフラグ、バッファ４６２内のスロット４６６に第７のサイクル中に記憶されたフラグ、及びバッファ４６３内のスロット４６７に第８のサイクル中に記憶されたフラグはそれぞれ、図４で「Ｃ９」と記されるそれらのバッファ内の次のスロットに伝搬する。

システム４００の第１０のサイクル中、集計された指示は、各バッファ４６１〜４６４から各パターン生成器４１１〜４１４に出力される。上述したように、これにより、例えば、パターン生成器は、システム４００の幾つかのサイクル内で、任意のパターン生成器４１１〜４１４からテスト失敗の指示を受信することが可能であり得る。

図４の例が単に、パターン生成器からのメッセージを集計する通信パスの例示的な構成として提供され、本発明の他の実施形態が、図４に示されていない他の構成を利用してもよいことを理解されたい。例えば、本発明は、１ビットフラグへのＯＲ演算の実行に限定されないため、任意の集計方法を利用し得、むしろ、論理演算に限定されない任意の適する演算を実行し得る。さらに、任意の数のパターン生成器を利用し得ることが理解されよう。

さらに、図４の例が幾つかのサイクルにわたる集計を示すが、本発明の他の実施形態が、各集計ステップでシステム４００の異なるが、固定された数のサイクルを利用し得ることを理解されたい。そのような実施形態では、フラグが第１のサイクルで記憶されるバッファ内の位置は、それに従って調整されて、集計に適切な時間にフラグがバッファによって出力されることを保証する。例えば、各集計ステップに関連付けられたハードウェア（例えば、フリップフロップ４３６からフリップフロップ４３７まで）が、図４の例に示されるような単一のサイクルではなく、システム４００の４つのサイクルをとることがある。この例では、バッファ４２１〜４２４は、第１のサイクル中、フラグをバッファ４２１〜４２４内のスロット１、５、９、及び１３にそれぞれ配置することができることを保証するために、最高で１３個のスロットに対して十分なストレージを有する必要がある。

さらに、システム４００が、任意のサイクル中、集計プロセスの幾つか又は全てのステップでデータを処理中であり得ることを理解されたい。図４の例は、例示的なフラグがパターン生成器４１１〜４１４によって出力されている状態で開始される１０サイクルのシーケンスを示したが、図４の例示的なシーケンスの開始後の任意の時間に、同じシーケンスを再び開始し得ることが理解されよう。例えば、パターン生成器は、あらゆるサイクルでフラグを出力し得、パターン生成器は、あらゆるサイクルで集計された指示を受信し得、フリップフロップ４３６〜４３９及び４７１〜４７３は、あらゆるサイクルの終わりでデータをラッチし得る。それにより、システム４００は、全て同じパターン生成器に伝搬されるパターン生成器群の何れか１つからのテスト失敗に、固定及び既知の時間を提供し得る。

上述したように、テストシステムは、複数のモジュール内に複数のパターン生成器を備え得る。さらに、モジュールは、複数のスロットを含むバックプレーンに接続し得、且つ／又はテストシステムに複数のバックプレーンがあり得る。したがって、図４に関連して上述したように、モジュール内のパターン生成器にわたって実行される集計に加えて、追加の集計をスロット及び／又はバックプレーンにわたって実行し得る。

図５は、幾つかの実施形態による、自動テストシステムでのモジュール及びバックプレーンにわたってフラグを集計するのに適する回路の概略図を示す。図５の例では、集計された指示が、各モジュール内で特定されると、集計された指示は、それぞれ２つのバックプレーン内の４つのモジュールにわたって更に集計され、次に、２つのバックプレーンにわたって更に集計される。例えば、図４に示されるフリップフロップ４３９において、各モジュール内で特定される集計された指示をシステム５００に提供して、更に集計し得る。例えば、図５の例は、フリップフロップ４３９の出力をシステム５００への入力として提供することにより（例えば、フリップフロップ４３９として図５のフリップフロップ５０５を識別することにより）、図４の例と結合し得る。同様に、他のモジュールは、図５に示される他の入力として、それらのモジュール内で特定される集計された指示を提供し得る。システム５００の出力は、フリップフロップ５６２から提供される集計された指示であり、次に、サイクル６〜１０で図４に示されるように配信する８つのモジュールのそれぞれに戻される。

図５の例では、モジュール５１１〜５１４から出力される集計された指示は、ＯＲゲート５３１、５３２、及び５３３によって３つのサイクルにわたって集計される。図４に関連して上述したように、テストの成功又は失敗を表すフラグの集計された指示を集計して、フラグを生成したパターン生成器内の任意のテストが失敗したか否かについての指示を生成し得る。それにより、モジュール５１１の出力は、モジュール５１１内のパターン生成器の集計された指示を表し、モジュール５１２の出力は、モジュール５１２内のパターン生成器の集計された指示を表すなどである。それにより、ＯＲゲート５３３の出力は、モジュール５１１〜５１４内のパターン生成器の全ての集計された指示を提供する。同様に、ＯＲゲート５４３の出力は、モジュール５２１〜５２４内の全てのパターン生成器の集計された指示を提供する。

図５の例では、モジュール５１１〜５１４はバックプレーン５５１にあり、モジュール５２１〜５２４はバックプレーン５５２にある。次に、各バックプレーンから出力される集計された指示は、ＯＲゲート５６１において集計され、ＯＲゲート５６１は、テストシステム全体を示す「グローバル」な集計された指示を生成し得る。各バックプレーン内の集計は、他のバックプレーン内の集計と同時に発生し得るため、システム５００での集計には、図４の例で実行される処理よりも追加で４つのサイクルがかかり得る。例えば、２つのバックプレーンを有し、各バックプレーン内に４つのモジュールがあり、各モジュールに４つのパターン生成器がある（合計で３２個のパターン生成器になる）テストシステムでは、システムでの全てのパターン生成器の集計された指示は、生成中のフラグの１４サイクル内の３２全てのパターン生成器に同期して提供し得る。

それにより、図４及び図５の例は、自動テストシステム内の任意の場所での障害の低待ち時間指示を、そのシステム内の全てのパターン生成器に提供し得る。しかし、図４及び図５の例は、テスト失敗を示す信号指示（すなわち、集計された指示）が、テストシステムの部分について生成されるシステムを示し、この使用事例では、どの構成要素が失敗テストフラグを生成したかについてのあらゆる情報は失われる。

幾つかの使用事例では、異なる集計技法を利用して、どの構成要素が失敗テストフラグを生成したかについての情報を保持することが有利であり得る。例えば、フラグを時間多重化することにより、失敗を生成した構成要素についてのより多くの情報を集計された指示内に提供し得る。しかし、この技法では、システムの特定の構成要素を使用して生成された指示が、図４及び図５の例でのようにあらゆるサイクル中ではなく、Ｍサイクル毎に生成されているため、時間分解能が低くなり得る。ここで、Ｍは１よりも大きい。

図６は、幾つかの実施形態による、自動テストシステムでの複数のパターン生成器によって生成されたフラグを時間多重化するのに適する回路の概略図を示す。図６の例では、テストシステムによって実行されるテストの成功又は失敗を示すフラグは、パターン生成器６１１〜６１４によって出力され、通信パス６２１によって集計される。

システム６００の幾つかのサイクル中、各パターン生成器６１１〜６１４によって出力されたフラグは、同じパターン生成器によって出力される続くフラグと集計される。このプロセスは、そのパターン生成器からそれらのサイクル中に失敗を示す任意のフラグがあったか否かを示す集計された指示を生成する。例えば、システム６００の４つのサイクルにわたってパターン生成器６１１によって出力されるフラグが集計されて、パターン生成器６１１がそれらの４つのサイクル中にテスト失敗を示す任意のフラグを生成したか否かの集計された指示を生成し得る。したがって、図６の例で生成される集計された指示は、システム６００内の各パターン生成器の集計された指示を含む。

生成された集計された指示は、幾つかのタイムスロットを有する単一の信号に指示を時間多重化することにより、１つ又は複数の回路に提供し得、各タイムスロットは、パターン生成器の１つからの集計された指示を含む。この特定の手法が単なる一例であり、時間にわたってフラグを集計し、集計された指示を時間多重化する任意の適する技法を一般に使用し得ることを理解されたい。図４の例では、集計された指示はバッファに提供され、バッファは、システム６００の一連のサイクルにわたって１つずつ集計された指示を出力する。

システム６００の第１のサイクルでは、パターン生成器６１１〜６１４はそれぞれ、テストの成功又は失敗を示すフラグを出力する。上述したように、そのようなフラグは任意の形態をとり得、例えば、フラグは、テストの成功（低値）又はテストの失敗（高値）を表す単一のビットであり得る。フラグがいかに表されるかに関係なく、第１のサイクルにおいて、フラグはＯＲゲート６３１に提供される。図６の例では、４つのパターン生成器６１１〜６１４のそれぞれの処理は、別個の並列パスで行われ、各パスは、４つのＯＲゲート及び４つのフリップフロップを直列に備える。明確にするために、これらのパスは、図６では、回路内の構成要素６１９からの「４」と記された単一のパスで表される。例えば、パターン生成器６１１によって出力されるフラグは、ＯＲゲート６３１のうちの第１のＯＲゲートに提供され、第１のサイクルの終わりに、フリップフロップ６３６のうちの第１のフリップフロップでラッチされる。同様に、パターン生成器６１２によって出力されるフラグは、ＯＲゲート６３１のうちの第２のＯＲゲートに提供され、ＯＲゲートによって出力される集計フラグは、第１のサイクルの終わりに、フリップフロップ６３６のうちの第２のフリップフロップでラッチされるなどである。

幾つかの実施形態では、構成要素６１９は、パターン生成器６１１〜６１４からのフラグを幾つかのサイクルにわたって記憶してから、フラグを通信パス６３１に提供するように構成されるバッファである。

ＯＲゲート６３１に提供される各フラグは、ＯＲゲートのその他の入力に入力されている通信パス６２１の内容と集計される。例えば、通信パス６２１は、ＯＲゲート６３１の入力に低値を提供し得、それにより、ＯＲゲートの出力は、パターン生成器６１１〜６１２から提供される値を示す。しかし、パターン生成器によって提供される値と集計するために、任意の適する値を提供し得る。

例えば、通信パス６２１が低値をＯＲゲート６３１に入力する場合、パターン生成器６１１は、高値を出力し、パターン生成器６１２〜６１４は低値を出力し、フリップフロップ６３６のうちの第１のフリップフロップは、第１のサイクルの終わりに高値をラッチし、フリップフロップ６３６のうちのその他の３つのフリップフロップは低値をラッチする。

システム６００の第２のサイクル中、パターン生成器６１１〜６１４はそれぞれ、テストの成功又は失敗を示す別のフラグを出力する。これらのフラグは、第１のサイクル中にパターン生成器によって出力されるフラグとは別個であり、ＯＲゲート６３２に提供される。第１のサイクル中にフリップフロップ６３６でラッチされた集計フラグは、ＯＲゲートのその他の入力に提供される。例えば、フリップフロップ６３６のうちの第１のフリップフロップは、ＯＲゲート６３２のうちの第１のＯＲゲートに入力として提供され、パターン生成器６１１の出力は、ＯＲゲート６３２のうちの第１のＯＲゲートに別の入力として提供される。

システム６００の第３及び第４のサイクル中、パターン生成器６１１〜６１４から引き続き出力されるフラグは、ＯＲゲート６３３及び６３４によって同様に集計される。システム６００の第４のサイクルの終わりで、ＯＲゲート６３４は、システム６００の４サイクルにわたって集計された各パターン生成器６１１〜６１４の集計フラグを表す４つの値を出力する。それにより、これらの集計された指示は、パターン生成器６１１〜６１４のそれぞれについて、パターン生成器が、これらの４サイクル中のテスト失敗を示す少なくとも１つのフラグを出力したか否かを示し得る。

集計フラグはバッファ６５０に提供され、バッファ６５０は、集計された指示を４つのスロット６５１〜６５４のうちの１つに記憶する。図６の例では、バッファ６５０は、４つのスロットを有するキューとして示されるが、この図が単に明確にするために使用され、本明細書での説明に一致するバッファの任意の実施態様を使用し得ることを理解されたい。

システム６００の第５、第６、第７、及び第８のサイクル中、４つの集計フラグがバッファ６５０から引き続き出力される。例えば、第５のサイクル中、パターン生成器６１１によって出力されるフラグから生成される集計された指示は、バッファから各パターン生成器６１１〜１４に出力される。このサイクル中も、パターン生成器６１２によって出力されるフラグから生成される集計された指示は、バッファ６５０内のスロット６５２からスロット６５１に進む。同様に、スロット６５３及び６５４内の集計された指示はそれぞれスロット６５２及び６５３に進む。

それにより、図６の例では、４サイクル期間にわたる各パターン生成器によって出力されるフラグの集計された指示は、システム６００内の４つのパターン生成器のそれぞれに提供される。

図６の例が単に、パターン生成器からのメッセージを集計し、時間多重化する通信パスの例示的な構成として提供され、本発明の他の実施形態が、図６に示されていない他の構成を利用してもよいことを理解されたい。例えば、図６に示されるパターン生成器６１１〜６１４は代わりに、テストシステム内のモジュール又はパターン生成器の任意の他の論理的な集まりであり得る。そのような使用事例では、通信パス６２１に結合された論理パターン生成器は、論理パターン生成器に含まれる物理的パターン生成器から出力されるフラグの集計を実行してから、フラグを構成要素６１９に提供し得る。したがって、論理パターン生成器によって出力されるフラグは、例えば、システムの動作の前のサイクル内で物理的パターン生成器によって実行されたテストの成功又は失敗の集計された指示を含み得る。論理パターン生成器内の集計は、本明細書に記載される任意の技法、例えば、図４に関連して上述した集計技法を使用して実行することができる。

幾つかの実施形態では、パターン生成器（又は論理パターン生成器）は、２つ以上のバッファ６５０を利用して、集計された指示を記憶し配信するシステムで利用される。そのような実施形態では、集計された指示は、複数のタイムスロットと、複数のトラックとを有する信号であり得、タイムスロットは、バッファのうちの１つから出力される連続集計された指示に対応し、トラックは、バッファの数に対応する。例えば、１２８個のパターン生成器（又は論理パターン生成器）を備えるシステムは、４つのトラックと、３２個のタイムスロットとを利用する。各パターン生成器によって出力されるフラグは、３２サイクル期間にわたって集計され、３２個の１サイクルタイムスロットと、４つのトラックとを備える集計された指示として出力される。それにより、集計された指示は４つの集計フラグを含み、各集計フラグは、各タイムスロット内で、３２サイクル期間にわたって単一のパターン生成器から生成される。しかし、本発明のこの点において限定されないため、時間多重化された集計された指示を提供する任意の適する方法を利用し得る。

幾つかの実施形態では、図６に関連して上述した技法を使用して生成される集計された指示は、システムによって実行された前のテストの指示を記憶するメモリに提供される。例えば、メモリは、ＤＵＴのピン状態又はそのときに実行されていたテストパターンの部分等のシステムの動作中の特定時間からの「履歴データ」を記憶し得る。幾つかの実施形態では、データは、集計期間の長さに対応する時間長にわたり、メモリに記憶される。幾つかの実施形態では、メモリは、バッファ、例えばＦＩＦＯとして実施される。

例えば、４つのトラックと、３２個のタイムスロットとを利用する１２８個のパターン生成器を備える上述した例示的なシステムでは、履歴データは、少なくとも６４サイクルにわたってメモリに記憶し得、少なくとも６４サイクルは、テストフラグがパターン生成器によって生成され、伝搬される集計された指示をパターン生成器に戻すのに十分な時間である。この技法により、例えば、メモリに記憶された集計された指示及びデータに基づいて、テストシステムの続く挙動を決定することができる。例えば、メモリがＤＵＴのピン状態を記憶する場合、集計された指示により、テストシステムは、特定の障害についての詳細を特定し、それらの詳細に基づいて続く動作を実行することが可能であり得る。

図６の例はいくつかのサイクルにわたる集計を示すが、本発明の他の実施形態が、各集計ステップにおいて、システム６００の異なるが、固定された数のサイクルを利用し得ることを理解されたい。例えば、集計された指示内の各タイムスロットの幅が固定されており、集計された指示の時間窓が、集計された指示の生成にかかる時間に等しい限り、プロセスの各ステップ中にシステム６００によってカウントされる物理的なサイクル数は問題ではない。

さらに、システム６００が利用するクロックが、システム６００内の任意のパターン生成器（又は論理パターン生成器）によって使用されるクロックと同じである必要がないことを理解されたい。クロックが同じ周波数で動作する必要はないため、システム６００の動作をパターン生成器と同期させる任意の適する技法を利用し得る。

図７は、図６に示されるシステム６００の１２個の例示的なサイクルを示す図である。図７の例では、パターン生成器６１１〜６１４から出力されるフラグは、それぞれ線７２１〜７２４として示されている。線７２１〜７２４は、フラグ出力が失敗したテストを表す場合、高値を含み、フラグ出力が成功したテストを表す場合、低値を含む。例えば、パターン生成器６１１は、図７に示される１２サイクル中、２つの高値及び１０の低値を出力する。

システム６００によって生成される集計された指示は、「トラック１」７３０及び出力７４０によって示される。出力７４０は、現在のタイムスロットに対応する集計された指示が高の場合、高であり、対応する集計された指示が低の場合、低である。

システム６００によって利用されるクロックは、図７の例に線７５０で示される。上述したように、１サイクルの期間が、集計された指示内のタイムスロットの期間に等しい必要はない。例えば、図７の例でのクロック期間は、示される値の半分又は１／４であることができ（したがって、例えば、タイムスロットはそれぞれ、クロック期間の２倍又は４倍である）、本明細書に記載される技法に一致することができる。

図６に関連して上述したように、システム６００の最初の４つのサイクル中、４つのパターン生成器６１１〜６１４の集計された指示が生成される。これらの４つのサイクルは、集計期間７１１として示され、図７００の下においてクロックサイクルＣ１〜Ｃ４によって示される。システム６００の続く４サイクル中、集計された指示は、集計期間７１２内に、図７００の下においてクロックサイクルＣ５〜Ｃ８によって図７に示される時間多重化出力７４０として提供される。同時に、これらの４つのサイクル中、パターン生成器６１１〜６１４によって出力される次の４つのフラグの集計された指示が生成され、これらの集計された指示は、集計期間７１３中に時間多重化出力として提供される。

図７の例では、集計期間７１１中、任意のパターン生成器６１１〜６１４によって出力される失敗したテストを示すフラグのみが、サイクル１中にパターン生成器６１１により出力され、サイクル３中にパターン生成器６１２により出力される（それぞれ線７２１及び７２２で示される）。上述したように、各パターン生成器からのフラグは、集計期間７１１中に集計され、集計期間７１２中、出力７４０の４つのタイムスロットの１つ内で提供される。出力７４０の第１のタイムスロットは、前の集計期間中にパターン生成器６１１によって出力されるフラグに対応するため、出力７４０は、このタイムスロット中で高である。同様に、出力７４０の第２のタイムスロットは、前の集計期間中にパターン生成器６１２によって出力されるフラグに対応するため、出力７４０は、この第２のタイムスロット中で高である。出力７４０の第３及び第４のタイムスロットはそれぞれ、パターン生成器６１３及び６１４によって出力されるフラグに対応し、これらのパターン生成器は、前の集計期間中、失敗したテストを示すフラグを出力しないため、これらのタイムスロット中、出力７４０は低である。

図７の例では、集計期間７１２中、テスト失敗を示すフラグが、サイクル２においてパターン生成器６１１によって出力され、サイクル１及び４においてパターン生成器６１２により出力され、サイクル４においてパターン生成器６１３によって出力される（それぞれ線７２１〜７２３で示されるように）。各パターン生成器からのフラグは、集計期間７１２中に集計され、集計期間７１３中、出力７４０の４つのタイムスロットのうちの１つ内で提供される。集計期間７１３中の出力７４０の最初の３つのタイムスロットは、パターン生成器６１１〜６１３に対応し、これらのパターン生成器のそれぞれは、この集計期間中、高値を出力し、これら３つのタイムスロットは高である。集計期間７１３中の残りのタイムスロットは、パターン生成器６１４によって出力されるフラグに対応し、このパターン生成器は、前の集計期間中に失敗したテストを示すフラグを出力しないため、このタイムスロット中、出力７４０は低である。

図７の例には示されていないが、その集計期間中に高値になったパターン生成器によって出力される任意のフラグが、前の集計期間中に出力されていたであろうため、出力７４０が、単に明確にするために、集計期間７１１全体を通して低値を有して示されることを理解されたい。

図８は、幾つかの実施形態による、直列通信パスを使用してメッセージを処理する方法を示す。図８に示される方法８００は、上述した実施形態を含む、直列通信パスを使用してメッセージを処理可能な任意の適するテストシステムで実行し得る。

方法８００は、動作８１０で開始され、動作８１０では、Ｍ個のメッセージが生成される。メッセージは、テストシステム内で生成し得る任意の適するメッセージを含み得る。例えば、動作８１０において生成されたＭ個のメッセージは、テストシステムによって実行されるテストの結果の指示を含み得る。メッセージは、任意の形態をとり得、例えば、情報の１つ又は複数のビットを含み得る。メッセージは、上述したように、パターン生成器によって生成されるテストの成功又は失敗の１ビット指示であり得る。

動作８２０において、値が、通信パス内の第１の位置に設定される。設定される値は、その値が、動作８１０で生成される１つ又は複数のメッセージと集計可能なような任意の適する値を含み得る。例えば、値は、低値に設定された１ビットであり得るが、任意の形態の任意の数のビットを含み得る。

動作８３０において、動作８１０において生成されるＭ個のメッセージのうちの第１のメッセージは、動作８２０において設定される値と集計される。集計は、結果がメッセージと値との両方に依存するような任意の適する動作又は１組の動作を含み得る。例えば、メッセージ及び値の集計は、ＯＲ演算又はＡＮＤ演算等の論理演算を含み得る。

動作８４０において、動作８１０において生成されたＭ個のメッセージのうちの第２のメッセージが、動作８３０において実行された集計の結果と集計される。この集計は、動作８３０において実行された集計と同じ又は異なる集計動作を含み得る。動作８５０において、Ｍ個のメッセージのうちの最後のメッセージが集計されていない場合、動作８４０は、Ｍ個のメッセージのうちの次のメッセージ及び前の集計の結果を用いて再び実行される。この集計は、これまで方法８００で実行された任意の集計動作と同じ又は異なる集計動作を含み得る。

動作８５０において、Ｍ個のメッセージのうちの最後のメッセージが集計された場合、最後の集計の結果が宛先、例えば、１つ又は複数の回路に提供される。最後の集計は、例えば、テストを実行するときに、テストシステム内の１つ又は複数の回路が失敗したことの指示を提供し得る。

本明細書で概説した様々な方法又はプロセスは、１つ又は複数のプロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又は特定用途向け集積回路（ＡＳＩＣ）等の任意の適するハードウェアで実施し得る。バッファを含め、データ構造は、非一時的なコンピュータ可読記憶媒体に任意の形態で記憶し得、且つ／又はデジタル回路を備え得る。説明を簡潔にするために、データ構造は、データ構造内のロケーションを通して関連するフィールドを有するものとして示され得る。そのような関係は同様に、フィールド間の関係を伝える非一時的なコンピュータ可読媒体内のロケーションにフィールドの記憶を割り当てることによって達成し得る。しかし、ポインタ、タグ、又はデータ要素間に関係を確立する他のメカニズムの使用を通してを含め、データ構造のフィールド内の情報間に関係を確立するために、任意の適するメカニズムを使用し得る。

また、様々な本発明の概念は、一例が提供された１つ又は複数の方法として実施し得る。方法の一環として実行される動作は、任意の適する方法で順序付けし得る。したがって、動作が、例示的な実施形態では順次動作として示されるにも関わらず、幾つかの動作を同時に実行することを含み得る、示される順序とは異なる順序で実行される実施形態を構築し得る。

全ての定義は、本明細書で定義され使用される場合、辞書での定義、参照により援用される文献での定義、及び／又は定義される用語の通常の意味よりも優先されるものとして理解されたい。

不定冠詞「ａ」及び「ａｎ」は、ここで本明細書及び特許請求の範囲で使用される場合、逆のことが明確に示されない場合、「少なくとも１つ」を意味するものとして理解されるべきである。

ここで本明細書及び特許請求の範囲で使用される場合、１つ又は複数の要素のリストを参照した語句「少なくとも１つ」は、要素のリスト内の要素の任意の１つ又は複数から選択される少なくとも１つの要素を意味するが、要素のリスト内に特に列挙されたありとあらゆる要素のうちの少なくとも１つを必ずしも含むわけではなく、要素のリスト内の要素の任意の組合せを除外しないものとして理解されるべきである。この定義では、語句「少なくとも１つ」が参照する要素のリスト内で特に識別される要素以外の要素が、特に識別される要素に関連するか否かに関係なく、任意選択的に存在し得ることも可能である。

語句「及び／又は」は、ここで本明細書及び特許請求の範囲で使用される場合、そうして結合される要素、すなわち、場合によっては、結合して提示されることもあり、分離して提示されることもある要素の「いずれか一方又は両方」を意味するものとして理解されるべきである。「及び／又は」を用いて列挙される複数の要素も同様に解釈されるべき、すなわち、そうして結合される要素の「１つ又は複数」として解釈されるべきである。「及び／又は」節によって特に識別される要素以外の他の要素が、特に識別される要素に関連するか否かに関係なく、任意選択的に存在し得る。したがって、非限定的な例として、「Ａ及び／又はＢ」への言及は、「備える」等のオープンエンド言葉と併せて使用される場合、一実施形態では、Ａのみ（任意選択的にＢ以外の要素を含む）を指すことができ、別の実施形態では、Ｂのみ（任意選択的にＡ以外の要素を含む）を指すことができ、更に別の実施形態では、Ａ及びＢの両方（任意選択的に他の要素を含む）を指すことができるなどである。

ここで本明細書及び特許請求の範囲で使用される場合、「又は」は、上で定義した「及び／又は」と同じ意味を有するものとして理解されるべきである。例えば、リスト内で項目を隔てる際、「又は」又は「及び／又は」は、包含的であるものとして、すなわち、幾つかの要素又は要素のリストのうちの少なくとも１つを包含するが、２つ以上及び任意選択的に列挙されていない追加の項目も包含するものとして理解されるものとする。「のうちの１つのみ」若しくは「のうちの厳密に１つ」又は特許請求の範囲で使用される場合には「からなる」等の逆を明確に示す用語のみが、幾つかの要素又は要素のリストのうちの厳密に１つの要素の包含を指す。一般に、本明細書で使用される場合、用語「又は」は、「いずれか一方」、「のうちの１つ」、「のうちの１つのみ」、又は「のうちの厳密に１つ」等の排他的な用語が後置される場合のみ、排他的な選択肢（すなわち、「１つ又は他方、しかし両方ではない」）を示すものとして解釈されるものとする。「本質的に〜からなる」は、特許請求の範囲で使用される場合、特許法の分野で使用される通常の意味を有するものとする。

請求項要素を修飾するための特許請求の範囲での「第１の」、「第２の」、「第３の」等の序数詞の使用はそれ自体、ある請求項要素が別の請求項要素よりも優先されること、先行すること、若しくは請求項要素の順序又は方法の動作が実行される時間的順序を暗示しない。そのような用語は単に、特定の名称を有するある請求項要素を、（序数詞を使用しなければ）同じ名称を有する別の要素から区別するためのラベルとして使用される。

本明細書で使用される表現及び用語は、説明を目的としており、限定としてみなされるべきではない。「含む」、「備える」、「有する」、「包含する」、「関わる」及びそれらの変形の使用は、その前に列挙される項目及び追加の項目の包含を意味する。

本発明の幾つかの実施形態を詳細に説明したが、当業者は様々な変更及び改善を容易に思い付くであろう。

例えば、テストシステム内の直列通信パスの設計及び動作についての技法を説明した。これらの技法は、他の状況で適用することもできる。例えば、コンピュータシステムを含む任意のデジタル回路で直列通信パスを使用する低待ち時間通信が、本明細書に記載の技法を使用し得る。

さらに、イベントの指示の一例として、１ビット失敗フラグを説明した。イベントが失敗である必要はない。本明細書に記載の技法は、例えば、テストシステムの動作を変更するプログラム命令の実行を含め、任意の適するタイプのイベントについての情報を集計し記述するのに使用し得る。さらに、イベントが１ビットである必要はない。イベントは、複数のイベント又は複数値のイベントを通信し得るように、マルチビットフォーマットで通信し得る。

そのような変更及び改善は、本発明の趣旨及び範囲内にあると意図される。したがって、上記説明は単なる例としての説明であり、限定として意図されない。本発明は、以下の特許請求の範囲及びその均等物によってのみ規定される。

Claims (42)

1. 複数の連続サイクルでメッセージを処理するシステムであって、
   それぞれの第１の回路がメッセージを出力するように構成される複数の第１の回路であって、同期して動作するように構成される複数の第１の回路と、
   それぞれのバッファが各第１の回路に関連付けられて前記各第１の回路が出力するメッセージを記憶するように構成される第１の複数のバッファと、
   前記バッファから前記複数のメッセージを受信して前記メッセージの集計を実行することにより、集計された指示を生成するように構成される通信パスと、
   同期して動作して前記集計された指示を受信するように構成される１以上の第２の回路と
   を含み、
   前記第１の複数のバッファのうちのバッファが、各第１の回路からのメッセージを異なる時間に記憶するように構成される、システム。
2. それぞれのバッファが各第２の回路に関連付けられて前記通信パスからの前記集計された指示を記憶するように構成される第２の複数のバッファを更に含み、
   前記第２の複数のバッファのうちのバッファが、前記通信パスからの前記集計された指示を異なる時間に記憶するように構成される、請求項１に記載のシステム。
3. 前記第１の複数のバッファ及び前記第２の複数のバッファのうちのバッファは、先入れ先出し（ＦＩＦＯ）バッファである、請求項２に記載のシステム。
4. 前記複数の第１の回路及び前記１以上の第２の回路は、同じ複数の回路からなる、請求項２に記載のシステム。
5. 前記複数の第１の回路はそれぞれ、前記第１の複数のバッファの各バッファにメッセージを提供する出力を含み、
   前記１以上の第２の回路はそれぞれ、前記第２の複数のバッファの各バッファから前記集計された指示を受信する入力を含み、
   前記通信パスは、フォワードパス及びバックワードパスを含むループとして構成され、
   前記フォワードパスは、前記第１の複数のバッファのバッファを順次接続し、
   前記バックワードパスは、前記第２の複数のバッファのバッファを順次接続する、請求項４に記載のシステム。
6. 前記システムは自動テストシステムであり、
   前記メッセージの少なくとも一部は、前記自動テストシステムでのテストの障害を表す、請求項１に記載のシステム。
7. 前記複数の第１の回路及び／又は前記１以上の第２の回路は、テストパターン生成器を含む、請求項６に記載のシステム。
8. 前記システムは、バックプレーンと、前記バックプレーンを介して結合された複数の計器モジュールとを含み、
   前記複数の第１の回路及び／又は前記１以上の第２の回路は、前記複数の計器モジュールのうちの計器モジュールを備える、請求項６に記載のシステム。
9. 前記メッセージはイベント指示である、請求項１に記載のシステム。
10. 前記第２の複数のバッファは、前記複数の第２の回路に前記集計された指示を同時に提供するように構成される、請求項２に記載のシステム。
11. 前記第１の複数のバッファは、前記通信パスに一定順序で結合され、
    前記集計された指示は、複数のタイムスロットを有する信号を含み、
    前記通信パスは、前記複数の第１の回路の各第１の回路からのメッセージに基づいて、前記複数のタイムスロットのタイムスロット内に値を設定することにより、前記メッセージの集計を実行するように構成される、請求項１に記載のシステム。
12. 前記通信パスは少なくとも１つのトラックを含み、
    前記少なくとも１つのトラックのうちの第１のトラックは、前記第１の複数のバッファのサブセットのうちの１つから、各サイクル中にメッセージを受信するように構成され、
    前記通信パスは、前記サブセットのうちのバッファから受信された前記メッセージを前記第１のトラック上で集計することにより、前記メッセージの集計を実行するように構成される、請求項１１に記載のシステム。
13. 前記第１の複数のバッファの前記サブセットはＮ個のバッファを含み、
    前記通信パスは、前記集計された指示を前記通信パスの第１の端部から前記通信パスの第２の端部へＮサイクルで伝搬するように構成される、請求項１２に記載のシステム。
14. 前記１以上の第２の回路は、履歴データを記憶するように構成されるメモリを含み、
    前記システムは、前記集計された指示に基づいて前記メモリ内のデータを保持又は破棄するように構成される、請求項１３に記載のシステム。
15. 前記メモリの滞留時間はＮサイクルである、請求項１４に記載のシステム。
16. 前記第１の複数のバッファは、前記通信パスに一定順序で結合され、
    前記第１の複数のバッファは、前記第１の複数のバッファの前記一定順序に基づいて、連続する複数期間中の第１の時間でのイベントを示す各メッセージを提供するように構成され、
    一つの期間は固定数のサイクルである、請求項２に記載のシステム。
17. 前記複数の第１の回路は、前記第１の複数のバッファのそれぞれに、前記第１の時間でのイベントを指示するメッセージを同時に出力するように構成され、
    前記第２の複数のバッファはそれぞれ、前記各第２の回路に、前記第１の時間でのイベントの集計された指示を同時に提供するように構成される、請求項１６に記載のシステム。
18. 前記通信パスは複数のトラックを含み、
    前記第１の複数のバッファは、各サイクル中、メッセージを連続する複数のトラックに提供するように構成され、
    前記通信パスは、前記複数のトラック内のメッセージを集計することにより、前記メッセージの集計を実行するように構成される、請求項１７に記載のシステム。
19. 複数の連続サイクルでイベント情報を処理する方法であって、
    第１のサイクル中、複数の第１の回路のそれぞれにおいてメッセージを生成することと、
    可変長の時間にわたり、各メッセージを第１の複数のバッファの１つにバッファリングすることであって、前記第１の複数のバッファのそれぞれには、前記複数の第１の回路の１つが関連付けられることと、
    第２のサイクル中、前記第１の複数のバッファのうちの第１のバッファに結合された前記通信パスの第１の位置に値を設定することであって、前記第１の複数のバッファは、前記通信パスに第１の順序で結合されることと、
    前記第２のサイクルに続く複数のサイクルのそれぞれにおいて、前記値を前記通信パスに沿って、前記第１の順序で後続バッファに関連付けられた後続位置へ通信することと、前記後続位置での前記バッファからのメッセージとともに前記値を集計することで前記値を更新することとにより、集計された指示を生成することと、
    第３のサイクル中、前記集計された指示を１以上の第２の回路のそれぞれに提供することと
    を含む、方法。
20. 前記集計された指示を生成した後かつ前記第３のサイクルの前に、
    複数のサイクルのそれぞれにおいて、前記通信パスに沿って前記集計された指示を、前記通信パスに第２の順序で結合された第２の複数のバッファに通信することと、
    可変長の時間にわたり、前記集計された指示を前記第２の複数のバッファのそれぞれにバッファリングすることと
    を更に含み、
    各第２の回路には、前記第２の複数のバッファの１つが関連付けられる、請求項１９に記載の方法。
21. 前記複数の第１の回路及び前記複数の第２の回路は、同じ複数の回路からなる、請求項１９に記載の方法。
22. 前記通信パスは、フォワードパス及びバックワードパスを含むループとして構成され、
    前記フォワードパスは、前記第１の複数のバッファのバッファを順次接続し、
    前記バックワードパスは、前記第２の複数のバッファのバッファを順次接続する、請求項２１に記載の方法。
23. 前記システムは自動テストシステムであり、
    前記メッセージの少なくとも一部は、前記自動テストシステムでのテストの障害を表す、請求項１９に記載の方法。
24. 前記複数の第１の回路及び／又は前記複数の第２の回路は、テストパターン生成器を含む、請求項２３に記載の方法。
25. 前記集計された指示は、複数のタイムスロットを有する信号を含み、
    前記値を更新することは、前記通信パスに沿って通信された前記値を前記第１の複数のバッファの各バッファからのメッセージとともに集計することにより、前記複数のタイムスロットのタイムスロット内で前記値を集計することを含む、請求項１９に記載の方法。
26. 前記通信パスは少なくとも１つのトラックを含み、
    前記少なくとも１つのトラックのうちの第１のトラックは、各サイクル中、前記第１の複数のバッファのサブセットのうちの１つからメッセージを受信し、
    前記値を更新することは、前記値を前記サブセットのバッファから受信されるメッセージとともに集計することを含む、請求項２５に記載の方法。
27. 前記第２の複数のバッファは、履歴データを記憶するように構成されるメモリを含み、
    前記メモリ内のデータは、前記集計された指示に基づいて保持又は破棄される、請求項２６に記載の方法。
28. 前記第１の複数のバッファは、前記第１の複数のバッファの前記順序に基づいて、連続サイクル中に各メッセージを提供する、請求項１９に記載の方法。
29. 前記通信パスは複数のトラックを含み、
    前記第１の複数のバッファは、各サイクル中、連続する複数のトラックにメッセージを提供し、
    前記値を更新することは、前記複数のトラック内の前記値を集計することを含む、請求項２８に記載の方法。
30. 前記メッセージはイベント指示である、請求項１９に記載の方法。
31. 通信パスがメッセージを搬送する自動テストシステムのインタフェース回路であって、
    複数の入力ポートと、
    複数の出力ポートと、
    参照クロック入力と、
    前記参照クロック入力に結合された第１の複数のバッファであって、前記第１の複数のバッファのそれぞれが１つの入力ポートに結合されて前記参照クロックによって制御される時間でメッセージを受信するように構成される第１の複数のバッファと、
    前記第１の複数のバッファから前記複数のメッセージを受信して前記メッセージの集計を実行することにより、集計された指示を生成するように構成される通信パスと、
    それぞれのバッファが１つの出力ポートにそれぞれ結合され、集計された指示を記憶し、前記集計された指示を各出力ポートに同期して出力するようにそれぞれ構成される第２の複数のバッファと
    を含む、インタフェース回路。
32. 前記第１の複数のバッファ及び前記第２の複数のバッファのバッファは、先入れ先出し（ＦＩＦＯ）バッファである、請求項３１に記載のインタフェース回路。
33. 前記通信パスは、フォワードパス及びバックワードパスを含むループとして構成され、
    前記フォワードパスは、前記第１の複数のバッファのバッファを順次接続し、
    前記バックワードパスは、前記第２の複数のバッファのバッファを順次接続する、請求項３１に記載のインタフェース回路。
34. 前記インタフェース回路は、自動テストシステムにおいて使用されるように構成されるバックプレーンインタフェース回路であり、
    前記メッセージの少なくとも部分は、前記自動テストシステムにおけるテストの障害を表す、請求項３１に記載のインタフェース回路。
35. 前記メッセージはイベント指示である、請求項３１に記載のインタフェース回路。
36. 前記第２の複数のバッファは、前記集計された指示を前記出力ポートに同時に提供するように構成される、請求項３１に記載のインタフェース回路。
37. 前記第１の複数のバッファは、前記通信パスにある順序で結合され、
    前記集計された指示は、複数のタイムスロットを有する信号を含み、
    前記通信パスは、前記複数の入力ポートの各入力ポートからのメッセージに基づいて前記複数のタイムスロットのタイムスロット内で値を設定することにより、前記メッセージの集計を実行するように構成される、請求項３１に記載のインタフェース回路。
38. 前記通信パスは少なくとも１つのトラックを含み、
    前記少なくとも１つのトラックのうちの第１のトラックは、前記第１の複数のバッファのサブセットのうちの１つから、各サイクル中にメッセージを受信するように構成され、
    前記通信パスは、前記サブセットのうちのバッファから受信される前記メッセージを前記第１のトラック上で集計することにより、前記メッセージの集計を実行するように構成される、請求項３７に記載のインタフェース回路。
39. 前記第１の複数のバッファの前記サブセットは、Ｎ個のバッファを含み、
    前記通信パスは、前記集計された指示を前記通信パスの第１の端部から前記通信パスの第２の端部へＮサイクルで伝搬するように構成される、請求項３８に記載のインタフェース回路。
40. 前記第１の複数のバッファは、前記通信パスに一定順序で結合され、
    前記第１の複数のバッファは、前記第１の複数のバッファの前記一定順序に基づいて、連続する複数期間中の第１の時間でのイベントを示す各メッセージを提供するように構成される、請求項３１に記載のインタフェース回路。
41. 前記第２の複数のバッファはそれぞれ、前記第１の時間でのイベントの集計された指示を前記各出力ポートに同時に提供するように構成される、請求項４０に記載のインタフェース回路。
42. 前記通信パスは複数のトラックを含み、
    前記第１の複数のバッファは、各サイクル中、メッセージを連続トラックに提供するように構成され、
    前記通信パスは、前記複数のトラック内のメッセージを集計することにより、前記メッセージの集計を実行するように構成される、請求項４１に記載のインタフェース回路。

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