JP2016197617A - 撮像装置 - Google Patents
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Abstract
【解決手段】本開示の撮像装置は、光電変換部および信号検出回路を含む画素を有する。光電変換部は、半導体基板に支持された光電変換素子を有する。信号検出回路は、半導体基板、および、その半導体基板と光電変換素子との間に設けられた多層配線構造内に形成されている。この信号検出回路は、信号検出トランジスタおよび容量素子を含んでいる。信号検出トランジスタは、ゲート、ならびに、半導体基板に形成されたソース領域およびドレイン領域を有する。容量素子は、下部電極、上部電極、および、上部電極と下部電極との間に配置された誘電体膜を有する。多層配線構造は、光電変換素子と信号検出トランジスタのゲートとの間に配置された上部配線層を有する。上部配線層は、第1容量素子の上部電極を含む。
【選択図】図3
Description
入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む画素を有する撮像装置であって、撮像装置は、半導体基板と、光電変換部の受光面側に形成された第1電極、第2電極、および、第1電極と第2電極との間に配置された光電変換膜を有する光電変換素子であって、半導体基板に支持された光電変換素子と、半導体基板と光電変換素子の第2電極との間に設けられた多層配線構造とを備え、光電変換部は、光電変換素子を有しており、信号検出回路は、半導体基板および多層配線構造内に形成されており、かつ、信号検出トランジスタおよび第1容量素子を含んでおり、信号検出トランジスタは、ゲート、ならびに、半導体基板に形成されたソース領域およびドレイン領域を有し、第1容量素子は、下部電極、上部電極、および、上部電極と下部電極との間に配置された誘電体膜を有し、多層配線構造は、光電変換素子の第2電極と信号検出トランジスタのゲートとの間に配置された上部配線層を有し、上部配線層は、第1容量素子の上部電極を含む、撮像装置。
多層配線構造は、上部配線層と信号検出トランジスタのゲートとの間に配置された下部配線層を有し、下部配線層は、第1容量素子の下部電極を含む、項目1に記載の撮像装置。
信号検出回路は、第1容量素子よりも小さな容量値を有する第2容量素子をさらに含み、第2容量素子の電極のうちの一方は、第1容量素子の下部電極および上部電極のうちの一方に接続されている、項目1または2に記載の撮像装置。
第2容量素子の電極のうちの他方は、光電変換素子の第2電極に接続されている、項目3に記載の撮像装置。
信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、信号検出回路は、リセットトランジスタを含み、リセットトランジスタのソースおよびドレインのうちの一方は、光電変換素子の第2電極に接続されており、他方は、フィードバック回路の出力線に接続されている、項目1から4のいずれかに記載の撮像装置。
多層配線構造は、光電変換素子の第2電極と信号検出トランジスタのゲートとを接続する接続部を有し、第1容量素子の上部電極および下部電極の一方は、半導体基板の法線方向に沿って見たときに接続部を取り囲んでいる、項目1から5のいずれかに記載の撮像装置。
第1容量素子の上部電極は、光電変換素子の第2電極に対向する第1面および第1面とは反対側の第2面を有し、第2面において、上部電極に基準電圧を印加する信号線に接続されている、項目1から6のいずれかに記載の撮像装置。
第1容量素子の上部電極は、誘電体膜において下部電極に対向する面以外の面を覆っている、項目1から7のいずれかに記載の撮像装置。
光電変換素子の第2電極および第1容量素子の上部電極は、同一の材料を用いて形成されている、項目1から8のいずれかに記載の撮像装置。
図1は、本開示の実施の形態1に係る撮像装置の例示的な回路構成の概略を示す。図1に示す撮像装置100は、複数の単位画素セル10と周辺回路とを備える。複数の単位画素セル10は、半導体基板上に2次元に配列されることにより、感光領域(画素領域)を形成している。
次に、図3から図5を参照しながら、単位画素セル10のデバイス構造の一例を説明する。
図6は、本開示の実施の形態2による単位画素セル10Aの断面を模式的に示す。図6に示す単位画素セル10Aと、図3を参照して説明した単位画素セル10との間の相違点は、単位画素セル10Aが、光電変換素子15の第2電極15cと同層に形成されたシールド電極15sdを有していることである。シールド電極15sdは、互いに隣接する2つの単位画素セル10A間に配置されている。また、シールド電極15sdは、撮像装置100の動作時において一定の電圧が供給されるように構成されている。
次に、図面を参照しながら、撮像装置100の動作の一例を説明する。以下に説明するように、図2を参照して説明した構成によれば、2つのリセットトランジスタ36および38のゲート電圧を適切に制御することにより、感度の異なる2つの動作モードを切り替えることが可能である。ここで説明する2つの動作モードは、比較的高い感度で撮像が可能な第1のモード、および、比較的低い感度で撮像が可能な第2のモードである。
図9は、単位画素セルの他の例示的な回路構成を模式的に示す。図9に例示する単位画素セル10Bと、図2を参照して説明した単位画素セル10との相違点は、単位画素セル10Bでは、リセットトランジスタ36のソースおよびドレインのうち、電荷蓄積ノード44に接続されていない側が、リセットドレインノード46ではなくフィードバック線25に接続されていることである。単位画素セル10Bにおけるデバイス構造は、図3および図6を参照して説明したデバイス構造とほぼ同様であり得る。
2s 素子分離領域
2d 不純物領域
2ds ソース領域
2dd ドレイン領域
4a、4b、4c、4s 絶縁層
6s、6a、6b、6c 配線層
10、10A、10B 単位画素セル
15 光電変換素子
15a 第1電極
15b 光電変換膜
15c 第2電極(画素電極)
15h 受光面
15sd シールド電極
16 垂直走査回路
17 蓄積制御線
18 垂直信号線
19 負荷回路
20 カラム信号処理回路
21 水平信号読み出し回路
22 電源配線
23 水平共通信号線
24 反転増幅器
25 フィードバック線
26 リセット信号線
28 フィードバック制御線
30 アドレス信号線
32 感度調整線
34 信号検出トランジスタ(増幅トランジスタ)
36 第1のリセットトランジスタ
38 第2のリセットトランジスタ
34e、36e、38e ゲート電極
34g、36g、38g ゲート絶縁膜
34c、36c、38c チャネル領域
40 アドレストランジスタ
Cs 第1容量素子
41b 第1容量素子Csの下部電極
41c 第1容量素子Csの上部電極
41d 誘電体膜
41p 保護膜
41t 上部電極41cの接続部
41g 上部電極41cの下面
41k 接続部
Cc 第2容量素子
42b 第2容量素子Ccの下部電極
42e 第2容量素子Ccの上部電極
43 端子
44 電荷蓄積ノード
45 配線
46 リセットドレインノード
49 ポリシリコン配線
70 多層配線構造
CN 接続部
FC フィードバック回路
PC 光電変換部
SC 信号検出回路
Px 単位画素セル10の境界線
100 撮像装置
s1 配線層(ポリシリコン層)
cp1、cpa コンタクトプラグ
va、vb、vd ビア
Claims (9)
- 入射光を光電変換する光電変換部と、前記光電変換部によって生成された信号を検出する信号検出回路とを含む画素を有する撮像装置であって、
前記撮像装置は、
半導体基板と、
前記光電変換部の受光面側に形成された第1電極、第2電極、および、前記第1電極と前記第2電極との間に配置された光電変換膜を有する光電変換素子であって、前記半導体基板に支持された光電変換素子と、
前記半導体基板と前記光電変換素子の前記第2電極との間に設けられた多層配線構造と
を備え、
前記光電変換部は、前記光電変換素子を有しており、
前記信号検出回路は、前記半導体基板および前記多層配線構造内に形成されており、かつ、信号検出トランジスタおよび第1容量素子を含んでおり、
前記信号検出トランジスタは、ゲート、ならびに、前記半導体基板に形成されたソース領域およびドレイン領域を有し、
前記第1容量素子は、下部電極、上部電極、および、前記上部電極と前記下部電極との間に配置された誘電体膜を有し、
前記多層配線構造は、前記光電変換素子の前記第2電極と前記信号検出トランジスタの前記ゲートとの間に配置された上部配線層を有し、
前記上部配線層は、前記第1容量素子の前記上部電極を含む、
撮像装置。 - 前記多層配線構造は、前記上部配線層と前記信号検出トランジスタの前記ゲートとの間に配置された下部配線層を有し、
前記下部配線層は、前記第1容量素子の前記下部電極を含む、請求項1に記載の撮像装置。 - 前記信号検出回路は、前記第1容量素子よりも小さな容量値を有する第2容量素子をさらに含み、
前記第2容量素子の電極のうちの一方は、前記第1容量素子の前記下部電極および前記上部電極のうちの一方に接続されている、請求項1または2に記載の撮像装置。 - 前記第2容量素子の電極のうちの他方は、前記光電変換素子の前記第2電極に接続されている、請求項3に記載の撮像装置。
- 前記信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、
前記信号検出回路は、リセットトランジスタを含み、
前記リセットトランジスタのソースおよびドレインのうちの一方は、前記光電変換素子の前記第2電極に接続されており、他方は、前記フィードバック回路の出力線に接続されている、請求項1から4のいずれかに記載の撮像装置。 - 前記多層配線構造は、前記光電変換素子の前記第2電極と前記信号検出トランジスタの前記ゲートとを接続する接続部を有し、
前記第1容量素子の前記上部電極および前記下部電極の一方は、前記半導体基板の法線方向に沿って見たときに前記接続部を取り囲んでいる、請求項1から5のいずれかに記載の撮像装置。 - 前記第1容量素子の前記上部電極は、前記光電変換素子の前記第2電極に対向する第1面および前記第1面とは反対側の第2面を有し、前記第2面において、前記上部電極に基準電圧を印加する信号線に接続されている、請求項1から6のいずれかに記載の撮像装置。
- 前記第1容量素子の前記上部電極は、前記誘電体膜において前記下部電極に対向する面以外の面を覆っている、請求項1から7のいずれかに記載の撮像装置。
- 前記光電変換素子の第2電極および前記第1容量素子の前記上部電極は、同一の材料を用いて形成されている、請求項1から8のいずれかに記載の撮像装置。
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