JP6817605B2 - 撮像装置 - Google Patents
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Description
れている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層され、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域(「フローティングディフュージョン」と呼ばれる)に蓄積する。撮像装置は、半導体基板内でCCD(Charge Coupled Device)回路またはCMOS(Complementary MOS)回路を用いてその蓄積され
た電荷を読み出す。例えば特許文献1は、そのような撮像装置を開示している。特許文献2は、有機材料を含む光電変換層を有する固体撮像素子を開示している。特許文献3は、光電変換層の上方に配置されたカラーフィルタに隔壁を設けることを提案している。この隔壁は、互いに隣接する異なる色の2つのフィルタ(Rカラーフィルタ、GカラーフィルタおよびBカラーフィルタから選択される2つ)の間に設けられる。
入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む画素を有する撮像装置であって、撮像装置は、半導体基板と、光電変換部の受光面側に形成された第1電極、第2電極、および、第1電極と第2電極との間に配置された光電変換膜を有する光電変換素子であって、半導体基板に支持された光電変換素子と、半導体基板と光電変換素子の第2電極との間に設けられた多層配線構造とを備え、光電変換部は、光電変換素子を有しており、信号検出回路は、半導体基板および多層配線構造内に形成されており、かつ、信号検出トランジスタおよび第1容量素子を含んでおり、信号検出トランジスタは、ゲート、ならびに、半導体基板に形成されたソース領域およびドレイン領域を有し、第1容量素子は、下部電極、上部電極、および、上部電極と下部電極との間に配置された誘電体膜を有し、多層配線構造は、光電変換素子の第2電極と信号検出トランジスタのゲートとの間に配置された上部配線層を有し、上部配線層は、第1容量素子の上部電極を含む、撮像装置。
多層配線構造は、上部配線層と信号検出トランジスタのゲートとの間に配置された下部配線層を有し、下部配線層は、第1容量素子の下部電極を含む、項目1に記載の撮像装置。
信号検出回路は、第1容量素子よりも小さな容量値を有する第2容量素子をさらに含み、第2容量素子の電極のうちの一方は、第1容量素子の下部電極および上部電極のうちの一方に接続されている、項目1または2に記載の撮像装置。
第2容量素子の電極のうちの他方は、光電変換素子の第2電極に接続されている、項目3に記載の撮像装置。
信号検出回路の出力を負帰還させるフィードバック回路をさらに備え、信号検出回路は、リセットトランジスタを含み、リセットトランジスタのソースおよびドレインのうちの一方は、光電変換素子の第2電極に接続されており、他方は、フィードバック回路の出力線に接続されている、項目1から4のいずれかに記載の撮像装置。
多層配線構造は、光電変換素子の第2電極と信号検出トランジスタのゲートとを接続する接続部を有し、第1容量素子の上部電極および下部電極の一方は、半導体基板の法線方向に沿って見たときに接続部を取り囲んでいる、項目1から5のいずれかに記載の撮像装置。
第1容量素子の上部電極は、光電変換素子の第2電極に対向する第1面および第1面とは反対側の第2面を有し、第2面において、上部電極に基準電圧を印加する信号線に接続されている、項目1から6のいずれかに記載の撮像装置。
第1容量素子の上部電極は、誘電体膜において下部電極に対向する面以外の面を覆っている、項目1から7のいずれかに記載の撮像装置。
光電変換素子の第2電極および第1容量素子の上部電極は、同一の材料を用いて形成されている、項目1から8のいずれかに記載の撮像装置。
図1は、本開示の実施の形態1に係る撮像装置の例示的な回路構成の概略を示す。図1に示す撮像装置100は、複数の単位画素セル10と周辺回路とを備える。複数の単位画素セル10は、半導体基板上に2次元に配列されることにより、感光領域(画素領域)を形成している。
音抑圧信号処理およびアナログ−デジタル変換(AD変換)などを行う。単位画素セル10の各列に対応して設けられたカラム信号処理回路20には、水平信号読み出し回路21が電気的に接続されている。水平信号読み出し回路21は、複数のカラム信号処理回路20から水平共通信号線23に信号を順次読み出す。
34のゲートに印加される。信号検出トランジスタ34は、この電圧を増幅する。信号検出トランジスタ34によって増幅された電圧が、信号電圧としてアドレストランジスタ40によって選択的に読み出される。
次に、図3から図5を参照しながら、単位画素セル10のデバイス構造の一例を説明する。
板2の上方に設けられている。なお、本明細書における「上方」の用語は、部材間の相対的な配置を示すために用いられており、本開示の撮像装置の姿勢を限定する意図ではない。本明細書における「上部」および「下部」の用語についても同様である。
は、絶縁層4c内に配置されている。なお、本明細書における「上面」は、着目する層が有する2つの主面のうち、半導体基板2よりも光電変換素子15に近い方の主面を意味する。また、「下面」は、着目する層が有する2つの主面のうち、光電変換素子15よりも半導体基板2に近い方の主面(「上面」とは反対側の主面)を意味する。本明細書における「上面」および「下面」の用語は、多層配線構造70に含まれる各層における主面を区別するために用いられており、本開示の撮像装置の姿勢を限定する意図で用いられていない。
を介して下部電極42bに対向する上部電極42eとを有している。絶縁層4cのうち、下部電極42bおよび上部電極42eに挟まれた部分は、第2容量素子Ccにおける誘電体膜として機能する。上部電極42e(典型的には金属電極)は、ビアvcを介して光電変換素子15の第2電極15cに接続されている。このビアvcは、上述の接続部CNの一部である。つまり、第2容量素子Ccは、電荷蓄積ノード44との間の電気的な接続を有する。第2容量素子Ccの上部電極42eと下部電極42bとの間でリーク電流が生じると、リーク電流に起因するノイズが出力信号に混入してしまうので、第2容量素子Ccにおける誘電体膜を構成する材料が絶縁性に優れた材料であると有益である。
))を適用できる。ALDによれば、互いに異なる原子を数原子ずつ積層することが可能である。具体的には、内部に基板が設置された真空容器内に原料化合物分子(プリカーサ)を導入する。導入されたプリカーサを真空容器内の基板表面に吸着させる。その後、化学反応によりプリカーサ中の所望の原子だけを残すことによって、原子一層分の成膜を行う。
放電とを250回繰り返すことにより、22nmの厚さを有する膜を誘電体膜41dとして形成する。
を取り囲むように形成されている。上述したように、感度調整線32を介して所定の電圧が供給されることにより、撮像装置100の動作時における第1容量素子Csの上部電極41cの電位は、一定の電位に維持されている。そのため、光電変換素子15の第2電極15cと信号検出トランジスタ34のゲート電極34eとを接続する接続部CN(ここではその一部であるビアvc)を、電位が固定された上部電極41cによって取り囲むことにより、上部電極41cをシールド電極として機能させ得る。上部電極41cがシールド電極として機能することにより、電荷蓄積ノード44へのノイズ混入を抑制し得る。例えば、隣接する単位画素セルにおいて発生した電気的ノイズは、接続部CNに到達する前に、第1容量素子Csの上部電極41cに吸収され得る。
図6は、本開示の実施の形態2による単位画素セル10Aの断面を模式的に示す。図6に示す単位画素セル10Aと、図3を参照して説明した単位画素セル10との間の相違点は、単位画素セル10Aが、光電変換素子15の第2電極15cと同層に形成されたシールド電極15sdを有していることである。シールド電極15sdは、互いに隣接する2つの単位画素セル10A間に配置されている。また、シールド電極15sdは、撮像装置100の動作時において一定の電圧が供給されるように構成されている。
た、十分な光量が得られないために画素サイズを縮小することが困難である。さらに、高アスペクト比の隔壁を単位画素セル内に形成することは一般に困難であり、生産性が低下するおそれがある。
次に、図面を参照しながら、撮像装置100の動作の一例を説明する。以下に説明するように、図2を参照して説明した構成によれば、2つのリセットトランジスタ36および38のゲート電圧を適切に制御することにより、感度の異なる2つの動作モードを切り替えることが可能である。ここで説明する2つの動作モードは、比較的高い感度で撮像が可能な第1のモード、および、比較的低い感度で撮像が可能な第2のモードである。
圧Vrefに収束する。つまり、この例では、リセットにおける基準電圧は、電圧Vrefである。図2に例示する構成においては、電源電圧(例えば3.3V)と接地(0V)との範囲内で電圧Vrefを任意に設定できる。言い換えれば、リセットにおける基準電圧として、一定の範囲内であれば任意の電圧(例えば電源電圧以外の電圧)を利用できる。
は、それぞれ、電荷蓄積ノード44の容量値、第1容量素子Csの容量値および第2容量素子Ccの容量値を表す。なお、式中の「×」は乗算を表す。このように、第1容量素子Csの容量値C1が大きいほど、発生するノイズ自体が小さく、第2容量素子Ccの容量値C2が小さいほど、減衰率が大きい。したがって、本開示の実施形態によれば、第1容量素子Csの容量値C1および第2容量素子Ccの容量値C2を適切に設定することにより、第2のリセットトランジスタ38をOFFすることによって生じるkTCノイズを十分に縮小することが可能である。
タ40のON状態が継続したままでリセット電圧の読み出しが実行されても構わない。
図9は、単位画素セルの他の例示的な回路構成を模式的に示す。図9に例示する単位画素セル10Bと、図2を参照して説明した単位画素セル10との相違点は、単位画素セル10Bでは、リセットトランジスタ36のソースおよびドレインのうち、電荷蓄積ノード44に接続されていない側が、リセットドレインノード46ではなくフィードバック線25に接続されていることである。単位画素セル10Bにおけるデバイス構造は、図3および図6を参照して説明したデバイス構造とほぼ同様であり得る。
2s 素子分離領域
2d 不純物領域
2ds ソース領域
2dd ドレイン領域
4a、4b、4c、4s 絶縁層
6s、6a、6b、6c 配線層
10、10A、10B 単位画素セル
15 光電変換素子
15a 第1電極
15b 光電変換膜
15c 第2電極(画素電極)
15h 受光面
15sd シールド電極
16 垂直走査回路
17 蓄積制御線
18 垂直信号線
19 負荷回路
20 カラム信号処理回路
21 水平信号読み出し回路
22 電源配線
23 水平共通信号線
24 反転増幅器
25 フィードバック線
26 リセット信号線
28 フィードバック制御線
30 アドレス信号線
32 感度調整線
34 信号検出トランジスタ(増幅トランジスタ)
36 第1のリセットトランジスタ
38 第2のリセットトランジスタ
34e、36e、38e ゲート電極
34g、36g、38g ゲート絶縁膜
34c、36c、38c チャネル領域
40 アドレストランジスタ
Cs 第1容量素子
41b 第1容量素子Csの下部電極
41c 第1容量素子Csの上部電極
41d 誘電体膜
41p 保護膜
41t 上部電極41cの接続部
41g 上部電極41cの下面
41k 接続部
Cc 第2容量素子
42b 第2容量素子Ccの下部電極
42e 第2容量素子Ccの上部電極
43 端子
44 電荷蓄積ノード
45 配線
46 リセットドレインノード
49 ポリシリコン配線
70 多層配線構造
CN 接続部
FC フィードバック回路
PC 光電変換部
SC 信号検出回路
Px 単位画素セル10の境界線
100 撮像装置
s1 配線層(ポリシリコン層)
cp1、cpa コンタクトプラグ
va、vb、vd ビア
Claims (3)
- 回路素子が設けられた半導体基板と、
入射光を光電変換する光電変換素子であって、受光面側に形成された第1電極、遮光性の第2電極、および前記第1電極と前記第2電極との間に配置された光電変換膜を有し、且つ前記半導体基板に支持された光電変換素子と、
前記半導体基板と前記光電変換素子の前記第2電極との間に設けられた多層配線構造であって、前記第2電極と前記半導体基板に設けられた回路素子とを電気的に接続する接続部を含む多層配線構造と、
前記多層配線構造内に形成された容量素子と
を備え、
前記容量素子は、下部電極、上部電極、および、前記上部電極と前記下部電極との間に配置された誘電体膜を有し、
前記下部電極および前記上部電極の少なくとも一方は、遮光性であり、且つ前記接続部が貫通する開口または切れ目を有し、
前記開口または切れ目は、前記半導体基板の法線方向から見て前記第2電極と重なっており、
前記回路素子は、前記半導体基板に設けられた電界効果トランジスタであり、
前記第2電極、前記下部電極、および前記上部電極の少なくとも1つは、前記半導体基板の法線方向から見て前記電界効果トランジスタのチャネル領域と重なる、
撮像装置。 - 前記接続部は、前記電界効果トランジスタのゲートに電気的に接続されている、請求項1に記載の撮像装置。
- 前記多層配線構造は、前記容量素子に隣接する絶縁層を含み、
前記誘電体膜は、前記絶縁層よりも比誘電率が高い、請求項1または2に記載の撮像装置。
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