JP2016164577A - 高速フェイルメモリデータ取得装置およびその方法 - Google Patents
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Abstract
【課題】高速フェイルメモリデータ取得装置およびその方法を提供する。
【解決手段】本発明の高速フェイルメモリデータ取得装置は、被測定メモリ(DUT)に記録するためのパターンを発生させ、被測定メモリ(DUT)から記録されたDUT記録データを受信するパターン発生器(1)と、パターン発生器(1)から印加を受けたDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを不良分析器(3)へ伝送するデータ伝送装置(2)と、データ伝送装置(2)から受信したDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する不良分析器(3)と、を備えている。
【選択図】図2
【解決手段】本発明の高速フェイルメモリデータ取得装置は、被測定メモリ(DUT)に記録するためのパターンを発生させ、被測定メモリ(DUT)から記録されたDUT記録データを受信するパターン発生器(1)と、パターン発生器(1)から印加を受けたDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを不良分析器(3)へ伝送するデータ伝送装置(2)と、データ伝送装置(2)から受信したDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する不良分析器(3)と、を備えている。
【選択図】図2
Description
本発明は、高速フェイル(fail)メモリデータ取得装置およびその方法に関し、さらに詳しくは、メモリ試験装置における不良分析のためのFM(フェイルメモリ:Fail Memory)運用において、テスト終了以前にも、パターン発生器に記録したデータと被測定メモリから読み出されたデータとの比較によって実時間で不良情報を取得する技術に関する。
従来のメモリ試験装置の場合、テストしようとするメモリ(DUT:Device Under Test)とこれを試験するためのパターン発生器(Pattern Generator)とが結合して被測定メモリに一定のデータを記録し、これをさらに読み出して異常有無を判断する。
特許文献1(メモリ素子テストのためのアルゴリズムパターン生成器およびこれを用いたメモリテスト)には、各クロックサイクルに対してデータ生成部で生成したデータとテストデータとを比較し、不良メモリに対する情報を格納するデータ比較部に対する技術が開示されている。
この際、不良データの分析では、正確な不良分析および復旧過程の情報を知るためには単にデータの一致/不一致だけでなく、該当メモリの不良アドレス情報およびデータを知らなければならない。
この際、不良データの分析では、正確な不良分析および復旧過程の情報を知るためには単にデータの一致/不一致だけでなく、該当メモリの不良アドレス情報およびデータを知らなければならない。
ところが、この情報を得るためには、パターン発生器で記録したデータと被測定メモリから読み出したデータとを比較し、その結果を別途の記録空間に格納し、テストが完全に終了した後、別途の記録空間からコンピュータなどの不良分析器を介さないと異常有無を分析することができないという欠点がある。
まとめると、図1に示すように、従来の技術では、パターン発生器1で不良情報を記録するために、FM2に格納する間に、PCを含む不良分析器3では不良分析情報に接近することができない。
すなわち、不良を分析するためには、パターン発生器1のパターン発生を終了した後に接近が可能である。よって、パターン発生器1のパターンプログラム終了後の不良分析作業が行われることになり、パターン発生器1のパターン遂行時間および不良分析時間が最終不良分析時間となる。
すなわち、不良を分析するためには、パターン発生器1のパターン発生を終了した後に接近が可能である。よって、パターン発生器1のパターンプログラム終了後の不良分析作業が行われることになり、パターン発生器1のパターン遂行時間および不良分析時間が最終不良分析時間となる。
また、一度で格納することが可能な不良分析情報量がFM2より大きければ、格納が不可能であり、このような場合、同一の作業を数回にわたって反復してパターンを行わなければならないという問題点がある。
本発明の目的は、不良分析時間を繰り上げることが可能なデータ伝送装置(FIFO)を構成し、テスト終了前に不良分析を予め処理することができるようにすることにより、全体不良分析時間を短縮させ、不良分析のためのハードウェア的制約を克服することにある。
上記技術的課題を達成するために、本発明の高速フェイルメモリデータ取得装置は、被測定メモリ(DUT)に記録するためのパターンを発生させ、前記被測定メモリ(DUT)から記録されたDUT記録データを受信するパターン発生器と、前記パターン発生器から印加を受けたDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを不良分析器へ伝送するデータ伝送装置と、前記データ伝送装置から受信したDUT記録データ、および該DUT記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する不良分析器と、を備えている。
また、前記パターン発生器は、被測定メモリ(DUT)に記録するためのパターンを発生させて前記被測定メモリ(DUT)へ伝送し、前記被測定メモリ(DUT)から記録されたDUT記録データを受信し、既に発生させたパターンと共に前記データ伝送装置へ印加することを特徴とする。
また、前記データ伝送装置は、前記パターン発生器から前記被測定メモリ(DUT)に記録するためのパターンおよび該パターンに対応して記録されたDUT記録データの印加を受けて前記不良分析器へ伝送し、FIFO(First In First Out)制御に基づいて、前記パターン発生器から印加を受けた前記被測定メモリ(DUT)に記録するためのパターンおよび該パターンに対応して記録されたDUT記録データを順序通り前記不良分析器側へ伝送することを特徴とする。
また、前記不良分析器は、前記データ伝送装置から受信した前記パターン発生器のパターンと前記被測定メモリ(DUT)のDUT記録データとを比較して一致するか否かを判断し、前記パターン発生器のパターンとDUT記録データとが一致しない場合、一致しないDUT記録データおよびこれに対応するメモリ不良アドレスを抽出して不良情報を生成することを特徴とする。
一方、前述した装置に基づく本発明の高速フェイルメモリデータ取得方法は、パターン発生器が、被測定メモリ(DUT)に記録するためのパターンを発生させ、前記被測定メモリ(DUT)から記録されたDUT記録データを受信する(a)段階と、データ伝送装置が、前記パターン発生器から印加を受けたDUT記録データ、および該DUT記録データに対応するように既に発生させたパターンを不良分析器へ伝送する(b)段階と、前記不良分析器が、前記データ伝送装置から受信したDUT記録データ、および該DUT記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する(c)段階と、を備えている。
(c)段階は、前記不良分析器が、前記データ伝送装置から受信した前記パターン発生器のパターンと前記被測定メモリ(DUT)のDUT記録データとを比較して一致するか否かを判断する(c−1)段階と、(c−1)段階で判断した結果、前記パターン発生器のパターンと前記DUT記録データとが一致しない場合、前記不良分析器が、一致しないDUT記録データおよびこれに対応するメモリ不良アドレスを抽出して不良情報を生成する(c−2)段階と、を含む。
前述したような本発明によれば、不良分析時間を繰り上げることが可能なデータ伝送装置(FIFO)を構成し、テスト終了前に不良分析を予め処理することができるようにすることにより、全体不良分析時間を短縮させ、不良分析のためのハードウェア的制約を克服できるという効果がある。
本発明の具体的な特徴および利点は、添付図面に基づく以下の詳細な説明からさらに明白になるであろう。これに先立ち、本明細書および請求の範囲に使用された用語または単語は、発明者が自分の発明を最善の方法で説明するために用語の概念を適切に定義することができるという原則に基づき、本発明の技術的思想に符合する意味と概念で解釈されなければならない。なお、本発明に関連した公知の機能およびその構成に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断された場合は、その具体的な説明を省略する。
図2に示すように、本発明に係る高速フェイルメモリデータ取得装置Aは、被測定メモリ(DUT)に記録するためのパターンを発生させ、被測定メモリ(DUT)から記録されたデータ(以下、「DUT記録データ」)を受信するパターン発生器1と、パターン発生器1から印加を受けたDUT記録データ、およびこれに対応するように既に発生させたパターンを不良分析器3へ伝送するデータ伝送装置2と、データ伝送装置2から受信したDUT記録データ、および該DUT記録データに対応するように既に発生したパターンを分析して不良分析情報を生成する不良分析器3と、を備えている。
具体的に、パターン発生器1は、被測定メモリ(DUT)に記録するためのパターンを発生させて被測定メモリ(DUT)へ伝送し、被測定メモリ(DUT)から記録されたDUT記録データを受信し、既に発生させたパターンと共にデータ伝送装置2へ印加する。
また、データ伝送装置2は、パターン発生器1から被測定メモリ(DUT)に記録するためのパターンおよび該パターンに対応して記録されたDUT記録データの印加を受けて不良分析器3へ伝送する。
この際、データ伝送装置2は、FIFO(First In First Out)制御に基づいて、パターン発生器1から印加を受けた被測定メモリ(DUT)に記録するためのパターン、および該パターンに対応して記録されたDUT記録データを順序通り不良分析器3側へ伝送する。
この際、データ伝送装置2は、FIFO(First In First Out)制御に基づいて、パターン発生器1から印加を受けた被測定メモリ(DUT)に記録するためのパターン、および該パターンに対応して記録されたDUT記録データを順序通り不良分析器3側へ伝送する。
また、不良分析器3は、データ伝送装置2から受信したパターン発生器1のパターンと、被測定メモリ(DUT)のDUT記録データとを比較して一致するか否かを判断し、パターン発生器1のパターンとDUT記録データとが一致しない場合、一致しないDUT記録データおよびこれに対応するメモリ不良アドレスを抽出して不良情報を生成する。
この際、不良分析器3は、PCのハードディスクの形態をとり、従来のFM(フェイルメモリ:Fail Memory)に比べて高容量のデータ格納装置から構成される。
この際、不良分析器3は、PCのハードディスクの形態をとり、従来のFM(フェイルメモリ:Fail Memory)に比べて高容量のデータ格納装置から構成される。
以下、図3を参照して、本発明に係る高速フェイルメモリデータ取得方法について考察する。
まず、パターン発生器1が、被測定メモリ(DUT)に記録するためのパターンを発生させ、被測定メモリ(DUT)から記録されたDUT記録データを受信する(S10)。
次いで、データ伝送装置2が、パターン発生器1から印加を受けたDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを不良分析器3へ伝送する(S20)。
また、不良分析器3が、データ伝送装置2から受信したDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを分析し、不良分析情報を生成する(S30)。
まず、パターン発生器1が、被測定メモリ(DUT)に記録するためのパターンを発生させ、被測定メモリ(DUT)から記録されたDUT記録データを受信する(S10)。
次いで、データ伝送装置2が、パターン発生器1から印加を受けたDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを不良分析器3へ伝送する(S20)。
また、不良分析器3が、データ伝送装置2から受信したDUT記録データおよび該DUT記録データに対応するように既に発生したパターンを分析し、不良分析情報を生成する(S30)。
以下、図4を参照して、本発明に係る高速フェイルメモリデータ取得方法のS30段階の詳細過程について考察する。
S20段階の後、不良分析器3が、データ伝送装置2から受信したパターン発生器1のパターンと、被測定メモリ(DUT)のDUT記録データとを比較して一致するか否かを判断する(S31)。
S31段階で判断した結果、パターン発生器1のパターンとDUT記録データとが一致しない場合、不良分析器3が、一致しないDUT記録データおよび該DUT記録データに対応するメモリ不良アドレスを抽出して不良情報を生成する(S32)。
S20段階の後、不良分析器3が、データ伝送装置2から受信したパターン発生器1のパターンと、被測定メモリ(DUT)のDUT記録データとを比較して一致するか否かを判断する(S31)。
S31段階で判断した結果、パターン発生器1のパターンとDUT記録データとが一致しない場合、不良分析器3が、一致しないDUT記録データおよび該DUT記録データに対応するメモリ不良アドレスを抽出して不良情報を生成する(S32)。
以上、本発明の技術的思想を例示するための好適な実施例について説明および図示したが、本発明はこれらに限定されるものではない。当該分野における通常の知識を有する者であれば、技術的思想の範疇から逸脱することなく、本発明に多数の変更および修正を加え得るのを理解するであろう。よって、それらの全ての適切な変更および修正とその均等物も本発明の範囲に属すると看做すべきであろう。
A 高速フェイルメモリデータ取得装置
1 パターン発生器
2 データ伝送装置
3 不良分析器
1 パターン発生器
2 データ伝送装置
3 不良分析器
Claims (5)
- フェイルメモリデータ取得装置において、
被測定メモリ(DUT)を試験するためのパターンを発生させ、前記被測定メモリ(DUT)に前記パターンを伝送するとともに、前記被測定メモリ(DUT)からDUT記録データを受信するパターン発生器と、ここで、前記被測定メモリ(DUT)は前記パターン発生器に接続されて、前記パターン発生器から受信した前記パターンを記録して前記記録されたパターンに対応する前記DUT記録データを読み出し、
前記パターン発生器に接続されて、前記パターン発生器から前記パターンおよび前記DUT記録データを受信し、前記パターン発生器から受信した前記DUT記録データおよび前記パターンを不良分析器へ伝送するデータ伝送装置と、
前記データ伝送装置に接続されて、前記データ伝送装置から前記DUT記録データおよび前記パターンを受信し、前記DUT記録データと前記パターンとを比較して不良分析情報を生成する不良分析器と、を備えている、フェイルメモリデータ取得装置。 - 前記データ伝送装置は、前記パターン発生器から前記パターンおよび前記パターンに対応する前記DUT記録データを受信し、これらをFIFO(First In First Out)の順序で前記不良分析器へ伝送する、請求項1に記載の装置。
- 前記パターンと前記DUT記録データとを比較するとともに、前記パターンが前記パターンと対応する前記DUT記録データと一致しない場合には、前記不良分析器は当該一致しないDUT記録データに対応するアドレスを抽出する、請求項1に記載の装置。
- フェイルメモリデータ取得方法において、
パターン発生器において、被測定メモリ(DUT)を試験するためのパターンを生成し、前記被測定メモリ(DUT)へ前記パターンを伝送する段階と、
前記被測定メモリ(DUT)において、前記パターン発生器から前記パターンを受信して前記被測定メモリ(DUT)に前記パターンを記録する段階と、
前記パターン発生器において、前記被測定メモリ(DUT)からDUT記録データを受信する段階と、ここで、前記DUT記録データは前記被測定メモリ(DUT)に記録された前記パターンに対応し、前記前記被測定メモリ(DUT)から読み出されたものであり、
前記パターン発生器において、前記被測定メモリ(DUT)から受信した前記DUT記録データおよび前記パターンをデータ伝送装置に伝送する段階と、
前記データ伝送装置において、前記DUT記録データおよび前記パターンを前記パターン発生器から受信する段階と、
前記データ伝送装置において、前記DUT記録データおよび前記パターンを前記パターン発生器から不良分析器へ伝送する段階と、
前記不良分析器において、前記DUT記録データおよび前記パターンを前記データ伝送装置から受信し、前記DUT記録データと前記パターンとを比較して不良分析情報を生成する段階と、を含む、フェイルメモリデータ取得方法。 - 前記不良分析器において前記DUT記録データと前記パターンとを比較した後に、前記パターンが前記パターンに対応する前記DUT記録データと一致しない場合には、前記不良分析器において当該一致しないDUT記録データに対応するアドレスを抽出する、請求項4に記載のフェイルメモリデータ取得方法。
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