JP2016134435A - 半導体装置 - Google Patents
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Abstract
【課題】従来構成に対して小型化を図る。【解決手段】FET領域6及びダイオード領域7aを単一の素子分離領域8a内に構成し、アノード電極72aとゲート電極61をエアブリッジ電極73aを介して接続し、最下部のソース電極63aをカソード電極71aとして共用し、ビアホール64をカソード電極71aのビアホールとして共用する。【選択図】図9
Description
この発明は、化合物半導体により構成されたトランジスタとダイオードを用いた回路とを備えた半導体装置に関するものである。
従来から、突発的な高電圧である静電放電(ESD:Electrostatic Discharge)からFET(トランジスタ)を保護するESD保護回路が知られている(例えば特許文献1参照)。以下、図14を参照しながら、FET1を保護するESD保護回路2について説明する。図14に示すように、ESD保護回路2は、2つのダイオード3(3a,3b)を用いて構成されている。このダイオード3a,3bは、FET1と並列に接地して接続されている。
図14に示す構成により、静電気等による突発的な高電圧が回路に印加された場合にも、ダイオード3a,3bのうち片方が短絡するため、FET1に高電圧が印加されることを防ぐことができる。よって、静電気等によるFET1の故障を防ぐことができる。
一方、上記FET1及びESD保護回路2を、化合物半導体で構成した半導体装置が知られている(例えば特許文献2参照)。以下、図15,16を参照しながら、半導体装置の構成について説明する。図15は従来の半導体装置の構成を示す平面図であり、図16は図15のB−B’線断面図である。
図15,16に示す半導体装置は、半導体基板50上に、FET1を構成するFET領域60と、2つのダイオード3a,3bを構成する2つのダイオード領域70(70a,70b)から構成されている。FET領域60には、ゲート電極601、ドレイン電極602及びソース電極603が設けられている。なお、ソース電極603は、ビアホール604により接地されている。また、ダイオード領域70a,70bには、カソード電極701(701a,701b)及びアノード電極702(702a,702b)が設けられている。なお、ダイオード領域70aのカソード電極701aは、ビアホール703aにより接地されている。また、ダイオード領域70bのアノード電極702bは、ビアホール703bにより接地されている。
図15,16に示す半導体装置は、半導体基板50上に、FET1を構成するFET領域60と、2つのダイオード3a,3bを構成する2つのダイオード領域70(70a,70b)から構成されている。FET領域60には、ゲート電極601、ドレイン電極602及びソース電極603が設けられている。なお、ソース電極603は、ビアホール604により接地されている。また、ダイオード領域70a,70bには、カソード電極701(701a,701b)及びアノード電極702(702a,702b)が設けられている。なお、ダイオード領域70aのカソード電極701aは、ビアホール703aにより接地されている。また、ダイオード領域70bのアノード電極702bは、ビアホール703bにより接地されている。
また、半導体基板50は、図16に示すように、絶縁性半導体基板501、バッファ層502、チャネル層503、バリア層504、保護膜505、上部配線層506及びドープ層507から構成されている。
そして、ゲート電極601及びアノード電極702aは、バリア層504に接触している。一方、ドレイン電極602、ソース電極603及びカソード電極701aは、ドープ層507を介してチャネル層503に接触している。
また、FET領域60と各ダイオード領域70a,70bは、素子分離領域80(80a〜80c)を介してそれぞれ電気的に分離され、線路で接続することにより図14に示す回路を実現している。
そして、ゲート電極601及びアノード電極702aは、バリア層504に接触している。一方、ドレイン電極602、ソース電極603及びカソード電極701aは、ドープ層507を介してチャネル層503に接触している。
また、FET領域60と各ダイオード領域70a,70bは、素子分離領域80(80a〜80c)を介してそれぞれ電気的に分離され、線路で接続することにより図14に示す回路を実現している。
しかしながら、特許文献2に開示された半導体装置では、FET領域60とダイオード領域70a,70bが素子分離領域80a〜80cを介してそれぞれ独立に構成されている。そのため、回路が大型化するという課題があった。そして、回路が大型化すると、一枚の半導体基板から取得できるIC数が減少するため、コストが高くなる。
なお上記課題は、FETと2つのダイオードを用いたESD保護回路とを化合物半導体で構成した半導体装置に限るものではなく、FETとダイオードを用いた他の回路とを化合物半導体で構成した半導体装置についても同様である。例えば、FETと1つのダイオードを用いた温度補償回路とを化合物半導体で構成した場合についても同様である。
この発明は、上記のような課題を解決するためになされたもので、化合物半導体により構成されたFETとダイオードを用いた回路とを備えた半導体装置において、従来構成に対して小型化を図ることができる半導体装置を提供することを目的としている。
この発明に係る半導体装置は、化合物半導体により構成されたトランジスタとダイオードを用いた回路とを備え、トランジスタ及びダイオードは、外部と電気的に分離する単一の素子分離領域内に構成され、トランジスタは、複数配列されたゲート電極と、ゲート電極間に一つ置きに且つ信号伝搬方向に垂直な方向の両端に配列されたソース電極と、ゲート電極を挟んでソース電極と交互に配列されたドレイン電極と、ソース電極を接地するビアホールとを有し、ダイオードは、信号伝搬方向に垂直な方向の一端のソース電極に隣接して配列されたアノード電極と、アノード電極と交互に配列されたカソード電極と、アノード電極をゲート電極に接続するエアブリッジ電極とを有し、アノード電極に隣接するソース電極を、カソード電極として共用し、カソード電極はソース電極に接続され、ビアホールを当該カソード電極のビアホールとして共用するものである。
この発明によれば、上記のように構成したので、化合物半導体により構成されたFETとダイオードを用いた回路とを備えた半導体装置において、従来構成に対して小型化を図ることができる。
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。
実施の形態1.
実施の形態1では、半導体装置として、図14に示すFET(トランジスタ)1と2つのダイオード3(3a,3b)を用いたESD保護回路2とを、化合物半導体で構成した場合を例に説明を行う。図1はこの発明の実施の形態1に係る半導体装置の構成を示す平面図であり、図2は図1のA−A’線断面図である。
この半導体装置は、図1,2に示すように、FET1を構成するFET領域6と、2つのダイオード3a,3bを構成する2つのダイオード領域7(7a,7b)から構成されている。
実施の形態1.
実施の形態1では、半導体装置として、図14に示すFET(トランジスタ)1と2つのダイオード3(3a,3b)を用いたESD保護回路2とを、化合物半導体で構成した場合を例に説明を行う。図1はこの発明の実施の形態1に係る半導体装置の構成を示す平面図であり、図2は図1のA−A’線断面図である。
この半導体装置は、図1,2に示すように、FET1を構成するFET領域6と、2つのダイオード3a,3bを構成する2つのダイオード領域7(7a,7b)から構成されている。
FET領域6には、ゲート電極61と、ゲート電極61を挟んで交互に設けられたドレイン電極62及びソース電極63とが、それぞれ並列に配置されている。なお、ゲート電極61側からドレイン電極62側への方向(図1では左から右への方向)が、高周波信号の伝搬方向となる。また、上記高周波信号の伝搬方向に垂直な方向における両端にソース電極63(63a,63b)が配置されるように構成されている。
また、各ゲート電極61、各ドレイン電極62及び各ソース電極63は、それぞれ束ねられて接続されている。また、ソース電極63は、ビアホール64によって接地されている。
ダイオード領域7aには、カソード電極71a及びアノード電極72aが交互に並列に配置されている。なお、ダイオード領域7aでは、FET領域6の信号伝搬方向に垂直な方向の一端のソース電極63(図1では最下部のソース電極63a)に、アノード電極72aが隣接するように配置されている。また、各カソード電極71a、各アノード電極72aは、それぞれ束ねられて接続されている。また、カソード電極71aはソース電極63と束ねられて接続されている。
また、ダイオード領域7bには、カソード電極71b及びアノード電極72bが交互に並列に配置されている。なお、ダイオード領域7bでは、FET領域6の信号伝搬方向に垂直な方向の他端のソース電極63(図1では最上部のソース電極63b)に、カソード電極71bが隣接するように配置されている。また、各カソード電極71b、各アノード電極72bは、それぞれ束ねられて接続されている。また、アノード電極72bはソース電極63と束ねられて接続されている。
また、ダイオード領域7aのアノード電極72aは、FET領域6のゲート電極61とエアブリッジ電極73aを介して接続されている。また、ダイオード領域7bのカソード電極71bは、FET領域6のゲート電極61とエアブリッジ電極73bを介して接続されている。これにより、FET1の入力端に対し、ダイオード3a,3bを逆向き並列に接続することができる。
なお、上記電極61〜63,71,72は、高周波信号の伝搬方向の長さ及び電極間隔が、FET領域6とダイオード領域7とで同一である必要はない。
また、半導体基板5は、図2に示すように、絶縁性半導体基板51、バッファ層52、チャネル層53、バリア層54、保護膜55、上部配線層56及びドープ層57から構成されている。
そして、ゲート電極61及びアノード電極72aは、バリア層54に接触している。一方、ドレイン電極62、ソース電極63及びカソード電極71aは、ドープ層57を介してチャネル層53に接触している。
また、FET領域6及びダイオード領域7aと、ダイオード領域7bとは、素子分離領域8(8a,8b)を介して電気的に分離され、線路で接続することにより図14に示す回路を実現している。
そして、ゲート電極61及びアノード電極72aは、バリア層54に接触している。一方、ドレイン電極62、ソース電極63及びカソード電極71aは、ドープ層57を介してチャネル層53に接触している。
また、FET領域6及びダイオード領域7aと、ダイオード領域7bとは、素子分離領域8(8a,8b)を介して電気的に分離され、線路で接続することにより図14に示す回路を実現している。
そして、本発明では、従来構成に対して以下の4点が異なる。
1点目は、FET領域6の最下部に位置するソース電極63aを、ダイオード領域7aのカソード電極71aとして共用している点である。
1点目は、FET領域6の最下部に位置するソース電極63aを、ダイオード領域7aのカソード電極71aとして共用している点である。
2点目は、図15,16に示す従来構成でFET領域60とダイオード領域70aとを電気的に分離するために設けられていた素子分離領域80a,80bを単一の素子分離領域8aに変更している点である。すなわち、ソース電極63とカソード電極71aはいずれも接地され、両電極63,71aは共通の役割をしている。そのため、両電極63,71aを共用化することができ、単一の素子分離領域8aとすることができる。なお、素子分離領域80a,80bを単一の素子分離領域8aとすることによって、半導体装置の動作への影響はない。
3点目は、ゲート電極61とアノード電極72aとをエアブリッジ電極73aを介して接続し、ゲート電極61とカソード電極71bとをエアブリッジ電極73bを介して接続している点である。
4点目は、ソース電極63とカソード電極71aとを接続して、下側のソース電極63のビアホール64をカソード電極71aのビアホールとして共用し、ソース電極63とアノード電極72bとを接続して、上側のソース電極63のビアホール64をアノード電極72bのビアホールとして共用している点である。
次に、本発明による小型化の効果について説明する。
図1に示すように、高周波信号の伝搬方向において、各電極61〜63,71,72が全て重なっている部分の長さをL1とする。また、カソード電極71aの上記高周波信号の伝搬方向に対して垂直な方向の幅をL2とする。この場合、上記1点目の構成により、L1×L2の面積を従来構成に対して小型化することができる。
図1に示すように、高周波信号の伝搬方向において、各電極61〜63,71,72が全て重なっている部分の長さをL1とする。また、カソード電極71aの上記高周波信号の伝搬方向に対して垂直な方向の幅をL2とする。この場合、上記1点目の構成により、L1×L2の面積を従来構成に対して小型化することができる。
また、図16に示すように、従来構成の素子分離領域80の基板水平方向の幅をL4とする。この場合、上記2点目の構成により、L4×L1の面積を従来構成に対して小型化することができる。
また、上記3点目の構成により、線路の引き回しによる回路面積の拡大を抑えることができるため、従来構成に対して小型化することができる。
また、図15に示す従来構成のビアホール604,703a,703bと図1に示す本発明のビアホール64の寸法が全て同一であり、図1に示すように、ビアホール64の直径をL3とする。この場合、上記4点目の構成により、L3×L3×2の面積を従来構成に対して小型化することができる。
なお、本発明の構成と従来構成とでESD保護機能は同等である。
なお、本発明の構成と従来構成とでESD保護機能は同等である。
以上のように、この実施の形態1によれば、FET領域6及びダイオード領域7aを単一の素子分離領域8a内に構成し、また、アノード電極72aとゲート電極61をエアブリッジ電極73aを介して接続し、カソード電極71bとゲート電極61とをエアブリッジ電極73bを介して接続し、また、最下部のソース電極63aをカソード電極71aとして共用し、また、下側のビアホール64をカソード電極71aのビアホールとして共用し、上側のビアホール64をアノード電極72bのビアホールとして共用するように構成したので、化合物半導体により構成されたFET1とダイオード3を用いた回路とを備えた半導体装置において、従来構成に対して小型化を図ることができる。そして、従来構成に対して回路を小型化できるため、コストを低減することができる。また、一枚の半導体基板5から取得できるIC数が増加するため、従来と同一面積でFET1を大きくすることができ、高出力化が可能となる。
実施の形態2.
実施の形態1では、ダイオード3a,3bを直接FET1の入力端に接続する構成について示した。それに対し、実施の形態2では、FET1の入力端に抵抗9を介してダイオード3a,3bを接続する構成について示す。
図3はこの発明の実施の形態2に係る半導体装置の構成を示す平面図であり、図4は図3の等価回路図である。この図3に示す実施の形態2に係る半導体装置は、図1,2に示す実施の形態1に係る半導体装置に、抵抗9を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態1では、ダイオード3a,3bを直接FET1の入力端に接続する構成について示した。それに対し、実施の形態2では、FET1の入力端に抵抗9を介してダイオード3a,3bを接続する構成について示す。
図3はこの発明の実施の形態2に係る半導体装置の構成を示す平面図であり、図4は図3の等価回路図である。この図3に示す実施の形態2に係る半導体装置は、図1,2に示す実施の形態1に係る半導体装置に、抵抗9を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
図1,2に示す実施の形態1の構成では、ダイオード3a,3bの寄生容量がFET1に影響を与えるため、回路のRF性能に悪影響を及ぼす。そこで、図3に示すように、ダイオード領域7aのアノード電極72aとFET領域6のゲート電極61との間、及びダイオード領域7bのカソード電極71bとFET領域6のゲート電極61との間に、抵抗9をそれぞれ設ける。これにより、ダイオード3a,3bの寄生容量のFET1への影響を抑えることが可能となる。
以下に、実施の形態2の構成の有効性を示すため、計算結果を示す。
まず、FET1の入力インピーダンスを、図5に示すように、RCの直列回路(C1,R1)で模擬する。また、FET1の入力端に並列にダイオード3a,3bの寄生容量(C2)を配置した回路図を図6に示す。さらに、ダイオード3a,3bの寄生容量とFET1の入力端の間に抵抗9(R2)を挿入した回路図を図7に示す。なお、回路定数は、例として、C1=10pF,R1=50Ω,C2=2pF,R2=60Ωとしている。
まず、FET1の入力インピーダンスを、図5に示すように、RCの直列回路(C1,R1)で模擬する。また、FET1の入力端に並列にダイオード3a,3bの寄生容量(C2)を配置した回路図を図6に示す。さらに、ダイオード3a,3bの寄生容量とFET1の入力端の間に抵抗9(R2)を挿入した回路図を図7に示す。なお、回路定数は、例として、C1=10pF,R1=50Ω,C2=2pF,R2=60Ωとしている。
そして、図5〜7の回路において、入力端に5Ωを立て、その入力反射S(1,1)を計算した結果を図8に示す。図8において、符号800が図5の回路に対する計算結果を示している。また、符号801が図6の回路に対する計算結果を示している。また、符号802が図7の回路に対する計算結果を示している。
図8の符号800,801から、FET1にダイオード3a,3bを並列に直接接続すると、その入力反射に大きく影響を与えることがわかる。また、図8の符号800〜802の比較から、FET1に抵抗9を介して並列にダイオード3a,3bを接続すると、ダイオード3a,3bの寄生容量の影響が抑えられることがわかる。これらから、実施の形態2における構成が有効に機能していることがわかる。
図8の符号800,801から、FET1にダイオード3a,3bを並列に直接接続すると、その入力反射に大きく影響を与えることがわかる。また、図8の符号800〜802の比較から、FET1に抵抗9を介して並列にダイオード3a,3bを接続すると、ダイオード3a,3bの寄生容量の影響が抑えられることがわかる。これらから、実施の形態2における構成が有効に機能していることがわかる。
以上のように、この実施の形態2によれば、FET1とダイオード3a,3bとの間に抵抗9を設けたので、実施の形態1における効果に加え、ダイオード3a,3bの寄生容量のFET1への影響を抑えることが可能となる。
実施の形態3.
実施の形態1,2では、半導体装置として、FET1と2つのダイオード3を用いたESD保護回路2とを化合物半導体で構成した場合を示した。それに対して、実施の形態3では、半導体装置として、FET1と1つのダイオード3を用いた温度補償回路4とを化合物半導体で構成した場合について示す。
図9はこの発明の実施の形態3に係る半導体装置の構成を示す平面図であり、図10は図9の半導体装置を用いた温度補償回路4とFET1を示す等価回路図である。この図9に示す実施の形態3に係る半導体装置は、図1に示す実施の形態1に係る半導体装置から、ダイオード領域7bを取除いたものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態1,2では、半導体装置として、FET1と2つのダイオード3を用いたESD保護回路2とを化合物半導体で構成した場合を示した。それに対して、実施の形態3では、半導体装置として、FET1と1つのダイオード3を用いた温度補償回路4とを化合物半導体で構成した場合について示す。
図9はこの発明の実施の形態3に係る半導体装置の構成を示す平面図であり、図10は図9の半導体装置を用いた温度補償回路4とFET1を示す等価回路図である。この図9に示す実施の形態3に係る半導体装置は、図1に示す実施の形態1に係る半導体装置から、ダイオード領域7bを取除いたものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
そして、図10に示すように、ダイオード3aに直列且つFET1の入力端に並列に接続された電源10と、ダイオード3aと電源10を接続する抵抗(第2の抵抗)11とを設ける。なお、電源10からは常に正の電圧が印加される。これにより、温度補償回路4を構成することができる。以下、図10に示す構成により、温度補償回路4として機能する理由について説明する。
図11はダイオード3の電流電圧特性の概要を示す図である。この図11において、Vfは順方向電圧である。
ここで、FET1に対して並列にダイオード3を図10のように配置し、電源10からVfよりも高い電圧を印加すると、VfがFET1の入力端に印加される。一方、ダイオード3は温度依存性を持ち、図11に示すように、温度上昇に伴ってVfが負の方向に変動し、FET1への入力電圧が変化する。したがって、環境温度変化とともに利得が変動するのを保証する必要がある場合等のように温度上昇とともに印加電圧を減少させる必要がある場合、同回路により実現可能である。本回路は温度補償回路4として機能する。
ここで、FET1に対して並列にダイオード3を図10のように配置し、電源10からVfよりも高い電圧を印加すると、VfがFET1の入力端に印加される。一方、ダイオード3は温度依存性を持ち、図11に示すように、温度上昇に伴ってVfが負の方向に変動し、FET1への入力電圧が変化する。したがって、環境温度変化とともに利得が変動するのを保証する必要がある場合等のように温度上昇とともに印加電圧を減少させる必要がある場合、同回路により実現可能である。本回路は温度補償回路4として機能する。
また、実施の形態3に係る構成においても、図9に示すように、FET領域6の最下部に位置するソース電極63aを、ダイオード領域7aのカソード電極71aとして共用している。よって、L1×L2の面積を従来構成に対して小型化することができる。
また、図15,16に示す従来構成のFET領域60とダイオード領域70aとを電気的に分離するために設けられていた素子分離領域80a,80bを単一の素子分離領域8aに変更している。よって、L4×L1の面積を従来構成に対して小型化することができる。
また、図15,16に示す従来構成のFET領域60とダイオード領域70aとを電気的に分離するために設けられていた素子分離領域80a,80bを単一の素子分離領域8aに変更している。よって、L4×L1の面積を従来構成に対して小型化することができる。
また、ゲート電極61とカソード電極71aとをエアブリッジ電極73aを介して束ねて接続している。これにより、線路の引き回しによる回路面積の拡大を抑えることができるため、従来構成に対して小型化することができる。
また、下側のソース電極63のビアホール64をカソード電極71aのビアホールとして共用している。よって、L3×L3の面積を従来構成に対して小型化することができる。
また、下側のソース電極63のビアホール64をカソード電極71aのビアホールとして共用している。よって、L3×L3の面積を従来構成に対して小型化することができる。
以上のように、この実施の形態3によれば、半導体装置として、FET1と1つのダイオード3を用いた温度補償回路4とを化合物半導体で構成した場合についても、実施の形態1と同様の効果を得ることができる。
実施の形態4.
実施の形態3では、ダイオード3aを直接FET1の入力端に接続する構成について示した。それに対し、実施の形態4では、FET1の入力端に抵抗9を介してダイオード3aを接続する構成について示す。
図12はこの発明の実施の形態4に係る半導体装置の構成を示す平面図であり、図13は図12の半導体装置を用いた温度補償回路4とFET1を示す等価回路図である。この図12に示す実施の形態2に係る半導体装置は、図9に示す実施の形態3に係る半導体装置に、抵抗9を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
実施の形態3では、ダイオード3aを直接FET1の入力端に接続する構成について示した。それに対し、実施の形態4では、FET1の入力端に抵抗9を介してダイオード3aを接続する構成について示す。
図12はこの発明の実施の形態4に係る半導体装置の構成を示す平面図であり、図13は図12の半導体装置を用いた温度補償回路4とFET1を示す等価回路図である。この図12に示す実施の形態2に係る半導体装置は、図9に示す実施の形態3に係る半導体装置に、抵抗9を追加したものである。その他の構成は同様であり、同一の符号を付してその説明を省略する。
図9に示す実施の形態3の構成では、ダイオード3aの寄生容量がFET1に影響を与えるため、回路のRF性能に悪影響を及ぼす。そこで、図12,13に示すように、ダイオード領域7aのアノード電極72aとFET領域6のゲート電極61との間に、抵抗9を設ける。これにより、実施の形態2と同様に、ダイオード3aの寄生容量のFET1への影響を抑えることが可能となる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
1 FET、2 ESD保護回路、3 ダイオード、4 温度補償回路、5 半導体基板、6 FET領域、7 ダイオード領域、8 素子分離領域、9 抵抗、10 電源、11 抵抗(第2の抵抗)、51 絶縁性半導体基板、52 バッファ層、53 チャネル層、54 バリア層、55 保護膜、56 上部配線層、57 ドープ層、61 ゲート電極、62 ドレイン電極、63 ソース電極、64 ビアホール、71 カソード電極、72 アノード電極、73 エアブリッジ電極。
Claims (5)
- 化合物半導体により構成されたトランジスタとダイオードを用いた回路とを備えた半導体装置において、
前記トランジスタ及び前記ダイオードは、外部と電気的に分離する単一の素子分離領域内に構成され、
前記トランジスタは、
複数配列されたゲート電極と、
前記ゲート電極間に一つ置きに且つ信号伝搬方向に垂直な方向の両端に配列されたソース電極と、
前記ゲート電極を挟んで前記ソース電極と交互に配列されたドレイン電極と、
前記ソース電極を接地するビアホールとを有し、
前記ダイオードは、
信号伝搬方向に垂直な方向の一端の前記ソース電極に隣接して配列されたアノード電極と、
前記アノード電極と交互に配列されたカソード電極と、
前記アノード電極を前記ゲート電極に接続するエアブリッジ電極とを有し、
前記アノード電極に隣接する前記ソース電極を、前記カソード電極として共用し、
前記カソード電極は前記ソース電極に接続され、前記ビアホールを当該カソード電極のビアホールとして共用する
ことを特徴とする半導体装置。 - 前記トランジスタを挟んで前記ダイオードとは反対側に配置された第2のダイオードを備え、
前記第2のダイオードは、外部で電気的に分離する第2の素子分離領域内に構成され、
前記第2のダイオードは、
信号伝搬方向に垂直な方向の他端の前記ソース電極に隣接して配列された第2のカソード電極と、
前記第2のカソード電極と交互に配列された第2のアノード電極と、
前記第2のカソード電極を前記ゲート電極に接続する第2のエアブリッジ電極とを有し、
前記第2のアノード電極は前記ソース電極に接続され、前記ビアホールを当該第2のアノード電極のビアホールとして共用する
ことを特徴とする請求項1記載の半導体装置。 - 前記トランジスタの前記ゲート電極と前記ダイオードとを接続する抵抗を備えた
ことを特徴とする請求項1記載の半導体装置。 - 前記ダイオードに直列且つ前記トランジスタの入力端に並列に接続された電源と、
前記ダイオードと前記電源とを接続する第2の抵抗とを備えた
ことを特徴とする請求項1記載の半導体装置。 - 前記トランジスタの前記ゲート電極と前記ダイオード、及び前記トランジスタの前記ゲート電極と前記第2のダイオードを接続する抵抗を備えた
ことを特徴とする請求項2記載の半導体装置。
Priority Applications (1)
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JP2015006882A JP2016134435A (ja) | 2015-01-16 | 2015-01-16 | 半導体装置 |
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Cited By (1)
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WO2019116868A1 (ja) * | 2017-12-11 | 2019-06-20 | ローム株式会社 | 半導体整流器 |
-
2015
- 2015-01-16 JP JP2015006882A patent/JP2016134435A/ja active Pending
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WO2019116868A1 (ja) * | 2017-12-11 | 2019-06-20 | ローム株式会社 | 半導体整流器 |
JPWO2019116868A1 (ja) * | 2017-12-11 | 2020-12-24 | ローム株式会社 | 半導体整流器 |
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