JP2016134147A - 情報処理装置 - Google Patents
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Abstract
【解決手段】情報処理装置1は、DRAM5と、DRAM5と情報授受可能に接続されたDRAMコントローラ20と、セルフリフレッシュ制御の代替を依頼され代替の解除が依頼されるまでの間、DRAMコントローラ20からDRAM5へ送信されるCKE信号をローに維持するよう制御するCKE制御部3とを有し、DRAMコントローラ20は、省電力モードへの移行の際にCPU2が保持する情報をDRAM5へ格納するとともに、DRAM5をセルフリフレッシュモードに移行させ、省電力モードからの復帰の際にCKE制御部3にセルフリフレッシュ制御の代替の解除を行わせてからDRAM5にセルフリフレッシュモードを解除させる。
【選択図】図1
Description
前記メモリと情報授受可能に接続されたメモリコントローラと、
セルフリフレッシュ制御の代替を依頼されて、代替の解除が依頼されるまでの間、前記メモリコントローラから前記メモリへ送信されるCKE信号をローに維持するよう制御するCKE制御部とを有し、
前記メモリコントローラは、省電力モードへの移行の際にCPUが保持する情報を前記メモリへ格納するとともに、前記メモリをセルフリフレッシュモードに移行させ、省電力モードからの復帰の際に前記CKE制御部にセルフリフレッシュ制御の代替の解除を依頼してから前記メモリをセルフリフレッシュモードから解除させる情報処理装置。
[2]前記メモリコントローラは、前記省電力モードからの復帰の際、前記CKE制御部にセルフリフレッシュ制御の代替の解除を依頼する前に、前記メモリを初期化するコマンド及び前記メモリがセルフリフレッシュに移行するコマンドを前記メモリに送信する前記[1]に記載の情報処理装置。
(情報処理装置の構成)
図1は、実施の形態に係る情報処理装置の構成例を示すブロック図である。
次に、本実施の形態の作用を、(1)電源投入動作及び省電力モード移行動作、(2)復帰動作に分けて説明する。
図2は、情報処理装置1の電源投入及び省電力モード移行動作を示すフローチャートである。なお、図中において、CPU2及びDRAMコントローラ20の動作をまとめてCPU2と表記している。
次に、省電力モードから復帰する場合の動作について説明する。
なお、本発明は、上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々な変形が可能である。
2 CPU
3 CKE制御部
4 レジスタ
5 DRAM
6 論理回路
20 DRAMコントローラ
70 電源供給回路
71 電源供給回路
80 ASIC
81 I/F
90 UI
Claims (2)
- 揮発性のメモリと、
前記メモリと情報授受可能に接続されたメモリコントローラと、
セルフリフレッシュ制御の代替を依頼されて、代替の解除が依頼されるまでの間、前記メモリコントローラから前記メモリへ送信されるCKE信号をローに維持するよう制御するCKE制御部とを有し、
前記メモリコントローラは、省電力モードへの移行の際にCPUが保持する情報を前記メモリへ格納するとともに、前記メモリをセルフリフレッシュモードに移行させ、省電力モードからの復帰の際に前記CKE制御部にセルフリフレッシュ制御の代替の解除を依頼してから前記メモリをセルフリフレッシュモードから解除させる情報処理装置。 - 前記メモリコントローラは、前記省電力モードからの復帰の際、前記CKE制御部にセルフリフレッシュ制御の代替の解除を依頼する前に、前記メモリを初期化するコマンド及び前記メモリがセルフリフレッシュに移行するコマンドを前記メモリに送信する請求項1に記載の情報処理装置。
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