JP2009259114A - システム半導体装置 - Google Patents

Abstract

【課題】システムメモリが低消費電力モードに移行するとき、低消費電力モードへの移行用に使用されるエントリー以外のエントリーに対応するクロックの供給を停止させる。
【解決手段】メモリコントローラ１２には、コマンドバッファ２１、制御レジスタ２２、バンクシーケンサ２３、制御信号生成回路２４、及びクロックゲーティング回路２５が設けられる。通常モードのとき、クロックゲーティング回路２５は入力されるＤｉｓａｂｌｅの制御信号Ｓｓｒに基づいてクロック信号ＣＬＫ１をコマンドバッファ２１に設けられるコマンドキュー３１及びライトデータキュー３２に出力する。通常モードから低消費電力モードへの移行のとき、入力される制御信号ＳｓｒがＥｎａｂｌｅとなり、クロックゲーティング回路２５は１エントリーに対応するクロック信号ＣＬＫ１以外、コマンドバッファ２１への供給を停止する。
【選択図】図１

Description

本発明は、システム半導体装置に関する。

半導体素子の微細化、高集積度化、低消費電力化の進展に伴い、データ処理装置、メモリコントローラ、及びデータ処理用のコントローラ等が内蔵されたシステム半導体装置が多数開発されている。データ処理装置はプロセッサ或いはマイクロプロセッサとも呼称され、システム半導体装置はＳｏＣ（System On a Chip）或いはシステムＬＳＩとも呼称される（例えば、特許文献１参照。）。

特許文献１などに記載されるシステム半導体装置やシステムメモリなどが組み込まれた組み込みシステムでは、省面積化、低コスト化、低消費電力化が要求されている。従来、メモリコントローラを内蔵するシステム半導体装置では、システムメモリが通常モードから低消費電力モードに移行するとき、データ処理装置からのデータ転送のアクセスはメモリコントローラに設けられる制御レジスタに限定され、システムメモリへのアクセスは実行されない。ところが、メモリコントローラに設けられるコマンドキュー及びライトデータキューには必要とされる１エントリーに対応するクロック信号以外のクロック信号も入力される。このため、余分な電力が消費されるという問題点がある。
特開２００７−１０８８８２号公報（頁２２、図１及び２）

本発明は、システムメモリが低消費電力モードに移行するとき、低消費電力モードへの移行用に使用されるエントリー以外のエントリーに対応するクロックの供給を停止することができるシステム半導体装置を提供する。

本発明の一態様のシステム半導体装置は、データを格納する内蔵メモリ、演算ユニット、及びメモリ管理ユニットを有し、システムメモリへのアクセス要求を生成するデータ処理装置と、複数エントリーのコマンドキュー及びライトデータキューを備えるコマンドバッファと、データ転送を制御する制御レジスタと、前記制御レジスタから出力される制御信号とクロック信号が入力され、出力信号を前記コマンドバッファに出力するクロック信号供給停止手段とを有し、前記データ処理装置から前記システムメモリへのアクセス要求が入力され、前記システムメモリにデータ転送を行うメモリコントローラとを具備し、通常モードのとき、前記クロック信号停止手段が前記制御信号に基づいて前記クロック信号を前記コマンドバッファに出力し、低消費電力モードへの移行のとき、前記クロック信号停止手段が前記制御信号に基づいてコマンドキュー及びライトデータキューの１エントリーに対応するクロック信号を前記コマンドバッファに出力し、他のエントリーに対応するクロック信号の前記コマンドバッファへの供給を停止することを特徴とする。

本発明によれば、システムメモリが低消費電力モードに移行するとき、低消費電力モードへの移行用に使用されるエントリー以外のエントリーに対応するクロックの供給を停止することができるシステム半導体装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係るシステム半導体装置について、図面を参照して説明する。図１は組み込みシステム装置を示すブロック図である。本実施例では、システムメモリが低消費電力モードに移行するとき、低消費電力モードへの移行用に使用されるエントリー以外のエントリーに対応するクロックの供給を停止する手段としてクロックゲーティング回路をシステム半導体装置に設けている。

図１に示すように、組み込みシステム装置５０には、システム半導体装置１とシステムメモリ２が設けられる。組み込みシステム装置５０は、例えば、組み込まれた各種機器（例えば、オフィスの事務用機器など）に図示しないインターフェースを介して接続され、組み込まれた各種機器を統括制御する。

システム半導体装置１は、ＳｏＣ（System On a Chip）或いはシステムＬＳＩとも呼称される。システム半導体装置１には、データ処理装置１１、メモリコントローラ１２、インターフェースＩ／Ｆ１、及びインターフェースＩ／Ｆ２が設けられる。

データ処理装置１１は、プロセッサ或いはマイクロプロセッサとも呼称される。データ処理装置１１は、データを格納する内蔵メモリ、演算ユニット、メモリ管理ユニットなど（図示せず）を有し、周辺デバイスのメインエンジン（統括制御）として機能し、システムメモリ２へのアクセス要求をインターフェースＩ／Ｆ１を介してメモリコントローラ１２に出力する。

メモリコントローラ１２は、データ処理装置１１とシステムメモリ２の間のデータ転送制御を行う。メモリコントローラ１２は、インターフェースＩ／Ｆ２を介してシステムメモリ２に接続される。メモリコントローラ１２には、コマンドバッファ２１、制御レジスタ２２、バンクシーケンサ２３、制御信号生成回路２４、及びクロックゲーティング回路２５が設けられる。

システムメモリ２には、設計が容易となる同期回路で、連続したデータ列のアクセスに対してコストパフォーマンスが高く、大容量なＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が使用される。なお、ＳＤＲＡＭの代わりに高速データ転送が可能なＤＤＲ（Double data Rate） ＳＤＲＡＭやＤＤＲ２ ＳＤＲＡＭなどを使用してもよい。

コマンドバッファ２１は、インターフェースＩ／Ｆ１とバンクシーケンサ２３の間に設けられ、システムメモリ２へのアクセス要求がデータ処理装置１１から入力される。コマンドバッファ２１には、複数のコマンドを格納することができるコマンドキュー３１と複数のライトデータを格納することができるライトデータキュー３２が設けられる。コマンドキュー３１とライトデータキュー３２には、複数のエントリー（例えば、レジスタ）が設けられる。

コマンドキュー３１の１エントリーには、システムメモリ２のバースト単位に相当する１コマンドを格納することができる。ライトデータキュー３２の１エントリーには、データ処理装置１１及びインターフェースＩ／Ｆ２のデータ幅分のライトデータを格納することができる。

ここでは、システムメモリ２にＳＤＲＡＭを用いているので、複数エントリーのコマンドキュー３１により、あるコマンドに対応するシステムメモリ２のライト／リードコマンドを発行する前に、後続のコマンドに対応するシステムメモリ２のプリチャージ／アクティブコマンドを発行することが可能となる。また、複数エントリーのライトデータキュー３２の存在により、ライトバースト転送の性能を向上することができる。

制御レジスタ２２は、コマンドバッファ２１とクロックゲーティング回路２５の間に設けられ、データ転送を制御し、メモリコントローラ１２の動作を規定する複数のレジスタが設けられる。制御レジスタ２２には、システムメモリ２がシステムメモリアクセス可能な通常モードか、或いはシステムメモリアクセスを行わないセルフリフレッシュ等の低消費電力モードであるかを管理するレジスタが設けられる。制御レジスタ２２は、コマンドバッファ２１へクロック信号ＣＬＫ１を伝送するかどうかを制御する制御信号Ｓｓｒをクロックゲーティング回路２５に出力する。

なお、通常モードでは、コマンドキュー３１とライトデータキュー３２の複数のエントリーがすべて動作するが、低消費電力モードモードでは一つのエントリーしか動作せず、他のエントリーは全く変化がないように制御される。

バンクシーケンサ２３は、コマンドバッファ２１と制御信号生成回路２４の間に設けられ、システムメモリ２のバンク毎に対応するシーケンサが設けられ、シーケンサがそれぞれのバンク状態を管理している。

制御信号生成回路２４は、バンクシーケンサ２３とインターフェースＩ／Ｆ２の間に設けられ、システムメモリ２に対するデータ転送のコマンドとライトデータが入力され、システムメモリ２に対する制御信号を生成し、システムメモリアクセスを実現する。

クロックゲーティング回路２５は、クロック信号供給停止手段として機能し、制御レジスタ２２とコマンドバッファ２１の間に設けられ、クロック信号ＣＬＫ１と制御レジスタ２２から出力される制御信号Ｓｓｒが入力され、制御信号Ｓｓｒに基づいてゲーティドクロック信号ＣＬＫＧをコマンドバッファ２１に設けられるコマンドキュー３１及びライトデータキュー３２に出力する。制御信号ＳｓｒがＤｉｓａｂｌｅのとき、クロック信号ＣＬＫ１がクロックゲーティング回路２５から出力される。制御信号ＳｓｒがＥｎａｂｌｅのとき、クロックゲーティング回路２５からコマンドバッファ２１へのクロック信号ＣＬＫ１供給が停止される。

次に、データ処理装置のデータ転送について図２及び図３を参照して説明する。図２はシステムメモリへのデータ転送の流れを示す図、図３は制御レジスタへのデータ転送の流れを示す図である。

図２に示すように、データ処理装置１１がシステムメモリ２に対して通常モードでのデータ転送を実行するとき、例えばライトデータ転送の場合、まずデータ処理装置１１からコマンド及びライトデータがインターフェースＩ／Ｆ１を介してコマンドバッファ２１に転送される。

次に、コマンド及びライトデータはコマンドバッファ２１に設けられるコマンドキュー３１及びライトデータキュー３２を経由してバンクシーケンサ２３に転送される。

続いて、コマンド及びライトデータは信号生成回路２４へと転送され、信号生成回路２４からインターフェースＩ／Ｆ２を介してシステムメモリ２に転送される。

図３に示すように、データ処理装置１１が制御レジスタ２２に対してデータ転送を実行するとき（低消費電力モードへの移行など）、例えばライトデータ転送の場合、データ処理装置１１からコマンド及びライトデータがインターフェースＩ／Ｆ１を介してコマンドバッファ２１に転送される。

そして、コマンド及びライトデータはコマンドバッファ２１に設けられるコマンドキュー３１及びライトデータキュー３２を経由して制御レジスタ２２に転送される。

次に、システムメモリの低消費電力モードについて図４及び図５を参照して説明する。図４は通常モードからセルフリフレッシュモードへの移行を示すタイミングチャート、図５はセルフリフレッシュモードから通常モードへの移行を示すタイミングチャートである。ここで、通常モードからセルフリフレッシュモードへの移行とセルフリフレッシュモードから通常モードへの移行の場合、コマンドキュー及びライトデータキューの１エントリーを使用することにより対応でき余分なエントリーを必要としない。低消費電力モードにはセルフリフレッシュモードの他にスリープモードやスタンバイモードなどがある。

図４に示すように、通常モードでは、制御レジスタ２２からクロックゲーティング回路２５に出力される制御信号ＳｓｒはＤｉｓａｂｌｅの“Ｌｏｗ”レベルであり、クロック信号ＣＬＫ１がコマンドバッファ２１に設けられるコマンドキュー３１及びライトデータキュー３２に供給され、インターフェースＩ／Ｆ１にはコマンドＡ１などがデータ転送され、インターフェースＩ／Ｆ２にはコマンドＡ１１などが転送される。

次に、セルフリフレッシュモードなどの低消費電力モードの移行に必要な低消費電力モードエントリーコマンドＡＡ１がデータ処理装置１１からインターフェースＩ／Ｆ１に転送される。低消費電力モードエントリーコマンドＡＡ１はコマンドバッファ２１を経由して制御レジスタ２２に転送される。制御レジスタ２２は低消費電力モードエントリーコマンドＡＡ１に応じて、クロックゲーティング回路２５に出力する制御信号ＳｓｒをＤｉｓａｂｌｅの“Ｌｏｗ”レベルからＥｎａｂｌｅの“Ｈｉｇｈ”レベルに変更する。

クロックゲーティング回路２５は、Ｅｎａｂｌｅの制御信号Ｓｓｒに基づいて、コマンドキュー３１及びライトデータキュー３２の１エントリーに対応するクロック信号ＣＬＫ１だけコマンドバッファ２１に送信する。クロックゲーティング回路２５は、Ｅｎａｂｌｅの制御信号Ｓｓｒに基づいて、他のエントリーに対応するクロック信号ＣＬＫ１のコマンドバッファ２１への供給を停止する。

コマンドバッファ２１では、コマンドキュー３１及びライトデータキュー３２の１エントリーしかないものとして制御される。インターフェースＩ／Ｆ１よりも遅延して低消費電力モードエントリーコマンドＡＡ１がインターフェースＩ／Ｆ２に転送され、システムメモリアクセスは行われない。

インターフェースＩ／Ｆ１において、低消費電力モードエントリーコマンドＡＡ１以降に発行されるコマンドは、必ず特定の１エントリーに格納され、他のエントリーに格納されることは無い。インターフェースＩ／Ｆ２において、低消費電力モードエントリーコマンドＡＡ１以降にシステムメモリアクセスコマンドが発行されることは無い。このため、システム半導体装置１及びシステムメモリ２での余分な電力の発生を抑制することができる。

図５に示すように、セルフリフレッシュモードなどの低消費電力モードのとき、インターフェースＩ／Ｆ１及びＩ／Ｆ２にはコマンドが転送されない。セルフリフレッシュモードなどの低消費電力モードから通常モードに移行するとき、インターフェースＩ／Ｆ１には、通常モードの復帰に必要な低消費電力モードエグジットコマンドＢＢ１がデータ処理装置１１から転送される。低消費電力モードエグジットコマンドＢＢ１はコマンドバッファ２１を経由して制御レジスタ２２に転送される。制御レジスタ２２は低消費電力モードエグジットコマンドＢＢ１に応じて、クロックゲーティング回路２５に出力する制御信号ＳｓｒをＥｎａｂｌｅの“Ｈｉｇｈ”レベルからＤｉｓａｂｌｅの“Ｌｏｗ”レベルに変更する。

クロックゲーティング回路２５は、Ｄｉｓａｂｌｅの制御信号Ｓｓｒが入力された後、Ｄｉｓａｂｌｅの制御信号Ｓｓｒに基づいて、コマンドキュー３１及びライトデータキュー３２の通常モードへの復帰に用いられるエントリーに対応するクロック信号ＣＬＫ１をコマンドバッファ２１に送信する。また、インターフェースＩ／Ｆ２よりも遅延して低消費電力モードエグジットコマンドＢＢ１がインターフェースＩ／Ｆ２に転送され、システムメモリアクセスが行われる。低消費電力モードエグジットコマンドＢＢ１が転送された後、インターフェースＩ／Ｆ１にはコマンドＢ２が転送され、インターフェースＩ／Ｆ２にはコマンドＢ１２が転送される。

上述したように、本実施例のシステム半導体装置では、組み込みシステム装置５０には、システム半導体装置１とシステムメモリ２が設けられる。システム半導体装置１には、データ処理装置１１、メモリコントローラ１２、インターフェースＩ／Ｆ１、及びインターフェースＩ／Ｆ２が設けられる。メモリコントローラ１２には、コマンドバッファ２１、制御レジスタ２２、バンクシーケンサ２３、制御信号生成回路２４、及びクロックゲーティング回路２５が設けられる。クロックゲーティング回路２５は、制御レジスタ２２とコマンドバッファ２１の間に設けられ、クロック信号ＣＬＫ１と制御レジスタ２２から出力される制御信号Ｓｓｒが入力される。通常モードのとき、クロックゲーティング回路２５は入力されるＤｉｓａｂｌｅの制御信号Ｓｓｒに基づいてクロック信号ＣＬＫ１をコマンドバッファ２１に設けられるコマンドキュー３１及びライトデータキュー３２に出力する。通常モードから低消費電力モードへの移行のとき、クロックゲーティング回路２５に入力される制御信号ＳｓｒがＥｎａｂｌｅとなり、クロックゲーティング回路２５はコマンドバッファ２１へ１エントリーに対応するクロック信号ＣＬＫ１以外信号の供給を停止する。

このため、通常モードから低消費電力モードへの移行のとき、必要とされる以外のクロック信号ＣＬＫ１は供給されないので、システム半導体装置１では余分な電力が消費されないので消費電力を低減することができる。

なお、本実施例では、データ処理装置１１に中央演算処理装置（ＣＰＵ Central Processing Unit）機能を持たせているが、ＣＰＵを別個に設け、データ処理装置１１にデータ処理機能のみ持たせてもよい。

次に、本発明の実施例２に係るシステム半導体装置について、図面を参照して説明する。図６は組み込みシステム装置を示すブロック図である。本実施例では、メモリコントローラの構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図６に示すように、組み込みシステム装置５０ａには、システム半導体装置１ａとシステムメモリ２が設けられる。組み込みシステム装置５０ａは、例えば、組み込まれた各種機器に図示しないインターフェースを介して接続され、組み込まれた各種機器を統括制御する。

システム半導体装置１ａは、ＳｏＣ或いはシステムＬＳＩとも呼称される。システム半導体装置１ａには、データ処理装置１１、メモリコントローラ１２ａ、インターフェースＩ／Ｆ１、及びインターフェースＩ／Ｆ２が設けられる。

メモリコントローラ１２ａは、データ処理装置１１とシステムメモリ２間のデータ転送制御を行う。メモリコントローラ１２ａには、コマンドバッファ２１、制御レジスタ２２、バンクシーケンサ２３、制御信号生成回路２４、及びスイッチ２６が設けられる。

制御レジスタ２２は、コマンドバッファ２１へクロック信号を伝送するかどうかを制御する制御信号Ｓｓｒａをスイッチ２６に出力する。通常モードからセルフリフレッシュモードへの移行のとき、制御信号Ｓｓｒａは、実施例１の制御信号Ｓｓｒの信号レベルの変化とは異なり、コマンドキュー３１及びライトデータキュー３２の１エントリーに対応するクロック信号ＣＬＫ１がコマンドバッファ２１に出力された後、Ｄｉｓａｂｌｅの“Ｌｏｗ”レベルからＥｎａｂｌｅの“Ｈｉｇｈ”レベルに変更される。また、セルフリフレッシュモードから通常モードへの移行のとき、制御信号Ｓｓｒａは、１エントリーに対応する分だけ遅延してＥｎａｂｌｅの“Ｈｉｇｈ”レベルからＤｉｓａｂｌｅの“Ｌｏｗ”レベルに変更される。

スイッチ２６は、ＳＰＤＴ（Single Pole Double Throw）スイッチであり、制御信号Ｓｓｒａが入力され、ポール（pole）側はコマンドバッファ２１のコマンドキュー３１及びライトデータキュー３２に接続され、スロー（Throw）側はクロック信号ＣＬＫ１が伝送される信号線と低電位側電源（接地電位）Ｖｓｓに接続される。スイッチ２６は、制御信号Ｓｓｒａに基づいて、クロック信号ＣＬＫ１が伝送される信号線とコマンドキュー３１及びライトデータキュー３２の接続、或いは低電位側電源（接地電位）Ｖｓｓとコマンドキュー３１及びライトデータキュー３２の接続のいずれかを選択し、信号Ｓ１をコマンドキュー３１及びライトデータキュー３２に出力する。

スイッチ２６は、クロック信号供給停止手段として機能し、制御信号ＳｓｒａがＤｉｓａｂｌｅの“Ｌｏｗ”レベルのとき、クロック信号ＣＬＫ１を信号Ｓ１としてコマンドキュー３１及びライトデータキュー３２に出力し、制御信号ＳｓｒがＥｎａｂｌｅの“Ｈｉｇｈ”レベルのとき、低電位側電源（接地電位）Ｖｓｓレベルの信号Ｓ１をコマンドキュー３１及びライトデータキュー３２に出力する。

つまり、スイッチ２６は、実施例１のクロックゲーティング回路２５と同様な動作を行うこととなる。

上述したように、本実施例のシステム半導体装置では、組み込みシステム装置５０ａには、システム半導体装置１ａとシステムメモリ２が設けられる。システム半導体装置１ａには、データ処理装置１１、メモリコントローラ１２ａ、インターフェースＩ／Ｆ１、及びインターフェースＩ／Ｆ２が設けられる。メモリコントローラ１２ａには、コマンドバッファ２１、制御レジスタ２２、バンクシーケンサ２３、制御信号生成回路２４、及びスイッチ２６が設けられる。スイッチ２６は、制御レジスタ２２とコマンドバッファ２１の間に設けられ、クロック信号ＣＬＫ１と制御レジスタ２２から出力される制御信号Ｓｓｒａが入力される。通常モードのとき、スイッチ２６は入力されるＤｉｓａｂｌｅの制御信号Ｓｓｒａに基づいてクロック信号ＣＬＫ１をコマンドバッファ２１に設けられるコマンドキュー３１及びライトデータキュー３２に出力する。通常モードから低消費電力モードへの移行のとき、スイッチ２６は入力される制御信号ＳｓｒａがＥｎａｂｌｅとなりコマンドバッファ２１へは１エントリーに対応するクロック信号ＣＬＫ１以外供給を停止する。

このため、通常モードから低消費電力モードへの移行のとき、必要とされる以外のクロック信号ＣＬＫ１は供給されないので、システム半導体装置１ａでは余分な電力が消費されないので消費電力を低減することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、システム半導体装置とシステムメモリの間をインターフェースを介して接続しているが、システム半導体装置とシステムメモリの間をシステムバスを介して接続してもよい。また、データ処理装置にユーザ定義が可能なコプロセッサなどを設けてもよい。

本発明の実施例１に係る組み込みシステム装置を示すブロック図。 本発明の実施例１に係るシステムメモリへのデータ転送の流れを示す図。 本発明の実施例１に係る制御レジスタへのデータ転送の流れを示す図。 本発明の実施例１に係る通常モードからセルフリフレッシュモードへの移行を示すタイミングチャート。 本発明の実施例１に係るセルフリフレッシュモードから通常モードへの移行を示すタイミングチャート。 本発明の実施例２に係る組み込みシステム装置を示すブロック図。

符号の説明

１、１ａ システム半導体装置
２ システムメモリ
１１ データ処理装置
１２、１２ａ メモリコントローラ
２１ コマンドバッファ
２２ 制御レジスタ
２３ バンクシーケンサ
２４ 制御信号生成部
２５ クロックゲーティング回路
２６ スイッチ
３１ コマンドキュー
３２ ライトデータキュー
５０、５０ａ 組み込みシステム装置
ＣＬＫ１ クロック信号
ＣＬＫＧ ゲーティドクロック信号
Ｉ／Ｆ１、Ｉ／Ｆ２ インターフェース
Ｓ１ 信号
Ｓｓｒ、Ｓｓｒａ 制御信号
Ｖｓｓ 低電位側電源（接地電位）

Claims (5)

1. データを格納する内蔵メモリ、演算ユニット、及びメモリ管理ユニットを有し、システムメモリへのアクセス要求を生成するデータ処理装置と、
   複数エントリーのコマンドキュー及びライトデータキューを備えるコマンドバッファと、データ転送を制御する制御レジスタと、前記制御レジスタから出力される制御信号とクロック信号が入力され、出力信号を前記コマンドバッファに出力するクロック信号供給停止手段とを有し、前記データ処理装置から前記システムメモリへのアクセス要求が入力され、前記システムメモリにデータ転送を行うメモリコントローラと、
   を具備し、通常モードのとき、前記クロック信号停止手段が前記制御信号に基づいて前記クロック信号を前記コマンドバッファに出力し、低消費電力モードへの移行のとき、前記クロック信号停止手段が前記制御信号に基づいてコマンドキュー及びライトデータキューの１エントリーに対応するクロック信号を前記コマンドバッファに出力し、他のエントリーに対応するクロック信号の前記コマンドバッファへの供給を停止することを特徴とするシステム半導体装置。
2. 前記メモリコントローラは、前記システムメモリのバンク毎にシーケンサが設けられ、それぞれのバンクの状態を管理するバンクシーケンサと、前記システムメモリに対するデータ転送のコマンドとライトデータが入力され、前記システムメモリを制御する信号を生成してシステムメモリアクセスを実現する制御信号生成回路とを具備することを特徴とする請求項１に記載のシステム半導体装置。
3. 低消費電力モードから通常モードへの移行のとき、前記クロック信号停止手段が前記制御信号に基づいて前記クロック信号の前記コマンドバッファへの供給を再開することを特徴とする請求項１又は２に記載のシステム半導体装置。
4. 前記クロック信号停止手段は、クロックゲーティング回路或いはＳＰＤＴスイッチであることを特徴とする請求項１乃至３のいずれか１項に記載のシステム半導体装置。
5. 前記システムメモリは、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、或いはＤＤＲ２ ＳＤＲＡＭであることを特徴とする請求項１乃至４のいずれか１項に記載のシステム半導体装置。

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