JP2016131411A - 共振形電源装置 - Google Patents

Abstract

【課題】本発明は、電力変換効率が高く、小型で安価な共振形電源装置を提供することを目的とする。【解決手段】電力変換効率の高い、共振形電源装置を提供する。本発明による共振形電源装置は、共振素子に流れる電流波形から、共振素子を流れる電流がゼロ値となる時刻t1とピーク値となる時刻t2を検出し、同期整流素子のオン期間を２×(t2 - t1)と設定することによって、同期整流素子の損失を減少させる共振形電源装置である。【選択図】図１

Description

本発明は、ストレージ用電源やサーバ用電源などの絶縁型電力変換システムで用いられる共振形電力変換装置に関する。

ストレージやサーバなどの情報機器には複数の電力変換装置が搭載されている。電力変換装置は電力系統から交流電力を受け取り，直流の中間バス電圧に変換し，それをトランスなどで絶縁を取りながら低圧の中間バス電圧に変換し，更にCPUやハードディスクなどの負荷が要求する電圧へ変換する。すべての電力変換過程で電力損失は発生するため，電力変換装置は高効率なものが望ましい。

上記述べた電源の中でも特に，直流の中間バス電圧から低圧の中間バス電圧に変換する電力変換装置は，絶縁をとるためにトランスを介して電力を変換するため電力変換時に損失が発生しやすく電力変換効率の向上が望まれている絶縁型電力変換装置である。本発明は上記絶縁型電力変換装置を電流共振形回路で設計した場合に高効率な電力変換を可能にする，共振形電源装置に関するものである。

共振形電源装置は電源制御器と一次側回路とトランスと二次側回路から構成される。一次側回路には共振インダクタンスと共振キャパシタンスとの共振素子が含まれ，共振形電源装置は共振素子の共振現象を利用し，回路内に正弦波状の電流を流し，電流が減少したタイミングで半導体素子の状態を切り替えることによってスイッチング損失を減少させる特徴がある。しかしながら，共振素子には製造ばらつきが存在し，製造ばらつきに応じて半導体素子のスイッチングタイミングを調整する必要がある。

これに対し，電流の波形から共振周波数を推測する方法が知られている（例えば特許文献１）。

特開2005-168167号公報

特許文献１は同文献の図１などに示されているように，共振電流波形の周波数を検出し半導体素子のスイッチングさせることで製造ばらつきに対応した制御系を実現するものである。

しかしながら，同文献の図５に記載の波形ならびに本文からもわかるように，ギャップ付きトランスを用いた場合の励磁電流については考慮に入れておらず，特許文献１の構成ではギャップ付きトランスの励磁インダクタンスを利用する共振形電源装置では正確な共振周波数を把握することができない。

本発明は、電力変換効率が高く、小型で安価な共振形電源装置を提供することを目的とする。

上述の課題は、特許請求の範囲に記載された発明によって、解決される。

本発明の共振形電源装置を用いることにより、電力変換効率が高く、小型で安価な共振形電源装置とすることができる。

実施例１の共振形電源装置の回路図。 実施例１の共振形電源装置の動作波形図。 実施例２の共振形電源装置の回路図。 実施例３の共振形電源装置の回路図。

以下、本発明の実施例を図面に基づいて説明する。

図１は実施例１の共振形電源装置を示す。ここに示すように，共振形電源装置０１は，電源主回路０２と電源制御器０３を備えている。また，共振形電源装置０１は入力電圧源０４と電源負荷０５と接続されており，入力電圧源０４から供給される電力を電源負荷０５が必要とする電圧に変換し出力する。

電源主回路０２は，入力電圧源０４側の一次側回路０６とギャップ付きトランス０７を挟んで電源負荷０５側の二次側回路０８で構成される。一次側回路０６は入力キャパシタンス０９と一次側半導体素子１０と共振素子１１と電流検出手段１４を有する。Ｑ１とＱ２を含む一次側半導体素子１０は共振素子１１へパルス状の電圧を印加する。Ｑ３とＱ４を含む二次側回路０８は同期整流素子１２と出力キャパシタンス１３と電圧検出手段１５を有し，一次側回路０６からギャップ付きトランス０７を介し伝送されてくる電力を平滑する。電流検出手段１４と電圧検出手段１５から伝送される電流波形情報ILrと出力電圧波形情報Voは電源制御器０３に送られる。

共振素子１１のLrは回路図上Lrと直列に示されるインダクタンスを示している。つまり，素子としてのLrと配線インダクタンスやギャップ付きトランス０７の漏れインダクタンスとの合計値である。また，可能であるならばギャップ付きトランス０７の漏れインダクタンスのみを利用してもかまわない。

電流検出手段１４は共振素子１１に流れる電流情報を取り出す手段である。本実施例ではLrに流れる電流波形とCrに流れる電流波形とギャップ付きトランス０７の一次側巻線に流れる電流波形は等しいため，電流検出手段１４は上記述べた素子の電流を検出できる位置にあればよい。

電源制御器０３は，電流波形情報ILrと出力電圧波形情報Voと電圧指令値Vrefを受け取り，一次側半導体素子１０および同期整流素子１２の制御信号を電源主回路０２に送る。上記制御信号とは各半導体素子のゲート信号であり，ここではQ1のゲート信号をVg_q1，Q2のゲート信号を Vg_q2，Q３のゲート信号を Vg_q3，Q４のゲート信号を Vg_q4と記す。電圧指令値Vrefは上位コントローラから送られてくるか，あらかじめ電源制御器０３内に記録されている値である。電圧波形情報Voは出力電圧検出器２０を通り，瞬時値または平均値を一次側半導体素子ゲート信号生成器２１に送られる。一次側半導体素子ゲート信号生成器２１は出力電圧検出器２０と電圧指令値Vrefとの差分を求め，その差分を零にするように一次側半導体素子１０のゲート信号を生成する。具体的な一例をあげると，Q1とQ2はデッドタイムを挟み相互にオンオフを繰り返すように設定し，その周波数を調整する。

電流波形情報ILrはピークタイミング検出器２２とゼロクロスタイミング検出器２３に送られ，ピークタイミングt2とゼロクロスタイミングt1を求め，それぞれオン期間算出器２４に送られる。オン期間算出器２４はピークタイミングt2とゼロクロスタイミングt1の差分期間を求め，その2倍の期間を同期整流素子１２のオン期間として同期整流素子ゲート信号生成器２５に送る。同期整流素子ゲート信号生成器２５は，一次側半導体素子ゲート信号生成器２１が送信する一次側半導体素子１０がオンとなるタイミングt0を受け取り，その時刻t0からオン期間算出器２４が算出した期間を同期整流素子１２のゲート信号のオン期間としてゲート信号を生成する。具体的な一例をあげると，Q1のオン時刻がt0の時，Q3のオン時刻はt0であり，Q3のオフ時刻はt0 + 2×(t2 - t1)となる。同様に，Q2のオン時刻がt6の時，Q4のオン時刻はt6であり，Q4のオフ時刻はt6 + 2×(t2 - t1)となる。厳密には，動作波形の説明時に後述するように，Q1およびQ2の出力容量が充放電完了する直前（t8の直前）から2×(t2 - t1)の期間を同期整流素子１２のオン期間とするべきではあるが，この期間はQ1とQ2のデッドタイム期間の一部であり，極短い期間であるため本実施例ではt0から同期整流素子のオン期間を計算した。

また，電源制御器０３から送られる各半導体素子のゲート信号（Vg_q1，Vg_q2，Vg_q3，Vg_q4）で電源主回路０２の半導体素子（Q1〜Q4）を駆動するために必要なドライバ回路，絶縁機能，ドライバを駆動するための補助電源などは図示していないが，これらは共振形電源装置０１に含まれている。

なお，電源制御回路０３はアナログ回路で構成してもよいし，一次側半導体素子ゲート信号生成器２１とオン期間算出器２４と同期整流素子ゲート信号生成器２５の演算部はプロセッサを用いることもできるし，電源制御器０３の機能を有するICとすることもできる。

次に，スイッチング周波数１周期分の動作波形を示す図２を用いて，共振形電源装置０１の基本動作を説明する。

Vg_q1とVg_q2とVg_q3とVg_4およびI_q1とI_q2とI_q3とI_q4はそれぞれQ１とQ２とQ３とQ４のソースとゲート間の電圧およびドレインとソース間に流れる電流を示している。ILrは共振素子11のLrに流れる波形である。Vds_q1とVds_q2はQ1とQ2のドレインとソース間の電圧である。

Q1をオン状態にした瞬間をt0とする。まずILrは負から始まるため，回路図の左向きに電流が流れている。この時Vds_q2には，Ciの電圧(Viとする)とほぼ等しい電圧が印加されているため，共振素子１１には一定の電圧が印加されている。そのため，Crの電圧をVcrとすると，LrとLmにはVi - Vcrの電圧が印加されており，Lrに流れる電流は負の方向から正の方向へ増加する。ILrが負から正に変化するタイミングをt1とする。

増加する電流の流れるルートは二つ存在する。一つ目は，Lr → Lm → Cr → Ci →Q1と流れる励磁電流(ILm)に関するルートである。ギャップを設けたトランスではLmのインダクタンスが小さくなるため，図２に示すようにILr波形に影響を与える。二つ目は，Lr → Co → Q3 → Cr → Ci → Q1と流れる二次側に電力を供給するルートである。二つ目のルートの電流波形はI_q3に表れ，一つ目のルートと二つ目のルートの和がILrとして表れる。

この時，どちらのルートも必ずLrとCrを流れるため，和であるILrにLrとCrの共振現象の共振周波数が反映される。この共振現象のピークタイミングをt2としたとき，t2 - t1 がLrとCrの製造ばらつきを反映した共振周波数の四分の一周期となる。

t3の時刻で二つ目のルートに流れる電流が0となるため，このタイミングでVg_q3をオフにすることが望ましい。理論的にはQ1とQ2の出力容量が充放電を完了したt8のタイミングから(t2 - t1)の２倍の期間後にQ3をオフすることが望ましいため，Vds_q2またはVds_q1を検出してそのタイミングから２×(t2 - t1)期間後にQ3をオフすることもできるし，t8〜t1の時間を短く設定することで，本実施例のようにt0から２×(t2 - t1)期間後にQ3をオフすることもできる。または，t8〜t0間にQ3がオンとなるように設定することも可能である。

t3からt4は２次側に電力を送らず，ILr電流は一つ目の電流ルートを流れている。t4の時刻にILrに正の方向に励磁電流が流れているため，この電流を用いてQ1とQ2の出力容量をt4〜t5で充放電する。t5で充放電が完了し，t6でQ2をオンにする。この時Vds_q2が零電圧なので，スイッチング損失が発生しない。この現象は，トランスにギャップを設けて励磁インダクタンスLmを小さく設定したため発生する。また，ギャップを設けたことでILrはt0の時刻に零ではなく負からスタートした。このため，本実施例のようにt1の時刻を検出しなければ共振周波数は把握できない。

なお，t6以降は電流の向きが逆にはなるがt0からの逆相動作となるため，詳細な説明は省略する。Q4のオフタイミングに関しては，（t2 - t1）から算出してもよいし，逆方向のILrのゼロクロスタイミングとピークタイミングから算出してもよい。

また，今回はLrの波形から各タイミングを求める手法について述べたが，Lrと同じ電流が流れるCrやトランスの一次側巻線の電流波形でもよいし，図２から明らかなようにQ1やQ2などの一次側半導体素子のドレインとソース間に流れる電流から算出することも可能である。同様に，Q1に流れる電流波形はQ2とCi間に流れる電流波形と等しいため，Q2とCi間の電流からt1およびt2を検出することも可能である。

さらに，ILrのゼロクロスタイミングは，Crのピーク電圧タイミングと等しいため，Crの電圧検出手段を設けてt1を検出することもできる。

以上のように同期整流素子１２のゲート信号を定めることで，同期整流素子１２は製造ばらつきに応じて同期整流を実現できるため，損失の少ない共振形電源装置０１を提供できる。

図３の(a)に実施例２の一次側半導体素子３２の回路図を，図３の(b)に実施例２の一次側半導体素子３３の回路図を示す。実施例１の，一次側半導体素子１０を，フルブリッジ構成およびハーフブリッジ構成に変更した形態であり，共通する点は説明を省略する。

一次側半導体素子３２はフルブリッジ構成となっており，一次側半導体素子３３はハーフブリッジ構成となっている。共振素子１１にはパルス状の電圧を印加できればよいため，実施例２の(a)のようなフルブリッジ構成とすることで，Ciの電圧Viを正負に共振素子１１へ印加することができる。具体的には，QaとQdがオン状態かつQbとQcがオフ状態の時(状態１)は共振素子１１にはViの電圧が印加され，QbとQcがオン状態かつQaとQdがオフ状態の時(状態２)は-Viの電圧が印加される。この変更によってILrの波形が変化することはない。また，状態１の後QdをオフとすることでQaとQbに電流ルートを変化させるフェーズシフト動作を行ったとしても，ILrのゼロクロスタイミングとピークタイミングから共振周波数を求めることが可能であるため，実施例１および実施例２に示したように，一次側半導体素子の構成を変えても本発明は有効である。

図４に実施例３のギャップ付きトランス３４と同期整流素子３５の回路図を示す。実施例１の，ギャップ付きトランス０７と同期整流素子１２の構成を変更した形態であり，共通する点は説明を省略する。

同期整流素子３５をフルブリッジ構成とした場合，ギャップ付きトランス３４の二次側端子は２端子となる。この場合，一次側半導体素子１０が共振素子１１に正のパルス状電圧を印加している時はQgとQiが同期整流素子となる。反対に，一次側半導体素子１０が共振素子１１に負のパルス状電圧を印加している時はQhとQiが同期整流素子となる。実施例３の構成とした場合もILrに流れる電流波形は同様であり，ピークタイミングとゼロクロスタイミングの差から同期整流素子３５の同期整流期間が求まり，これに従い制御する。

なお，実施例１〜３に示した手法はいずれも製造ばらつきや経年劣化などによる素子定数の変化に対応するためのものである。よって，同期整流素子のオン期間２×(t2 - t1)は，一度計算すればしばらく変化するものではない。従って，毎スイッチング周期に計算することもできるし，数時間，数日単位で計算することもできるし，毎起動時に計算することもできる。

以上のように，ギャップ付きトランスを用いることで，励磁電流を利用でき，一次側半導体素子のソフトスイッチングが成立するため，スイッチング損失の少ない高効率な共振形電源装置を提供できる。さらに，共振素子に流れる電流のゼロクロスタイミングおよびピーク電流タイミングを検出し，その差分期間を同期整流素子のオン期間とすることで，製造ばらつきが発生しても同期整流素子の同期整流が成立するため，より高効率な共振形電源装置を提供することができる。電力変換効率の向上に伴い，放熱部材の低減による低コスト化，小型化，軽量化が実現できる。

０１ 共振形電源装置
０２ 電源主回路
０３ 電源制御器
０４ 入力電圧源
０５ 電源負荷
０６ 一次側回路
０７ ギャップ付きトランス
０８ 二次側回路
０９ 入力キャパシタンス（Ci）
１０ 一次側半導体素子
１１ 共振素子
１２ 同期整流素子
１３ 出力キャパシタンス（Co）
１４ 電流検出手段
１５ 電圧検出手段
２０ 出力電圧検出器
２１ 一次側半導体素子ゲート信号生成器
２２ ピークタイミング検出器
２３ ゼロクロスタイミング検出器
２４ オン期間算出器
２５ 同期整流素子ゲート信号生成器
３２ 一次側半導体素子
３３ 一次側半導体素子
３４ ギャップ付きトランス
３５ 同期整流素子

Q1, Q2, Q3, Q4, Qa, Qb, Qc, Qd, Qe, Qf, Qg, Qh, Qi, Qj スイッチング素子
Ca,Cb キャパシタンス
Lr 共振インダクタンス
Cr 共振キャパシタンス
Lm 励磁インダクタンス
ILr 共振インダクタンスに流れる電流波形情報
ILm 励磁インダクタンスに流れる電流波形情報
Vo 出力電圧波形情報
Vg_q1 Q1のゲート信号
Vg_q2 Q2のゲート信号
Vg_q3 Q3のゲート信号
Vg_q4 Q4のゲート信号
I_q1 Q1のドレインとソース間に流れる電流
I_q2 Q2のドレインとソース間に流れる電流
I_q3 Q3のドレインとソース間に流れる電流
I_q4 Q4のドレインとソース間に流れる電流
Vds_q1 Q1のドレインとソース間の電圧
Vds_q2 Q2のドレインとソース間の電圧

Claims (9)

1. ギャップを設けたトランスと、前記トランスの一次側に接続される共振素子と、前記共振素子の入力側に接続される一次側半導体素子と、前記一次側半導体素子に接続される入力キャパシタンスと、前記トランスの二次側に接続される同期整流素子と、前記同期整流素子のスイッチング動作を制御する電源制御器と、を備えた共振形電源装置であって、
   前記電源制御器は、前記共振素子を流れる電流がゼロ値となる時刻t1を検出する第1検出部と、前記共振素子を流れる電流がピーク値となる時刻t2を検出する第2検出部と、を有し、
   前記電源制御器は、前記同期整流素子のオン期間が2×(t2-t1)となるように、前記同期整流素子のスイッチングを制御する共振形電源装置。
2. 請求項１に記載の共振形電源装置において、
   前記同期整流素子のオン時刻を，前記一次側半導体素子のドレインとソース間の電圧の充放電が略完了する時刻から前記一次側半導体素子がオンするまでに設定する共振形電源装置。
3. 請求項１または２に記載の共振形電源装置において、
   前記時刻t1および前記時刻t2を，前記共振素子を流れる電流から検出する検出部を有する共振形電源装置。
4. 請求項１または２に記載の共振形電源装置において、
   前記時刻t1および前記時刻t2を，前記一次側半導体素子を流れる電流から検出する検出部を有する共振形電源装置。
5. 請求項１または２に記載の共振形電源装置において、
   前記時刻t1および前記時刻t2を，前記一次側半導体素子と前記入力キャパシタンス間を流れる電流から検出する検出部を有する共振形電源装置。
6. 請求項１または２に記載の共振形電源装置において、
   前記時刻t1を，前記共振素子のキャパシタンス成分の両端電圧から検出する検出部を有する共振形電源装置。
7. 請求項１から６の何れか一項に記載の電力変換装置において、
   前記同期整流素子のオン期間を，起動時に計算する機能を有する共振形電源装置。
8. 請求項１から７の何れか一項に記載の電力変換装置において、
   前記電源制御器の機能を有する制御IC。
9. 請求項１から８の何れか一項に記載の電力変換装置において、
   前記時刻t1およびt2を検出する機能を有するIC。