JP2016080929A - アクティブマトリクス表示装置 - Google Patents

Abstract

【課題】 表示期間開始時のコントラスト不良、表示ムラを抑制するとともに、不要な消費電力増加やコスト削減できるアクティブマトリクス表示装置を得る。
【解決手段】 タイミングコントローラ５８内のタイミング制御部５３からソースドライバ５６に出力する画像表示制御信号３が、垂直ブランキング期間Ｔｄ終了時点から所定の期間に亘り先行して出力するよう構成する。この先行出力によりアナログ電源Ｖｓの電圧変動を垂直ブランキング期間Ｔｄ中に生じせしめる。
【選択図】 図２

Description

この発明は、画像表示用のアクティブマトリクス表示装置の構成に関するものであり、表示パネルに液晶パネルを採用した液晶表示装置に好適に使用することができる。

アクティブマトリクス表示装置の一種で周知な液晶表示装置は、入力信号と入力電圧を受けて液晶表示パネルを駆動して画像表示を実現している。
入力信号はクロック、画像データ、同期信号などからなり、これをタイミングコントローラ部で受けて、所望のタイミングで駆動制御信号、クロックおよび表示データが生成される。
また、電源回路部では入力電圧からロジック電圧、アナログ電圧（出力駆動用電圧）、階調電圧、ゲートＯＮ電圧、ゲートＯＦＦ電圧、コモン電圧などが生成される。
タイミングコントローラ部からの出力信号（駆動制御信号、クロック、表示データ）と前記各電源電圧によりゲートドライバＩＣとソースドライバＩＣが所望のタイミングで駆動され、表示パネル内の画素駆動ＴＦＴ（薄膜トランジスタ：Thin Film Transistor）を制御し、表示画像に応じた電圧が液晶に印加される。

液晶表示パネルの駆動期間は、画素への電圧印加を行うデータイネーブル期間（垂直表示期間）とそれ以外の垂直ブランキング期間（垂直帰線期間）に分かれており、垂直ブランキング期間からデータイネーブル期間に切り替わった時点では電流消費が小さい軽負荷状態から電流消費が大きい通常状態になり、電源回路にとって負荷が大きく変わることになる。この結果、電源回路の応答性の問題で所望の電圧へ復帰するまでに一定の遷移時間がかかり、表示の書き始め数ライン分で書き込み電圧の低下によるコントラスト不良、表示ムラが発生する場合がある。

上述したように、液晶表示パネルの駆動に必要な電源電圧はロジック電圧、アナログ電圧、階調電圧、ゲートＯＮ電圧、ゲートＯＦＦ電圧、コモン電圧などがあり、ロジック電圧はＩＣ類の動作用であり、入力電圧をそのまま使ったり、電源回路でレギュレートしたりする。アナログ電圧は液晶画素への充電のための電源であり、必要な電源の中で一番電力消費が高いものである。

一般的にアナログ電圧はブースト（boost）回路と呼ばれる昇圧チョッパ回路を用いて作られる（特許文献１の図８）。階調電圧は液晶画素への印加電圧の基準電位となるもので、ソースドライバＩＣとの組み合わせで表示パネルの階調特性を決めるものである。通常はアナログ電圧の抵抗分割で生成されることが多いが、最近では専用ＩＣが用いられることも増えてきている。

ゲートＯＮ電圧、ゲートＯＦＦ電圧は液晶表示パネル内の画素ＴＦＴをＯＮ／ＯＦＦさせるための電圧であり、電力消費は低く、ゲートＯＮ電圧は正電圧なのでポジティブチャージポンプ回路と呼ばれる昇圧回路、ゲートＯＦＦ電圧は負電圧なのでネガティブチャージポンプ回路と呼ばれる降圧回路でそれぞれ構成される場合が多い。

コモン電圧は液晶表示パネルの対向電極駆動用の電圧であり、階調電圧とデータから決まるソースドライバＩＣの出力電圧（画像信号）との電位差によって液晶画素への印加電圧が決まる液晶基準電位である。コモン電圧はプッシュプル（Push-Pull）回路と呼ばれる増幅回路が用いられたり（特許文献２の図１参照）、単純なアンプ回路だけで構成されるなど様々である。

ここで取り上げる問題は、アナログ電圧のブースト回路の負荷変動に対する応答性に起因する表示上のコントラスト不良、表示ムラに関するものである。ブースト回路は、ＦＥＴをＯＮ／ＯＦＦ制御してコイルに生じるエネルギーを利用して入力電圧を昇圧する回路である（特許文献１の段落００４７参照）。負荷変動が生じたときは、所望の電圧を得るためにＯＮ／ＯＦＦのデューティ（Duty）比を制御して出力電圧を一定に保つ構成である。しかし、垂直ブランキング期間では液晶画素への書き込みがなく出力電圧が保たれたまま電流消費が小さい状態となり、コイルに流れる電流が無くなる不連続モードとよばれる状態や、場合によってはスイッチング動作が停止する状態になる。

この状態からデータイネーブル期間に移行し、液晶画素への書き込みが始まると電流消費が急激に大きくなり電圧ドロップが生じる。そこで所望の電圧へ復帰させようと再びＦＥＴのＯＮ／ＯＦＦ制御を始めるが、電流消費が小さかった状態から所望の電圧へ復帰させるには時間がかかる。ここで生じる電圧ドロップは、ソースドライバＩＣの出力(以降ソース出力と称す)の変動を介して液晶画素への印加電圧に影響を及ぼす。

従来、電源回路設計においては周辺部品定数のチューニングなどで対応しており、電源変動を抑えるためにコンデンサ追加または大容量化（特許文献１の図８に示した出力コンデンサＣ１）などコストアップとなる対策が必要であった。

ソースドライバＩＣの出力電圧はアナログ電圧と階調電圧Ｖｒｅｆによって決まるが、アナログ電圧の電圧ドロップの影響がソースドライバＩＣの出力電圧に影響しないように、例えば図８に示すような階調電圧生成部（階調電圧生成手段）において抵抗と容量から構成するローパスフィルターを導入して階調電圧の電圧ドロップを抑制する場合もある。図８に示した階調電圧生成部の事例では、上記ローパスフィルタの出力電圧はソースドライバＩＣへ入力する最大階調電圧（Ｖｒｅｆ−Ｍａｘ）となる。そのローパスフィルタは、データイネーブル期間で最大階調電圧（Ｖｒｅｆ−Ｍａｘ）の電圧ドロップが生じても実際の表示画面上部にて表示ムラが視認されない所定の電圧ドロップ以下となるように、抵抗ＲｆとコンデンサＣｆが設定される。

また、図１０に示したようにソースドライバＩＣの内部駆動回路動作用の電源であるアナログ電圧値Ｖｓｄは、たとえ電圧ドロップが生じても、出力動作に支障がない最低電圧値を保つ必要がある。
言い換えれば、この最低電圧値は、前記最大階調電圧（Ｖｒｅｆ−Ｍａｘ）にソースドライバＩＣで必要とされるアナログ電圧値と上記最大階調電圧（Ｖｒｅｆ−Ｍａｘ）との電位差を加えた電圧値となる。このため、アナログ電圧値の設定値として上記電圧ドロップを見込んて十分高い値を設定する必要がある。

特開２０１０−６６６３２号公報（段落０００４７、図８） 特開平１１−１９４３２０号公報（図１）

このように、アナログ電圧を生成する電源のブースト回路の負荷変動に対する応答性に起因する電位差がアナログ電圧ドロップ時の最低電圧値を超えないようにしなければならず、アナログ電圧設定値と最大階調電圧の電位差を十分に確保する必要があり、消費電力増加の要因になったり、出力コンデンサを大容量化する必要が生じてコストアップになるなどしていた。

この発明は上記のような問題点を解消するためになされたもので、データイネーブル開始時のコントラスト不良を抑制するとともに、不要な消費電力増加やコスト削減ができるアクティブマトリクス表示装置を得ることを目的とする。

この発明に係るアクティブマトリクス表示装置は、マトリクス状に配置された複数の画素とこの画素の各列に配置された複数の画像信号線と前記画素の各行に配置された複数の走査信号線とを備えた表示パネルと、それら走査信号線を駆動する走査信号線駆動手段と、画像信号線に画素を駆動するための画像信号を供給する画像信号線駆動手段と、この画像信号線駆動手段と走査信号線駆動手段とを駆動制御するタイミング制御手段と、昇圧回路により構成され前記画像信号線駆動手段と階調電圧生成手段とに出力駆動用電圧を供給する電源手段とを具備しており、さらに前記タイミング制御手段は、このタイミング制御手段から前記画像信号線駆動手段に出力する画像表示制御信号が、垂直ブランキング期間終了時点から所定の期間に亘り先行して出力するよう構成されており、前記先行出力により前記出力駆動用電圧の電圧変動が前記垂直ブランキング期間中に生じることを特徴とする。

本発明により、アナログ電圧を生成する電源のブースト回路の負荷変動に対する応答性に起因する表示期間開始時のコントラスト不良、表示ムラを抑制することができる。また、不要な消費電力増加やコスト削減が可能である。

本発明の実施の形態１ないし４に係る液晶表示装置の回路構成図である。 図１における電源回路部のアナログ電圧の出力電圧変動とＤＥＮＡ信号のタイミング図である。 図２におけるデータイネーブル期間開始の前後を部分拡大し、ＤＥＮＡ信号とソースドライバＩＣのラッチパルス信号の関係を示すタイミング図である。 本発明の実施の形態１に係るタイミング制御部の構成を示すブロック図である。 本発明の実施の形態２に係るタイミング制御部の構成を示すブロック図である。 本発明の実施の形態３に係るデータイネーブル期間開始の前後を部分拡大し、ＤＥＮＡ信号とソースドライバＩＣ出力波形およびアナログ電圧の消費電流の関係を示すタイミング図である。 本発明の実施の形態４に係るデータイネーブル期間開始の前後を部分拡大し、ＤＥＮＡ信号とソースドライバＩＣ用出力反転信号およびアナログ電圧の消費電流の関係を示すタイミング図である。 液晶表示装置における階調電圧生成部のローパスフィルタを示す回路図である。 本発明の実施の形態１ないし４に係る液晶表示装置にアナログ電圧と階調電圧の電位関係を示す模式図である。 従来の液晶表示装置におけるアナログ電圧と階調電圧の電位関係を示す模式図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一の符号を付してある。

実施の形態１．
＜＜回路構成＞＞
図１は、実施の形態１における液晶表示装置５０の回路構成を示しており、複数の走査信号線５１と複数の画像信号線５２とそれらの交差部に画素５４とそれを駆動するＴＦＴ５９がマトリクス状に形成されたマトリクスＴＦＴ基板と、図示しない対向基板との間に液晶層を挟持するよう構成された液晶パネル５５、この液晶パネル５５を駆動するための周辺回路の構成を示すものである。
一例として７６８行×１０２４列の画素からなるＸＧＡ（Extended Graphics Array）の解像度を持つカラー液晶パネルの場合は、走査信号線５１が７６８本、画像信号線５２が３０７２本（＝１０２４列×３本（ＲＧＢドット））から構成される。
なお、図１では走査信号線５１は第一番目の配線、画像信号線５２は最も左の配線、それらに接続された画素５４、それを駆動するＴＦＴ５９、および共通配線６１を代表して図示し、その他の配線、画素、ＴＦＴ、共通配線は省略している。

図１に示したように液晶パネル５５の複数の画像信号線５２を駆動するための画像信号を出力するソースドライバＩＣ（画像信号線駆動手段に相当。以後、Ｓ−ＩＣと称す）５６と、複数の走査信号線５１を駆動するためのゲートドライＩＣ（走査信号線駆動手段に相当する。以後、Ｇ−ＩＣと称す）５７とが配置され、それらの各ドライバを制御するためのタイミングコントローラ部（タイミング制御手段。以降、Ｔ−ＣＯＮと称す）５８も配置されている。また、このＴ−ＣＯＮ５８へは外部から与えられた入力信号２が入力される。入力信号２は画像データ（以後、Ｖ−Ｄａｔａと称す）と、このＶ−Ｄａｔａが有効である期間を示すＤＥＮＡ信号、およびこれらの処理を行うための基準となるクロック（以後、ＣＬＫと称す）などで構成される。

さらに、電源回路部６０は、外部から外部電圧１を入力し、Ｓ−ＩＣ用電圧５（ロジック電圧、アナログ電圧、階調電圧）やＧ−ＩＣ用電圧７（ロジック電圧、ゲートＯＮ電圧、ゲートＯＦＦ電圧）、および液晶パネル５５用のコモン電圧６を生成して、各デバイスに供給する。

このＴ−ＣＯＮ５８はそこに内蔵するタイミング制御部５３において、Ｓ−ＩＣ５６を駆動制御するための画像表示制御信号として、ソースドライバ制御信号３（駆動制御信号）および画素の表示輝度に対応する表示データ（非図示）を生成する。Ｔ−ＣＯＮ５８は、同時にタイミング制御部５３においてＧ−ＩＣ５７を駆動制御するためのゲートドライバ制御信号４も生成している。

なお、Ｓ−ＩＣ５６は、複数の画素５４に映像を表示するために、対応する複数の画像信号線５２に画素書き込み電圧（画像信号）を印加する。したがってＳ−ＩＣ５６は、それぞれこの画像信号線５２に接続される複数の駆動回路（非図示）を集積している。

同様にＧ−ＩＣ５７は複数の走査信号線５１を駆動するため、この走査信号線５１を駆動する回路（非図示）を複数集積している。（図１では走査信号線５１は第一番目の配線、画像信号線５２は最も左の配線、それらに接続された画素５４、それを駆動するＴＦＴ５９、および共通配線６１を代表して図示し、その他の配線、画素、ＴＦＴ、共通配線は省略している。）

電源回路部６０は入力電圧Ｖｉｎからロジック電圧Ｖｄｄ、アナログ電圧Ｖｓｄ（出力駆動用電圧）、階調電圧Ｖｒｅｆ、ゲートＯＮ電圧Ｖｇｈ、ゲートＯＦＦ電圧Ｖｇｌ、コモン電圧６（Ｖｃｏｍ電圧）などを生成する。ここでＳ−ＩＣ５６には、電源回路部６０からロジック電圧Ｖｄｄ、アナログ電圧Ｖｓｄ、階調電圧Ｖｒｅｆから成るソースドライバ用電源５が供給される。またＧ−ＩＣ５７には、電源回路部６０からロジック電圧Ｖｄｄ、ゲートＯＮ電圧Ｖｇｈ、ゲートＯＦＦ電圧Ｖｇｌから成るゲートドライバ用電源７が供給される。さらに電源回路部６０から液晶パネル５５の対向電極端子（Ｖｃｏｍ端子）にコモン電圧６（Ｖｃｏｍ電圧）が供給される。

＜＜動作タイミング＞＞
図２は本実施の形態１に係る電源回路部６０の動作中におけるアナログ電圧Ｖｓｄの変動とＤＥＮＡ信号の動作タイミングを示す模式図である。図３は、図２においてＤＥＮＡ信号の垂直ブランキング期間Ｔｂ終了後、データイネーブル期間Ｔｄの開始部分を拡大するとともに、Ｓ−ＩＣ５６に入力するラッチパルス信号ＬＰとアナログ電圧の消費電流Ｉｓを加えた動作タイミングを示す模式図である。アナログ電圧の消費電流Ｉｓは、主にＳ−ＩＣ５６にて発生し、液晶パネル５５へ１Ｈ毎に極性反転させて画素電圧を書き込み際の電流である。ここで、前記記号“Ｈ”は水平走査期間を示す。以後、水平走査期間を“Ｈ”と表す。

本実施の形態１では、垂直ブランキング期間内において、図３に示したアナログ電圧の消費電流Ｉｓの波形から明らかなように垂直ブランキング期間の終了（＝データイネーブル期間開始）時点から所定の期間に亘り先行してデータイネーブル期間と同等の画像信号線５２の駆動を行う。そしてアナログ電圧生成用電源回路（以降、アナログ電源回路と称す）を、後続するデータイネーブル期間と同等の動作状態とする。その結果、図２からも明らかなように、前記先行したＳ−ＩＣ５６による画像信号線５２の駆動により、アナログ電圧Ｖｓｄの電圧変動は前記垂直ブランキング期間Ｔｂ中に発生し、データイネーブル期間Ｔｄ開始時以降は、その電圧変動が収束して安定したアナログ電圧Ｖｓｄが得られる。

このように事前にアナログ電源回路をデータイネーブル期間Ｔｄと同様の通常動作としておくことで、データイネーブル期間Ｔｄが始まったときには大きな負荷変動はなく、アナログ電圧を基に生成される階調電圧Ｖｒｅｆも所望の電位を保つことができるため、表示上のコントラスト不良や表示ムラを防ぐことができる。
なお、垂直ブランキング期間は、Ｇ−ＩＣ５７が走査信号線５１の駆動を行わず、全ての走査信号線５１がゲートＯＦＦ電圧Ｖｇｌに保持される。従って全てのＴＦＴ５９はＯＦＦ状態となり、画素５４への電圧印加は行われず、表示への影響はない。

＜＜タイミング制御部の動作＞＞
図４の（ａ）は、図１で示したＴ−ＣＯＮ５８の内部において一点鎖線で図示したタイミング制御部５３内のソースドライバ先行動作付加回路部６２（破線で図示）の構成を示すブロック図である。ソースドライバ先行動作付加回路６２は、図４の（ａ）にて示したとおり入力信号判別回路６３、1水平期間カウント回路６４、ブランキング期間カウント・保持回路６５、疑似ＤＥＮＡ判別・生成回路６６からなる。

図３に示したように垂直ブランキング期間Ｔｂ終了間際に（すなわちデータイネーブル期間Ｔｄの開始に対して先行して）データイネーブル期間Ｔｄと同等の画像信号線５２の駆動を始めるためには、先ず液晶表示装置５０のＴ−ＣＯＮ５８内部で、詳しくはソースドライバ先行動作付加回路部６２において、入力信号２のデータイネーブル期間Ｔｄと垂直ブランキング期間Ｔｂを判別する必要がある。加えて、垂直ブランキング期間Ｔｂが何Ｈ分あるかを保持する必要がある。

ますソースドライバ先行動作付加回路部６２においてデータイネーブル期間Ｔｄと垂直ブランキング期間Ｔｂの判別を入力信号２のＤＥＮＡ信号（データ有効期間を示す信号）とＣＬＫを用いて実行する。
図４の（ａ）に記載のＤＥＮＡとＣＬＫが入力する入力信号判別回路６３によって、１ｓｔＤＥＮＡ（垂直ブランキング期間終了後の最初のデータ有効信号）の立上りからＬａｓｔＤＥＮＡ（データイネーブル期間中の最後のデータ有効信号）の立下りまでをデータイネーブル期間Ｔｄと判別し、それ以外を垂直ブランキング期間Ｔｂとし、ブランキング期間判別信号８を、1水平期間カウント回路６４、ブランキング期間カウント・保持回路６５、疑似ＤＥＮＡ判別・生成回路６６に出力する。
その信号タイミングは図３の符号８で示したように、垂直ブランキング期間ＴｂにてＨｉｇｈ、データイネーブル期間ＴｄでＬｏｗとなる波形である。

垂直ブランキング期間Ｔｂの具体的判別方法の一例を説明する。液晶表示パネル５５の解像度（一例としてＸＧＡならば７６８行×１０２４列）に対応して1フレーム中のＤＥＮＡ信号のパルス数は固定値で決まっている（一例のＸＧＡなら７６８）ため、１ｓｔＤＥＮＡからＤＥＮＡの立上りエッジをカウントすることでＬａｓｔＤＥＮＡは容易に判別ができる。また１ｓｔＤＥＮＡはＤＥＮＡ信号Ｌｏｗ期間が所定の値以上に長く続いた後の最初のＤＥＮＡであると定義することができ、こちらも容易に判別ができる。
あるいは他の判別方法として、入力信号２に垂直同期信号や水平同期信号が含まれる場合はこれらの入力信号を合わせ用いて判別してもよい。

次に、ブランキング期間カウント・保持回路６５における垂直ブランキング期間Ｔｂのカウントについて述べる。先ず、図４の（ａ）に示した１水平期間カウント回路６４で、ＤＥＮＡとＣＬＫ、入力信号判別回路６３から入力したブランキング期間判別信号８を用いて、ＤＥＮＡ信号の立ち上がりエッジから次の立ち上がりエッジにて決まる１Ｈが何ＣＬＫであるかをカウントし、１水平期間カウント値９（クロック数）をブランキング期間カウント・保持回路６５および疑似ＤＥＮＡ判別・生成回路６６に出力する（破線は出力が数値データであることを表す）。ここで前記ブランキング期間判別信号８はカウント値の初期化ならびにカウントの動作／停止制御に用いられる。一例として上記ＸＧＡの解像度を持つ液晶パネルを表示するための入力信号２の代表的な１Ｈのクロック数は１３４４ＣＬＫ程度である。

ブランキング期間カウント・保持回路６５は、垂直ブランキング期間Ｔｂが１水平走査期間(クロック数)を基準（１Ｈ）として何Ｈあるかをカウントする。一例として上記ＸＧＡの解像度を持つ液晶パネルを表示するための入力信号２の代表的なカウント数は３８（Ｈ）である。
さらに１ｓｔＤＥＮＡの立ち上がりタイミングをトリガにしてこのブランキング期間カウント値１０を保持するとともに疑似ＤＥＮＡ判別・生成回路６６に、当該ブランキング期間カウント値１０（例えば上記カウント数３８）を出力する。

疑似ＤＥＮＡ判別・生成回路６６は、１水平期間カウント値９（例えば上記１３４４）、前記ブラブランキング期間カウント値１０、ＣＬＫおよびブランキング期間判別信号８の情報をもとに垂直ブランキング期間Ｔｂ終了の数Ｈ前からソース出力を開始するようにブランキング期間出力信号（疑似ＤＥＮＡ信号）１１を生成、出力する。

具体例として、図４の（ｂ）に示したように、疑似ＤＥＮＡ判別・生成回路６６内にＣＬＫをカウント源として、１水平期間カウント値９に相当する期間をカウントする第１のカウンタと、この第１のカウンタのカウント出力（キャリー出力）ＣＹをカウント源として、１０の初期値（例えば上記３８）からダウンカウントする第２のカウンタを設ける。
さらに前記第２のカウンタのカウント値ＣＮがブランキング期間出力信号（疑似ＤＥＮＡ信号）１１を生成すべきカウント値（例えば８）以下であれば、疑似ＤＥＮＡ判別・生成回路６６にて、ＣＬＫとカウント出力ＣＹに基づいて液晶パネル５５の解像度（一例として１０２４列）に応じた所定の疑似ＤＥＮＡ波形を繰り返し出力するように構成する。ここで、カウント出力ＣＹは疑似ＤＥＮＡ波形の出力開始のトリガーとなり、前記第２のカウンタのカウント値ＣＮが所定の値（一例として８）以下であれば疑似ＤＥＮＡ波形を繰り返し出力する。

前記疑似ＤＥＮＡ波形は、１水平期間カウント値９×クロック周期に相当する長さを有しており、所定の疑似水平ブランキング期間と疑似水平データイネーブル期間から構成されている。
上記のように構成した疑似ＤＥＮＡ判別・生成回路６６から生成されるブランキング期間出力信号（疑似ＤＥＮＡ信号）１１は、その信号波形は図２および図３の符号１１で示したように、垂直ブランキング期間Ｔｂにおいて、垂直ブランキング期間Ｔｂの終了の数Ｈ前（図３の例では８Ｈ前）からブランキング期間出力信号（疑似ＤＥＮＡ信号）１１の出力を開始し、データイネーブル期間Ｔｄの開始と同時に終了する（疑似ＤＥＮＡ期間）。

次に、図３の符号ＬＰにて示したように、Ｔ−ＣＯＮ５８内のタイミング制御部５３において、前記ブランキング期間出力信号（疑似ＤＥＮＡ信号）１１と外部から入力するＤＥＮＡ信号との論理和をとり、内部ＤＥＮＡ信号を生成し、この内部ＤＥＮＡ信号を基に通常のソースドライバ制御信号３を生成する信号処理を実行することにより、垂直ブランキング期間Ｔｂ中であってもＳ−ＩＣ５６用のラッチパルス信号ＬＰと画像信号線極性信号ＰＯＬ（非図示）が生成され、Ｓ−ＩＣ５６に出力される。

図２および図３においては、垂直ブランキング期間Ｔｂにおいて画像信号線５２の駆動電圧波形を記載していないが、当該液晶パネル５５は画素の構成例としてＴＮモードを採用しているので、垂直ブランキング期間Ｔｂ終了間際に（すなわちデータイネーブル期間Ｔｄの開始に対して先行して）画像信号線５２を駆動する電圧は、電圧振幅が大きい黒電圧となる。この黒電圧は液晶表示パネル５５にとっては最大電圧に対応する。

また、データイネーブル期間Ｔｄの開始の何Ｈ前からソース出力を開始するかはＴ−ＣＯＮ５８内部の設定により決めるようにする。例えば図３の符号１１にて示したように８Ｈ前から出力を開始させたい場合、前記第２のカウンタのカウント値ＣＮが８以下でブランキング期間出力信号（疑似ＤＥＮＡ信号）１１を生成するように構成する。

垂直ブランキング期間Ｔｂは入力信号２のタイミング仕様によってはフレーム毎に数Ｈ分異なる場合があるため、必要最低期間が確保できるように考慮して設定する。必要最低期間はアナログ電源回路の応答特性によって決まり、（一例：垂直ブランキング期間３８Ｈに対して）一般的には２Ｈ〜２０Ｈ程度の期間が必要となる。

＜＜変形例１＞＞
なお、上述の実施の形態１では、第２のカウンタの初期値一例としてブランキング期間カウント値１０（保持値：単位Ｈ）と同一Ｈ相当数としたが、この初期値としてブランキング期間カウント値１０（一例３８Ｈ）−８ＨのようにＴ−ＣＯＮ５８内部で算出させて、第２のカウンタの初期値として設定し、次フレームの垂直ブランキング期間Ｔｂ中にダウンカウント動作を実行し、カウント値が０となった以降からブランキング期間出力信号（疑似ＤＥＮＡ信号）１１を生成するように構成してもよい。

＜＜変形例２＞＞
さらには、図４の（ｂ）で示した疑似ＤＥＮＡ判別・生成回路６６内の疑似ＤＥＮＡ生成回路の代わりに疑似ＬＰ生成回路を採用し、疑似ＬＰ信号を生成して、Ｔ−ＣＯＮ５８内のタイミング制御部５３において生成したＬＰ信号と前記疑似ＬＰ信号との論理和をとり、合成ＬＰ信号を生成し、この合成ＬＰ信号をソースドライバＩＣ出力する信号処理を実行してもよい。

＜＜変形例３＞＞
図２および図３においては、液晶パネル５５の画像信号線５２の駆動電圧波形を記載していないが、垂直ブランキング期間Ｔｂ終了間際に（すなわちデータイネーブル期間Ｔｄの開始に対して先行して）電圧印加を始める場合に、駆動電圧を液晶パネル５５が採用している液晶モードによって切り替えることができる。例えば、上述のＴＮモードなどのノーマリホワイトの画素構成の表示パネルであれば黒電圧、ＶＡモードやＩＰＳモードなどのノーマリブラックの画素構成の表示パネルであれば白電圧とするなどして、アナログ電源回路を高負荷駆動させ出力電流を上げておくことでデータイネーブル期間Ｔｄ開始時点での電圧ドロップを抑制する。切り替えの方法はＴ−ＣＯＮ５８用ＩＣの設定ピンであったり、Ｔ−ＣＯＮ５８に読み込まれる各種設定情報を格納するＲＯＭのデータ設定など方法は問わない。

＜＜変形例４＞＞
垂直ブランキング期間Ｔｂ終了間際に（すなわちデータイネーブル期間Ｔｄの開始に対して先行して）画像信号線５２への電圧印加を始める場合に、印加電圧を中間調電圧とする。このようにすることでアナログ電源回路を中間負荷駆動させ出力電流を上げ、少なくともブースト回路の連続モードへ移行させておくことで、データイネーブル期間Ｔｄ開始時点での電圧ドロップを抑制する。

実施の形態２．
垂直ブランキング期間Ｔｂ終了間際に（すなわちデータイネーブル期間Ｔｄの開始に対して先行して）画像信号線５２への電圧印加を始める場合に、印加電圧を前フレームの1ライン目表示データ１２とする。
図５は、図１で示したＴ−ＣＯＮ５８の内部において一点鎖線で図示したタイミング制御部５３内のソースドライバ先行動作付加回路部６２（破線で図示）の構成を示すブロック図である。同図で明らかなように、本実施の形態２では上述の実施の形態１に対して、ソースドライバ先行動作付加回路部６２内に、液晶パネル５５の１行目の各画素に表示するＶ−Ｄａｔａを保持するためのラインメモリ６７を追加している。その他、入力信号判別回路６３、1水平期間カウント回路６４、ブランキング期間カウント・保持回路６５、疑似ＤＥＮＡ判別・生成回路６６などは、上述の実施の形態１と同様であるので、詳細な説明は省略する。

ラインメモリ６７は、ＣＬＫ、ＤＥＮＡ、Ｖ−Ｄａｔａを入力とし、上記１ｓｔＤＥＮＡ期間において、一行分の画像データすなわち１行目のＶ−Ｄａｔａを取り込み、次フレームの１ｓｔＤＥＮＡが入力するまで１フレーム期間保持している。またラインメモリ６７は、この保持されているブランキング期間出力用表示データ１２を少なくとも垂直ブランキング期間Ｔｂ中は、図１に示したタイミング制御部５３に出力する（図５中に符号１２で示した）。さらに垂直ブランキング期間Ｔｂにおいて、少なくとも内部ＤＥＮＡ信号を生成中は、タイミング制御部５３がソースドライバ制御信号３とともに保持された１行目のブランキング期間用表示データ１２に対応した階調データをＳ−ＩＣ５６に出力する。

液晶パネル５５に静止画が表示されている場合は元より、動画像が表示されている場合おいても、フレーム間での１行目目のＶ−Ｄａｔａの変化は少ない。従って内部ＤＥＮＡ信号生成中の消費電流と上記１ｓｔＤＥＮＡ期間中の消費電流の差異も少ない。
このように、内部ＤＥＮＡ信号を生成中の電源回路を1行目とほぼ同じ負荷で駆動させておくことで、データイネーブル期間Ｔｄ開始時点での電圧ドロップを抑制できるとともに、1行目の画素書き込み時間も十分に確保することができる。

実施の形態３．
図６は本実施の形態３に係る電源回路部６０の動作中において、データイネーブル期間Ｔｄ開始前後の変動波形とＤＥＮＡ信号の動作タイミングとＳ−ＩＣ出力Ｓｏｕｔ（ほぼ画素への印加電圧に相当する）波形、およびアナログ電圧（出力駆動用電圧）の消費電流Ｉｓの関係を示す模式図である。図６に示すように垂直ブランキング期間Ｔｂ終了間際（すなわちデータイネーブル期間Ｔｄの開始に対して先行して）に画像信号線５２への電圧印加を始める場合に、Ｓ−ＩＣ出力Ｓｏｕｔを軽負荷（小振幅）から重負荷（正規の表示データに対応した振幅）に徐々に上げていく。

ここで、液晶パネル５５がＴＮモードなどのノーマリホワイトの液晶パネルの場合は白電圧側から黒電圧側へ、ＶＡモードやＩＰＳモードなどのノーマリブラックの液晶パネルの場合は黒電圧側から白電圧側へ段階的に切り替える。

上述したように、１Ｈ毎にＳ−ＩＣ出力Ｓｏｕｔ（画像信号線駆動用出力）を段階的に上げていき、負荷を急激に切り替えることを抑制することでラッシュ電流の発生を抑制し、入力電圧の変動を抑え、かつ本来の目的であるデータイネーブル期間Ｔｄ開始時点での電圧ドロップを抑制する。
また、どのようなステップ数で切り替えるかや、どのような電圧振幅値を使うかはＴ−ＣＯＮ５８で設定できるようにすると多種の液晶モードに対応可能となる。

実施の形態４．
図７は本実施の形態４に係る電源回路部６０の動作中において、データイネーブル期間Ｔｄ開始前後の変動波形とＤＥＮＡ信号の動作タイミングとＳ−ＩＣ用画像信号線極性信号ＰＯＬ、およびアナログ電圧（出力駆動用電圧）の消費電流Ｉｓの関係を示す模式図である。図７に示すように、データイネーブル期間Ｔｄの画像信号線極性信号ＰＯＬは２Ｈ毎にＨｉｇｈ、Ｌｏｗが交番する。この結果、例えば１行目の画素と、それと隣接する２行目の画素の印加電圧極性が同極性となり、３行目の画素とそれと隣接する４行目の画素の印加電圧極性も同極性であり、一方２行目の画素とそれと隣接する３行目の画素の印加電圧極性は逆極性となる所謂２ライン反転駆動となる。

図７に記載のアナログ電圧の消費電流Ｉｓの波形から明らかなように、２ライン反転駆動の場合、画素印加電圧の正負極性が交番するタイミングで、画像信号線５２の振幅が大きくなり、画像信号線５２が持つ寄生容量の充放電電流やＳ−ＩＣ５６の内部電流が増加して消費電流Ｉｓが増大する。

さらに本実施の形態４では、垂直ブランキング期間Ｔｂ終了間際（すなわちデータイネーブル期間Ｔｄの開始に対して先行して）に画像信号線５２の駆動を始めるとき、データイネーブル期間Ｔｄでの出力電圧反転タイミング（本実施の形態では２Ｈ）よりも短い１Ｈを反転タイミングにする。

このように内部ＤＥＮＡ信号を生成中はＳ−ＩＣ５６出力極性の正負交番周期をデータイネーブル期間Ｔｄのそれより短くし、消費電流Ｉｓの消費を大きくして電源回路部６０のアナログ電源回路の動作安定を素早く達成し、アナログ電圧Ｖｓｄの電圧ドロップ期間を短くする。その結果、データイネーブル期間Ｔｄ開始時点での電圧ドロップを抑制する。

また、上記実施の形態１ないし４にて示した液晶表示装置においては、図９に示すようにアナログ電圧の電圧ドロップが垂直ブランキング期間Ｔｂから始まるので、データイネーブル期間Ｔｄの電圧ドロップを小さくすることができ、上述のアナログ電源回路の出力コンデンサや図８に示した階調電圧生成部（階調電圧生成手段）のローパスフィルタ部コンデンサＣｆの容量を小さくすることができ不要なコストアップを抑えることができる。

さらに図９に示すようにアナログ電圧Ｖｓｄ（出力駆動用電圧）の設定値として、破線で示した従来の設定値から実線で示した設定値に下げることができ（下方向矢印）、最大階調電圧（Ｖｒｅｆ−Ｍａｘ）との電位差を必要最小限に設定することができる。その結果アナログ電圧の消費電力を抑えることができる。

なお、上述の実施の形態１ないし４では、画像表示用の表示パネルの一例として液晶パネルを採用して、その実施の形態を示したが、特に表示デバイスを指定して実施する必要はなく、表示面が平面状の所謂フラットパネル・ディスプレイであればよく、液晶表示装置、有機ＥＬ表示装置、ＭＥＭＳ（Micro Electro-Mechanical System）ディスプレイなどで採用することができる。

３ ソースドライバ制御信号
４ ゲートドライバ制御信号
８ ブランキング期間判別信号
１１ ブランキング期間出力信号（疑似ＤＥＮＡ信号）
５０ 液晶表示装置
５１ 走査信号線
５２ 画像信号線
５３ タイミング制御部
５４ 画素
５５ 液晶パネル
５６ ソースドライバＩＣ（Ｓ−ＩＣ）
５７ ゲートドライバＩＣ（Ｇ−ＩＣ）
５８ タイミングコントローラ（Ｔ−ＣＯＮ）
６０ 電源回路部
６７ ラインメモリ
Ｖ−Ｄａｔａ 画像データ
ＤＥＮＡ 画像データが有効である期間
ＣＬＫ クロック
Ｖｓｄ アナログ電圧
Ｖｒｅｆ 階調電圧
Ｖｒｅｆ−Ｍａｘ 最大階調電圧
Ｔｄ データイネーブル期間
Ｔｂ 垂直ブランキング期間
ＬＰ ラッチパルス信号
ＰＯＬ 画像信号線極性信号
Ｉｓ アナログ電圧の消費電流
Ｓｏｕｔ Ｓ−ＩＣ出力

Claims (8)

1. マトリクス状に配置された複数の画素と該画素の各列に配置された複数の画像信号線と前記画素の各行に配置された複数の走査信号線とを備えた表示パネルと、
   該走査信号線を駆動する走査信号線駆動手段と、
   前記画像信号線に前記画素を駆動するための画像信号を供給する画像信号線駆動手段と、
   前記走査信号線駆動手段と前記画像信号線駆動手段とを駆動制御するタイミング制御手段と、
   昇圧回路により構成され前記画像信号線駆動手段と階調電圧生成手段とに出力駆動用電圧を供給する電源手段と、を具備するアクティブマトリクス表示装置において、
   前記タイミング制御手段は、該タイミング制御手段から前記画像信号線駆動手段に出力する画像表示制御信号が、垂直ブランキング期間終了時点から所定の期間に亘り先行して出力するよう構成され、前記先行出力により前記出力駆動用電圧の電圧変動が前記垂直ブランキング期間中に生じることを特徴とするアクティブマトリクス表示装置。
2. 前記画像表示制御信号は、前記画素の表示輝度に対応する表示データと、該表示データの前記画像信号線駆動手段での入出力タイミングを制御する駆動制御信号とに分別され、
   前記先行出力用の前記表示データは、前記表示パネルにとって最大電圧に対応すること、を特徴とする請求項１に記載のアクティブマトリクス表示装置。
3. 前記画像表示制御信号は、前記画素の表示輝度に対応する表示データと、該表示データの前記画像信号線駆動手段での入出力タイミングを制御する駆動制御信号とに分別され、
   前記先行出力用の前記表示データは、前記表示パネルにとって中間調電圧に対応することを特徴とする請求項１に記載のアクティブマトリクス表示装置。
4. 前記画像表示制御信号は、前記画素の表示輝度に対応する表示データと、該表示データの前記画像信号線駆動手段での入出力タイミングを制御する駆動制御信号とに分別され、
   １フレーム前の第１行目の画像データを記憶するラインメモリをさらに具備し、
   前記先行出力用の前記表示データは、前記ラインメモリに記憶された前記画像データに基づいて生成されることを特徴とする請求項１に記載のアクティブマトリクス表示装置。
5. 前記画像表示制御信号は、前記画素の表示輝度に対応する表示データと、該表示データの前記画像信号線駆動手段での入出力タイミングを制御する駆動制御信号とに分別され、
   前記先行出力用の前記表示データは、前記表示パネルの画素の構成に応じて選択できることを特徴とする請求項１に記載のアクティブマトリクス表示装置。
6. 前記画像表示制御信号は、前記画素の表示輝度に対応する表示データと、該表示データの前記画像信号線駆動手段での入出力タイミングを制御する駆動制御信号とに分別され、
   前記先行出力用の前記表示データは、前記画像信号線駆動手段の画像信号線駆動用出力電圧が徐々に上昇するよう生成されることを特徴とする請求項１に記載のアクティブマトリクス表示装置。
7. 前記所定の期間中の前記画像信号線駆動手段の出力極性の正負交番周期を、表示期間における交番周期より短くすることを特徴とする請求項１ないし６のいづれか一項に記載のアクティブマトリクス表示装置。
8. 前記所定の期間は、水平走査期間の２倍ないし２０倍に相当する期間であることを特徴とする請求項１ないし７のいづれか一項に記載のアクティブマトリクス表示装置。

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