KR20080068420A - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

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박문철
김영구
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삼성전자주식회사
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Abstract

게이트 턴온 신호의 딜레이를 보상하여 동작 불량을 방지할 수 있는 표시 장치 및 이의 구동 방법이 개시된다. 본 발명은 복수의 화소에 접속된 복수의 게이트 라인을 포함하는 표시 패널과, 구동 클럭 신호에 따라 상기 복수의 게이트 라인에 순차적으로 게이트 턴온 신호를 제공하는 게이트 구동부와, 내부 클럭 신호와 딜레이 제어 신호에 따라 상기 구동 클럭 신호를 생성하는 게이트 클럭 생성부 및 상기 내부 클럭 신호와 상기 게이트 턴온 신호에 따라 상기 딜레이 제어 신호를 생성하는 신호 검출부를 포함하는 표시 장치 및 이의 구동 방법을 제공한다. 이와 같이 신호 검출부를 통해 게이트 라인에 인가된 게이트 턴온 신호의 딜레이 여부를 검출하고, 검출 결과에 따라 클럭 신호의 로직 하이 구간의 펄스 폭을 조절하여 게이트 턴온 신호의 딜레이를 보상할 수 있다.
게이트 턴온 신호, 신호 검출부, 딜레이, 보상, 펄스 폭

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATURS AND METHOD FOR DRIVING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 표시 장치의 블록도.
도 2는 제 1 실시예에 따른 표시 장치의 동작을 설명하기 위한 파형도.
도 3은 제 1 실시예에 따른 표시 장치를 설명하기 위한 블록도.
도 4는 제 1 실시예에 따른 스테이지부의 회로도.
도 5는 제 1 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 파형도.
도 6은 제 1 실시예에 따른 신호 검출부의 회로도.
도 7은 제 1 실시예에 따른 신호 검출부의 동작을 설명하기 위한 파형도.
도 8은 제 2 실시예에 따른 표시 장치를 설명하기 위한 블록도.
도 9는 제 2 실시예에 따른 신호 검출부의 회로도.
도 10은 제 2 실시예에 따른 표시 장치의 동작을 설명하기 위한 파형도.
도 11은 제 3 실시예에 따른 표시 장치의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 표시 패널 200 : 게이트 구동부
300 : 데이터 구동부 400 : 게이트 클럭 생성부
500 : 구동 전압 생성부 600 : 신호 제어부
700 : 신호 검출부 710 : 신호 변환부
720 : 신호 검사부
본 발명은 표시 장치 및 이의 구동 방법에 관한 것으로, 온도에 따라 복수의 게이트 라인에 순차적으로 공급되는 게이트 턴온 전압이 지연(delay) 되는 것을 방지할 수 있는 표시 장치 및 이의 구동 방법에 관한 것이다.
표시 장치는 화상을 표시하는 표시 패널과 게이트 구동부 및 데이터 구동부를 포함한다. 표시 장치는 게이트 구동부를 통해 표시 패널 내의 복수의 게이트 라인에 게이트 턴온 신호를 순차적으로 인가하고, 데이터 구동부를 통해 표시 패널 내의 복수의 데이터 라인에 계조 신호를 인가하여 화상을 표시한다. 종래의 게이트 구동부는 IC 칩 형태로 제작되었다. 따라서, IC 칩 형태의 게이트 구동부는 제작이 완료된 표시 패널의 주변 영역에 실장되어 표시 패널의 게이트 라인과 접속된다.
이로 인해 종래에는 게이트 구동부와 게이트 라인간의 접속 불량이 발생하였 고, 게이트 구동부를 별도의 IC 칩 형태로 제작하기 때문에 표시 장치의 제작 단가가 상승하는 문제가 발생하였다.
이에 최근에는 표시 패널과 게이트 구동부를 동시에 제작하여 상술한 문제를 해결하였다. 즉, 표시 패널의 제작시 표시 패널의 일측 가장자리 영역에 게이트 구동부도 함께 제작하였다. 이와 같이 표시 패널 및 게이트 구동부가 동일한 제작 공정을 통해 제작되기 때문에 게이트 구동부의 제작 단가를 절감시킬 수 있고, 게이트 구동부와 게이트 라인간의 접속 불량을 해결할 수 있게 되었다. 하지만, 게이트 구동부와 표시 패널을 함께 제작하기 때문에 게이트 구동부를 구성하는 회로 소자가 비정질 실리콘으로 제작된다. 일반적으로 비정질 실리콘(amorphous silicon)은 온도에 따라 전자의 이동도가 크게 변화하는 단점이 있다. 비정질 실리콘으로 구성된 회로 소자는 주변의 온도가 낮아지는 경우 그 반응 속도가 급격히 떨어지게 된다.
일반적으로, 게이트 구동부는 게이트 턴온 구간 동안 단일펄스 형태의 게이트 턴온 신호를 게이트 라인에 제공한다. 하지만, 상술한 바와 같이 게이트 구동부의 회로 소자가 비정질 실리콘으로 이루어진 경우, 외부 온도에 따라 상기 게이트 구동부의 출력인 게이트 턴온 신호가 지연(delay)되는 문제가 발생한다. 표시 패널의 주변의 온도가 저하되는 경우 게이트 구동부의 출력 신호인 게이트 턴온 신호의 상승 에지 영역과 하강 에지 영역이 딜레이 되어 상기 게이트 턴온 신호가 왜곡되는 문제가 발생한다. 특히, 하강 에지 영역의 딜레이로 인해 게이트 턴온 구간을 벗어난 구간에도 게이트 턴온 신호가 제공되어, 표시 패널의 동작 불량을 야기시키 게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로서, 게이트 구동부의 게이트 턴온 신호의 딜레이 여부를 검사하여 게이트 턴온 신호의 주기를 조절하기 위한 딜레이 보상 신호를 출력하는 딜레이 보상 수단을 두어 게이트 턴온 신호의 딜레이에 따른 신호의 왜곡을 방지할 수 있는 표시 장치 및 이의 구동 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 복수의 화소에 접속된 복수의 게이트 라인을 포함하는 표시 패널과, 구동 클럭 신호에 따라 상기 복수의 게이트 라인에 순차적으로 게이트 턴온 신호를 제공하는 게이트 구동부와, 내부 클럭 신호와 딜레이 제어 신호에 따라 상기 구동 클럭 신호를 생성하는 게이트 클럭 생성부 및 상기 내부 클럭 신호와 상기 게이트 턴온 신호에 따라 상기 딜레이 제어 신호를 생성하는 신호 검출부를 포함하는 표시 장치를 제공한다.
상기 내부 클럭 신호의 로직 하이 구간의 폭은 1 수평 클럭 주기(1H)인 것이 바람직하다. 상기의 딜레이 제어 신호는 상기 게이트 턴온 신호가 상기 1 수평 클럭 주기(1H) 기간을 벗어난 딜레이 폭과 동일한 펄스 폭을 갖는 것이 효과적이다.
상기 게이트 클럭 생성부는 상기 딜레이 제어 신호의 펄스 폭만큼 상기 구동 클럭 신호의 로직 하이 구간의 폭을 감소시키는 것이 바람직하다.
상기 게이트 클럭 생성부는 이전 프레임 구간 동안에 제공된 상기 딜레이 제어 신호에 따라 상기 구동 클럭 신호의 로직 하이 구간의 폭을 변화시키고, 로직 하이 구간의 폭이 변화된 구동 클럭 신호를 현재 프레임 구간 동안 상기 게이트 구동부에 제공하는 것이 바람직하다. 상기 신호 검출부는 상기 게이트 클럭 생성부에서 상기 구동 클럭 신호의 로직 하이 구간의 폭을 변화시키는 동작을 리셋 시키는 리셋 신호를 더 생성하는 것이 효과적이다. 상기 신호 검출부는 첫번째 게이트 라인에 제공되는 게이트 턴온 신호에 따라 상기 딜레이 제어 신호를 생성하고, 마지막 번째 게이트 라인에 제공되는 게이트 턴온 신호에 따라 상기 리셋 신호를 생성하는 것이 가능하다.
상기 신호 검출부는 상기 복수의 게이트 라인에 인가되는 게이트 턴온 신호 중 적어도 어느 하나의 게이트 턴온 신호에 따라 변환 신호를 출력하는 신호 변환부 및 상기 내부 클럭과 변환 신호를 비교하여 딜레이 제어 신호를 출력하는 신호 검사부를 포함하는 것이 바람직하다.
상기 신호 변환부는, 에미터 단자가 직류 신호 입력단에 접속되고 콜렉터 단자가 상기 변환 신호 출력단에 접속된 제 1 구동 트랜지스터와, 상기 제 1 구동 트랜지스터의 베이스 단자와 직류 신호 입력단 사이에 마련된 제 1 저항과, 일단이 상기 제 1 구동 트랜지스터의 베이스 단자에 접속된 제 2 저항과, 에미터 단자가 접지에 접속되고 콜렉터 단자가 상기 제 2 저항에 접속된 제 2 구동 트랜지스터와, 상기 제 2 구동 트랜지스터의 베이스 단자와 접지 사이에 마련된 제 3 저항과, 상 기 제 2 구동 트랜지스터의 베이스 단자와, 게이트 턴온 신호 입력단 사이에 마련된 제 4 저항 및 상기 제 1 구동 트랜지스터의 콜렉터 단자와 접지 사이에 마련된 제 5 저항을 포함하는 것이 바람직하다.
상기 신호 검사부는, 상기 변환 신호와 상기 내부 클럭 신호의 논리 곱을 통해 논리곱 신호를 생성하는 논리곱 신호 생성부 및 상기 논리곱 신호와 상기 변환 신호간의 배타적 논리합을 통해 딜레이 제어 신호를 생성하는 딜레이 제어 신호 생성부를 포함하는 것이 바람직하다. 상기 논리곱 신호 생성부로 앤드 게이트를 사용하고, 상기 딜레이 제어 신호 생성부로 익스크루시브 오아 게이트를 사용하는 것이 가능하다.
상기의 변환 신호는 상기 게이트 턴온 신호와 주기는 동일하고, 진폭이 다른 것이 바람직하다.
상기 게이트 턴온 신호의 로직 하이 구간의 최대 진폭은 5 내지 30V 이고, 상기 변환 신호의 로직 하이 구간의 최대 진폭은 1 내지 5V인 것이 바람직하다.
상기 표시 패널은 일 방향으로 연장된 복수의 게이트 라인이 마련된 하부 기판과, 하부 기판 상에 배치된 상부 기판을 포함하고, 상기 게이트 구동부는 상기 상기 하부 기판의 일측 가장자리 영역에 마련되고, 상기 복수의 게이트 라인에 각기 접속된 복수의 스테이지부를 구비하는 것이 바람직하다.
상기 표시 패널은 일 방향으로 연장된 복수의 게이트 라인이 마련된 하부 기판과, 하부 기판 상에 배치된 상부 기판을 포함하고, 상기 게이트 구동부는 상기 상기 하부 기판의 양측 가장자리 영역에 마련된 제 1 및 제 2 게이트 구동부를 포 함하고, 상기 제 1 게이트 구동부는 홀수번째 게이트 라인에 접속되고, 상기 제 2 게이트 구동부는 짝수번째 게이트 라인에 접속되는 것이 가능하다.
상기 내부 클럭 신호는 내부 클럭 신호보다 높은 주파수를 갖는 닷 클럭 신호를 이용하여 제작되고, 상기 게이트 클럭 생성부는 상기 닷 클럭 신호를 이용하여 상기 딜레이 제어 신호의 펄스 폭을 감지하는 것이 바람직하다.
상기 구동 클럭 신호는 게이트 클럭 신호 및 반전된 게이트 클럭 신호를 포함하는 것이 바람직하다.
또한, 본 발명에 따른 내부 클럭 신호를 이용하여 구동 클럭 신호를 생성하는 단계와, 상기 구동 클럭 신호에 따라 게이트 턴온 신호를 생성하는 단계와, 상기 게이트 턴온 신호를 게이트 라인에 공급하는 단계와, 상기 게이트 턴온 신호가 딜레이된 경우, 상기 게이트 턴온 신호의 딜레이 폭만큼의 펄스 폭을 갖는 딜레이 제어 신호를 생성하는 단계 및 상기 딜레이 제어 신호의 펄스 폭만큼 상기 구동 클럭 신호의 로직 하이 구간의 펄스 폭을 감소시키는 단계를 포함하는 표시 장치의 구동 방법을 제공한다.
상기 딜레이 제어 신호를 생성하는 단계는, 상기 게이트 턴온 신호와 주기는 동일하고 최대 진폭의 전압 레벨이 낮은 변환 신호를 생성하는 단계와, 상기 변환 신호와 상기 내부 클럭 신호의 논리곱을 통해 논리곱 신호를 생성하는 단계 및 상기 논리곱 신호와 상기 변환 신호의 배타적 논리합을 통해 상기 딜레이 제어 신호를 생성하는 단계를 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 표시 장치의 블록도이다. 도 2는 제 1 실시예에 따른 표시 장치의 동작을 설명하기 위한 파형도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 게이트 클럭 생성부(400), 구동 전압 생성부(500), 신호 제어부(600) 및 신호 검출부(700)를 포함한다.
표시 패널(100)은 제 1 방향으로 연장된 복수의 게이트 라인(G1 내지 Gn) 및 게이트 라인의 연장 방향과 교차하는 제 2 방향으로 연장된 복수의 데이터 라인(D1 내지 Dm)을 포함한다. 표시 패널(100)은 게이트 라인(G1 내지 Gn)과 데이터 라인(D1 내지 Dm)의 교차 영역에 각기 마련된 단위 화소를 포함한다. 상기 단위 화소는 박막 트랜지스터(T), 유지 커패시터(Cst) 및 화소 커패시터(Clc)를 포함한다.
표시 패널(100)은 박막 트랜지스터(T), 게이트 라인(G1 내지 Gn), 데이터 라인(D1 내지 Dm) 그리고, 화소 커패시터(Clc)와 유지 커패시터(Cst)용 화소 전극 및 유지 커패시터(Cst)용 유지 전극이 마련된 하부 기판(미도시)과, 블랙 매트릭스, 컬러 필터 및 화소 커패시터(Clc)용 공통 전극이 마련된 상부 기판(미도시)을 포함 하고, 상부 기판과 하부 기판 사이에 마련된 액정(미도시)을 포함한다.
여기서, 박막 트랜지스터(T)의 게이트 단자는 게이트 라인(G1 내지 Gn)에 접속되고, 소스 단자는 데이터 라인(D1 내지 Dm)에 접속되며, 드레인 단자는 화소 전극에 접속된다. 이를 통해 박막 트랜지스터(T)는 게이트 라인에 인가되는 게이트 턴온 신호에 따라 동작하여 데이터 라인(D1 내지 Dm)의 데이터 신호(즉, 계조 신호)를 화소 전극에 공급하여 화소 커패시터(Clc) 양단의 전계를 변화시킨다. 이를 통해 표시 패널(100) 내측의 액정의 배열을 변화시켜 백라이트로부터 공급된 광의 투과율을 조정할 수 있다.
화소 전극에는 액정의 배열 방향을 조정하기 위한 도메인 규제수단으로 다수의 절개 및/또는 돌기 패턴이 마련될 수 있고, 공통 전극에는 돌기 및/또는 절개 패턴이 마련될 수 있다. 본 실시예의 액정은 수직 배향 방식으로 배향되는 것이 바람직하다.
상술한 구조의 표시 패널(100)의 외측에는 표시 패널(100)의 구동을 위한 신호들을 제공하는 제어 수단들이 마련된다. 상기 제어 수단은 게이트 구동부(200), 데이터 구동부(300), 게이트 클럭 생성부(400), 구동 전압 생성부(500), 신호 제어부(600) 및 신호 검출부(700)를 포함한다.
먼저, 상기 신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터의 영상 신호(R, G, B)와, 프레임 구별 신호인 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 외부 클럭 신호(CLK)를 포함하는 외부 제어신호를 공급받아 게이트 구동부(200) 및 데이터 구동부(300)의 동작을 제어하는 제어신호를 생성 및 출력한 다.
구동 전압 생성부(500)는 신호 제어부(600)의 전압 제어 신호 및/또는 외부 전원장치로부터 입력되는 외부 전원 전압을 이용하여 표시 장치의 구동에 필요한 다양한 구동 전압을 생성한다. 상기 구동 전압 생성부(500)는 기준 전압(GVDD)과, 게이트 턴온 전압 및 게이트 턴오프 전압 그리고 공통 전압을 생성한다. 상기 구동 전압 생성부(500)는 신호 제어부(600)의 제어 신호에 따라 상기 게이트 턴온 전압 및 게이트 턴 오프 전압을 게이트 클럭 신호 생성부(400)에 인가하고, 기준 전압(GVDD)을 데이터 구동부(300)에 인가한다. 여기서, 기준 전압(GVDD)은 액정을 구동시키는 계조 전압 생성을 위한 기본 전압으로 사용된다.
데이터 구동부(300)는 신호 제어부(600)의 데이터 제어 신호와 화소 데이터 신호 그리고 구동 전압 생성부(500)의 기준 전압(GVDD)을 이용하여 계조 신호를 생성하여 각 데이터 라인(D1 내지 Dm)에 인가한다. 즉, 데이터 구동부(300)는 데이터 제어 신호에 따라 구동하여 입력된 디지털 형태의 화소 데이터 신호를 기준 전압(GVDD)을 이용하여 아날로그 형태의 계조 신호로 변환한다. 그리고, 데이터 구동부(300)는 변환된 계조 데이터 신호를 복수의 데이터 라인(D1 내지 Dm)에 공급한다.
게이트 클럭 생성부(400)는 신호 제어부(600)의 내부 클럭 신호(CK) 및 제어 신호, 구동 전압 생성부(500)의 게이트 턴온 전압 및 게이트 턴오프 전압 그리고, 신호 검출부(700)의 딜레이 제어 신호(Sd)에 따라 수직 동기 시작 신호(STV)와, 구동 클럭 신호를 생성하여 게이트 구동부(200)에 제공한다. 이때, 상기 구동 클럭 신호는 게이트 클럭 신호(CKV) 및/또는 반전된 게이트 클럭 신호(CKVB)를 포함한다. 하기에서는 구동 클럭 신호로 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 모두 사용하는 경우를 기준으로 설명한다.
게이트 클럭 생성부(400)는 내부 클럭 신호(CK)와 딜레이 제어 신호(Sd)에 따라 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 생성한다. 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간의 폭(즉, 주기)은 상기 딜레이 제어 신호에 따라 가변된다. 이때, 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)는 게이트 턴온 전압과 게이트 턴오프 전압에 해당하는 전압 레벨을 갖는다. 즉, 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 상태는 게이트 턴온 전압에 해당하는 전압 레벨을 갖고, 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 로우 상태는 게이트 턴오프 전압에 해당하는 전압 레벨을 갖는다. 상기 게이트 턴온 전압의 전압 레벨은 5 내지 30V인 것이 바람직하고, 게이트 턴오프 전압의 전압 레벨은 -5V 내지 -30V인 것이 바람직하다. 내부 클럭 신호(CK), 제어 신호 및 딜레이 제어 신호(Sd)의 로직 레벨은 일반 로직 칩에서 사용하는 전압 레벨을 갖는 것이 바람직하다. 즉, 상기 신호들의 로직 하이 상태의 전압은 1 내지 5V이고, 로직 로우 상태의 전압은 -1 내지 1V인 것이 바람직하다.
상기 게이트 클럭 생성부(400)는 접지 전원(VSS)을 게이트 구동부(200)에 제공한다. 물론 이에 한정되지 않고, 상기 접지 전원은 구동 전압 생성부(500)에서 직접 게이트 구동부(200)에 전송될 수 있다. 또한, 상기 수직 동기 시작 신호(STV) 는 신호 제어부(600)로부터 직접 게이트 구동부(200)에 전송될 수도 있다.
상기 게이트 구동부(200)는 수직 동기 시작 신호(STV)와 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)에 따라 복수의 게이트 라인(G1 내지 Gn)에 게이트 턴온 신호(Von) 및 게이트 턴오프 신호(Voff)를 인가한다. 상기 게이트 턴온 신호(Von)는 복수의 게이트 라인(G1 내지 Gn)에 순차적으로 제공된다. 게이트 턴온 신호(Von)는 단일 펄스 형태의 신호이다. 게이트 턴온 신호(Von)가 딜레이 되지 않는 경우 게이트 턴온 신호(Von)는 1 수평 클럭 주기(1H) 동안 게이트 라인(G1 내지 Gn)에 공급되는 것이 바람직하다. 이때, 게이트 턴온 신호(Von)는 상기 게이트 클럭 신호(CKV) 또는 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간 동안 게이트 라인(G1 내지 Gn)에 제공되는 것이 바람직하다. 이를 통해 각 게이트 라인(G1 내지 Gn)에 접속된 박막 트랜지스터(T)를 턴온시켜 화상을 표시한다.
신호 검출부(700)는 게이트 턴온 신호(Von)와 내부 클럭 신호(CK)에 따라 딜레이 제어 신호(Sd)를 생성한다. 신호 검출부(700)는 게이트 구동부(200)의 출력인 게이트 턴온 신호(Von)와 내부 클럭 신호(CK) 들의 로직 하이 구간의 폭(넓이) 비교를 통해 게이트 턴온 신호(Von)의 딜레이 폭을 검출한다. 신호 검출부(700)는 검출된 게이트 턴온 신호(Von)의 딜레이 폭에 해당하는 딜레이 제어 신호(Sd)를 게이트 클럭 생성부(400)에 제공하여 상기 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간의 폭을 조절한다. 이를 통해 딜레이된 게이트 턴온 신호(Von)의 폭(즉, 주기)을 제어하여 게이트 턴온 신호(Von)의 딜레이를 보상할 수 있다.
본 실시예에 따른 표시 장치의 동작을 도 2를 참조하여 설명하면 다음과 같다.
게이트 구동부(200)는 게이트 클럭 생성부(400)의 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 제공 받는다. 게이트 구동부(200)는 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 이용하여 게이트 턴온 신호(Von)를 게이트 라인(G1 내지 Gn)에 제공한다. 게이트 턴온 신호(Von)는 도 2의 점선(B1)에서와 같이 게이트 클럭 신호(CKV)(또는 반전된 게이트 클럭 신호(CKVB))의 로직 하이 구간(W1) 동안 상기 게이트 라인(G1 내지 Gn)에 공급되는 것이 바람직하다. 이와 같이 게이트 턴온 신호(Von)가 딜레이 되지 않을 경우에는 게이트 클럭 신호(CKV)의 로직 하이의 폭(W1)(로직 하이 구간)은 1 수평 클럭 주기(1H)가 된다. 이때, 앞서 종래 기술에서 설명한 바와 같이 게이트 구동부(200)의 회로 소자로 비정질 실리콘을 포함하는 소자를 사용하는 경우, 외부 환경(예를 들어 외부 온도)에 따라 게이트 구동부(200)의 응답 속도가 현격히 변화하게 된다. 게이트 구동부(200)의 출력인 게이트 턴온 신호(Von)가 도 2의 실선(A1)에서와 같이 딜레이되어 그 폭이 증대되는 문제가 발생한다. 즉, 게이트 구동부(200)는 상기 게이트 클럭 신호(CKV)의 로직 하이 구간에 해당하는 폭(W1) 보다 더 큰 폭(W2)을 갖는 게이트 턴온 신호(Von)를 출력하게 된다. 이는 게이트 구동부(200) 내의 회로 소자들에 의한 신호 지연에 의해 발생하는 것으로, 게이트 턴온 신호(Von)의 로직 상태가 변화하는 시점에서 그 상태 변화가 바로 이루어지지 않고, 지연되기 때문이다. 특히, 도 2의 실선(A1)에 도시된 바와 같이 게이트 턴온 신호(Von)가 로직 하이 레벨 에서 로직 로우 레벨로 변화될 때 그 상태 변화가 지연되어, 게이트 라인(G1 내지 Gn)에 제공되는 게이트 턴온 신호(Von)의 로직 하이 구간의 폭(W2)이 더 넓어지게 된다. 이에 의해 게이트 라인(G1 내지 Gn)에 접속된 박막 트랜지스터(T)의 턴온 시간이 길어지게 되고(1 수평 클럭 주기(1H)보다 커짐), 원치 않는 계조 신호가 턴온된 박막 트랜지스터(T)를 통해 화소 커패시터(Clc)에 공급될 수 있어 잘못된 화상을 표현하게 되는 문제가 발생한다.
본 실시예의 신호 검출부(700)는 상기와 같이 딜레이된 게이트 턴온 신호(Von)의 로직 하이 구간의 폭(W2)과 신호 제어부(600)의 내부 클럭 신호(Ck)의 로직 하이 구간의 폭을 비교하여, 게이트 턴온 신호(Von)의 딜레이된 폭에 해당하는 폭(W3)을 갖는 딜레이 제어 신호(Sd)를 생성한다. 여기서, 상기 내부 클럭 신호(Ck)의 로직 하이 구간의 폭은 1 수평 클럭 주기(1H)(게이트 턴온 신호(Von)가 딜레이 되지 않을 경우의 게이트 클럭 신호(CKV)의 로직 하이의 폭(W1))와 동일하다. 신호 검출부(700)는 딜레이 제어 신호(Sd)를 게이트 클럭 생성부(400)에 제공한다. 게이트 클럭 생성부(400)는 딜레이 제어 신호(Sd)에 따라 그 로직 하이 구간의 폭이 변화된 새로운 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 게이트 구동부(200)에 제공한다. 상기 폭(즉, 주기)이 변화된 새로운 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 폭(W4)은 이전(최초)의 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 폭(W1)에서 딜레이 제어 신호(Sd)의 폭(W3)를 뺀 만큼의 폭인 것이 바람직하다.
이와 같이 변화된 로직 하이 구간의 폭(W4)을 갖는 새로운 게이트 클럭 신 호(CKV) 및 반전된 게이트 클럭 신호(CKVB)에 따라 게이트 구동부(200)는 게이트 턴온 신호(Von)를 게이트 라인(G)에 제공한다. 이때, 앞서 언급한 바와 같이 외부 환경에 따라 게이트 구동부(200)의 출력인 게이트 턴온 신호(Von)는 도 2의 점선(B2)와 같이 게이트 클럭 신호(CKV)의 로직 하이 구간에 해당하는 폭(W4)을 갖지 않고, 도 2의 실선(A2)와 같이 딜레이 되어 상기 폭(W4)보다 큰 폭(W5)을 갖게 된다. 이때, 게이트 구동부(200)에 의해 딜레이 되어 출력되는 새로운 게이트 턴온 신호(Von)의 폭(W5)은 1 수평 클럭 주기(1H)와 유사한 값이 된다. 이는, 게이트 구동부(200)에 의해 딜레이되는 신호의 폭은 딜레이 제어 신호(Sd)의 폭과 동일하기 때문이다. 즉, 상기 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)가 잘린 구간(W3)만큼 게이트 턴온 신호(Von)가 딜레이 되기 때문이다. 따라서, 본 실시예에서는 게이트 구동부(200)에 의한 신호 딜레이를 신호 검출부(700)로 검출하고, 검출 결과에 따라 게이트 구동부(200)에 인가되는 클럭 신호들의 로직 하이 구간의 폭을 변화시켜(즉, 클럭 신호의 듀티 비(duty ratio)를 조절시켜) 1 수평 클럭 주기(1H)동안 게이트 턴온 신호(Von)를 게이트 라인에 제공할 수 있게 된다.
이때, 상기 새로운 게이트 턴온 신호(Von)의 폭(W5)이 1 수평 클럭 주기(1H) 보다 작을 수 있다. 이 경우 박막 트랜지스터(T)의 턴온 시간이 줄어들어 화소 커패시터(Clc)가 계조 신호로 충분히 차징되지 않을 수 있다. 따라서, 이를 해결하기 위해 데이터 구동부(300)의 출력 즉, 계조 신호의 진폭을 증가시켜 제공할 수 있다.
도 1에서는 상기 딜레이 제어 신호(Sd)를 게이트 클럭 생성부(400)에 제공하였지만, 본 실시예는 이에 한정되지 않고, 상기 신호 제어부(600)에 상기 딜레이 제어 신호(Sd)를 제공하여 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간의 폭을 조절할 수도 있다. 물론 상기 게이트 클럭 생성부(400)와 신호 제어부(600)가 단일의 구동 제어수단 내에 구비될 수 있다. 즉, 구동 제어 수단은 내부 클럭(CK)을 생성하고, 상기 내부 클럭(CK)과 딜레이 제어 신호(Sd)에 따라 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 생성 및 변경할 수도 있다.
게이트 클럭 생성부(400)에 인가되는 내부 클럭 신호(CK)가 닷 클럭 신호(즉, 상기 내부 클럭 신호(CK) 보다 높은 주파수를 갖는 클럭 신호)에 따라 제작될 수 있다. 예를 들어 100주기의 닷 클럭 신호를 이용하여 한주기의 내부 클럭 신호를 생성할 수 있다. 이때, 게이트 클럭 생성부(400)는 닷 클럭(dot clock) 신호를 이용하여 상기 딜레이 제어 신호(Sd)의 펄스 폭을 감지한다. 예를 들어, 딜레이 제어 신호(Sd)의 폭이 내부 클럭 신호(CK) 한 주기의 1/10에 해당하는 경우, 딜레이 제어 신호(Sd)의 폭은 10 주기의 닷 클럭 신호와 같게 된다. 이를 통해 딜레이 제어 신호(Sd)의 펄스 폭을 정확하게 계산할 수 있게 된다. 따라서, 펄스 폭이 정확하게 계산된 딜레이 제어 신호(Sd)를 이용하여 게이트 클럭 생성부(400)는 상기 펄스 폭에 해당하는 범위만큼 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간의 폭을 감소시켜 출력할 수 있다.
여기서, 신호 제어부(600), 데이터 구동부(300), 게이트 클럭 생성부(400) 및 신호 검출부(700)는 칩 형태로 제작되어, 인쇄 회로 기판(Printed Circuit Board; PCB)에 실장된다. 그리고, 인쇄 회로 기판 상에 실장된 신호 제어부(600), 데이터 구동부(300), 게이트 클럭 생성부(400) 및 신호 검출부(700)는 연성 인쇄 회로 기판(Flexible Printed Circuit Board; FPC)을 통해 표시 패널(100)과 전기적으로 접속되는 것이 바람직하다. 물론 이에 한정되지 않고, 상기 데이터 구동부(300)와 신호 검출부는 표시 패널(100)의 하부 기판 상에 실장될 수도 있다. 본 실시예의 게이트 구동부(200)는 표시 패널(100)의 하부 기판의 일측 가장 자리 영역에 마련되는 것이 바람직하다. 이때, 게이트 구동부(200)는 복수의 스테이지(200-1 내지 200-n)를 포함한다.
하기에서는 도면을 참조하여 본 실시예에 따른 복수의 스테이지를 갖는 게이트 구동부에 관해 설명한다.
도 3은 제 1 실시예에 따른 표시 장치를 설명하기 위한 블록도이고, 도 4는 제 1 실시예에 따른 스테이지부의 회로도이다. 도 5는 제 1 실시예에 따른 게이트 구동부의 동작을 설명하기 위한 파형도이다.
도 3 내지 도 5를 참조하면, 본 실시예의 게이트 구동부(200)는 복수의 게이트 라인(G1 내지 Gn)에 각기 접속된 제 1 내지 제 n 스테이지부(200-1 내지 200-n)를 포함한다. 제 1 내지 제 n 스테이지부(200-1 내지 200-n)는 게이트 클럭 신호(CKV), 반전된 게이트 클럭 신호(CKVB), 접지 신호(VSS) 그리고, 수직 동기 시작 신호(STV) 또는 전단 스테이지부(200-1 내지 200-n-1)의 출력 신호를 포함하는 복수의 동작 신호에 따라 복수의 게이트 라인(G1 내지 Gn)에 게이트 턴온 신호(Von) 또는 게이트 턴 오프 신호(Voff)를 공급한다.
제 1 스테이지부(200-1)는 수직 동기 시작 신호(STV), 게이트 클럭 신호(CKV), 반전된 게이트 클럭 신호(CKVB) 및 접지 신호(Vss)에 따라 구동하여 제 1 게이트 라인(G1)에 게이트 턴온 신호(Von)을 제공한다. 제 2 내지 제 n 스테이지부(200-2 내지 200-n)는 전단 스테이지부(200-1 내지 200-n-1)의 출력 신호(게이트 턴온 신호(Von)), 게이트 클럭 신호(CKV), 반전된 게이트 클럭 신호(CKVB) 및 접지 신호(Vss)에 따라 구동하여 제 2 내지 제 n 게이트 라인(G2 내지 Gn)에 게이트 턴온 신호(Von)을 제공한다. 그리고, 제 1 내지 제 n-1 스테이지부(200-1 내지 200-n-1)는 후단 스테이지부인 제 2 내지 제 n 스테이지부(200-2 내지 200-n)의 출력 신호(게이트 턴온 신호(Von))에 따라 리셋된다.
상술한 제 1 내지 제 n 스테이지부(200-1 내지 200-n) 각각은 도 4에 도시된 바와 같이 7개의 박막 트랜지스터로 구성되는 것이 바람직하다. 하기에서는 j 번째 스테이지부를 중심으로 설명한다. 제 j 스테이지부(200-j)는 제 1 노드(NO1)의 신호에 따라 게이트 클럭 신호 입력단의 게이트 클럭 신호(CKV)를 신호 출력단에 제공하는 제 1 트랜지스터(TR1)와, 전단 스테이지부(즉, 제 j-1 스테이지부)의 출력 신호 입력단의 제 j-1 신호(Gj-1)에 따라 제 j-1 스테이지부의 출력 신호 입력단의 제 j-1 신호(Gj-1)를 제 1 노드(NO1)에 제공하는 제 2 트랜지스터(TR2)와, 후단 스테이지부(즉, 제 j+1 스테이지부)의 출력 신호 입력단의 제 j+1 신호(Gj+1)에 따라 제 1 노드(NO1)의 신호를 접지 전원(VSS)에 제공하는 제 3 트랜지스터(TR3)와, 제 2 노드(NO2)의 신호에 따라 제 1 노드(NO1)의 신호를 접지 전원(VSS)에 제공하는 제 4 트랜지스터(TR4)와, 제 2 노드(NO2)의 신호에 따라 신호 출력단의 신호를 접지 전원(VSS)에 제공하는 제 5 트랜지스터(TR5)와, 반전된 게이트 클럭 신호 입력단의 반전된 게이트 클럭 신호(CKVB)에 따라 신호 출력단의 신호를 접지 전원(VSS)에 제공하는 제 6 트랜지스터(TR6)와, 제 1 노드(NO1)의 신호에 따라 제 2 노드(NO2)의 신호를 접지 전원(VSS)에 제공하는 제 7 트랜지스터(TR6)와, 상기 제 1 노드(NO1)와 신호 출력단 사이에 마련된 제 1 커패시터(C1)와, 상기 제 2 노드(NO2)와 게이트 클럭 신호 입력단 사이에 마련된 제 2 커패시터(C2)를 포함한다. 여기서, 상기 게이트 클럭 신호 입력단과 반전된 게이트 클럭 신호 입력단의 위치가 서로 바뀔 수 있다. 상기 제 j-1 신호(Gj-1) 및 제 j+1 신호(Gj+1)는 게이트 턴온 신호(Von)이다.
상술한 게이트 구동부의 동작을 도 5를 참조하여 설명하면 다음과 같다.
게이트 구동부(200)는 게이트 클럭 신호(CKV), 반전된 게이트 클럭 신호(CKVB), 접지 신호(VSS) 그리고, 수직 동기 시작 신호(STV)를 제공받는다. 이때, 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)는 게이트 클럭 생성부(400)로부터 제공 받는다. 게이트 클럭 생성부(400)는 도 5에 도시된 바와 같이 내부 클럭 신호(CK)와 그 주기는 동일하고, 펄스 폭이 게이트 턴온 전압 및 게이트 턴오프 전압 레벨에 해당하는 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 생성한다.
상기 신호들을 제공받은 게이트 구동부(200)의 제 1 스테이지부(200-1)는 제 1 게이트 라인(G1)에 게이트 턴온 신호(Von)를 제공한다. 제 1 스테이지부(200-1) 는 게이트 클럭 신호(CKV)의 로직 하이 구간 동안 게이트 턴온 신호(Von)를 제 1 게이트 라인(G1)에 제공한다. 이어서, 앞서 설명한 바와 같이 제 2 내지 제 n 스테이지부(200-2 내지 200-n)는 전단 스테이지부(200-1 내지 200-n-1)의 출력 신호인 게이트 턴온 신호(Von)와 게이트 클럭 신호(CKV), 반전된 게이트 클럭 신호 및 접지 신호에 따라 구동하여 제 2 내지 제 n 게이트 라인(G2 내지 Gn)에 게이트 턴온 신호(Von)를 제공한다.
여기서, 각 스테이지부의 동작을 제 j 스테이지부(200-j)의 동작을 중심으로 설명한다. 제 j-1 스테이지부(200-1)의 출력인 로직 하이 레벨의 제 j-1 신호(Gj-1)가 제 j 스테이지부(200-j)에 인가되면, 제 2 트랜지스터(TR2)가 턴온된다. 제 1 노드(NO1)에는 턴온된 제 2 트랜지스터(TR2)에 의해 로직 하이 레벨의 노드 제어 신호가 인가된다. 제 2 트랜지스터(TR2)가 턴온되는 경우 제 1 노드(NO1)의 노드 제어 신호의 로직 레벨은 상기 제 j-1 신호(Gj-1)와 동일하다.
이때, 제 1 노드(NO1)의 로직 하이 레벨의 노드 제어 신호에 따라 제 7 트랜지스터(TR7)가 턴온된다. 턴온된 제 7 트랜지스터(TR7)에 의해 제 2 노드(NO2)의 신호는 접지로 빠지게 되고 제 2 노드의 로직 상태는 로직 로우 레벨이 된다. 이때, 제 2 노드(NO2)의 로직 로우 레벨의 신호에 따라 제 4 및 제 5 트랜지스터(TR4, TR5)가 턴오프 된다.
그리고, 제 1 노드(NO1)의 로직 하이 레벨의 노드 제어 신호에 따라 제 1 트랜지스터(TR1)가 턴온된다.
이어서, 로직 하이 레벨의 게이트 클럭 신호(CKV)가 인가되면, 신호 출력단 에 턴온된 제 1 트랜지스터(TR1)에 의해 로직 하이 레벨의 게이트 턴온 신호(Von)가 인가된다. 이를 통해 제 j 게이트 라인에는 게이트 턴온 신호가 인가한다. 이어서, 로직 하이 레벨의 반전된 게이트 클럭 신호(CKVB)와 제 j+1 신호가 인가되면, 제 3 트랜지스터(TR3) 및 제 6 트랜지스터(TF6)가 턴온된다. 턴온된 제 6 트랜지스터(TR6)에 의해 신호 출력단의 신호는 접지로 빠지게 되고, 신호 출력단의 로직 상태는 로직 로우 레벨이 된다. 턴온된 제 3 트랜지스터(TR3)에 의해 제 1 노드(NO1)의 신호는 접지로 빠지게 되고, 제 1 노드(NO1)의 로직 상태는 로직 로우 레벨이 된다.
이와 같이 본 실시예에서는 로직 하이 레벨의 게이트 클럭 신호(CKV)가 인가되는 경우 해당 스테이지는 게이트 턴온 신호를 해당 게이트 라인에 제공하게 된다. 하지만, 상술한 제 1 내지 제 7 트랜지스터(TR1 내지 TR7)는 표시 패널(100)의 박막 트랜지스터(T)와 동시에 제작된다. 따라서, 제 1 내지 제 7 트랜지스터(TR1 내지 TR7)는 활성층으로 비정질 실리콘을 사용하게 된다. 이때, 상기의 도 2에서 설명한 바와 같이 그 출력 신호(즉, 게이트 턴온 신호(Von))가 주변 온도에 따라 딜레이된다.
하기에서는 상술한 게이트 턴온 신호의 딜레이된 정도를 감지하고, 딜레이 감지 결과인 딜레이 제어 신호로 게이트 클럭 생성부에 제공하는 신호 검출부에 관해 설명한다.
도 6은 제 1 실시예에 따른 신호 검출부의 회로도이다. 도 7은 제 1 실시예에 따른 신호 검출부의 동작을 설명하기 위한 파형도이다.
도 6을 참조하면, 본 실시예에 따른 신호 검출부(700)는 스테이지부의 출력 신호의 진폭을 변화시키는 신호 변환부(710)와, 신호 변환부(710)의 변환 신호(DCk)의 딜레이 정도를 검사하여 딜레이 제어 신호(Sd)를 생성하는 신호 검사부(720)를 포함한다. 상기 신호 변환부(710)는 스테이지부의 출력 신호(즉, 게이트 턴온 신호(Von) 및/또는 게이트 턴 오프 신호(Voff))를 제공 받는 것이 바람직하다. 본 실시예의 신호 검출부(700)는 제 1 스테이지부(200-1)의 출력 신호를 제공받는 것이 바람직하다. 물론 이에 한정되지 않고, 신호 검출부(700)는 제 1 내지 제 n 스테이지부(200-1 내지 200-n) 중 어느 하나의 스테이지부의 출력 신호를 제공 받을 수 있다. 신호 검출부(700)는 도 1에 도시된 바와 같이 상기 스테이지부의 출력 신호가 인가되는 게이트 라인의 반대측 끝단에 접속되는 것이 바람직하다. 즉, 신호 검출부(700)는 스테이지부의 출력에서 가장 먼 위치에 있는 박막 트랜지스터(T)에 인가되는 게이트 턴온 신호(Von)를 입력 신호로 사용한다. 이는 게이트 라인의 마지막 단에 위치한 박막 트랜지스터(T)에 인가된 게이트 턴온 신호(Von)의 신호 왜곡이 가장 심화되기 때문이다.
상기 신호 변환부(710)는 에미터 단자가 직류 신호 입력단에 접속되고 콜렉터 단자가 신호 변환부(710)의 출력단에 접속된 제 1 구동 트랜지스터(Q1)와, 상기 제 1 구동 트랜지스터(Q1)의 베이스 단자와 직류 신호 입력단 사이에 마련된 제 1 저항(R1)과, 일단이 상기 제 1 구동 트랜지스터(Q1)의 베이스 단자에 접속된 제 2 저항(R2)과, 에미터 단자가 접지에 접속되고 콜렉터 단자가 제 2 저항(R2)에 접속된 제 2 구동 트랜지스터(Q2)와, 제 2 구동 트랜지스터(Q2)의 베이스 단자와 접지 사이에 마련된 제 3 저항(R3)과, 제 2 구동 트랜지스터(Q2)의 베이스 단자와, 스테이지부(200-1)의 출력 신호 입력단 사이에 마련된 제 4 저항(R)을 포함한다.
그리고, 제 1 구동 트랜지스터(Q1)의 콜렉터 단자와 접지 사이에 마련된 제 5 저항(R5)을 더 포함한다. 상기 제 1 구동 트랜지스터(Q1)은 PNP형 트랜지스터를 사용하고, 제 2 구동 트랜지스터(Q2)는 NPN형 트랜지스터를 사용하는 것이 바람직하다. 물론 이에 한정되지 않는다. 상기 구동 트랜지스터로 바이폴라 트랜지스터(Bipolar Junction Transistor; BJT)를 사용하는 것이 바람직하다.
신호 변환부(710)는 스테이지부의 출력 신호의 진폭을 일반 로직 회로에서 사용할 수 있는 진폭 범위로 강하 시켜 출력한다. 이는 스테이지부에서 사용하는 게이트 턴온 신호(Von)는 10V 이상의 고전압을 사용하기 때문에 일반 로직 회로(약 1 내지 3V 사용)에서의 사용이 적합하지 않다. 이때, 신호 변환부(710)가 제 1 스테이지부(200-1)의 출력 신호를 제공 받는 경우, 제 1 스테이지부(200-1)의 게이트 턴온 신호(Von)가 인가되는 영역에서만 로직 하이 레벨의 변환 신호(DCk)가 출력된다. 즉, 제 2 구동 트랜지스터(Q2)의 베이스 단자와 에미터 단자 사이의 전압이 문턱 전압보다 커질 경우에는 제 2 구동 트랜지스터(Q2)가 턴온되고, 제 1 구동 트랜지스터가 구동한다. 신호 변환부(710)는 직류 신호(DCs)를 변환 신호(DCk)로 출력한다. 반대로, 제 2 구동 트랜지스터(Q2)의 베이스 단자와 에미터 단자 사이의 전압이 문턱 전압보다 작을 경우에는 제 2 구동 트랜지스터(Q2)가 동작하지 않게 된다. 신호 변환부(710)는 접지를 변환신호(DCk)로 출력한다. 이를 통해, 도 7에 도시된 바와 같이 신호 변환부(710)는 스테이지부의 출력 신호가 게이트 턴오프 신 호(Voff)에 해당하는 경우에는 로직 로우 레벨의 변환 신호(DCk)를 출력하고, 스테이지부의 출력 신호가 게이트 턴온 신호(Von)에 해당하는 경우에는 로직 하이 레벨의 변환 신호(DCk)를 출력한다. 즉, 신호 변환부(710)는 게이트 턴온 신호(Von)의 폭에 해당하는 로직 하이 구간을 갖는 변환 신호(DCk)를 출력한다. 이때, 게이트 턴온 신호(Von)의 로직 하이 구간의 최대 진폭은 5 내지 30V 이고, 변환 신호(DCk)의 로직 하이 구간의 최대 진폭은 1 내지 5V인 것이 바람직하다.
신호 검사부(720)는 일 입력 단자가 변환 신호 입력단에 접속되고 타 입력단자가 내부 클럭 신호 입력단에 접속된 앤드 게이트부(721)와, 일 입력 단자가 변환 신호 입력단에 접속되고 타 입력 단자가 앤드 게이트부(721)의 출력 단자에 접속되고 출력 단자가 신호 검사부(720)의 출력단에 접속된 익스크루시브 오아(Exclusive OR) 게이트부(720)를 포함한다. 상기 앤드 게이트부(721)로 도 6에 도시된 앤드 게이트를 사용할 수 있다. 물론 이에 한정되지 않고, 앤드 게이트부(721)로 변환 신호(DCs)와 내부 클럭 신호(CK) 간의 논리곱을 수행하는 다양한 회로 및 회로 소자를 사용할 수 있다. 익스크루시브 오아 게이트부(722)로 도 6에 도시된 익스 크루시브 오아 게이트를 사용할 수 있다. 하지만, 이에 한정되지 않고, 익스크루시브 오아 게이트부(722)로 앤드 게이트부(721)의 출력과 변환 신호(DCs)간의 배타적 논리합을 수행하는 다양한 회로 및 회로 소자를 사용할 수 있다.
신호 검사부(720)는 게이트 클럭 신호(CKV)와 주기가 동일하고 진폭이 다른 내부 클럭 신호(CK)와, 신호 변환부(710)에 의해 게이트 턴온 신호(Von)의 진폭 레벨이 변화된 변환 신호(DCk)를 이용하여 도 7에 도시된 바와 같이 게이트 턴온 신 호(Von)의 로직 하이 구간의 딜레이된 폭에 해당하는 딜레이 제어 신호(Sd)를 출력한다. 이이서, 신호 검사부(720)는 내부 클럭 신호(CK)와 변환 신호(DCk)의 논리 곱을 통해 도 7에 도시된 바와 같이 논리곱 신호(DCa)를 생성한다. 즉, 논리곱을 통해 내부 클럭 신호(CK)와 변환 신호(DCk)의 로직 하이 구간의 중첩 영역에 해당하는 논리곱 신호(DCa)를 생성한다. 이를 통해 변환 신호(DCk)의 로직 하이 구간 중 내부 클럭 신호(CK)의 로직 하이 구간 내에 위치하는 구간을 알 수 있다. 이는 곧 게이트 턴온 신호(Von) 중 딜레이되지 않은 로직 하이 구간의 폭을 알 수 있음을 의미한다. 이어서, 신호 검사부(720)는 상기 논리곱 신호(DCa)와 상기 변환 신호(DCk)간의 배타적 논리합을 수행하여 도 7에 도시된 바와 같이 딜레이 제어 신호(Sd)를 출력한다. 즉, 배타적 논리합을 통해 변환 신호(DCk)의 로직 하이 구간 중 내부 클럭 신호의 로직 하이 구간 외에 위치하는 구간을 알 수 있다. 이는 게이트 턴온 신호(Von) 중 딜레이된 로직 하이 구간의 폭을 알 수 있음을 의미한다.
상술한 바와 같이 본 실시예에 따른 표시 장치는 신호 검출부(700)에 의하여 게이트 구동부(200)를 통해 표시 패널(100)의 게이트 라인(G1 내지 Gn)에 제공되는 게이트 턴온 신호(Von)의 딜레이된 로직 하이 구간의 폭을 알 수 있다. 그리고, 본 실시예에 따른 표시 장치는 상기 신호 검출부(700)의 딜레이 제어 신호(Sd)(즉, 게이트 턴온 신호(Von)의 딜레이된 로직 하이 구간의 폭에 해당 함)를 이용하여 게이트 구동부(200)에 제공되는 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간을 딜레이된 폭만큼 줄여 게이트 턴온 신호(Von)의 딜레이를 방지할 수 있다.
또한 본 발명은 상술한 설명에 한정되지 않는다. 즉, 본 발명의 표시 장치는 프레임 단위 별로 게이트 클럭 신호 및 반전된 게이트 클럭 신호의 로직 하이 구간의 폭을 조절할 수 있다. 하기에서는 본 발명의 제 2 실시예에 따른 표시 장치에 관해 설명한다. 후술되는 설명중 상술한 실시예의 설명과 중복되는 설명은 생략한다. 후술되는 실시예의 기술을 앞선 실시예에 적용될 수 있다.
도 8은 제 2 실시예에 따른 표시 장치를 설명하기 위한 블록도이고, 도 9는 제 2 실시예에 따른 신호 검출부의 회로도이다. 도 10은 제 2 실시예에 따른 표시 장치의 동작을 설명하기 위한 파형도이다.
도 8 및 도 10을 참조하면, 본 실시예에 따른 표시 장치는 스테이지부의 출력인 게이트 턴온 신호의 딜레이 여부를 검출하여 그 검출 결과에 따라 프레임 단위 별로 게이트 클럭 신호 및 반전된 게이트 클럭 신호의 듀티 비(Duty ratio)를 조절하여 표시 패널에 제공한다.
표시 장치의 신호 검출부(700)는 제 1 게이트 라인(G1)에 인가되는 게이트 턴온 신호(Von)에 따라 딜레이 제어 신호(Sd)를 출력하고, 제 n 게이트 라인(Gn)에 인가되는 게이트 턴온 신호(Von)에 따라 리셋 신호(Sr)를 출력한다.
상술한 신호 검출부(700)는 도 9에 도시된 바와 같이 제 1 게이트 라인(G1)의 게이트 턴온 신호(Von)에 따라 변환 신호(DCk)를 출력하는 신호 변환부(710)와, 내부 클럭 신호(CK)과 변환 신호(DCk)를 비교하여 딜레이 제어 신호(Sd)를 출력하는 신호 검사부(720)와, 제 n 게이트 라인(Gn)의 게이트 턴온 신호(Von)에 따라 리셋 신호(Sr)를 출력하는 리셋 신호 출력부(730)를 포함한다. 신호 변환부(710)는 제 1 게이트 라인(G1)의 게이트 턴온 신호(Von)의 진폭을 변화시킨다. 리셋 신호 출력부(730)는 제 n 게이트 라인(Gn)의 게이트 턴온 신호(Von)의 진폭을 변화시킨다. 상기 리셋 신호 출력부(730)의 회로 구성은 신호 변환부(710)와 유사하기 때문에 그 설명은 생략한다.
이와 같이 신호 검출부(700)는 제 1 게이트 라인(G1)에 인가되는 게이트 턴온 신호(Von)에 딜레이가 발생하지 않은 경우에는 딜레이 제어 신호(Sd)를 출력하지 않고, 딜레이가 발생한 경우에는 제 1 게이트 라인(G1)에 인가되는 게이트 턴온 신호(Von)의 딜레이 폭만큼의 펄스 폭을 갖는 딜레이 제어 신호(Sd)를 출력한다.
게이트 클럭 생성부(400)는 딜레이 제어 신호(Sd)가 인가되지 않는 경우에는 내부 클럭(CK)의 주기와 동일한 주기를 갖는 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 생성하고, 이를 게이트 구동부(200)의 복수의 스테이지부(200-1 내지 200-n)에 제공한다. 딜레이 제어 신호(Sd)가 인가되는 경우에는, 게이트 클럭 생성부(400)는 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간의 폭이 딜레이 제어 신호의 펄스 폭만큼 감소된 새로운 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 생성하고, 이를 다음 번의 새로운 프레임 구간 동안 게이트 구동부(200)의 복수의 스테이지부(200-1 내지 200-n)에 제공한다.
도 10에 도시된 바와 같이 게이트 구동부(200)는 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 이용하여 제 1 게이트 라인(G1)에 게이트 턴온 신호(Von)를 제공한다. 현재 프레임 구간(1F-O) 동안 외부 환경에 의해 제 1 게이 트 라인(G1)에 인가된 게이트 턴온 신호(Von)가 딜레이된 경우, 신호 검출부는 제 1 게이트 라인(G1)에 인가된 게이트 턴온 신호(Von)의 딜레이 폭만큼의 펄스 폭을 갖는 딜레이 제어 신호(Sd)를 생성하고, 이를 게이트 클럭 생성부(400)에 제공한다. 게이트 클럭 생성부(400)는 상기 딜레이 제어 신호(Sd)에 따라 로직 하이 구간의 펄스 폭이 가변된 새로운 게이트 클럭 신호(CKV) 및 새로운 반전된 게이트 클럭 신호(CKVB)를 생성한다. 본 제 2 실시예의 게이트 클럭 생성부(400)는 도 10에 도시된 바와 같이 생성된 새로운 게이트 클럭 신호(CKV) 및 새로운 반전된 게이트 클럭 신호(CKVB)를 현재 프레임 구간(1F-O)에 바로 적용하지 않고, 다음번의 새로운 프레임 구간(1F-N)에 적용하여 출력한다. 게이트 구동부(200)는 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)를 이용하여 제 2 내지 제 n 게이트 라인(G2 내지 Gn)에 순차적으로 게이트 턴온 신호(Von)를 제공하여 현재 프레임 구간(1F-O) 동안 모든 게이트 라인에 게이트 턴온 전압(Von)을 공급한다. 이어서, 게이트 구동부(200)는 새로운 프레임 구간(1F-N) 동안 그 펄스 폭이 변경된 새로운 게이트 클럭 신호(CKV) 및 새로운 반전된 게이트 클럭 신호(CKVB)를 제공받고, 이에 따라 제 1 내지 제 n 게이트 라인(G1 내지 Gn)에 순차적으로 게이트 턴온 신호(Von)를 제공한다. 이를 통해 게이트 턴온 신호(Von)의 딜레이 보상을 프레임 마다 수행할 수 있다.
또한, 본 실시예에 따른 신호 검출부(700)는 제 n 게이트 라인(Gn)의 게이트 턴온 신호(Von)를 이용하여 리셋 신호(Sr)를 생성하고, 이를 게이트 클럭 생성부(400)에 공급한다. 게이트 클럭 생성부(400)에 제공된 리셋 신호(Sr)에 의해 게 이트 클럭 생성부(400)의 딜레이 보상을 위한 동작(게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)의 로직 하이 구간의 폭 조절)은 프레임 단위로 리셋된다.
본 발명의 표시 장치는 상술한 설명에 한정되지 않고, 복수의 스테이지부를 갖는 상기 게이트 구동부가 표시 패널의 양측 가장자리 영역에 위치할 수도 있다. 하기에서는 본 발명의 제 3 실시예에 따른 표시 장치에 관해 설명한다. 후술되는 설명중 상술한 실시예의 설명과 중복되는 설명은 생략한다. 후술되는 실시예의 기술을 앞선 실시예들에 적용될 수 있다.
도 11은 제 3 실시예에 따른 표시 장치의 블록도이다.
도 11을 참조하면, 본 실시예에 따른 표시 장치는 제 1 내지 제 2n 게이트 라인(G1 내지 G2n)을 포함하는 표시 패널(100)과, 상기 표시 패널(100)의 홀수 번째 게이트 라인(G1 내지 G2n-1)에 접속된 제 1 게이트 구동부(201)와, 상기 표시 패널(100)의 짝수 번째 게이트 라인(G2 내지 G2n)에 접속된 제 2 게이트 구동부(202)와, 제 1 게이트 구동부(201)를 통해 제 1 게이트 라인(G1)에 인가되는 게이트 턴온 신호와 제 2 게이트 구동부(202)를 통해 제 2 게이트 라인(G2)에 인가되는 게이트 턴온 신호를 공급받는 신호 검출부(700)를 포함한다. 물론 이에 한정되지 않고, 상기 제 1 및 제 2 게이트 구동부(201, 202) 각각이 제 1 내지 제 2n 게이트 라인(G1 내지 G2n)에 모두 접속될 수 있다.
신호 검출부(700)는 제 1 게이트 라인(G1)의 게이트 턴온 신호와 제 2 게이트 라인(G2)의 게이트 턴온 신호의 딜레이 여부에 따라 딜레이 제어 신호를 게이트 클럭 생성부(400)에 제공한다. 여기서, 상기 제 1 및 제 2 게이트 구동부(201, 202)는 게이트 클럭 생성부(400)의 수직 동기 시작 신호(STV)와, 게이트 클럭 신호(CKV) 및 반전된 게이트 클럭 신호(CKVB)에 따라 동작한다. 도 11에서는 하나의 게이트 클럭 생성부(400)를 통해 제 1 및 제 2 게이트 구동부(201, 202)를 모두 제어함이 도시되었다. 하지만, 이에 한정되지 않고, 두개의 게이트 클럭 생성부를 통해 제 1 및 제 2 게이트 구동부(201, 202) 각각을 제어할 수도 있다. 또한, 신호 검출부도, 제 1 게이트 라인(G1)의 게이트 턴온 신호의 딜레이를 검출하는 제 1 신호 검출부와, 제 2 게이트 라인(G2)의 게이트 턴온 신호의 딜레이를 검출하는 제 2 신호 검출부로 분리 될 수도 있다.
상술한 바와 같이, 본 발명은 신호 검출부를 통해 게이트 라인에 인가된 게이트 턴온 신호의 딜레이 여부를 검출하고, 검출 결과에 따라 클럭 신호의 로직 하이 구간의 펄스 폭을 조절하여 게이트 턴온 신호의 딜레이를 보상할 수 있다.
또한, 본 발명은 클럭 신호와 딜레이된 게이트 턴온 신호를 비교하여 게이트 턴온 신호의 딜레이 폭을 검출하고, 상기 딜레이 폭만큼 게이트 턴온 신호의 펄스 폭을 줄여 1 수평 클럭 주기(1H) 동안 게이트 라인에 게이트 턴온 신호를 공급할 수 있다.
또한, 본 발명은 외부 환경에 따라 게이트 턴온 신호가 왜곡되는 것을 방지할 수 있고, 게이트 턴온 신호의 왜곡에 따른 표시 패널의 동작 불량을 개선시킬 수 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.

Claims (19)

  1. 복수의 화소에 접속된 복수의 게이트 라인을 포함하는 표시 패널;
    구동 클럭 신호에 따라 상기 복수의 게이트 라인에 순차적으로 게이트 턴온 신호를 제공하는 게이트 구동부;
    내부 클럭 신호와 딜레이 제어 신호에 따라 상기 구동 클럭 신호를 생성하는 게이트 클럭 생성부; 및
    상기 내부 클럭 신호와 상기 게이트 턴온 신호에 따라 상기 딜레이 제어 신호를 생성하는 신호 검출부를 포함하는 표시 장치.
  2. 청구항 1에 있어서,
    상기 내부 클럭 신호의 로직 하이 구간의 폭은 1 수평 클럭 주기(1H)인 표시 장치.
  3. 청구항 2에 있어서,
    상기 딜레이 제어 신호는 상기 게이트 턴온 신호가 상기 1 수평 클럭 주기(1H) 기간을 벗어난 딜레이 폭과 동일한 펄스 폭을 갖는 표시 장치.
  4. 청구항 1에 있어서,
    상기 게이트 클럭 생성부는 상기 딜레이 제어 신호의 펄스 폭만큼 상기 구동 클럭 신호의 로직 하이 구간의 폭을 감소시키는 표시 장치.
  5. 청구항 1에 있어서,
    상기 게이트 클럭 생성부는 이전 프레임 구간 동안에 제공된 상기 딜레이 제어 신호에 따라 상기 구동 클럭 신호의 로직 하이 구간의 폭을 변화시키고, 로직 하이 구간의 폭이 변화된 구동 클럭 신호를 현재 프레임 구간 동안 상기 게이트 구동부에 제공하는 표시 장치.
  6. 청구항 5에 있어서,
    상기 신호 검출부는 상기 게이트 클럭 생성부에서 상기 구동 클럭 신호의 로직 하이 구간의 폭을 변화시키는 동작을 리셋 시키는 리셋 신호를 더 생성하는 표시 장치.
  7. 청구항 6에 있어서,
    상기 신호 검출부는 첫번째 게이트 라인에 제공되는 게이트 턴온 신호에 따라 상기 딜레이 제어 신호를 생성하고,
    마지막 번째 게이트 라인에 제공되는 게이트 턴온 신호에 따라 상기 리셋 신호를 생성하는 표시 장치.
  8. 청구항 1에 있어서,
    상기 신호 검출부는 상기 복수의 게이트 라인에 인가되는 게이트 턴온 신호 중 적어도 어느 하나의 게이트 턴온 신호에 따라 변환 신호를 출력하는 신호 변환부; 및
    상기 내부 클럭과 변환 신호를 비교하여 딜레이 제어 신호를 출력하는 신호 검사부를 포함하는 표시 장치.
  9. 청구항 8에 있어서, 상기 신호 변환부는,
    에미터 단자가 직류 신호 입력단에 접속되고 콜렉터 단자가 상기 변환 신호 출력단에 접속된 제 1 구동 트랜지스터;
    상기 제 1 구동 트랜지스터의 베이스 단자와 직류 신호 입력단 사이에 마련된 제 1 저항;
    일단이 상기 제 1 구동 트랜지스터의 베이스 단자에 접속된 제 2 저항;
    에미터 단자가 접지에 접속되고 콜렉터 단자가 상기 제 2 저항에 접속된 제 2 구동 트랜지스터;
    상기 제 2 구동 트랜지스터의 베이스 단자와 접지 사이에 마련된 제 3 저항;
    상기 제 2 구동 트랜지스터의 베이스 단자와, 게이트 턴온 신호 입력단 사이에 마련된 제 4 저항; 및
    상기 제 1 구동 트랜지스터의 콜렉터 단자와 접지 사이에 마련된 제 5 저항을 포함하는 표시 장치.
  10. 청구항 8에 있어서, 상기 신호 검사부는,
    상기 변환 신호와 상기 내부 클럭 신호의 논리 곱을 통해 논리곱 신호를 생성하는 논리곱 신호 생성부; 및
    상기 논리곱 신호와 상기 변환 신호간의 배타적 논리합을 통해 딜레이 제어 신호를 생성하는 딜레이 제어 신호 생성부를 포함하는 표시 장치.
  11. 청구항 10에 있어서,
    상기 논리곱 신호 생성부로 앤드 게이트를 사용하고, 상기 딜레이 제어 신호 생성부로 익스크루시브 오아 게이트를 사용하는 표시 장치.
  12. 청구항 8에 있어서,
    상기 변환 신호는 상기 게이트 턴온 신호와 주기는 동일하고, 진폭이 다른 표시 장치.
  13. 청구항 8에 있어서,
    상기 게이트 턴온 신호의 로직 하이 구간의 최대 진폭은 5 내지 30V 이고,
    상기 변환 신호의 로직 하이 구간의 최대 진폭은 1 내지 5V인 표시 장치.
  14. 청구항 1에 있어서,
    상기 표시 패널은 일 방향으로 연장된 복수의 게이트 라인이 마련된 하부 기판과, 하부 기판 상에 배치된 상부 기판을 포함하고,
    상기 게이트 구동부는 상기 상기 하부 기판의 일측 가장자리 영역에 마련되고, 상기 복수의 게이트 라인에 각기 접속된 복수의 스테이지부를 구비하는 표시 장치.
  15. 청구항 1에 있어서,
    상기 표시 패널은 일 방향으로 연장된 복수의 게이트 라인이 마련된 하부 기판과, 하부 기판 상에 배치된 상부 기판을 포함하고,
    상기 게이트 구동부는 상기 상기 하부 기판의 양측 가장자리 영역에 마련된 제 1 및 제 2 게이트 구동부를 포함하고, 상기 제 1 게이트 구동부는 홀수번째 게이트 라인에 접속되고, 상기 제 2 게이트 구동부는 짝수번째 게이트 라인에 접속된 표시 장치.
  16. 청구항 1에 있어서,
    상기 내부 클럭 신호는 내부 클럭 신호보다 높은 주파수를 갖는 닷 클럭 신호를 이용하여 제작되고, 상기 게이트 클럭 생성부는 상기 닷 클럭 신호를 이용하여 상기 딜레이 제어 신호의 펄스 폭을 감지하는 표시 장치.
  17. 청구항 1에 있어서,
    상기 구동 클럭 신호는 게이트 클럭 신호 및 반전된 게이트 클럭 신호를 포함하는 표시 장치.
  18. 내부 클럭 신호를 이용하여 구동 클럭 신호를 생성하는 단계;
    상기 구동 클럭 신호에 따라 게이트 턴온 신호를 생성하는 단계;
    상기 게이트 턴온 신호를 게이트 라인에 공급하는 단계;
    상기 게이트 턴온 신호가 딜레이된 경우, 상기 게이트 턴온 신호의 딜레이 폭만큼의 펄스 폭을 갖는 딜레이 제어 신호를 생성하는 단계; 및
    상기 딜레이 제어 신호의 펄스 폭만큼 상기 구동 클럭 신호의 로직 하이 구간의 펄스 폭을 감소시키는 단계를 포함하는 표시 장치의 구동 방법.
  19. 청구항 18에 있어서, 상기 딜레이 제어 신호를 생성하는 단계는,
    상기 게이트 턴온 신호와 주기는 동일하고 최대 진폭의 전압 레벨이 낮은 변환 신호를 생성하는 단계;
    상기 변환 신호와 상기 내부 클럭 신호의 논리곱을 통해 논리곱 신호를 생성하는 단계; 및
    상기 논리곱 신호와 상기 변환 신호의 배타적 논리합을 통해 상기 딜레이 제어 신호를 생성하는 단계를 포함하는 표시 장치의 구동 방법.
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