JP2016040647A - アナログ/ディジタル変換回路 - Google Patents
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Abstract
Description
例えば、下記特許文献1には、温度センサによって検知された制御対象装置の温度の検知結果(アナログ信号)をアナログ/ディジタル変換回路(以下、「A/D変換回路」とも称する。)によって周期的にディジタル信号に変換して測定データを生成し、連続した測定データを用いて後段のデータ処理部(CPU等のプロセッサ)でPID(Proportional Integral Derivative)演算を行うことにより、制御対象装置が目標の温度になるように制御する温度調節器が開示されている。
図1は、本発明の一実施の形態に係るA/D変換回路を有する温度調節器を備えた温度調節システムの構成を示す図である。
同図に示される温度調節システム300は、温度調節器1、制御対象装置2、温度センサ3、操作部4、およびヒータ5を備えている。
図2は、温度調節器1の内部構成を示す図である。
図2に示されるように、温度調節器1は、A/D変換回路10、データ処理制御部11、およびその他図示されていない電源回路や外部入出力インターフェース回路等を備えている。
前述したように、A/D変換回路10は、A/D変換結果DOUTに加えて、そのA/D変換結果DOUTに対応付けられた識別データDIDを後段のデータ処理制御部11に出力する。識別データDIDの生成手法として、例えば以下の4つを例示することができる。
図3Aは、A/D変換処理の実行回数に基づくデータを識別データDIDとする場合の一例を示す図である。
同図に示されるように、A/D変換処理の実行回数をカウントし、そのカウント値を識別データDIDとする。具体的には、制御部102内にカウンタを設け、A/D変換部10からA/D変換結果DOUTが出力される毎に、上記カウンタのカウント値をインクリメントする。制御部102は、A/D変換部10からA/D変換結果DOUTが出力される毎に、A/D変換結果DOUTをA/D変換結果レジスタ105に書き込むとともに、その時の上記カウンタのカウント値を識別データレジスタ105に書き込む。
また、例えば40ビットのカウンタを用いるだけで、約34年のA/D変換の実行回数を記録することが可能となり、一般的な製品の寿命を超えるような実行回数を連続して記録することも可能になる。さらに、一般的な設計であっても32ビット程度のカウンタを用意することが可能であるので、必要に応じてビット数を増やすことが可能である。
図3Bは、A/D変換処理の実行時刻に基づくデータを識別データDIDとする場合の一例を示す図である。同図に示されるように、A/D変換処理の実行時刻(タイムスタンプ)を識別データDIDとする。上記実行時刻は、例えば、A/D変換処理が完了した時刻である。
図3Cは、A/D変換処理が実行される毎に論理レベルが反転する1ビットのデータを識別データDIDとする場合の一例を示す図である。
A/D変換回路10とデータ処理制御部11との間の通信は、例えばSPI(Serial Peripheral Interface)によって行われる。A/D変換回路10側の通信回路106とデータ処理制御部11側の通信回路113とは、SPIによる通信に必要なハードウェアリソースを夫々備えている。
図4Aに示されるように、データ処理制御部11が発行するデータの読み出し要求に係る送信電文は、例えばSPIプロトコルに従って最初と最後にヘッダとフッタが付されたシリアルデータとして構成されている。同図には、”アドレス100Hから1組のA/D変換結果DOUTおよび識別データDIDを読み出す”ことを指示する命令が示されている。
実施の形態2に係るA/D変換回路は、A/D変換結果および識別データを記憶するためのレジスタを複数組備える点で、実施の形態1に係るA/D変換回路10と相違し、その他の点は実施の形態1に係るA/D変換回路10と同様である。
図5は、実施の形態2に係るA/D変換回路を備えた温度調節器の構成を示す図である。なお、実施の形態2に係る温度調節器6において、実施の形態1に係る温度調節器1と同様の構成要素には、同一の符号を付してその詳細な説明を省略する。
例えば、あるA/D変換周期で実行されたA/D変換処理によるA/D変換結果DOUT_1と対応する識別データDID_1とをA/D変換結果レジスタ604_1と識別データレジスタ605_1に書き込み、次のA/D変換周期で実行されたA/D変換処理によるA/D変換結果DOUT_2と対応する識別データDID_2とをA/D変換結果レジスタ604_2と識別データレジスタ605_2に書き込む、というように、A/D変換処理が完了する毎に、順番にレジスタ対606_1〜606_nに書き込んでゆく。すべてのレジスタ対606_1〜606_nにデータが書き込まれた状態においてA/D変換処理が実行されたら、最も古いA/D変換結果および識別データが書き込まれているレジスタ対に、最新のA/D変換結果と識別データを上書きする。
同図に示されるように、レジスタ対606_1〜606_nには、順番にアドレスが付与される。このように、レジスタ対606_1〜606_n毎に順番にアドレスを付与することにより、複数の連続したA/D変換結果および識別データの読み出し命令の簡易化を図ることが可能となる。例えば、図7Aに示すように、読み出しの先頭アドレスを“100h”とし、読み出し数を“03h”とする読み出し命令を発行することにより、図7Bに示すように、レジスタアドレス“100h”から“105h”までのデータが読み出され、3回分のA/D変換結果および識別データを取得することが可能となる。すなわち、図6に示すようにレジスタ対606_1〜606_n毎に順番にレジスタアドレスを付与し、図7Aのように読み出しの先頭アドレスと読み出し数を指定する命令を発行することにより、一つの読み出し命令によって複数回分のA/D変換結果および識別データを取得することが可能となる。
これにより、データ処理制御部による高速且つ高精度な処理時間の管理が不要となり、データ処理部側の設計が容易となるとともに、データ処理制御部として低速で安価なマイクロコントローラ(CPU)を利用することができるので、コストの低減を図ることが可能となる。
例えば、A/D変換回路10によるA/D変換周期が1MHzである場合、A/D変換結果および識別データは1μs毎に更新される。この場合に、従来のようにデータ処理制御部が1μs毎にデータを読み出さなければならないとすると、1μs毎のA/D変換処理時間に対応した動作クロックでデータ処理制御部を動作させなければならない。
これに対し、実施の形態2に係るA/D変換回路60のようにn個のレジスタ対を設けることにより、データ処理制御部は(n×1)μs毎にデータの読み出し処理を実行すれば、取りこぼすことなくデータを取得することができる。例えば、レジスタ対を1000組設ければ、データ処理制御部は1ms毎にデータの読み出し処理を実行すればよい。すなわち、実施の形態2に係るA/D変換回路60によれば、従来よりも、データ処理制御部としてのマイクロコントローラの動作クロック周波数を下げることが可能となり、コストの低減を図ることが可能となる。
Claims (7)
- 入力したアナログ信号をディジタル信号に変換するアナログ/ディジタル変換処理を周期的に実行するアナログ/ディジタル変換部と、
記憶部と、
前記アナログ/ディジタル変換部によって前記アナログ/ディジタル変換処理が実行される毎に、前記アナログ/ディジタル変換処理によるアナログ/ディジタル変換結果と、前記アナログ/ディジタル変換結果に対応付けられた識別データとを前記記憶部に書き込む制御部と、
前記記憶部に書き込まれた前記アナログ/ディジタル変換結果と、対応する前記識別データとを読み出して出力する出力部と、を備える
ことを特徴とするアナログ/ディジタル変換回路。 - 請求項1に記載のアナログ/ディジタル変換回路において、
前記制御部は、前記アナログ/ディジタル変換部による前記アナログ/ディジタル変換結果と前記識別データの双方の前記記憶部に対する書き込みが完了するまで、前記出力部による前記記憶部の読み出しを許可しない
ことを特徴とするアナログ/ディジタル変換回路。 - 請求項1または2に記載のアナログ/ディジタル変換回路において、
前記識別データは、前記アナログ/ディジタル変換部によるアナログ/ディジタル変換処理の実行回数を示すデータである
ことを特徴とするアナログ/ディジタル変換回路。 - 請求項1または2に記載のアナログ/ディジタル変換回路において、
前記識別データは、前記アナログ/ディジタル変換部によって前記アナログ/ディジタル変換処理が実行された時刻を示すデータである
ことを特徴とするアナログ/ディジタル変換回路。 - 請求項1または2に記載のアナログ/ディジタル変換回路において、
前記識別データは、前記アナログ/ディジタル変換部によって前記アナログ/ディジタル変換処理が実行される毎に論理レベルが反転する1ビットのデータである
ことを特徴とするアナログ/ディジタル変換回路。 - 請求項1または2に記載のアナログ/ディジタル変換回路において、
前記識別データは、フリーランカウンタのカウント値に基づくデータである
ことを特徴とするアナログ/ディジタル変換回路。 - 請求項1乃至6の何れか一項に記載のアナログ/ディジタル変換回路において、
前記記憶部は、前記アナログ/ディジタル変換処理による前記アナログ/ディジタル変換結果を記憶する第1レジスタと前記識別データを記憶する第2レジスタとを一組とするレジスタ対を複数有し、
前記制御部は、前記アナログ/ディジタル変換処理が実行される毎に、実行されたアナログ/ディジタル変換処理の前記アナログ/ディジタル変換結果と前記識別データとを前記レジスタ対に順次書き込み、
前記出力部は、外部から入力された読み出し要求に応答して、複数の前記レジスタ対から複数回分の前記アナログ/ディジタル変換処理に係る前記アナログ/ディジタル変換結果および前記識別データを読み出す
ことを特徴とするアナログ/ディジタル変換回路。
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