JP2016040647A - アナログ／ディジタル変換回路 - Google Patents

Abstract

【課題】周期的にアナログ／ディジタル変換を行うアナログ／ディジタル変換回路から連続的に取得した複数のアナログ／ディジタル変換結果の連続性が保たれているか否かを、取得した回路側で判断できるようにする。【解決手段】本発明に係るアナログ／ディジタル変換回路（１０）は、アナログ信号（ＶＡ）をディジタル信号（ＤＯＵＴ）に変換するアナログ／ディジタル変換処理を周期的に実行するアナログ／ディジタル変換部（１０１）と、記憶部（１０３）と、アナログ／ディジタル変換処理が実行される毎に、アナログ／ディジタル変換処理によるアナログ／ディジタル変換結果（ＤＯＵＴ）と、アナログ／ディジタル変換結果に対応付けられた識別データ（ＤＩＤ）とを記憶部に書き込む制御部（１０３）と、記憶部に書き込まれたアナログ／ディジタル変換結果と、対応する識別データとを読み出して出力する出力部（１０６）とを備える。【選択図】図２

Description

本発明は、アナログ／ディジタル変換回路に関する。

プラントやビルの空調設備等に設けられる温度調節器等の計装機器は、制御対象装置の状態を監視し、制御対象装置が目標の状態になるように制御対象装置内に設けられたヒータやバルブ等を制御するものである。
例えば、下記特許文献１には、温度センサによって検知された制御対象装置の温度の検知結果（アナログ信号）をアナログ／ディジタル変換回路（以下、「Ａ／Ｄ変換回路」とも称する。）によって周期的にディジタル信号に変換して測定データを生成し、連続した測定データを用いて後段のデータ処理部（ＣＰＵ等のプロセッサ）でＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ Ｄｅｒｉｖａｔｉｖｅ）演算を行うことにより、制御対象装置が目標の温度になるように制御する温度調節器が開示されている。

特開２００９−５３０４４号公報

温度調節器等の計装機器は、制御対象装置の状態の変化を的確に把握し、状態の変化に応じて適切な制御を行わなければならない。そのため、温度調節器等の計装機器では、センサの検知結果を周期的にＡ／Ｄ変換し、連続したＡ／Ｄ変換結果を欠落なくＣＰＵ等のデータ処理部に送信しなければならない。仮に、データ処理部側で測定データの欠落があると、測定データの連続性が失われる。このような状態でデータ処理部によるＰＩＤ演算（特に微分演算）を行うと演算結果（操作量）が本来意図しない値に急変し、制御結果が不安定になる、あるいは異常になる虞がある。

しかしながら、Ａ／Ｄ変換回路によって周期的に更新されるＡ／Ｄ変換結果をデータ処理部が漏れなく確実に取得できるようにすることは容易ではない。そこで、データ処理部側で、取得したデータの連続性が保たれているか否かを判断し、データの連続性が保たれている場合に取得したデータをＰＩＤ演算に用い、データの連続性が保たれていない場合に取得したデータをＰＩＤ演算に用いないようにする等のデータ欠落時の対応を行うことで、ＰＩＤ演算結果における操作量急変等の異常が起こることを回避し、制御の安定性を保つことが可能となる。しかしながら、従来の温度調節器等の計装機器では、データ処理部側で取得したＡ／Ｄ変換結果の連続性が保たれているか否かを判断することができなかった。

例えば、一般的にＡ／Ｄ変換回路とＣＰＵ等のデータ処理部とは別個の半導体チップで構成される。これらのチップが近接して配置できない場合などは、二つの半導体チップに単一の発振子から同一のクロック信号を供給することができないこともある。このような場合、個別の発振子を使用することになるが、Ａ／Ｄ変換の周期とＡ／Ｄ変換結果の読み出し周期とが一致するようにそれぞれの発振子のクロックを用いてＡ／Ｄ変換回路とデータ処理制御部を動作させるようプログラムした場合であっても、実際には双方の動作周期に発振子の個体差や性能の違いによる誤差が生じる。その誤差が累積すると同じＡ／Ｄ変換結果を２回取得してしまうことが起こり得る。このような条件下でもし同じＡ／Ｄ変換結果を２回取得した場合、データ処理部は、取得したデータを見ただけでは２つのＡ／Ｄ変換結果が、同一のＡ／Ｄ変換周期で変換されずに前回から更新されていないデータであるのか、変換は行われたが入力値が安定していたため、たまたま前回と同じ変換結果であったのかを判断することができなかった。

また、例えば、Ａ／Ｄ変換処理が完了したか否かによりＡ／Ｄ変換回路側の半導体チップのポート（外部端子）のオン／オフ状態を切り替え、データ処理部側がそのポートのオン・オフ状態の切り替わりをポーリングまたは割り込み処理により検知し、Ａ／Ｄ変換結果の読み出し処理を実行するようにした場合、ポーリングによる判定処理や割り込み処理の後に実行するＡ／Ｄ変換結果の読み出し処理が遅れると、目的とするＡ／Ｄ変換周期のＡ／Ｄ変換結果を取得できずに、次のＡ／Ｄ変換周期のＡ／Ｄ変換結果を取得してしまうことが起こり得る。このように目的とするＡ／Ｄ変換周期のＡ／Ｄ変換結果を取りこぼした場合、データ処理部は、取得したデータを見るだけでは１周期分のＡ／Ｄ変換結果を取りこぼしたか否かを判断することができなかった。なお、Ａ／Ｄ変換結果の読み出し処理が遅れないようにするために各処理のタイミングを厳密に規定することもできるが、データ処理部側の処理の時間的な制約が多くなり、データ処理部側の設計が複雑になるという問題があった。

本発明は、上記問題点を解消するためになされたものであり、周期的にＡ／Ｄ変換を行うＡ／Ｄ変換回路から連続的に取得した複数のＡ／Ｄ変換結果の連続性が保たれているか否かを取得した回路側で判断できるようにすることを目的とする。

本発明に係るアナログ／ディジタル変換回路（１０、６０）は、入力したアナログ信号（ＶＡ）をディジタル信号（ＤＯＵＴ）に変換するアナログ／ディジタル変換処理を周期的に実行するアナログ／ディジタル変換部（１０１）と、記憶部（１０３、６０３）と、前記アナログ／ディジタル変換部によって前記アナログ／ディジタル変換処理が実行される毎に、前記アナログ／ディジタル変換処理によるアナログ／ディジタル変換結果（ＤＯＵＴ）と、前記アナログ／ディジタル変換結果に対応付けられた識別データ（ＤＩＤ）とを前記記憶部に書き込む制御部（１０３、６０３）と、前記記憶部に書き込まれた前記アナログ／ディジタル変換結果と、対応する前記識別データとを読み出して出力する出力部（１０６）とを備える。

上記アナログ／ディジタル変換回路において、前記制御部は、前記アナログ／ディジタル変換部による前記アナログ／ディジタル変換結果と前記識別データの双方の前記記憶部に対する書き込みが完了するまで、前記出力部による前記記憶部の読み出しを許可しないようにしてもよい。

上記アナログ／ディジタル変換回路において、前記識別データは、前記アナログ／ディジタル変換部によるアナログ／ディジタル変換処理の実行回数を示すデータであってもよい。

上記アナログ／ディジタル変換回路において、前記識別データは、前記アナログ／ディジタル変換部によって前記アナログ／ディジタル変換処理が実行された時刻を示すデータであってもよい。

上記アナログ／ディジタル変換回路において、前記識別データは、前記アナログ／ディジタル変換部によって前記アナログ／ディジタル変換処理が実行される毎に論理レベルが反転する１ビットのデータであってもよい。

上記アナログ／ディジタル変換回路において、前記識別データは、フリーランカウンタのカウント値に基づくデータであってもよい。

上記アナログ／ディジタル変換回路（６０）において、前記記憶部は、前記アナログ／ディジタル変換処理による前記アナログ／ディジタル変換結果を記憶する第１レジスタ（６０４＿１〜６０４＿ｎ）と、前記識別データを記憶する第２レジスタ（６０５＿１〜６０５＿ｎ）とを一組とするレジスタ対（６０６＿１〜６０６＿ｎ）を複数有し、前記制御部は、前記アナログ／ディジタル変換処理が実行される毎に、実行されたアナログ／ディジタル変換処理の前記アナログ／ディジタル変換結果と前記識別データとを前記レジスタ対に順次書き込み、前記出力部は、外部から入力された読み出し要求に応答して、複数の前記レジスタ対から複数回分の前記アナログ／ディジタル変換処理に係る前記アナログ／ディジタル変換結果および前記識別データを読み出すようにしてもよい。

なお、上記説明において括弧を付した参照符号は、図面において当該参照符号が付された構成要素の概念に含まれるものを例示するに過ぎない。

以上説明したことにより、本発明によれば、周期的にＡ／Ｄ変換を行うＡ／Ｄ変換回路から連続的に取得した複数のＡ／Ｄ変換結果の連続性が保たれているか否かを取得した回路側で判断することができる。

図１は、本発明の一実施の形態に係るＡ／Ｄ変換回路を有する温度調節器を備えた温度調節システムの構成を示す図である。 図２は、本発明に係る温度調節器の具体的な内部構成を示す図である。 図３Ａは、Ａ／Ｄ変換処理の実行回数に基づくデータを識別データとする場合の一例を示す図である。 図３Ｂは、Ａ／Ｄ変換処理の実行時刻に基づくデータを識別データとする場合の一例を示す図である。 図３Ｃは、Ａ／Ｄ変換処理が実行される毎に論理レベルが反転する１ビットのデータを識別データとする場合の一例を示す図である。 図４Ａは、実施の形態１に係るデータの読み出し要求の送信電文のフォーマットの一例を示す図である。 図４Ｂは、実施の形態１に係るデータの読み出し要求に係る応答電文のフォーマットの一例を示す図である。 図５は、実施の形態２に係るＡ／Ｄ変換回路を備えた温度調節器の構成を示す図である。 図６は、Ａ／Ｄ変換処理レジスタおよび識別データレジスタのアドレスの割り付けの一例を示す図である。 図７Ａは、実施の形態２に係るデータの読み出し要求の送信電文のフォーマットの一例を示す図である。 図７Ｂは、実施の形態２に係るデータの読み出し要求に係る応答電文のフォーマットの一例を示す図である。 図８は、複数のＡ／Ｄ変換部を備えたＡ／Ｄ変換回路におけるＡ／Ｄ変換処理レジスタおよび識別データレジスタのアドレスの割り付けの一例を示す図である。

以下、本発明の実施の形態について図を参照して説明する。

≪実施の形態１≫
図１は、本発明の一実施の形態に係るＡ／Ｄ変換回路を有する温度調節器を備えた温度調節システムの構成を示す図である。
同図に示される温度調節システム３００は、温度調節器１、制御対象装置２、温度センサ３、操作部４、およびヒータ５を備えている。

温度センサ３は、制御対象装置２の温度を検知し、アナログ形式の検知信号（以下、「アナログ信号」とも称する。）ＶＡを出力する。ヒータ５は、例えば制御対象装置２の内部に設けられ、制御対象装置２を加熱する装置である。操作部４は、ヒータ５の加熱温度を調節する装置である。例えば、操作部４は、温度調節器２からから供給された制御信号ＣＮＴに基づいてヒータ５に供給する電流または電圧を変化させることにより、ヒータ５の加熱温度を調整する。

温度調節器１は、温度センサ３から出力されたアナログ信号ＶＡを周期的にディジタル信号に変換し、変換したディジタル信号（測定データ）を用いてＰＩＤ演算を行うことにより、制御対象装置２が目標の温度になるように制御信号ＣＮＴを生成する。
図２は、温度調節器１の内部構成を示す図である。
図２に示されるように、温度調節器１は、Ａ／Ｄ変換回路１０、データ処理制御部１１、およびその他図示されていない電源回路や外部入出力インターフェース回路等を備えている。

Ａ／Ｄ変換回路１０は、温度センサ３から出力されたアナログ信号ＶＩＮをディジタル信号に変換する回路である。Ａ／Ｄ変換回路１０は、Ａ／Ｄ変換結果を出力することのみならず、そのＡ／Ｄ変換結果に対応付けられた識別データを後段のデータ処理制御部１１に出力する機能も有している。

具体的に、Ａ／Ｄ変換回路１０は、Ａ／Ｄ変換部１０１、制御部１０２、記憶部１０３、および通信回路１０６を含む。Ａ／Ｄ変換回路１０は、例えば、Ａ／Ｄ変換部１０１、制御部１０２、記憶部１０３、および通信回路１０６が公知のＣＭＯＳ製造プロセスによって１個の半導体基板に形成された１チップの半導体装置として実現されている。

Ａ／Ｄ変換部１０１は、温度センサ３から出力されたアナログ信号ＶＩＮをディジタル信号に変換するＡ／Ｄ変換処理を周期的に実行する。例えば、Ａ／Ｄ変換部１０１は、一定の周期で（例えば１０ｍｓ毎に）、アナログ信号ＶＩＮをディジタル信号ＤＯＵＴに変換して出力する。Ａ／Ｄ変換部１０１は、例えばΔΣ型のＡ／Ｄ変換器である。なお、以下の説明では、Ａ／Ｄ変換部１０によって変換されたディジタル信号ＤＯＵＴを、Ａ／Ｄ変換結果ＤＯＵＴとも称する。

制御部１０２は、Ａ／Ｄ変換部１０によるＡ／Ｄ変換処理が完了する毎に、完了したＡ／Ｄ変換処理に係るＡ／Ｄ変換結果ＤＯＵＴを記憶部１０３に書き込むとともに、そのＡ／Ｄ変換結果ＤＯＵＴに対応付けた識別データＤＩＤを記憶部１０３に書き込む。ここで、識別データＤＩＤとは、あるタイミングで実行されたＡ／Ｄ変換処理による変換結果とその前後のタイミングで実行されたＡ／Ｄ変換処理による変換結果とを識別するためのデータである。識別データＤＩＤの詳細については後述する。

更に、制御部１０２は、後述する通信回路１０６による記憶部１０３に対するデータの読み出しの許可・不許可を指示するイネーブル信号ＥＮを出力する。例えば、制御部１０２は、Ａ／Ｄ変換結果ＤＯＵＴとそのＡ／Ｄ変換結果ＤＯＵＴに対応する識別データＤＩＮの記憶部１０３に対する書き込みが完了するまでイネーブル信号ＥＮをネゲートすることにより記憶部１０３からのデータの読み出しを禁止し、Ａ／Ｄ変換結果ＤＯＵＴと識別データＤＩＮの双方のデータの書き込みが完了したら、イネーブル信号ＥＮをアサートすることにより記憶部１０３からのデータの読み出しを許可する。これにより、Ａ／Ｄ変換結果ＤＯＵＴと識別データＤＩＤの一方しか書き換え（更新）が完了していない状況での記憶部１０３からのデータの読み出しが禁止され、読み出されたＡ／Ｄ変換結果と識別データとの対応関係がずれることを防止することができる。

記憶部１０３は、データを記憶するための記憶領域を備えた回路から構成され、Ａ／Ｄ変換結果ＤＯＵＴと識別データＤＩＤとを記憶する。具体的に、記憶部１０３は、Ａ／Ｄ変換結果ＤＯＵＴを記憶するための記憶回路としてＡ／Ｄ変換結果レジスタ１０４を有し、識別データＤＩＤを記憶するための記憶回路として識別データレジスタ１０５を有する。Ａ／Ｄ変換結果レジスタ１０４および識別データレジスタ１０５は、制御部１０２によるデータの書き換えと、通信回路１０６によるデータの読み出しが可能にされている。例えば、Ａ／Ｄ変換部１０によるＡ／Ｄ変換処理が完了する毎に、完了したＡ／Ｄ変換処理に係るＡ／Ｄ変換結果ＯＵＴと対応する識別データＤＩＤとが制御部１０２によってＡ／Ｄ変換結果レジスタ１０４および識別データレジスタ１０５に書き込まれることにより、Ａ／Ｄ変換結果レジスタ１０４および識別データレジスタ１０５が更新され、Ａ／Ｄ変換結果レジスタ１０４および識別データレジスタ１０５に記憶されたＡ／Ｄ変換結果ＤＯＵＴおよび識別データＤＩＤが通信回路１０６によって定期的に読み出される。

通信回路１０６は、記憶部１０３からデータを読み出して出力する出力部として機能する。具体的に、通信回路１０６は、データ処理制御部１１からのデータの読み出し要求に応答して、記憶部１０３に書き込まれたＡ／Ｄ変換結果ＤＯＵＴと識別データＤＩＤとを読み出し、読み出した２つのデータをデータ処理制御部１１に送信する。より具体的には、通信回路１０６は、データ処理制御部１１からデータの読み出し要求を受け取ったとき、イネーブル信号ＥＮがアサートされている場合には、記憶部１０３からＡ／Ｄ変換結果ＤＯＵＴと識別データＤＩＤとを読み出してデータ処理制御部１１に送信し、イネーブル信号ＥＮがネゲートされている場合には、イネーブル信号ＥＮがアサートされるまで待機する。そして、イネーブル信号ＥＮがアサートされたら、記憶部１０３からＡ／Ｄ変換結果ＤＯＵＴと識別データＤＩＤとを読み出してデータ処理制御部１１に送信する。

データ処理制御部１１は、例えばマイクロコントローラであり、ＣＰＵ１１１、記憶装置１１２、通信回路１１３、および図示されていない外部インターフェース回路等を備えている。例えば、データ処理制御部１１は、ＣＰＵ１１１、記憶装置１１２、および通信回路１１３等が一つの半導体基板に形成された１チップのマイクロコントローラとして構成されていてもよいし、ＣＰＵ１１１、記憶装置１１２、および通信回路１１３等が夫々別個の半導体チップに形成されたマルチチップ構成のマイクロコントローラとして構成されていてもよい。

通信回路１１３は、外部回路と通信を行うための回路である。例えば、通信回路１１３は、ＣＰＵ１１１からの指示に応じてデータの読み出し要求をＡ／Ｄ変換回路１０に対して発行するとともに、発行した読み出し要求に応じてＡ／Ｄ変換回路１０から出力されたＡ／Ｄ変換結果ＤＯＵＴおよび識別データＤＩＤを受信する。通信回路１１３によって受信したＡ／Ｄ変換結果ＤＯＵＴおよび識別データＤＩＤは、例えば記憶装置１１２に記憶される。

記憶装置１１２は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、複数のレジスタ等を含む。例えば、ＲＯＭには、ＣＰＵ１１１に各種の演算を実行させるためのプログラムが記憶され、上記複数のレジスタには、通信回路１１３で受信したＡ／Ｄ変換結果ＤＯＵＴや識別データＤＩＤ等が記憶され、ＲＡＭには、ＲＯＭから読み出されて展開されたプログラムやＣＰＵ１１１による演算結果等が記憶される。

ＣＰＵ１１１は、記憶装置１１２に記憶されたプログラムに従って各種の演算を行うことにより、温度調節器１の統括的な制御を行う。また、ＣＰＵ１１１は、記憶装置１１２に記憶されているＡ／Ｄ変換結果ＤＯＵＴに基づいてＰＩＤ演算を行うことにより、制御対象装置２が目標の温度になるように制御信号ＣＮＴを生成する。ＣＰＵ１１１によって生成された制御信号ＣＮＴは、図示されていない外部インターフェース回路を介して操作部４に入力され、前述したようにヒータ５の加熱温度の制御に利用される。

次に、識別データＤＩＤについて詳細に説明する。
前述したように、Ａ／Ｄ変換回路１０は、Ａ／Ｄ変換結果ＤＯＵＴに加えて、そのＡ／Ｄ変換結果ＤＯＵＴに対応付けられた識別データＤＩＤを後段のデータ処理制御部１１に出力する。識別データＤＩＤの生成手法として、例えば以下の４つを例示することができる。

第１の例は、Ａ／Ｄ変換処理の実行回数に基づくデータを識別データＤＩＤとする手法である。
図３Ａは、Ａ／Ｄ変換処理の実行回数に基づくデータを識別データＤＩＤとする場合の一例を示す図である。
同図に示されるように、Ａ／Ｄ変換処理の実行回数をカウントし、そのカウント値を識別データＤＩＤとする。具体的には、制御部１０２内にカウンタを設け、Ａ／Ｄ変換部１０からＡ／Ｄ変換結果ＤＯＵＴが出力される毎に、上記カウンタのカウント値をインクリメントする。制御部１０２は、Ａ／Ｄ変換部１０からＡ／Ｄ変換結果ＤＯＵＴが出力される毎に、Ａ／Ｄ変換結果ＤＯＵＴをＡ／Ｄ変換結果レジスタ１０５に書き込むとともに、その時の上記カウンタのカウント値を識別データレジスタ１０５に書き込む。

上記カウンタとしては、例えばＡ／Ｄ変換処理の実行回数をカウントするカウンタを例示することができる。例えば、図３Ａには、８ビットのカウンタによってＡ／Ｄ変換処理の実行回数をカウントし、Ａ／Ｄ変換処理の実行回数を２５６回目までカウントしたらカウント値をリセットし、２５７回目から再び“０”からカウント動作を開始する場合が示されている。

上記のようにＡ／Ｄ変換処理の実行回数を識別データＤＩＤとして記録することにより、あるタイミングで実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果とその前後のタイミングで実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果とを識別することが可能となる。

なお、図３Ａには上記カウンタとして８ビットカウンタを例示したが、温度調節器１のデバッグのために、過去に実行したＡ／Ｄ変換回数を記憶したい場合には、ビット数がより大きいカウンタを用いればよい。例えば、Ａ／Ｄ変換処理が１ｍｓ間隔で実行される場合、３２ビットのカウンタを用いることで、約４９日分のＡ／Ｄ変換処理の実行回数を記録することが可能となる。
また、例えば４０ビットのカウンタを用いるだけで、約３４年のＡ／Ｄ変換の実行回数を記録することが可能となり、一般的な製品の寿命を超えるような実行回数を連続して記録することも可能になる。さらに、一般的な設計であっても３２ビット程度のカウンタを用意することが可能であるので、必要に応じてビット数を増やすことが可能である。

第２の例は、Ａ／Ｄ変換処理の実行時刻に基づくデータを識別データＤＩＤとする手法である。
図３Ｂは、Ａ／Ｄ変換処理の実行時刻に基づくデータを識別データＤＩＤとする場合の一例を示す図である。同図に示されるように、Ａ／Ｄ変換処理の実行時刻（タイムスタンプ）を識別データＤＩＤとする。上記実行時刻は、例えば、Ａ／Ｄ変換処理が完了した時刻である。

Ａ／Ｄ変換処理の実行時刻を用いる具体的な手法として、例えば以下の２つを例示することができる。一つは、Ａ／Ｄ変換回路１０の内部または外部にリアルタイムクロックを設け、Ａ／Ｄ変換部１０１からＡ／Ｄ変換結果ＤＯＵＴが出力される毎に、制御部１０２がＡ／Ｄ変換結果ＤＯＵＴをＡ／Ｄ変換結果レジスタ１０５に書き込むとともに、その時の上記リアルタイムクロックの値を識別データＤＩＤとして識別データレジスタ１０５に書き込む手法である。リアルタイムクロックの必要なビット数としては、例えば４８〜６４ビットである。

もう一つは、リアルタイムクロックの代わりに、例えば電源投入時を時刻０として一定周期毎にインクリメントするカウンタを制御部１０２の内部または外部に設け、Ａ／Ｄ変換部１０からＡ／Ｄ変換結果ＤＯＵＴが出力される毎に、制御部１０２がＡ／Ｄ変換結果ＤＯＵＴをＡ／Ｄ変換結果レジスタ１０５に書き込むとともに、その時の上記カウンタの値を識別データＤＩＤとして識別データレジスタ１０５に書き込む手法である。

上記のいずれの手法によっても、あるタイミングで実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果とその前後のタイミングで実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果とを識別することが可能となる。更に、上述したリアルタイムクロックを用いる手法によれば、Ａ／Ｄ変換処理が実行された正確な時刻が記録できるため、識別データＤＩＤを温度調節器１のデバッグ等に用いることが可能となる。一方、上述したリアルタイムクロックを用いない手法によれば、回路規模の増大を抑えることができる。

第３の例は、Ａ／Ｄ変換処理が実行される毎に論理レベルが反転する１ビットのデータを識別データＤＩＤとする場合である。
図３Ｃは、Ａ／Ｄ変換処理が実行される毎に論理レベルが反転する１ビットのデータを識別データＤＩＤとする場合の一例を示す図である。

同図に示されるように、識別データレジスタ１０５を１ビットの記憶素子（フラグ）によって構成し、Ａ／Ｄ変換部１０からＡ／Ｄ変換結果ＤＯＵＴが出力される毎に、制御部１０２がＡ／Ｄ変換結果ＤＯＵＴをＡ／Ｄ変換結果レジスタ１０５に書き込むとともに、識別データレジスタ１０５に記録されている１ビットの値を反転させる。この場合、識別データレジスタ１０５を１ビットカウンタで実現してもよい。

これによれば、あるタイミングで実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果とその前後のタイミングで実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果とを識別することが可能となる。また、識別データレジスタ１０５を１ビットの記憶素子によって実現するので、必要なハードウェアリソースを少なくすることができ、回路規模の増大を抑えることができる。

第４の例は、フリーランカウンタのカウント値に基づくデータを識別データＤＩＤとする場合である。例えば、８ビットのフリーランカウンタによって、Ａ／Ｄ変換処理の実行処理とは無関係に連続して入力されるパルスをカウントし、そのカウント値を識別データＤＩＤとしても良い。これによれば、ビット幅の大きなカウンタは必要ないので、回路規模の増大を抑えることができる。なお、識別データＤＩＤとして記憶するデータは、フリーランカウンタのカウント値（数値）そのものでなくてもよく、例えばＡ〜Ｚ等のような順番のわかるアルファベット（キャラクターコード）であってもよい。

次に、Ａ／Ｄ変換回路１０とデータ処理制御部１１との間の具体的な通信方法について説明する。
Ａ／Ｄ変換回路１０とデータ処理制御部１１との間の通信は、例えばＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）によって行われる。Ａ／Ｄ変換回路１０側の通信回路１０６とデータ処理制御部１１側の通信回路１１３とは、ＳＰＩによる通信に必要なハードウェアリソースを夫々備えている。

Ａ／Ｄ変換回路１０からデータ処理制御部１１へのＡ／Ｄ変換結果の送信は、前述したように、データ処理制御部１１がデータの読み出し要求（読み出し命令）を発行し、Ａ／Ｄ変換回路１０が、その読み出し要求のレスポンスとして、Ａ／Ｄ変換結果ＤＯＵＴと識別データＤＩＤとをセットにして出力することによって実現される。

図４Ａは、実施の形態１に係るデータの読み出し要求の送信電文のフォーマットの一例を示す。また、図４Ｂは、実施の形態１に係るデータの読み出し要求に係る応答電文のフォーマットの一例を示す。
図４Ａに示されるように、データ処理制御部１１が発行するデータの読み出し要求に係る送信電文は、例えばＳＰＩプロトコルに従って最初と最後にヘッダとフッタが付されたシリアルデータとして構成されている。同図には、”アドレス１００Ｈから１組のＡ／Ｄ変換結果ＤＯＵＴおよび識別データＤＩＤを読み出す”ことを指示する命令が示されている。

また、図４Ｂに示されるように、データ処理制御部１１の送信電文に応答してＡ／Ｄ変換回路１０から送信される応答電文は、上記送信電文と同様に、ＳＰＩプロトコルに従って最初と最後にヘッダとフッタが付された１フレームのシリアルデータとして構成されている。同図には、読み出し命令に対すレスポンスとして、“３３５６Ｈ”というＡ／Ｄ変換結果ＤＯＵＴと、“０１Ｈ”という識別データＤＩＤとが出力されたことが示されている。

データ処理制御部１１がＡ／Ｄ変換回路１０に対して読み出し要求を発行する周期は、Ａ／Ｄ変換回路１０においてＡ／Ｄ変換処理が実行される周期（Ａ／Ｄ変換結果レジスタ１０４および識別データレジスタ１０５が更新される周期）と同じか、それよりも短い周期とされる。これにより、データ処理制御部１１は、Ａ／Ｄ変換回路１０によって周期的に更新されたＡ／Ｄ変換結果ＤＯＵＴを連続して取得することが可能となる。

以上、本発明に係るＡ／Ｄ変換回路によれば、Ａ／Ｄ変換結果毎に識別データを付与し、Ａ／Ｄ変換結果と識別データとをセットで出力するので、Ａ／Ｄ変換結果を受信した回路側で、取得したＡ／Ｄ変換結果の連続性が保たれているか否かを判断することが可能となる。

例えば、実施の形態１に係る温度調節器１において、データ処理制御部１１が、取得したＡ／Ｄ変換結果に対応する識別データとその直前に取得したＡ／Ｄ変換結果に対応する識別データとを比較することによって、同じＡ／Ｄ変換周期のＡ／Ｄ変換結果の重複取得やＡ／Ｄ変換結果の取りこぼしの有無、すなわち、取得したＡ／Ｄ変換結果の連続性が保たれているか否かを、データ処理制御部１１側で判断することが可能となる。これにより、データ処理制御部１１は、取得したＡ／Ｄ変換結果の連続性が保たれていると判断した場合に、取得したＡ／Ｄ変換結果を用いてＰＩＤ演算を行い、取得したＡ／Ｄ変換結果の連続性が保たれていないと判断した場合に、取得したＡ／Ｄ変換結果をＰＩＤ演算に用いないようにする等の対応を行うことが可能となり、ＰＩＤ演算結果の急変等の異常が起こることを回避し、温度調節システム３００の制御の安定性を保つことが可能となる。

また、Ａ／Ｄ変換結果の重複取得や取りこぼしがあっても、上記のようにデータ処理制御部１１側で対処することが可能であることから、Ａ／Ｄ変換回路１０によるＡ／Ｄ変換処理の実行周期とデータ処理制御部１１によるＡ／Ｄ変換結果の読み出し周期とを非同期にすることが可能となる。これにより、データ処理制御部１１側でポーリングによる常時監視や割り込み処理等のタイミングを厳密に規定する必要がないので、データ処理部１１側の処理の時間的な制約が少なくなり、データ処理部側の設計が容易となる。

また、本発明に係るＡ／Ｄ変換回路によれば、Ａ／Ｄ変換結果と識別データの双方のデータの書き込みが完了するまでデータの読み出しを許可しないので、読み出されたＡ／Ｄ変換結果と識別データとの対応関係がずれることを防止することができる。

≪実施の形態２≫
実施の形態２に係るＡ／Ｄ変換回路は、Ａ／Ｄ変換結果および識別データを記憶するためのレジスタを複数組備える点で、実施の形態１に係るＡ／Ｄ変換回路１０と相違し、その他の点は実施の形態１に係るＡ／Ｄ変換回路１０と同様である。
図５は、実施の形態２に係るＡ／Ｄ変換回路を備えた温度調節器の構成を示す図である。なお、実施の形態２に係る温度調節器６において、実施の形態１に係る温度調節器１と同様の構成要素には、同一の符号を付してその詳細な説明を省略する。

温度調節器６におけるＡ／Ｄ変換回路６０において、Ａ／Ｄ変換結果および識別データを記憶する記憶部６０３は、複数のＡ／Ｄ変換結果レジスタ６０４＿１〜６０４＿ｎ（ｎは２以上の整数）と、複数の識別データレジスタ６０５＿１〜６０５＿ｎとを備える。Ａ／Ｄ変換結果レジスタ６０４＿１と識別データレジスタ６０５＿１とは一組のレジスタ対６０６＿１を構成する。同様に、Ａ／Ｄ変換結果レジスタ６０４＿ｎと識別データレジスタ６０５＿ｎとは一組のレジスタ対６０６＿ｎを構成する。

制御部６０２は、Ａ／Ｄ変換部１０によるＡ／Ｄ変換処理が実行される毎に、Ａ／Ｄ変換結果ＤＯＵＴと対応する識別データＤＩＤとを上記の複数のレジスタ対６０６＿１〜６０６＿ｎに順次書き込む。
例えば、あるＡ／Ｄ変換周期で実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果ＤＯＵＴ＿１と対応する識別データＤＩＤ＿１とをＡ／Ｄ変換結果レジスタ６０４＿１と識別データレジスタ６０５＿１に書き込み、次のＡ／Ｄ変換周期で実行されたＡ／Ｄ変換処理によるＡ／Ｄ変換結果ＤＯＵＴ＿２と対応する識別データＤＩＤ＿２とをＡ／Ｄ変換結果レジスタ６０４＿２と識別データレジスタ６０５＿２に書き込む、というように、Ａ／Ｄ変換処理が完了する毎に、順番にレジスタ対６０６＿１〜６０６＿ｎに書き込んでゆく。すべてのレジスタ対６０６＿１〜６０６＿ｎにデータが書き込まれた状態においてＡ／Ｄ変換処理が実行されたら、最も古いＡ／Ｄ変換結果および識別データが書き込まれているレジスタ対に、最新のＡ／Ｄ変換結果と識別データを上書きする。

Ａ／Ｄ変換回路６０からデータ処理制御部１１へのＡ／Ｄ変換結果の送信は、実施の形態１と同様に、データ処理制御部１１がデータの読み出し要求（読み出し命令）を発行し、Ａ／Ｄ変換回路６０が、その読み出し要求のレスポンスとしてＡ／Ｄ変換結果ＤＯＵＴおよび識別データＤＩＤを出力することによって実現される。具体的に、データ処理制御部１１は、複数セットのＡ／Ｄ変換結果ＤＯＵＴおよび識別データＤＩＤの読み出し命令を発行する。以下、詳細に説明する。

図６は、Ａ／Ｄ変換処理レジスタおよび識別データレジスタのアドレスの割り付けの一例を示す図である。
同図に示されるように、レジスタ対６０６＿１〜６０６＿ｎには、順番にアドレスが付与される。このように、レジスタ対６０６＿１〜６０６＿ｎ毎に順番にアドレスを付与することにより、複数の連続したＡ／Ｄ変換結果および識別データの読み出し命令の簡易化を図ることが可能となる。例えば、図７Ａに示すように、読み出しの先頭アドレスを“１００ｈ”とし、読み出し数を“０３ｈ”とする読み出し命令を発行することにより、図７Ｂに示すように、レジスタアドレス“１００ｈ”から“１０５ｈ”までのデータが読み出され、３回分のＡ／Ｄ変換結果および識別データを取得することが可能となる。すなわち、図６に示すようにレジスタ対６０６＿１〜６０６＿ｎ毎に順番にレジスタアドレスを付与し、図７Ａのように読み出しの先頭アドレスと読み出し数を指定する命令を発行することにより、一つの読み出し命令によって複数回分のＡ／Ｄ変換結果および識別データを取得することが可能となる。

以上、実施の形態２に係るＡ／Ｄ変換回路６０によれば、Ａ／Ｄ変換結果と識別データを記憶するための記憶部（レジスタ）を複数設け、Ａ／Ｄ変換結果および識別データを複数セット読み出せるようにすることで、Ａ／Ｄ変換結果の取りこぼしを防ぐことができる。例えば、データ処理制御部１１によるデータの読み出し処理において、１回分のＡ／Ｄ変換結果の取りこぼしがあったとしても、次回の読み出し処理において、取りこぼした分のＡ／Ｄ変換結果を取得することが可能となる。

また、実施の形態２に係るＡ／Ｄ変換回路６０によれば、１回の読み出し命令によって複数回分のＡ／Ｄ変換結果および識別データを読み出すことができるので、データ処理制御部によるデータの読み出し回数を減らすことが可能となる。
これにより、データ処理制御部による高速且つ高精度な処理時間の管理が不要となり、データ処理部側の設計が容易となるとともに、データ処理制御部として低速で安価なマイクロコントローラ（ＣＰＵ）を利用することができるので、コストの低減を図ることが可能となる。
例えば、Ａ／Ｄ変換回路１０によるＡ／Ｄ変換周期が１ＭＨｚである場合、Ａ／Ｄ変換結果および識別データは１μｓ毎に更新される。この場合に、従来のようにデータ処理制御部が１μｓ毎にデータを読み出さなければならないとすると、１μｓ毎のＡ／Ｄ変換処理時間に対応した動作クロックでデータ処理制御部を動作させなければならない。
これに対し、実施の形態２に係るＡ／Ｄ変換回路６０のようにｎ個のレジスタ対を設けることにより、データ処理制御部は（ｎ×１）μｓ毎にデータの読み出し処理を実行すれば、取りこぼすことなくデータを取得することができる。例えば、レジスタ対を１０００組設ければ、データ処理制御部は１ｍｓ毎にデータの読み出し処理を実行すればよい。すなわち、実施の形態２に係るＡ／Ｄ変換回路６０によれば、従来よりも、データ処理制御部としてのマイクロコントローラの動作クロック周波数を下げることが可能となり、コストの低減を図ることが可能となる。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、上記実施の形態において、Ａ／Ｄ変換結果および識別データを記憶する記憶回路としてレジスタを例示したが、Ａ／Ｄ変換結果および識別データを記憶することができる回路であれば、レジスタに限定されない。

また、実施の形態２において、Ａ／Ｄ変換回路６０が１つのＡ／Ｄ変換部１０１を備える場合を例示したが、これに限られず、Ａ／Ｄ変換部１０１を複数備えていてもよい。この場合、記憶部６０３における各レジスタのアドレスの割り付けを図８のように設定し、前述と同様に、読み出しの先頭アドレスと読み出し数を指定する命令を発行することにより、複数チャネルのＡ／Ｄ変換結果および識別データを一つの読み出し命令によって読み出すことが可能となる。

また、上記実施の形態において、Ａ／Ｄ変換回路１０、６０を温度調節器１に適用する場合を例示したが、センサ等からのアナログ信号を定期的にＡ／Ｄ変換し、そのＡ／Ｄ変換結果を逐次記録するレコーダー等にも適用することができる。

また、Ａ／Ｄ変換回路１０、６０におけるＡ／Ｄ変換部１０１がΔΣ型Ａ／Ｄ変換回路である場合を例示したが、別の変換方式のＡ／Ｄ変化回路であってもよい。例えば、逐次比較型Ａ／Ｄ変換回路であってもよい。

また、上記実施の形態では、データの取りこぼしが起きないように複数のＡ／Ｄ変換結果レジスタ１０４を準備する場合を一例として説明したが、これに限られない。例えば、準備した複数のＡ／Ｄ変換結果レジスタ１０４が満杯になって新たなＡ／Ｄ変換結果が保存できなくなってしまった場合に、Ａ／Ｄ変換結果レジスタ１０４をリングバッファとして用い、最も古いデータが最新のデータで上書きされていくようにしてもよい。

３００…温度調節システム、１、６…温度調節器、２…制御対象装置、３…温度センサ、４…操作部、５…ヒータ、ＶＡ…検知信号（アナログ信号）、ＣＮＴ…制御信号、１０、６０…Ａ／Ｄ変換回路、１１…データ処理制御部、１０１…Ａ／Ｄ変換部、１０２，６０２…制御部、１０３、６０３…記憶部、１０４、６０４＿１〜６０４＿ｎ…Ａ／Ｄ変換結果レジスタ、１０５、６０５＿１〜６０５＿ｎ…識別データレジスタ、６０６＿１〜６０６＿ｎ…レジスタ対、１０６…通信回路、１１３…通信回路１１１…ＣＰＵ、１１２…記憶装置、１１３…通信回路、ＥＮ…イネーブル信号、ＤＯＵＴ…ディジタル信号（Ａ／Ｄ変換結果）、ＩＤ…識別データ。

Claims (7)

1. 入力したアナログ信号をディジタル信号に変換するアナログ／ディジタル変換処理を周期的に実行するアナログ／ディジタル変換部と、
   記憶部と、
   前記アナログ／ディジタル変換部によって前記アナログ／ディジタル変換処理が実行される毎に、前記アナログ／ディジタル変換処理によるアナログ／ディジタル変換結果と、前記アナログ／ディジタル変換結果に対応付けられた識別データとを前記記憶部に書き込む制御部と、
   前記記憶部に書き込まれた前記アナログ／ディジタル変換結果と、対応する前記識別データとを読み出して出力する出力部と、を備える
   ことを特徴とするアナログ／ディジタル変換回路。
2. 請求項１に記載のアナログ／ディジタル変換回路において、
   前記制御部は、前記アナログ／ディジタル変換部による前記アナログ／ディジタル変換結果と前記識別データの双方の前記記憶部に対する書き込みが完了するまで、前記出力部による前記記憶部の読み出しを許可しない
   ことを特徴とするアナログ／ディジタル変換回路。
3. 請求項１または２に記載のアナログ／ディジタル変換回路において、
   前記識別データは、前記アナログ／ディジタル変換部によるアナログ／ディジタル変換処理の実行回数を示すデータである
   ことを特徴とするアナログ／ディジタル変換回路。
4. 請求項１または２に記載のアナログ／ディジタル変換回路において、
   前記識別データは、前記アナログ／ディジタル変換部によって前記アナログ／ディジタル変換処理が実行された時刻を示すデータである
   ことを特徴とするアナログ／ディジタル変換回路。
5. 請求項１または２に記載のアナログ／ディジタル変換回路において、
   前記識別データは、前記アナログ／ディジタル変換部によって前記アナログ／ディジタル変換処理が実行される毎に論理レベルが反転する１ビットのデータである
   ことを特徴とするアナログ／ディジタル変換回路。
6. 請求項１または２に記載のアナログ／ディジタル変換回路において、
   前記識別データは、フリーランカウンタのカウント値に基づくデータである
   ことを特徴とするアナログ／ディジタル変換回路。
7. 請求項１乃至６の何れか一項に記載のアナログ／ディジタル変換回路において、
   前記記憶部は、前記アナログ／ディジタル変換処理による前記アナログ／ディジタル変換結果を記憶する第１レジスタと前記識別データを記憶する第２レジスタとを一組とするレジスタ対を複数有し、
   前記制御部は、前記アナログ／ディジタル変換処理が実行される毎に、実行されたアナログ／ディジタル変換処理の前記アナログ／ディジタル変換結果と前記識別データとを前記レジスタ対に順次書き込み、
   前記出力部は、外部から入力された読み出し要求に応答して、複数の前記レジスタ対から複数回分の前記アナログ／ディジタル変換処理に係る前記アナログ／ディジタル変換結果および前記識別データを読み出す
   ことを特徴とするアナログ／ディジタル変換回路。

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