JP2016034219A - セル電圧補正回路 - Google Patents

Abstract

【課題】複数のセル間における端子電圧のばらつきの補正に伴うエネルギー損失および発熱を低減できる、セル電圧補正回路を提供する。【解決手段】直列接続された複数のセルＣ１〜Ｃ４の個々に対応して、コイル１０１〜１０４が設けられている。コイル１０１〜１０４の一端は、第１ＭＯＳＦＥＴ２１１〜２１４を介して、それぞれセルＣ１〜Ｃ４の一方の端子に接続されている。コイル１０１〜１０４の他端は、第２ＭＯＳＦＥＴ２２１〜２２４を介して、それぞれセルＣ１〜Ｃ４の他方の端子に接続されている。プラス側の最端に設けられたセルＣ４のプラス端子とコイル１０１〜１０４の他端との間に、それぞれ第３ＭＯＳＦＥＴ２３１〜２３４が介在されている。また、マイナス側の最端に設けられたセルＣ１のマイナス端子とコイル１０１〜１０４の一端との間に、それぞれ第４ＭＯＳＦＥＴ２４１〜２４４が介在されている。【選択図】図２

Description

本発明は、直列接続された複数のセルを備える蓄電デバイスに適用され、セル間における端子電圧のばらつきを補正するセル電圧補正回路に関する。

最近の自動車などの車両では、たとえば、従来よりも高効率および高出力のオルタネータを搭載して、通常走行中のオルタネータの発電動作を停止し、減速時にオルタネータを発電動作させて、その発電電力をオーディオなどの電装品に供給することにより、燃費を向上させる技術が採用され始めている。この技術を採用した車両には、メインバッテリ（補機電池）として搭載されている鉛電池が大電力の充放電に不向きであるなどの理由から、オルタネータの発電電力を蓄えておくために、サブバッテリ（補助電源）として、大電力を充放電可能なキャパシタまたはリチウムイオン電池などが搭載されている。

たとえば、特許文献１には、複数の二次電池を直列に接続した構成が開示されている。この構成では、各二次電池の端子電圧に基づいて、二次電池の充放電が制御される。すなわち、各二次電池を過放電から保護するために、いずれかの二次電池の端子電圧が放電禁止電圧まで低下すると、放電が停止される。また、各二次電池を過充電から保護するために、いずれかの二次電池の端子電圧が充電禁止電圧まで上昇すると、充電が停止される。

容量や内部抵抗のばらつき等によりセルごとの充放電エネルギーが異なっている場合には、充放電が繰り返されると、二次電池間の端子電圧にばらつきが生じる。このばらつきが生じていると、放電時には、充電量の最も少ない二次電池の端子電圧が他の二次電池の端子電圧より早く放電禁止電圧に達し、各二次電池の充電量が平均的に高くても、放電が停止されてしまう。一方、充電時には、充電量の最も多い二次電池の端子電圧が他の二次電池の端子電圧より早く充電禁止電圧に達し、他の二次電池が十分に充電されず、キャパシタ全体での充電量が少ないまま、充電が停止されてしまう。

そこで、直列接続された二次電池間における端子電圧のばらつきを補正するため、各二次電池の正極端子と負極端子との間に、スイッチおよび抵抗が直列に接続されている。そして、二次電池間における端子電圧のばらつきが大きくなると、端子電圧が最大値を示す二次電池に接続されているスイッチがオンにされて、当該二次電池の端子電圧が放電により下げられる。

特許第３３３０２９５号公報

しかしながら、かかる構成では、二次電池に蓄えられたエネルギーが抵抗により無駄に消費されるので、エネルギー損失が大きい。そのうえ、抵抗でエネルギーが熱に変換されて消費されるので、その抵抗で発生する熱を放熱する構成が必要となる。また、抵抗の過熱を防止するための熱的な制約により、二次電池間における端子電圧のばらつきを補正するための放電量が制限される。

本発明の目的は、複数のセル間における端子電圧のばらつきの補正に伴うエネルギー損失および発熱を低減できる、セル電圧補正回路を提供することである。

前記の目的を達成するため、本発明に係るセル電圧補正回路は、直列接続された複数のセルを備える蓄電デバイスに適用され、セル間における端子電圧のばらつきを補正するセル電圧補正回路であって、セルの個々に対応して設けられたコイル（インダクタ）と、セルの個々に対応して設けられ、セルの一方の端子と当該セルに対応するコイルの一端との間に介在された第１半導体スイッチング素子と、セルの個々に対応して設けられ、セルの他方の端子と当該セルに対応するコイルの他端との間に介在された第２半導体スイッチング素子と、一方側の最端に設けられたセルの一方の端子と個々のコイルの他端との間にそれぞれ介在され、当該一方の端子にカソードが接続された第１ダイオードと、他方側の最端に設けられたセルの他方の端子と個々のコイルの一端との間にそれぞれ介在され、当該他方の端子にアノードが接続された第２ダイオードとを含む。

この構成によれば、直列接続された複数のセルの個々に対応して、コイルが設けられている。各コイルの一端は、第１半導体スイッチング素子を介して、対応するセルの一方の端子に接続されている。各コイルの他端は、第２半導体スイッチング素子を介して、対応するセルの他方の端子に接続されている。これにより、セル、第１半導体スイッチング素子、コイルおよび第２半導体スイッチング素子の直列回路が構成されている。

また、各コイルに対応して、第１ダイオードおよび第２ダイオードが設けられている。各第１ダイオードのアノードは、対応するコイルの他端に接続され、カソードは、一方側の最端に設けられたセルの一方の端子に接続されている。各第２ダイオードのアノードは、他方側の最端に設けられたセルの他方の端子に接続され、カソードは、対応するコイルの一端に接続されている。

たとえば、セル間における端子電圧（セル電圧）のばらつきが大きいと判断される所定の基準に達すると、端子電圧が最も高いセルに対応する第１半導体スイッチング素子および第２半導体スイッチング素子がオンされる。第１半導体スイッチング素子および第２半導体スイッチング素子のオンにより、セル、第１半導体スイッチング素子、コイルおよび第２半導体スイッチング素子の直列回路が閉じ、セルからの放電による電流がコイルに流れ、コイルに磁気エネルギーが蓄えられる。すなわち、セルの電気エネルギーの一部がコイルの磁気エネルギーに変換される。セルからの放電により、当該セルの端子電圧が低下する。その後、第１半導体スイッチング素子および第２半導体スイッチング素子がオフされると、コイルに蓄えられている磁気エネルギーが解放されて、コイル、コイルの両側の第１ダイオードおよび第２ダイオード、ならびに直列接続された複数のセルを含む回路に電流が流れる。その結果、複数のセルを含むモジュールの全体が充電され、セル間における端子電圧のばらつきが小さくなる。

このように、端子電圧が最も高いセルの電気エネルギーが抵抗により消費されるのではなく、その電気エネルギーにより複数のセルを含むモジュール（蓄電デバイス）の全体が充電されることにより、セル間における端子電圧のばらつきが補正される。そのため、セルの電気エネルギーが抵抗により消費される構成と比較して、セル間における端子電圧のばらつきの補正に伴うエネルギー損失を低減することができる。また、コイルに直流電流が流れることによる発熱は、抵抗に直流電流が流れる発熱よりも小さいので、セルの電気エネルギーが抵抗により消費される構成と比較して、セル間における端子電圧のばらつきの補正に伴う発熱を低減することができる。

さらには、発熱が小さいので、その発熱を放熱するための構成を小型化することができ、セル電圧補正回路が実装される基板を小型化することができる。

また、端子電圧が最も高いセルからの放電に対する熱的な制約による制限が小さいので、当該セルからの放電量を大きくすることができ、セル間における端子電圧のばらつきを速やかに補正することができる。

セル電圧補正回路は、一方側の最端に設けられたセルの一方の端子と個々のコイルの他端との間にそれぞれ介在された第３半導体スイッチング素子と、他方側の最端に設けられたセルの他方の端子と個々のコイルの一端との間にそれぞれ介在された第４半導体スイッチング素子とをさらに含み、第１ダイオードは、第３半導体スイッチング素子が有する寄生ダイオードであり、第２ダイオードは、第４半導体スイッチング素子が有する寄生ダイオードであってもよい。

この場合、第１半導体スイッチング素子および第２半導体スイッチング素子がオンからオフに切り替えられる際に、第３半導体スイッチング素子および第４半導体スイッチング素子がオフからオンに切り替えられることが好ましい。これにより、電流が寄生ダイオードのみを流れる場合と比較して、第３半導体スイッチング素子および第４半導体スイッチング素子における電圧降下を低減することができる。その結果、複数のセルを含むモジュールの全体をより効率よく充電することができ、セル間における端子電圧のばらつきの補正に伴うエネルギー損失を一層低減することができる。

本発明によれば、セルの電気エネルギーが抵抗により消費される構成と比較して、セル間における端子電圧のばらつきの補正に伴うエネルギー損失および発熱を低減することができる。

本発明の一実施形態に係るセル電圧補正回路が搭載された車両の要部の構成を示す図である。 セル電圧補正回路の一例を示す回路図である。 ゲートドライブ回路に組み込まれたゲート信号生成回路の構成を示す回路図である。

以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。

図１は、本発明の一実施形態に係るセル電圧補正回路２０が搭載された車両１の要部の構成を示す図である。

車両１は、エンジン（図示せず）を動力源とする自動車である。エンジンに付随して、スタータ２およびオルタネータ３が設けられている。また、車両１には、ワイパモータ、ヘッドライト、エアコンディショナおよびオーディオ機器などの電装品が電気負荷４として搭載されている。

スタータ２は、スタータギヤ（図示せず）を備えている。エンジンの出力軸には、フライホイールが保持されており、スタータギヤは、フライホイールのギヤ歯と噛合／噛合解除可能に設けられている。

オルタネータ３には、ロータ、ステータ、レクチファイアおよびＩＣレギュレータが内蔵されている。ロータには、エンジンの出力軸の回転が伝達されるようになっている。これにより、エンジンの出力軸の回転に伴って、ロータが回転する。このとき、ロータコイルに励磁電流が供給されていれば、ロータの回転に伴って、ステータコイルに電磁誘導による電流が流れる。レクチファイアは、ステータコイルから出力される交流電流を直流電流に変換する。

また、車両１には、バッテリ１１およびキャパシタ１２が搭載されている。

バッテリ１１は、たとえば、鉛電池からなる。バッテリ１１のプラス端子とマイナス端子との間には、バッテリ１１の出力電圧の変動を吸収するためのコンデンサ１３が介在されている。

バッテリ１１のプラス端子は、配線１４，１５，１６をそれぞれ介して、スタータ２、オルタネータ３および電気負荷４の各プラス端子と接続されている。

バッテリ１１のプラス端子とスタータ２のプラス端子とを接続する配線１４には、スタータリレー１７が介装されている。エンジンの始動時には、スタータギヤがフライホイールのギヤ歯に噛合され、スタータリレー１７がオンにされて、バッテリ１１からスタータ２に電力が供給される。これにより、スタータ２が駆動され、スタータ２の動力がスタータギヤを介してフライホイールに伝達されることにより、エンジンがクランキングされる。

バッテリ１１のプラス端子とオルタネータ３のプラス端子とを接続する配線１５には、メインリレー１８およびＤＣ／ＤＣコンバータ１９がオルタネータ３側からこの順に介装されている。オルタネータ３による発電時に、メインリレー１８がオンされると、オルタネータ３の発電電力がＤＣ／ＤＣコンバータ１９により降圧されて、その降圧後の電力がバッテリ１１に供給され、バッテリ１１が充電される。また、ＤＣ／ＤＣコンバータ１９による降圧後の電力は、電気負荷４に供給される。

配線１５には、メインリレー１８とＤＣ／ＤＣコンバータ１９との間に、キャパシタ１２のプラス端子が接続されている。これにより、オルタネータ３による発電時に、メインリレー１８がオンされると、オルタネータ３の発電電力がキャパシタ１２に供給され、キャパシタ１２が充電される。また、オルタネータ３の発電が停止された状態においても、キャパシタ１２から出力される電力がＤＣ／ＤＣコンバータ１９により降圧されて、その降圧後の電力が電気負荷４およびバッテリ１１に供給される。

キャパシタ１２は、リチウムイオンキャパシタからなり、直列接続された複数のセルＣｎ（ｎ：自然数。以下同じ。）を備えている。キャパシタ１２に付随して、複数のセルＣｎ間における端子電圧のばらつきを補正するためのセル電圧補正回路２０が設けられている。セル電圧補正回路２０については、後述する。

スタータ２、オルタネータ３、電気負荷４、バッテリ１１およびキャパシタ１２の各マイナス端子は、アースに接続されている。

車両１には、キャパシタ制御装置３１が搭載されている。キャパシタ制御装置３１は、キャパシタ１２の各セルＣｎの端子電圧（セル電圧）を検出する電圧検出部３２と、電圧検出部３２により検出された端子電圧の最大値を求める演算などを実行する演算部３３と、演算部３３による演算結果に基づいて、セル電圧補正回路２０に含まれる第１ＭＯＳＦＥＴ２１ｎ、第２ＭＯＳＦＥＴ２２ｎ、第３ＭＯＳＦＥＴ２３ｎおよび第４ＭＯＳＦＥＴ２４ｎ（図２参照）のゲートにゲート信号（電流）を入力するゲートドライブ回路３４とを備えている。

図２は、４個のセルＣ１，Ｃ２，Ｃ３，Ｃ４を備えるキャパシタ１２に適用されるセル電圧補正回路２０の回路図である。

セル電圧補正回路２０には、キャパシタ１２に備えられるセルＣｎと各同数のコイル１０ｎ、第１ＭＯＳＦＥＴ２１ｎ、第２ＭＯＳＦＥＴ２２ｎ、第３ＭＯＳＦＥＴ２３ｎおよび第４ＭＯＳＦＥＴ２４ｎが含まれる。たとえば、キャパシタ１２が４個のセルＣ１，Ｃ２，Ｃ３，Ｃ４を備える場合、セル電圧補正回路２０には、図２に示されるように、４個のコイル１０１〜１０４、４個の第１ＭＯＳＦＥＴ２１１〜２１４、４個の第２ＭＯＳＦＥＴ２２１〜２２４、４個の第３ＭＯＳＦＥＴ２３１〜２３４および４個の第４ＭＯＳＦＥＴ２４１〜２４４が含まれる。

セルＣ１のプラス端子は、セルＣ２のマイナス端子と接続されている。セルＣ２のプラス端子は、セルＣ３のマイナス端子と接続されている。セルＣ３のプラス端子は、セルＣ４のマイナス端子と接続されている。

コイル１０１〜１０４は、それぞれセルＣ１〜Ｃ４に対応して設けられている。

第１ＭＯＳＦＥＴ２１１および第２ＭＯＳＦＥＴ２２１は、セルＣ１に対応して設けられている。

セルＣ１のプラス端子とそのセルＣ１に対応するコイル１０１の一端との間に、第１ＭＯＳＦＥＴ２１１が介在されている。第１ＭＯＳＦＥＴ２１１は、Ｎチャネル型のＭＯＳＦＥＴ（ＮＭＯＳ）であり、ドレインがセルＣ１のプラス端子に接続され、ソースがコイル１０１の一端に接続されている。

セルＣ１のマイナス端子とそのセルＣ１に対応するコイル１０１の他端との間に、第２ＭＯＳＦＥＴ２２１が介在されている。第２ＭＯＳＦＥＴ２２１は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０１の他端に接続され、ソースがセルＣ１のマイナス端子に接続されている。

第１ＭＯＳＦＥＴ２１２および第２ＭＯＳＦＥＴ２２２は、セルＣ２に対応して設けられている。

セルＣ２のプラス端子とそのセルＣ２に対応するコイル１０２の一端との間に、第１ＭＯＳＦＥＴ２１２が介在されている。第１ＭＯＳＦＥＴ２１２は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがセルＣ２のプラス端子に接続され、ソースがコイル１０２の一端に接続されている。

セルＣ２のマイナス端子とそのセルＣ２に対応するコイル１０２の他端との間に、第２ＭＯＳＦＥＴ２２２が介在されている。第２ＭＯＳＦＥＴ２２２は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０２の他端に接続され、ソースがセルＣ２のマイナス端子に接続されている。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３は、セルＣ３に対応して設けられている。

セルＣ３のプラス端子とそのセルＣ３に対応するコイル１０３の一端との間に、第１ＭＯＳＦＥＴ２１３が介在されている。第１ＭＯＳＦＥＴ２１３は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがセルＣ３のプラス端子に接続され、ソースがコイル１０３の一端に接続されている。

セルＣ３のマイナス端子とそのセルＣ３に対応するコイル１０３の他端との間に、第２ＭＯＳＦＥＴ２２３が介在されている。第２ＭＯＳＦＥＴ２２３は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０３の他端に接続され、ソースがセルＣ３のマイナス端子に接続されている。

第１ＭＯＳＦＥＴ２１４および第２ＭＯＳＦＥＴ２２４は、セルＣ４に対応して設けられている。

セルＣ４のプラス端子とそのセルＣ４に対応するコイル１０４の一端との間に、第１ＭＯＳＦＥＴ２１４が介在されている。第１ＭＯＳＦＥＴ２１４は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがセルＣ４のプラス端子に接続され、ソースがコイル１０４の一端に接続されている。

セルＣ４のマイナス端子とそのセルＣ４に対応するコイル１０４の他端との間に、第２ＭＯＳＦＥＴ２２４が介在されている。第２ＭＯＳＦＥＴ２２４は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０４の他端に接続され、ソースがセルＣ４のマイナス端子に接続されている。

また、プラス側の最端に設けられたセルＣ４のプラス端子とセルＣ１に対応するコイル１０１の他端との間に、第３ＭＯＳＦＥＴ２３１が介在されている。第３ＭＯＳＦＥＴ２３１は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがセルＣ４のプラス端子に接続され、ソースがコイル１０１の他端に接続されている。

マイナス側の最端に設けられたセルＣ１のマイナス端子とセルＣ１に対応するコイル１０１の一端との間に、第４ＭＯＳＦＥＴ２４１が介在されている。第４ＭＯＳＦＥＴ２４１は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０１の一端に接続され、ソースがセルＣ１のマイナス端子に接続されている。

プラス側の最端に設けられたセルＣ４のプラス端子とセルＣ２に対応するコイル１０２の他端との間に、第３ＭＯＳＦＥＴ２３２が介在されている。第３ＭＯＳＦＥＴ２３２は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがセルＣ４のプラス端子に接続され、ソースがコイル１０２の他端に接続されている。

マイナス側の最端に設けられたセルＣ１のマイナス端子とセルＣ２に対応するコイル１０２の一端との間に、第４ＭＯＳＦＥＴ２４２が介在されている。第４ＭＯＳＦＥＴ２４２は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０２の一端に接続され、ソースがセルＣ１のマイナス端子に接続されている。

プラス側の最端に設けられたセルＣ４のプラス端子とセルＣ３に対応するコイル１０３の他端との間に、第３ＭＯＳＦＥＴ２３３が介在されている。第３ＭＯＳＦＥＴ２３３は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがセルＣ４のプラス端子に接続され、ソースがコイル１０３の他端に接続されている。

マイナス側の最端に設けられたセルＣ１のマイナス端子とセルＣ３に対応するコイル１０３の一端との間に、第４ＭＯＳＦＥＴ２４３が介在されている。第４ＭＯＳＦＥＴ２４３は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０３の一端に接続され、ソースがセルＣ１のマイナス端子に接続されている。

プラス側の最端に設けられたセルＣ４のプラス端子とセルＣ４に対応するコイル１０４の他端との間に、第３ＭＯＳＦＥＴ２３４が介在されている。第３ＭＯＳＦＥＴ２３４は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがセルＣ４のプラス端子に接続され、ソースがコイル１０４の他端に接続されている。

マイナス側の最端に設けられたセルＣ１のマイナス端子とセルＣ４に対応するコイル１０４の一端との間に、第４ＭＯＳＦＥＴ２４４が介在されている。第４ＭＯＳＦＥＴ２４４は、Ｎチャネル型のＭＯＳＦＥＴであり、ドレインがコイル１０４の一端に接続され、ソースがセルＣ１のマイナス端子に接続されている。

図３は、第３ＭＯＳＦＥＴ２３ｎおよび第４ＭＯＳＦＥＴ２４ｎ用のゲート信号生成回路４１の構成を示す回路図である。

ゲート信号生成回路４１は、ゲートドライブ回路３４（図１参照）に組み込まれ、第３ＭＯＳＦＥＴ２３ｎおよび第４ＭＯＳＦＥＴ２４ｎの個々に対応して設けられている。ゲート信号生成回路４１には、プッシュプル回路４２、抵抗分圧回路４３およびコンパレータ４４が含まれる。

なお、以下において、第３ＭＯＳＦＥＴ２３ｎおよび第４ＭＯＳＦＥＴ２４ｎの個々を区別しない場合、それらを「ＭＯＳＦＥＴ２３ｎ，２４ｎ」と総称する。

プッシュプル回路４２は、ＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２の各エミッタを共通に接続し、ＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２の各ベースを共通に接続した構成を有している。共通接続されたエミッタは、抵抗４２３を介して、ＭＯＳＦＥＴ２３ｎ，２４ｎのゲートと接続されている。ＮＰＮトランジスタ４２１のコレクタは、ゲートドライブ回路３４に含まれる絶縁電源４５（たとえば、１５Ｖ電源）のプラス端子と接続されている。ＰＮＰトランジスタ４２２のコレクタは、ＭＯＳＦＥＴ２３ｎ，２４ｎのソースおよび絶縁電源４５のマイナス端子と接続されている。

抵抗分圧回路４３は、２個の抵抗４３１，４３２の直列回路からなる。抵抗分圧回路４３の一端は、ＭＯＳＦＥＴ２３ｎ，２４ｎのドレインと接続されている。抵抗分圧回路４３の他端は、ＭＯＳＦＥＴ２３ｎ，２４ｎのソースおよび絶縁電源４５のマイナス端子と接続されている。そして、抵抗分圧回路４３は、２個の抵抗４３１，４３２の接続点において、コンパレータ４４のマイナス入力端子と接続されている。

コンパレータ４４のプラス入力端子は、ＭＯＳＦＥＴ２３ｎ，２４ｎのソースおよび絶縁電源４５のマイナス端子と接続されている。また、コンパレータ４４のプラス側電源端子は、絶縁電源４５のプラス端子と接続され、コンパレータ４４のマイナス側電源端子は、ＭＯＳＦＥＴ２３ｎ，２４ｎのソースおよび絶縁電源４５のマイナス端子と接続されている。コンパレータ４４の出力端子は、ＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２の各ベースと接続されている。

また、コンパレータ４４のマイナス入力端子と絶縁電源４５のマイナス端子とを接続する配線の途中部には、コンデンサ４４１が介装されている。さらに、コンパレータ４４の出力端子は、抵抗４４２を介して、絶縁電源４５のプラス端子と接続されている。

ＭＯＳＦＥＴ２３ｎ，２４ｎのソース−ドレイン間に電流が流れていない状態では、コンパレータ４４のマイナス入力端子には、コンデンサ４４１の電圧が入力される。このとき、コンパレータ４４のマイナス端子に入力される電圧がプラス端子に入力される基準電圧（絶縁電源４５のマイナス端子の電位）を下回らなければ、コンパレータ４４の出力端子からＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２のベースにローレベル信号が入力される。これにより、ＮＰＮトランジスタ４２１がオフになり、ＰＮＰトランジスタ４２２がオンになって、ＭＯＳＦＥＴ２３ｎ，２４ｎのゲートから電荷が引き抜かれた状態となる。

ＭＯＳＦＥＴ２３ｎ，２４ｎは、寄生ダイオード４５１を有している。寄生ダイオード４５１に電流が流れると、ＭＯＳＦＥＴ２３ｎ，２４ｎのソース電位に対してドレイン電位が下回り、ソース−ドレイン間電圧が抵抗分圧回路４３に印加されて、抵抗分圧回路４３から出力される電圧（抵抗４３１，４３２の接続点の電位）がコンパレータ４４のマイナス端子に入力される。そのため、コンパレータ４４のマイナス端子に入力される電圧が負となってプラス端子に入力される基準電圧を下回り、コンパレータ４４の出力端子からＮＰＮトランジスタ４２１およびＰＮＰトランジスタ４２２のベースにハイレベル信号が入力される。これにより、ＮＰＮトランジスタ４２１がオンになり、ＰＮＰトランジスタ４２２がオフになって、絶縁電源４５からＭＯＳＦＥＴ２３ｎ，２４ｎのゲートに電流（ゲート信号）が入力される。その結果、ＭＯＳＦＥＴ２３ｎ，２４ｎがオンになり、ＭＯＳＦＥＴ２３ｎ，２４ｎのソースからドレインに向けて電流が流れる。

なお、絶縁電源４５のマイナス端子を接地して、コンパレータ４４を単電源コンパレータとしてマイナス端子の入力電圧をプラス端子の入力電圧及び電源４５のマイナス端子よりも低くするオーバドライブ動作をさせることにより、コンパレータの応答を速めてもよい。

図１を再び参照して、キャパシタ制御装置３１では、電圧検出部３２により、キャパシタ１２の各セルＣｎの端子電圧が検出されると、演算部３３により、各セルＣｎの端子電圧を比較する演算が行われる。そして、たとえば、セルＣｎ間における端子電圧の最大値と最小値との差が求められ、その差と所定値とを比較する演算が行われる。そして、セルＣｎ間における端子電圧の最大値と最小値との差が所定値を超えている場合、セルＣｎ間における端子電圧のばらつきを補正する補正処理が実行される。

補正処理では、ゲートドライブ回路３４が制御されて、端子電圧が最も高いセルＣｎからの放電により複数のセルＣｎにより構成されるモジュール全体が充電される。

たとえば、図２に示されるキャパシタ１２において、セルＣ３の端子電圧がセルＣｎの端子電圧の中で最も高い場合、ゲートドライブ回路３４からセルＣ３に対応する第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３の各ゲートにゲート信号が入力されて、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３がオンされる。第１ＭＯＳＦＥＴ２１１，２１２，２１４、第２ＭＯＳＦＥＴ２２１，２２２，２２４、第３ＭＯＳＦＥＴ２３１〜２３４および第４ＭＯＳＦＥＴ２４１〜２４４は、オフのままである。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオンにより、セルＣ３、第１ＭＯＳＦＥＴ２１３、コイル１０３および第２ＭＯＳＦＥＴ２２３の直列回路が閉じ、破線Ｄ１で示されるように、その直列回路をセルＣ３からの放電による電流が流れる。Ｃ３からの放電による電流がコイル１０３に流れることにより、コイル１０３に磁気エネルギーが蓄えられる。言い換えれば、セルＣ３の電気エネルギーの一部がコイル１０３の磁気エネルギーに変換される。セルＣ３からの放電により、セルＣ３の端子電圧が低下する。

セルＣ３の端子電圧が所定値まで低下すると、または、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオンから所定時間が経過すると、ゲートドライブ回路３４から第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３の各ゲートへのゲート信号の入力が停止され、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３がオフされる。第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオフにより、セルＣ３からコイル１０３に流れる電流がなくなるので、コイル１０３がその電流の変化を阻止するように働き、破線Ｄ２で示されるように、コイル１０３、第３ＭＯＳＦＥＴ２３３、第４ＭＯＳＦＥＴ２４３およびセルＣ１〜Ｃ４を含む回路に電流が流れる。すなわち、第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３がオフされると、コイル１０３に蓄えられている磁気エネルギーが解放されて、磁気エネルギーによる電流がコイル１０３、第３ＭＯＳＦＥＴ２３３、第４ＭＯＳＦＥＴ２４３およびセルＣ１〜Ｃ４を含む回路に流れる。その結果、セルＣ１〜Ｃ４により構成されるモジュールの全体が充電され、セルＣ１〜Ｃ４間における端子電圧のばらつきが小さくなる。

第１ＭＯＳＦＥＴ２１３および第２ＭＯＳＦＥＴ２２３のオフ直後は、電流が第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４３の各寄生ダイオード４５１を流れる。寄生ダイオード４５１に電流が流れると、ゲート信号生成回路４１（図３参照）の機能により、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４３の各ゲートにゲート信号が入力されて、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４３がオンになる。第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４３のオン抵抗による電圧降下は、寄生ダイオード４５１の電圧降下よりも小さいので、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４３がオンされることにより、第３ＭＯＳＦＥＴ２３３および第４ＭＯＳＦＥＴ２４３における電圧降下による損失を低減することができる。

セルＣ３以外のセルＣｎの端子電圧が最も高い場合、セルＣ３の場合と同様に、ゲートドライブ回路３４から端子電圧が最も高いセルＣｎに対応する第１ＭＯＳＦＥＴ２１ｎおよび第２ＭＯＳＦＥＴ２２ｎがオンされ、セルＣｎの端子電圧が所定値まで低下すると、または、第１ＭＯＳＦＥＴ２１ｎおよび第２ＭＯＳＦＥＴ２２ｎのオンから所定時間が経過すると、第１ＭＯＳＦＥＴ２１ｎおよび第２ＭＯＳＦＥＴ２２ｎがオフされる。

このように、複数のセルＣｎ間における端子電圧のばらつきを補正するために、端子電圧が最も高いセルＣｎの電気エネルギーが抵抗により消費されるのではなく、その電気エネルギーがコイル１０ｎの磁気エネルギーに変換され、コイル１０ｎに蓄えられた磁気エネルギーにより、複数のセルＣｎ（キャパシタ１２）により構成されるモジュールの全体が充電される。そのため、セル電圧補正回路２０では、セルＣｎの電気エネルギーが抵抗により消費される構成と比較して、セルＣｎ間における端子電圧のばらつきの補正に伴うエネルギー損失を低減することができる。また、コイル１０ｎに直流電流が流れることによる発熱は、抵抗に直流電流が流れる発熱よりも小さいので、セルＣｎの電気エネルギーが抵抗により消費される構成と比較して、セルＣｎ間における端子電圧のばらつきの補正に伴う発熱を低減することができる。

さらには、発熱が小さいので、その発熱を放熱するための構成を小型化することができ、セル電圧補正回路２０が実装される基板を小型化することができる。

また、端子電圧が最も高いセルＣｎからの放電に対する熱的な制約による制限が小さいので、当該セルＣｎからの放電量を大きくすることができ、セルＣｎ間における端子電圧のばらつきを速やかに補正することができる。

しかも、コイル１０ｎに蓄えられた磁気エネルギーによる充電時には、ＭＯＳＦＥＴ２３ｎ，２４ｎのオンにより、ＭＯＳＦＥＴ２３ｎ，２４ｎにおける電圧降下が低減される。そのため、複数のセルＣｎにより構成されるモジュールの全体をより効率よく充電することができ、セルＣｎ間における端子電圧のばらつきの補正に伴うエネルギー損失を一層低減することができる。

なお、少なくとも補正処理後に、いずれかのセルＣｎの端子電圧が所定の充電禁止電圧を上回っている場合には、キャパシタ１２の電解液の分解によるガスの発生などを防止するため、キャパシタ制御装置３１により、メインリレー１８がオフされて、オルタネータ３の発電電力によるキャパシタ１２の充電が禁止される。キャパシタ１２の充電の禁止は、たとえば、キャパシタ１２のエネルギーをコンバータ１９によりバッテリ１１および電気負荷４へ供給することにより、すべてのセルＣｎの端子電圧が所定の禁止解除電圧まで低下すると解除される。

また、いずれかのセルＣｎの端子電圧が放電禁止電圧まで低下している場合には、当該セルＣｎの電極の損傷を防止するため、キャパシタ制御装置３１により、放電禁止電圧まで低下したセルＣｎ以外のセルからモジュール全体への充電を行うことにより、電圧が低下したセルの回復を図る。

以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。

たとえば、ＭＯＳＦＥＴ２３ｎ，２４ｎに代えて、ＭＯＳＦＥＴ２３ｎ，２４ｎが有している寄生ダイオードと同じ向きのダイオードが設けられてもよい。

また、前述の実施形態では、セル電圧補正回路２０がキャパシタ１２（リチウムイオンキャパシタ）に適用された構成を取り上げた。この構成に限らず、セル電圧補正回路２０は、ニッケル水素（Ｎｉ−ＭＨ：Nickel Ｍetal Hydride）電池、リチウムイオン電池、電気二重層コンデンサ（ＥＤＬＣ：Electric Double-Layer Capacitor）などに適用することができる。

その他、前述の構成には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１２ キャパシタ（蓄電デバイス）
２０ セル電圧補正回路
１０ｎ（１０１〜１０４） コイル
２１ｎ（２１１〜２１４） 第１ＭＯＳＦＥＴ（第１半導体スイッチング素子）
２２ｎ（２２１〜２２４） 第２ＭＯＳＦＥＴ（第２半導体スイッチング素子）
２３ｎ（２３１〜２３４） 第３ＭＯＳＦＥＴ（第３半導体スイッチング素子）
２４ｎ（２４１〜２４４） 第４ＭＯＳＦＥＴ（第４半導体スイッチング素子）
Ｃｎ（Ｃ１〜Ｃ４） セル

Claims (2)

1. 直列接続された複数のセルを備える蓄電デバイスに適用され、前記セル間における端子電圧のばらつきを補正するセル電圧補正回路であって、
   前記セルの個々に対応して設けられたコイルと、
   前記セルの個々に対応して設けられ、前記セルの一方の端子と当該セルに対応する前記コイルの一端との間に介在された第１半導体スイッチング素子と、
   前記セルの個々に対応して設けられ、前記セルの他方の端子と当該セルに対応する前記コイルの他端との間に介在された第２半導体スイッチング素子と、
   前記一方側の最端に設けられた前記セルの前記一方の端子と個々の前記コイルの前記他端との間にそれぞれ介在され、当該一方の端子にカソードが接続された第１ダイオードと、
   前記他方側の最端に設けられた前記セルの前記他方の端子と個々の前記コイルの前記一端との間にそれぞれ介在され、当該他方の端子にアノードが接続された第２ダイオードと
   を含む、セル電圧補正回路。
2. 前記一方側の最端に設けられた前記セルの前記一方の端子と個々の前記コイルの前記他端との間にそれぞれ介在された第３半導体スイッチング素子と、
   前記他方側の最端に設けられた前記セルの前記他方の端子と個々の前記コイルの前記一端との間にそれぞれ介在された第４半導体スイッチング素子と
   をさらに含み、
   前記第１ダイオードは、前記第３半導体スイッチング素子が有する寄生ダイオードであり、
   前記第２ダイオードは、前記第４半導体スイッチング素子が有する寄生ダイオードである、請求項１に記載のセル電圧補正回路。

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