JP2016025241A - Method for manufacturing silicon carbide semiconductor device - Google Patents
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Abstract
Description
本発明は、炭化珪素半導体装置の製造方法に関するものである。本発明は、特に、耐圧測定工程を備えた炭化珪素半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a silicon carbide semiconductor device. In particular, the present invention relates to a method for manufacturing a silicon carbide semiconductor device including a withstand voltage measurement step.
炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）など、炭化珪素を材料として用いた半導体装置（以下、「炭化珪素半導体装置」とも称する）により、半導体装置の高耐圧化やオン抵抗の低減などを達成することができる。 Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material constituting a semiconductor device. Therefore, for example, a semiconductor device using silicon carbide as a material (hereinafter, also referred to as “silicon carbide semiconductor device”), such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), can increase the breakdown voltage of the semiconductor device and reduce the on-resistance. Can be achieved.
炭化珪素の結晶中には珪素の結晶に比べて多くの欠陥が存在しているため、炭化珪素半導体装置においては当該欠陥に起因した耐圧不良が発生する場合がある。そのため、炭化珪素半導体装置の製造プロセスにおいては、炭化珪素基板上に複数の素子が形成された後、各々の素子に対して耐圧測定が実施される。そして、上記耐圧測定の結果に基づいて良品と不良品との選別が実施される。 Since there are more defects in the silicon carbide crystal than in the silicon crystal, there may be a breakdown voltage defect due to the defect in the silicon carbide semiconductor device. Therefore, in the manufacturing process of the silicon carbide semiconductor device, after a plurality of elements are formed on the silicon carbide substrate, withstand voltage measurement is performed on each element. Based on the result of the pressure resistance measurement, the non-defective product and the defective product are selected.
上記耐圧測定は各々の素子に対して実施されるため、素子の数が多い場合（基板サイズが大きく、素子サイズが小さい場合）には、測定時間が長くなるという問題がある。これに対して、特開２０１３−１１８２４２号公報（特許文献１）には、炭化珪素基板上に炭化珪素層をエピタキシャル成長させた後、当該炭化珪素層の内部に存在するマイクロパイプを検出し、その後、素子の特性評価において当該マイクロパイプを含む素子を評価対象から除外する方法が記載されている。 Since the withstand voltage measurement is performed on each element, there is a problem that the measurement time becomes long when the number of elements is large (when the substrate size is large and the element size is small). On the other hand, in JP2013-118242A (Patent Document 1), after a silicon carbide layer is epitaxially grown on a silicon carbide substrate, micropipes existing inside the silicon carbide layer are detected, and then In addition, a method of excluding an element including the micropipe from an evaluation object in the characteristic evaluation of the element is described.
上記特許文献１に記載された方法では、炭化珪素基板上において炭化珪素層をエピタキシャル成長させた後、高温アニール処理を実施することにより当該炭化珪素層上にカーボン層が形成される。そして、当該カーボン層をエッチング処理によって除去することにより、炭化珪素層の表面にマイクロパイプを露出させることができる。これにより、マイクロパイプを検出することができる。しかしながら、上記方法では、マイクロパイプを表面に露出させるために多工程を要するため、プロセス全体の効率が低下するという問題がある。 In the method described in Patent Document 1, after a silicon carbide layer is epitaxially grown on a silicon carbide substrate, a carbon layer is formed on the silicon carbide layer by performing a high-temperature annealing treatment. Then, the micropipe can be exposed on the surface of the silicon carbide layer by removing the carbon layer by an etching process. Thereby, a micropipe can be detected. However, the above method has a problem that the efficiency of the entire process is lowered because a multi-step process is required to expose the micropipe to the surface.
そこで、本発明の一態様では、耐圧測定工程を備えた炭化珪素半導体装置の製造方法において、プロセスをより効率化することを目的としている。 In view of the above, an object of one embodiment of the present invention is to make a process more efficient in a method for manufacturing a silicon carbide semiconductor device including a withstand voltage measurement step.
本発明の一態様に係る炭化珪素半導体装置の製造方法は、主表面を有する炭化珪素基板と、上記主表面上にエピタキシャル成長により形成された炭化珪素層とを含むエピタキシャルウエハを準備する工程と、炭化珪素層においてイオン注入により不純物領域を形成する工程と、不純物領域が形成された炭化珪素層に対して主面側から波長４００ｎｍ以下の励起光が照射された後、波長が４００ｎｍよりも長く、かつ炭化珪素層の内部に存在する欠陥部に起因して放出される光を検出することにより、上記主面内における欠陥部の位置座標を決定するフォトルミネッセンス測定工程と、フォトルミネッセンス測定工程の後、エピタキシャルウエハ上において絶縁膜および電極を形成することにより、複数の素子を形成する工程と、フォトルミネッセンス測定工程において決定された欠陥部の上記位置座標に基づいて、複数の素子のうち炭化珪素層の内部に欠陥部が導入された不良素子を決定する工程と、複数の素子のうち不良素子を除いた他の素子の耐圧を測定する耐圧測定工程とを備えている。 A method for manufacturing a silicon carbide semiconductor device according to an aspect of the present invention includes a step of preparing an epitaxial wafer including a silicon carbide substrate having a main surface and a silicon carbide layer formed by epitaxial growth on the main surface; A step of forming an impurity region by ion implantation in the silicon layer, and after the excitation light having a wavelength of 400 nm or less is irradiated from the main surface side to the silicon carbide layer in which the impurity region is formed, the wavelength is longer than 400 nm, and After detecting the light emitted due to the defect existing in the silicon carbide layer, the photoluminescence measurement step for determining the position coordinates of the defect in the main surface, after the photoluminescence measurement step, A step of forming a plurality of elements by forming an insulating film and an electrode on the epitaxial wafer; Based on the position coordinates of the defective portion determined in the sense measurement step, a step of determining a defective element having a defective portion introduced into the silicon carbide layer among the plurality of elements, and a defective element among the plurality of elements And a withstand voltage measuring step for measuring the withstand voltage of the other elements excluded.
上記によれば、耐圧測定工程を備えた炭化珪素半導体装置の製造方法において、プロセスをより効率化することができる。 According to the above, the process can be made more efficient in the method for manufacturing the silicon carbide semiconductor device provided with the withstand voltage measurement step.
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。
[Description of Embodiment of the Present Invention]
First, embodiments of the present invention will be listed and described.
（１）本発明の一態様に係る炭化珪素半導体装置の製造方法は、主表面１１ａを有する炭化珪素基板１１と、主表面１１ａ上にエピタキシャル成長により形成された炭化珪素層５とを含むエピタキシャルウエハ１０を準備する工程と、炭化珪素層５においてイオン注入により不純物領域（ボディ領域１３、ソース領域１４、コンタクト領域１８）を形成する工程と、上記不純物領域が形成された炭化珪素層５に対して主面１０ａ側から波長４００ｎｍ以下の励起光Ｐ１が照射された後、波長が４００ｎｍよりも長く、かつ炭化珪素層５の内部に存在する欠陥部４０に起因して放出される光Ｐ２を検出することにより、主面１０ａ内における欠陥部４０の位置座標を決定するフォトルミネッセンス測定工程と、フォトルミネッセンス測定工程の後、エピタキシャルウエハ１０上において絶縁膜（層間絶縁膜２１）および電極（ソース電極１６、ソースパッド電極１９、ドレイン電極２０、裏面パッド電極２３、ゲート電極２７）を形成することにより、複数の素子（ＭＯＳＦＥＴ８０，８１）を形成する工程と、フォトルミネッセンス測定工程において決定された欠陥部４０の上記位置座標に基づいて、複数のＭＯＳＦＥＴ８０，８１のうち炭化珪素層５の内部に欠陥部４０が導入された不良素子（ＭＯＳＦＥＴ８１）を決定する工程と、複数のＭＯＳＦＥＴ８０，８１のうちＭＯＳＦＥＴ８１を除いた他のＭＯＳＦＥＴ８０の耐圧を測定する耐圧測定工程とを備えている。 (1) A method for manufacturing a silicon carbide semiconductor device according to one aspect of the present invention includes an epitaxial wafer 10 including a silicon carbide substrate 11 having a main surface 11a and a silicon carbide layer 5 formed by epitaxial growth on main surface 11a. A step of forming impurity regions (body region 13, source region 14, contact region 18) by ion implantation in silicon carbide layer 5, and silicon carbide layer 5 in which the impurity regions are formed. After the surface 10a side is irradiated with the excitation light P1 having a wavelength of 400 nm or less, the light P2 emitted from the defect portion 40 having a wavelength longer than 400 nm and existing inside the silicon carbide layer 5 is detected. By the photoluminescence measurement step for determining the position coordinates of the defect portion 40 in the main surface 10a, and the photoluminescence measurement step By forming an insulating film (interlayer insulating film 21) and electrodes (source electrode 16, source pad electrode 19, drain electrode 20, back surface pad electrode 23, gate electrode 27) on epitaxial wafer 10, a plurality of elements (MOSFET 80) are formed. , 81) and a defect in which the defective portion 40 is introduced into the silicon carbide layer 5 among the plurality of MOSFETs 80, 81 based on the position coordinates of the defective portion 40 determined in the photoluminescence measurement step. A step of determining an element (MOSFET 81) and a withstand voltage measuring step of measuring the withstand voltage of another MOSFET 80 excluding the MOSFET 81 among the plurality of MOSFETs 80 and 81 are provided.
本発明者は、耐圧測定工程を備えた炭化珪素半導体装置の製造方法において、耐圧測定の時間を短縮してプロセス全体を効率化することについて、鋭意検討を行った。その結果、本発明者は、以下のような知見を得た。 The present inventors diligently studied to shorten the time for measuring the withstand voltage and improve the efficiency of the entire process in the method for manufacturing the silicon carbide semiconductor device provided with the withstand voltage measuring step. As a result, the present inventors have obtained the following knowledge.
炭化珪素半導体装置の製造プロセスにおいては、まず、炭化珪素基板上にエピタキシャル成長により炭化珪素層が形成され、その後イオン注入により炭化珪素層に不純物領域が形成される。本発明者の検討によると、上記イオン注入の際に、炭化珪素層において不純物イオンが注入されるとともに、多くの結晶欠陥が導入される。そして、当該結晶欠陥は素子の耐圧不良の発生原因の一つとなる。そのため、当該結晶欠陥を含む素子は耐圧測定において不良品と判定される可能性が高くなる。そこで、本発明者は、イオン注入により導入された当該結晶欠陥の位置座標を耐圧測定の前に予め決定し、当該結晶欠陥を含む不良素子を耐圧測定の対象から除外することに想到した。これにより、耐圧測定の対象となる素子の数を減らすことができるため、耐圧測定に要する時間を短縮することができる。 In the manufacturing process of a silicon carbide semiconductor device, first, a silicon carbide layer is formed by epitaxial growth on a silicon carbide substrate, and then an impurity region is formed in the silicon carbide layer by ion implantation. According to the study by the inventors, impurity ions are implanted into the silicon carbide layer and many crystal defects are introduced during the ion implantation. The crystal defect becomes one of the causes of the breakdown voltage failure of the element. Therefore, there is a high possibility that an element including the crystal defect is determined as a defective product in the breakdown voltage measurement. Therefore, the present inventor has conceived that the position coordinates of the crystal defects introduced by ion implantation are determined in advance before the breakdown voltage measurement, and that defective elements including the crystal defects are excluded from the breakdown voltage measurement targets. As a result, the number of elements to be subjected to withstand voltage measurement can be reduced, so that the time required for withstand voltage measurement can be shortened.
また本発明者は、上記のようにイオン注入に起因した結晶欠陥を検出するための方法として、フォトルミネッセンス測定を用いることに想到した。本発明者の検討によると、イオン注入後の炭化珪素層に対して波長４００ｎｍ以下の励起光を照射したときに、当該結晶欠陥に起因して波長が４００ｎｍよりも長い光が炭化珪素層から放出される。そのため、当該光を検出することで結晶欠陥の位置座標を決定し、当該結晶欠陥を含む領域に形成された素子を不良素子として取り扱うことができる。 Further, the present inventor has come up with the use of photoluminescence measurement as a method for detecting crystal defects caused by ion implantation as described above. According to the inventor's study, when the silicon carbide layer after ion implantation is irradiated with excitation light having a wavelength of 400 nm or less, light having a wavelength longer than 400 nm is emitted from the silicon carbide layer due to the crystal defects. Is done. Therefore, the position coordinates of the crystal defect can be determined by detecting the light, and the element formed in the region including the crystal defect can be handled as a defective element.
上記炭化珪素半導体装置の製造方法では、イオン注入後の炭化珪素層５に対して上記フォトルミネッセンス測定を実施することにより、炭化珪素層５の内部に存在する欠陥部４０の位置座標を予め決定することができる。そして、ＭＯＳＦＥＴ８０，８１が形成された後、当該位置座標に基づいて欠陥部４０を含むＭＯＳＦＥＴ８１が不良素子として決定され、これが耐圧測定の対象から除外される。このように上記炭化珪素半導体装置の製造方法では、耐圧測定の母数を減らすことで測定時間の短縮が可能であり、また従来のように多工程を実施することなく欠陥部４０を非破壊で検出することができる。したがって、上記炭化珪素半導体装置の製造方法によれば、プロセス全体をより効率化することができる。 In the method for manufacturing the silicon carbide semiconductor device, the position coordinates of the defect portion 40 existing in the silicon carbide layer 5 are determined in advance by performing the photoluminescence measurement on the silicon carbide layer 5 after the ion implantation. be able to. Then, after the MOSFETs 80 and 81 are formed, the MOSFET 81 including the defective portion 40 is determined as a defective element based on the position coordinates, and is excluded from the object of the withstand voltage measurement. As described above, in the method for manufacturing the silicon carbide semiconductor device, the measurement time can be shortened by reducing the parameter of the withstand voltage measurement, and the defect portion 40 can be nondestructively performed without performing multi-steps as in the prior art. Can be detected. Therefore, according to the method for manufacturing the silicon carbide semiconductor device, the entire process can be made more efficient.
（２）上記（１）の炭化珪素半導体装置の製造方法は、上記不純物領域が形成された炭化珪素層５上にゲート酸化膜１５を形成する工程をさらに備えている。またフォトルミネッセンス測定工程は、炭化珪素層５上にゲート酸化膜１５が形成された後に実施される。 (2) The method for manufacturing a silicon carbide semiconductor device according to (1) further includes a step of forming a gate oxide film 15 on the silicon carbide layer 5 in which the impurity regions are formed. The photoluminescence measurement step is performed after gate oxide film 15 is formed on silicon carbide layer 5.
本発明者の検討によると、イオン注入時に加えてゲート酸化膜１５の形成時にも炭化珪素層５の内部に欠陥部４０が導入される場合がある。そのため、ゲート酸化膜１５の形成後にフォトルミネッセンス測定を行うことにより、イオン注入時に炭化珪素層５に導入される欠陥部４０に加えて、ゲート酸化膜１５の形成時に導入される欠陥部４０も併せて検出することができる。 According to the study of the present inventors, the defect 40 may be introduced into the silicon carbide layer 5 not only at the time of ion implantation but also at the time of forming the gate oxide film 15. Therefore, by performing photoluminescence measurement after formation of the gate oxide film 15, in addition to the defect portion 40 introduced into the silicon carbide layer 5 during ion implantation, the defect portion 40 introduced during formation of the gate oxide film 15 is also combined. Can be detected.
（３）上記（１）の炭化珪素半導体装置の製造方法は、上記不純物領域が形成された炭化珪素層５上にゲート酸化膜１５を形成する工程をさらに備えている。またフォトルミネッセンス測定工程は、炭化珪素層５に上記不純物領域が形成された後、炭化珪素層５上にゲート酸化膜１５が形成される前に実施される。 (3) The method for manufacturing a silicon carbide semiconductor device according to (1) further includes a step of forming a gate oxide film 15 on the silicon carbide layer 5 in which the impurity regions are formed. The photoluminescence measurement step is performed after the impurity region is formed in the silicon carbide layer 5 and before the gate oxide film 15 is formed on the silicon carbide layer 5.
これにより、ゲート酸化膜１５の形成後にフォトルミネッセンス測定が実施される場合に比べて、欠陥部４０に起因して炭化珪素層５から放出される光Ｐ２をより確実に検出することができる。その結果、炭化珪素層５の内部に存在する欠陥部４０の位置座標をより確実に決定することができる。 Thereby, light P2 emitted from silicon carbide layer 5 due to defect 40 can be detected more reliably than in the case where photoluminescence measurement is performed after formation of gate oxide film 15. As a result, the position coordinates of defect portion 40 existing inside silicon carbide layer 5 can be determined more reliably.
（４）上記炭化珪素半導体装置の製造方法において、フォトルミネッセンス測定工程では、波長が５００ｎｍ以上１０００ｎｍ以下である光Ｐ２が検出される。 (4) In the method for manufacturing the silicon carbide semiconductor device, in the photoluminescence measurement step, light P2 having a wavelength of 500 nm or more and 1000 nm or less is detected.
本発明者の検討によると、イオン注入後の炭化珪素層５に対して波長４００ｎｍ以下の励起光Ｐ１を照射したとき、炭化珪素層５の内部に存在する欠陥部４０に起因して、波長が５００ｎｍ以上１０００ｎｍ以下の範囲にある光Ｐ２が炭化珪素層５から放出される。このように可視領域から近赤外領域の波長域にある光Ｐ２を検出することにより、炭化珪素層５の内部における欠陥部４０の存在を容易に確認することができる。 According to the study of the present inventor, when the silicon carbide layer 5 after ion implantation is irradiated with excitation light P1 having a wavelength of 400 nm or less, the wavelength is caused by the defect 40 existing inside the silicon carbide layer 5. Light P2 in the range of 500 nm to 1000 nm is emitted from silicon carbide layer 5. Thus, the presence of the defect portion 40 in the silicon carbide layer 5 can be easily confirmed by detecting the light P2 in the wavelength region from the visible region to the near infrared region.
（５）上記炭化珪素半導体装置の製造方法では、欠陥部４０は、上記フォトルミネッセンス測定工程において主面１０ａ側から光Ｐ２を検出することにより形状を観察したときに、１μｍ以上の最大幅Ｗを有している。 (5) In the method for manufacturing the silicon carbide semiconductor device, the defect portion 40 has a maximum width W of 1 μm or more when the shape is observed by detecting the light P2 from the main surface 10a side in the photoluminescence measurement step. Have.
上記のように大型の欠陥部４０が炭化珪素層５の内部に導入された場合には、素子の耐圧不良が発生する可能性が高くなる。上記炭化珪素半導体装置の製造方法では、大型の欠陥部４０を含む不良素子（ＭＯＳＦＥＴ８１）を予め決定し、これを耐圧測定の対象から除外することにより、測定時間の短縮を図ることができる。 When large defect portion 40 is introduced into silicon carbide layer 5 as described above, there is a high possibility that a breakdown voltage failure of the element will occur. In the method for manufacturing the silicon carbide semiconductor device, a defective element (MOSFET 81) including a large defect portion 40 is determined in advance, and is excluded from the object of withstand voltage measurement, whereby the measurement time can be shortened.
（６）上記炭化珪素半導体装置の製造方法において、上記耐圧測定工程の後、複数のＭＯＳＦＥＴ８０，８１を各々のＭＯＳＦＥＴ８０，８１に分割する分割工程と、上記分割工程の後、分割された複数のＭＯＳＦＥＴ８０，８１のうち良品と不良素子（ＭＯＳＦＥＴ８１）を含む不良品とを選別する工程とをさらに備えている。 (6) In the method for manufacturing the silicon carbide semiconductor device, after the breakdown voltage measurement step, a dividing step of dividing the plurality of MOSFETs 80 and 81 into the respective MOSFETs 80 and 81, and a plurality of divided MOSFETs 80 after the dividing step. , 81 is further provided with a step of selecting non-defective products and defective products including defective elements (MOSFET 81).
これにより、複数のＭＯＳＦＥＴ８０，８１において良品と不良品とを確実に選別することができる。そして、後の実装工程おいて、良品の素子のみを確実にモジュールに組み込むことができる。 Thereby, the non-defective product and the defective product can be reliably selected in the plurality of MOSFETs 80 and 81. In the subsequent mounting process, only non-defective elements can be reliably incorporated into the module.
（７）上記炭化珪素半導体装置の製造方法において、炭化珪素基板１１は、１５０ｍｍ以上の径を有している。 (7) In the method for manufacturing a silicon carbide semiconductor device, silicon carbide substrate 11 has a diameter of 150 mm or more.
これにより、一枚の炭化珪素基板１１に対してより多くのＭＯＳＦＥＴ８０，８１を形成することができる。このように多数のＭＯＳＦＥＴ８０，８１が形成された場合でも、上記のように欠陥部４０を含む不良素子（ＭＯＳＦＥＴ８１）を耐圧測定の対象から除外することにより、測定時間が長くなることを抑制することができる。 Thereby, more MOSFETs 80 and 81 can be formed on one silicon carbide substrate 11. Even when a large number of MOSFETs 80 and 81 are formed in this way, it is possible to suppress an increase in measurement time by excluding the defective element (MOSFET 81) including the defective portion 40 from the object of withstand voltage measurement as described above. Can do.
（８）上記炭化珪素半導体装置の製造方法において、ＭＯＳＦＥＴ８０，８１は、一辺の長さＬ１，Ｌ２が１０ｍｍ以下の四角形状を有している。 (8) In the method for manufacturing the silicon carbide semiconductor device, MOSFETs 80 and 81 have a rectangular shape with side lengths L1 and L2 of 10 mm or less.
これにより、一枚の炭化珪素基板１１に対してより多くのＭＯＳＦＥＴ８０，８１を形成することができる。このように多数のＭＯＳＦＥＴ８０，８１が形成された場合でも、上記のように欠陥部４０を含む不良素子（ＭＯＳＦＥＴ８１）を耐圧測定の対象から除外することにより、測定時間が長くなることを抑制することができる。 Thereby, more MOSFETs 80 and 81 can be formed on one silicon carbide substrate 11. Even when a large number of MOSFETs 80 and 81 are formed in this way, it is possible to suppress an increase in measurement time by excluding the defective element (MOSFET 81) including the defective portion 40 from the object of withstand voltage measurement as described above. Can do.
（９）上記炭化珪素半導体装置の製造方法において、炭化珪素層５は、４Ｈ型または６Ｈ型の炭化珪素から構成されている。 (9) In the method for manufacturing the silicon carbide semiconductor device, silicon carbide layer 5 is made of 4H-type or 6H-type silicon carbide.
４Ｈ型および６Ｈ型のいずれのポリタイプの炭化珪素層５に対して励起光Ｐ１を照射した場合でも、上記のように欠陥部４０に起因して炭化珪素層５から放出される光Ｐ２を検出することができる。 As described above, the light P2 emitted from the silicon carbide layer 5 due to the defective portion 40 is detected regardless of whether the 4H-type or 6H-type polytype silicon carbide layer 5 is irradiated with the excitation light P1. can do.
[本発明の実施形態の詳細]
次に、本発明の実施形態の具体例を、図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
[Details of the embodiment of the present invention]
Next, specific examples of embodiments of the present invention will be described with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.
（実施形態１）
まず、本発明の一実施形態である実施形態１に係る炭化珪素半導体装置の製造方法について説明する。図１を参照して、まず、工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、たとえばポリタイプが４Ｈ型または６Ｈ型である炭化珪素インゴット（図示しない）が所定の厚みにスライスされる。これにより、図２に示すように主表面１１ａを有する炭化珪素基板１１が得られる。炭化珪素基板１１の直径は、たとえば１５０ｍｍ以上（６インチ以上）である。
(Embodiment 1)
First, the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 which is one Embodiment of this invention is demonstrated. Referring to FIG. 1, first, a silicon carbide substrate preparation step is performed as a step (S10). In this step (S10), for example, a silicon carbide ingot (not shown) whose polytype is 4H type or 6H type is sliced to a predetermined thickness. Thereby, silicon carbide substrate 11 having main surface 11a as shown in FIG. 2 is obtained. Silicon carbide substrate 11 has a diameter of, for example, 150 mm or more (6 inches or more).
次に、工程（Ｓ２０）としてエピタキシャル成長膜形成工程が実施される。この工程（Ｓ２０）では、図２を参照して、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いたエピタキシャル成長により、炭化珪素基板１１の主表面１１ａ上に炭化珪素層５が形成される。このとき、シランガス（ＳｉＨ4）およびプロパンガス（Ｃ3Ｈ8）が原料ガスとして用いられ、水素ガス（Ｈ2）がキャリアガスとして用いられ、また窒素ガス（Ｎ2）またはアンモニアガス（ＮＨ3）がドーピングガスとして用いられる。そして、上記原料ガスおよびドーピングガスを熱分解させて主表面１１ａ上にて析出させることにより、窒素（Ｎ）原子がドーピングされた炭化珪素層５が形成される。炭化珪素層５を構成する炭化珪素のポリタイプは、たとえば４Ｈ型または６Ｈ型である。このようにして、炭化珪素基板１１と炭化珪素層５とを有し、かつ主面１０ａと当該主面１０ａと反対側の主面１０ｂとを含むエピタキシャルウエハ１０が得られる。なお、炭化珪素層５の内部には、図２に示すように炭化珪素基板１１から引き継がれた欠陥部４０が存在している。 Next, an epitaxial growth film forming step is performed as a step (S20). In this step (S20), referring to FIG. 2, silicon carbide layer 5 is formed on main surface 11a of silicon carbide substrate 11 by epitaxial growth using, for example, a CVD (Chemical Vapor Deposition) method. At this time, silane gas (SiH 4 ) and propane gas (C 3 H 8 ) are used as source gases, hydrogen gas (H 2 ) is used as a carrier gas, and nitrogen gas (N 2 ) or ammonia gas (NH 3). ) Is used as a doping gas. Then, the silicon carbide layer 5 doped with nitrogen (N) atoms is formed by thermally decomposing the source gas and the doping gas and precipitating them on the main surface 11a. The polytype of silicon carbide constituting silicon carbide layer 5 is, for example, 4H type or 6H type. Thus, epitaxial wafer 10 having silicon carbide substrate 11 and silicon carbide layer 5 and including main surface 10a and main surface 10b opposite to main surface 10a is obtained. In addition, defect portion 40 inherited from silicon carbide substrate 11 exists in silicon carbide layer 5 as shown in FIG.
次に、工程（Ｓ３０）としてイオン注入工程が実施される。この工程（Ｓ３０）では、図３を参照して、まず、たとえばアルミニウム（Ａｌ）イオンが主面１０ａ側から炭化珪素層５内に注入されることにより、当該炭化珪素層５内にボディ領域１３が形成される。次に、たとえばリン（Ｐ）イオンがボディ領域１３内に注入されることにより、当該ボディ領域１３内にソース領域１４が形成される。次に、たとえばアルミニウム（Ａｌ）イオンがボディ領域１３内に注入されることにより、当該ボディ領域１３内においてソース領域１４に隣接するようにコンタクト領域１８が形成される。そして、炭化珪素層５においてボディ領域１３、ソース領域１４およびコンタクト領域１８のいずれも形成されない領域がドリフト領域１２となる。また上記イオン注入により、炭化珪素層５の不純物領域（ボディ領域１３、ソース領域１４およびコンタクト領域１８）が形成された領域において、結晶欠陥である欠陥部４０がさらに導入される。 Next, an ion implantation step is performed as a step (S30). In this step (S30), referring to FIG. 3, first, for example, aluminum (Al) ions are implanted into silicon carbide layer 5 from the main surface 10a side, whereby body region 13 is formed in silicon carbide layer 5. Is formed. Next, for example, phosphorus (P) ions are implanted into the body region 13 to form the source region 14 in the body region 13. Next, for example, aluminum (Al) ions are implanted into the body region 13 to form the contact region 18 adjacent to the source region 14 in the body region 13. A region where none of body region 13, source region 14, and contact region 18 is formed in silicon carbide layer 5 is drift region 12. Further, by the ion implantation, a defect portion 40 which is a crystal defect is further introduced in the region where the impurity region (body region 13, source region 14 and contact region 18) of silicon carbide layer 5 is formed.
次に、工程（Ｓ４０）として活性化アニール工程が実施される。この工程（Ｓ４０）では、図３を参照して、エピタキシャルウエハ１０が所定温度でアニールされる。これにより、炭化珪素層５内に注入された不純物が活性化し、上記不純物領域において所望のキャリアが発生する。また上記アニール処理により、イオン注入の際に炭化珪素層５の内部に導入された欠陥部４０が部分的に修復される。 Next, an activation annealing step is performed as a step (S40). In this step (S40), referring to FIG. 3, epitaxial wafer 10 is annealed at a predetermined temperature. As a result, the impurity implanted into silicon carbide layer 5 is activated, and desired carriers are generated in the impurity region. Moreover, the defect part 40 introduced into the silicon carbide layer 5 during the ion implantation is partially repaired by the annealing treatment.
次に、工程（Ｓ５０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ５０）では、図４を参照して、たとえば酸素（Ｏ2）を含む雰囲気中においてエピタキシャルウエハ１０が所定温度で加熱される。これにより、エピタキシャルウエハ１０の主面１０ａを含む領域が熱酸化される。その結果、図４に示すように、二酸化珪素（ＳｉＯ2）からなるゲート酸化膜１５が主面１０ａ全体を覆うように形成される。また上記熱酸化処理により、炭化珪素層５内において欠陥部４０がさらに導入される。 Next, a gate oxide film forming step is performed as a step (S50). In this step (S50), referring to FIG. 4, epitaxial wafer 10 is heated at a predetermined temperature in an atmosphere containing, for example, oxygen (O 2 ). Thereby, the region including main surface 10a of epitaxial wafer 10 is thermally oxidized. As a result, as shown in FIG. 4, a gate oxide film 15 made of silicon dioxide (SiO 2 ) is formed so as to cover the entire main surface 10a. Further, defect portion 40 is further introduced in silicon carbide layer 5 by the thermal oxidation treatment.
次に、工程（Ｓ６０）としてフォトルミネッセンス（Ｐｈｏｔｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＰＬ）測定工程が実施される。この工程（Ｓ６０）では、以下に説明するようにして、上記不純物領域が形成された炭化珪素層５に対してＰＬ測定を実施される。これにより、上記工程（Ｓ２０）〜（Ｓ５０）において炭化珪素層５の内部に導入された欠陥部４０の、主面１０ａ内における位置座標を決定することができる。 Next, as a step (S60), a photo luminescence (PL) measurement step is performed. In this step (S60), as described below, PL measurement is performed on silicon carbide layer 5 in which the impurity region is formed. Thereby, the position coordinate in the main surface 10a of the defect part 40 introduced into the inside of the silicon carbide layer 5 in the said process (S20)-(S50) can be determined.
図５を参照して、上記ＰＬ測定では、まず、励起光Ｐ１が主面１０ａ側からエピタキシャルウエハ１０に対して照射される。励起光Ｐ１は波長（λ）が４００ｎｍ以下の光であり、たとえばヘリウム‐カドミウム（Ｈｅ−Ｃｄ）レーザ（λ＝３２５ｎｍ）や水銀‐キセノン（Ｈｇ−Ｘｅ）ＵＶ（Ｕｌｔｒａ Ｖｉｏｌｅｔ）ランプ（λ＝３１４ｎｍ）である。励起光Ｐ１の照射領域において炭化珪素層５の内部に欠陥部４０（図２〜４）が存在している場合には、図５に示すように特定の波長域にある光Ｐ２が炭化珪素層５から放出される。光Ｐ２は、欠陥部４０に起因して放出されるものであり、４００ｎｍを超える（たとえば５００ｎｍ以上１０００ｎｍ以下）の波長を有している。光Ｐ２は、たとえば光電子増倍管などの検出器（図示しない）により検出される。そして、励起光Ｐ１をエピタキシャルウエハ１０の全面において走査させ、そのとき放出される光Ｐ２が検出される。これにより、主面１０ａ内における欠陥部４０の位置座標を決定することができる。なお、上記位置座標は、たとえばエピタキシャルウエハ１０のオリフラＯＦを基準としたＸＹ平面上の座標として決定することができる。 Referring to FIG. 5, in the PL measurement, first, excitation light P1 is irradiated onto epitaxial wafer 10 from the main surface 10a side. The excitation light P1 is light having a wavelength (λ) of 400 nm or less. For example, helium-cadmium (He—Cd) laser (λ = 325 nm) or mercury-xenon (Hg—Xe) UV (Ultra Violet) lamp (λ = 314 nm). ). When defect 40 (FIGS. 2 to 4) is present inside silicon carbide layer 5 in the region irradiated with excitation light P1, light P2 in a specific wavelength region as shown in FIG. 5 is released. The light P2 is emitted due to the defective portion 40, and has a wavelength exceeding 400 nm (for example, not less than 500 nm and not more than 1000 nm). The light P2 is detected by a detector (not shown) such as a photomultiplier tube. Then, the excitation light P1 is scanned over the entire surface of the epitaxial wafer 10, and the light P2 emitted at that time is detected. Thereby, the position coordinate of the defect part 40 in the main surface 10a can be determined. The position coordinates can be determined as coordinates on the XY plane with reference to the orientation flat OF of the epitaxial wafer 10, for example.
図６を参照して、欠陥部４０は、たとえば基底面転位（Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ：ＢＰＤ）、貫通らせん転位（Ｔｈｒｅａｄｉｎｇ Ｓｃｒｅｗ Ｄｉｓｌｏｃａｔｉｏｎ）、貫通刃状転位（Ｔｈｒｅａｄｉｎｇ Ｅｄｇｅ Ｄｉｓｌｏｃａｔｉｏｎ：ＴＥＤ）または三角欠陥などであり得る。また図６に示すように、主面１０ａ側から光Ｐ２（図５）を検出して得たＰＬ像において欠陥部４０の形状を観察したとき、欠陥部４０の最大幅Ｗは１μｍ以上である。このような大型の欠陥部４０を含む領域に形成された素子においては、耐圧不良が発生する可能性が高くなる。特に、欠陥部４０の最大幅Ｗが５μｍ以上や１０μｍ以上である場合には、当該欠陥部４０を含む領域に形成された素子において耐圧不良が発生する可能性がさらに高くなる。 Referring to FIG. 6, defect 40 is, for example, a basal plane dislocation (BPD), a threading screw dislocation (Threading Screw Dislocation), a threading edge dislocation (TED), or a triangular defect. obtain. Moreover, as shown in FIG. 6, when the shape of the defect part 40 is observed in the PL image obtained by detecting the light P2 (FIG. 5) from the main surface 10a side, the maximum width W of the defect part 40 is 1 μm or more. . In an element formed in a region including such a large defect portion 40, there is a high possibility that a breakdown voltage failure will occur. In particular, when the maximum width W of the defect portion 40 is 5 μm or more or 10 μm or more, the possibility that a breakdown voltage failure occurs in the element formed in the region including the defect portion 40 is further increased.
次に、工程（Ｓ７０）としてゲート電極形成工程が実施される。この工程（Ｓ７０）では、図７を参照して、たとえばＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＣＶＤ法により、ゲート酸化膜１５上に接触するようにゲート電極２７が形成される。ゲート電極２７は、たとえば高濃度の不純物が導入されたポリシリコンなどである。 Next, a gate electrode forming step is performed as a step (S70). In this step (S70), referring to FIG. 7, gate electrode 27 is formed to be in contact with gate oxide film 15 by, for example, LP (Low Pressure) -CVD. The gate electrode 27 is, for example, polysilicon into which a high concentration impurity is introduced.
次に、工程（Ｓ８０）として層間絶縁膜形成工程が実施される。この工程（Ｓ８０）では、図７を参照して、たとえばＣＶＤ法によりゲート酸化膜１５とともにゲート電極２７を取り囲むように、二酸化珪素（ＳｉＯ2）からなる層間絶縁膜２１が形成される。 Next, an interlayer insulating film forming step is performed as a step (S80). In this step (S80), referring to FIG. 7, interlayer insulating film 21 made of silicon dioxide (SiO 2 ) is formed so as to surround gate electrode 27 together with gate oxide film 15 by, eg, CVD.
次に、工程（Ｓ９０）としてオーミック電極形成工程が実施される。この工程（Ｓ９０）では、図７を参照して、まずソース電極１６を形成すべき領域においてゲート酸化膜１５および層間絶縁膜２１がエッチングにより除去される。これにより、ソース領域１４およびコンタクト領域１８が露出した領域が形成される。そして、当該領域にたとえばＮｉからなる金属膜（図示しない）が形成される。一方、エピタキシャルウエハ１０の主面１０ｂ上において、同様にＮｉからなる金属膜（図示しない）が形成される。その後、エピタキシャルウエハ１０がアニールされることにより、上記金属膜の少なくとも一部がシリサイド化する。これにより、図８に示すようにエピタキシャルウエハ１０の主面１０ａ上においてソース電極１６が形成され、かつ主面１０ｂ上においてドレイン電極２０が形成される。なお、ソース電極１６およびドレイン電極２０は、それぞれ炭化珪素層５および炭化珪素基板１１に対してオーミック接触を形成可能な材料から構成されることが好ましく、たとえばニッケルシリコン（ＮｉxＳｉy）、チタンシリコン（ＴｉxＳｉy）、アルミシリコン（ＡｌxＳｉy）およびチタンアルミシリコン（ＴｉxＡｌyＳｉz）からなる群より選択される少なくとも一の材料から構成されることが好ましい（ｘ，ｙ，ｚ＞０）。 Next, an ohmic electrode forming step is performed as a step (S90). In this step (S90), referring to FIG. 7, first, gate oxide film 15 and interlayer insulating film 21 are removed by etching in a region where source electrode 16 is to be formed. Thereby, a region where the source region 14 and the contact region 18 are exposed is formed. Then, a metal film (not shown) made of Ni, for example, is formed in the region. On the other hand, a metal film (not shown) made of Ni is similarly formed on the main surface 10b of the epitaxial wafer 10. Thereafter, the epitaxial wafer 10 is annealed, whereby at least a part of the metal film is silicided. Thereby, as shown in FIG. 8, source electrode 16 is formed on main surface 10a of epitaxial wafer 10, and drain electrode 20 is formed on main surface 10b. Note that source electrode 16 and drain electrode 20 are preferably made of a material capable of forming ohmic contact with silicon carbide layer 5 and silicon carbide substrate 11, for example, nickel silicon (Ni x Si y ), titanium, for example. It is preferably composed of at least one material selected from the group consisting of silicon (Ti x Si y ), aluminum silicon (Al x Si y ), and titanium aluminum silicon (Ti x Al y Si z ) (x, y , Z> 0).
次に、工程（Ｓ１００）としてパッド電極形成工程が実施される。この工程（Ｓ１００）では、図８を参照して、たとえば蒸着法によりアルミニウム（Ａｌ）や金（Ａｕ）などの導電体からなるソースパッド電極１９が、ソース電極１６および層間絶縁膜２１を覆うように形成される。またソースパッド電極１９と同様に、アルミニウム（Ａｌ）や金（Ａｕ）などからなる裏面パッド電極２３が、ドレイン電極２０を覆うように形成される。以上のようにして、上記工程（Ｓ１０）〜（Ｓ１００）が順に実施されることにより、図９に示すようにソースパッド電極１９およびゲートパッド電極２２を有するＭＯＳＦＥＴ８０，８１（素子）が複数形成される。ＭＯＳＦＥＴ８０，８１は、たとえば一辺の長さＬ１，Ｌ２が１０ｍｍ以下（好ましくは５ｍｍ以下、より好ましくは２ｍｍ以下）の四角形状を有している。なお、図７および図８においては、炭化珪素層５の内部に存在する欠陥部４０の記載が省略されている。 Next, a pad electrode forming step is performed as a step (S100). In this step (S100), referring to FIG. 8, source pad electrode 19 made of a conductor such as aluminum (Al) or gold (Au) is covered with source electrode 16 and interlayer insulating film 21, for example, by vapor deposition. Formed. Similarly to the source pad electrode 19, a back surface pad electrode 23 made of aluminum (Al), gold (Au), or the like is formed so as to cover the drain electrode 20. As described above, the steps (S10) to (S100) are sequentially performed, so that a plurality of MOSFETs 80 and 81 (elements) having the source pad electrode 19 and the gate pad electrode 22 are formed as shown in FIG. The MOSFETs 80 and 81 have, for example, a rectangular shape with side lengths L1 and L2 of 10 mm or less (preferably 5 mm or less, more preferably 2 mm or less). 7 and 8, the description of the defect portion 40 existing inside the silicon carbide layer 5 is omitted.
次に、工程（Ｓ１１０）として不良素子決定工程が実施される。この工程（Ｓ１１０）では、図９を参照して、上記フォトルミネッセンス測定工程（Ｓ６０）において決定された欠陥部４０の位置情報に基づいて、複数のＭＯＳＦＥＴ８０，８１のうち不良素子が決定される。より具体的には、図９において斜線で示すように、炭化珪素層５の内部に欠陥部４０が形成されたＭＯＳＦＥＴ８１が不良素子として決定される。 Next, a defective element determination step is performed as a step (S110). In this step (S110), referring to FIG. 9, a defective element is determined from among the plurality of MOSFETs 80 and 81 based on the positional information of the defective portion 40 determined in the photoluminescence measurement step (S60). More specifically, as indicated by hatching in FIG. 9, MOSFET 81 in which defective portion 40 is formed inside silicon carbide layer 5 is determined as a defective element.
次に、工程（Ｓ１２０）として耐圧測定工程（オンウエハ測定工程）が実施される。この工程（Ｓ１２０）では、複数のＭＯＳＦＥＴ８０，８１のうち不良素子として決定されたＭＯＳＦＥＴ８１を除いた他のＭＯＳＦＥＴ８０について耐圧測定が実施される。つまり、不良素子であるＭＯＳＦＥＴ８１は、予め耐圧測定の対象から除外される。以下、耐圧測定の詳細について図１０を参照して説明する。 Next, a withstand pressure measurement process (on-wafer measurement process) is performed as a process (S120). In this step (S120), withstand voltage measurement is performed on the other MOSFETs 80 excluding the MOSFET 81 determined as a defective element among the plurality of MOSFETs 80 and 81. That is, the MOSFET 81 which is a defective element is excluded from the object of the withstand voltage measurement in advance. Hereinafter, details of the pressure resistance measurement will be described with reference to FIG.
まず、たとえばフロリナート（登録商標）などの高い絶縁性を有するフッ素系不活性液体３０で満たされたトレー２が準備される。トレー２の底部には、ステージ３が配置されている。次に、ＭＯＳＦＥＴ８０，８１が形成されたエピタキシャルウエハ１０が、ステージ３の上に配置される。これにより、図１０に示すように、エピタキシャルウエハ１０がフッ素系不活性液体３０の中に浸漬される。また図１０に示すように、エピタキシャルウエハ１０の主面１０ｂ上に形成された裏面パッド電極２３は、ステージ３と接触する。 First, a tray 2 filled with a fluorine-based inert liquid 30 having high insulating properties such as Fluorinert (registered trademark) is prepared. A stage 3 is disposed at the bottom of the tray 2. Next, the epitaxial wafer 10 on which the MOSFETs 80 and 81 are formed is placed on the stage 3. As a result, the epitaxial wafer 10 is immersed in the fluorine-based inert liquid 30 as shown in FIG. Further, as shown in FIG. 10, the back surface pad electrode 23 formed on the main surface 10 b of the epitaxial wafer 10 is in contact with the stage 3.
次に、図１０に示すようにプローブ４の針４Ａがソースパッド電極１９に接触し、また針４Ｂがゲートパッド電極２２に接触する。次に、プローブ４とステージ３との間に所定の電圧が印加され、そのとき流れた電流値が計測される。そして、計測された電流値が一定の閾値を超えるか否かを基準として、ＭＯＳＦＥＴ８０の耐圧が測定される。この耐圧測定は、たとえば室温下において実施される。上記耐圧測定が完了した後、エピタキシャルウエハ１０がフッ素系不活性液体３０から取り出される。その後、エピタキシャルウエハ１０の表面に洗浄、乾燥処理が施される。 Next, as shown in FIG. 10, the needle 4 </ b> A of the probe 4 contacts the source pad electrode 19, and the needle 4 </ b> B contacts the gate pad electrode 22. Next, a predetermined voltage is applied between the probe 4 and the stage 3, and the current value flowing at that time is measured. Then, the breakdown voltage of the MOSFET 80 is measured based on whether or not the measured current value exceeds a certain threshold value. This withstand voltage measurement is performed, for example, at room temperature. After the pressure resistance measurement is completed, the epitaxial wafer 10 is taken out from the fluorine-based inert liquid 30. Thereafter, the surface of the epitaxial wafer 10 is subjected to a cleaning and drying process.
次に、工程（Ｓ１３０）として分割工程が実施される。この工程（Ｓ１３０）では、図１１を参照して、上記耐圧測定が完了した後、エピタキシャルウエハ１０に対してダイシング加工が施される。これにより、複数のＭＯＳＦＥＴ８０，８１が各々のＭＯＳＦＥＴ８０，８１に分割される。 Next, a dividing step is performed as a step (S130). In this step (S130), referring to FIG. 11, after the pressure resistance measurement is completed, the epitaxial wafer 10 is diced. As a result, the plurality of MOSFETs 80 and 81 are divided into the respective MOSFETs 80 and 81.
次に、工程（Ｓ１４０）として選別工程が実施される。この工程（Ｓ１４０）では、分割された複数のＭＯＳＦＥＴ８０，８１において良品と不良品との選別が行われる。より具体的には、上記工程（Ｓ１１０）において不良素子として決定されたＭＯＳＦＥＴ８１および上記工程（Ｓ１２０）において耐圧不良が検出されたＭＯＳＦＥＴ８０が不良品と判定され、その他のＭＯＳＦＥＴ８０が良品と判定される。そして、良品と判定されたＭＯＳＦＥＴ８０は、後の実装工程において半導体モジュールに組み込まれる。以上のようにして、工程（Ｓ１０）〜（Ｓ１４０）が実施されることにより、本実施形態に係る炭化珪素半導体装置の製造方法が完了する。 Next, a sorting step is performed as a step (S140). In this step (S140), the non-defective product and the defective product are selected in the divided MOSFETs 80 and 81. More specifically, the MOSFET 81 determined as a defective element in the step (S110) and the MOSFET 80 in which a breakdown voltage failure is detected in the step (S120) are determined as defective products, and the other MOSFETs 80 are determined as non-defective products. Then, the MOSFET 80 determined to be non-defective is incorporated into the semiconductor module in a subsequent mounting process. By performing steps (S10) to (S140) as described above, the method for manufacturing the silicon carbide semiconductor device according to the present embodiment is completed.
以上のように、本実施形態に係る炭化珪素半導体装置の製造方法では、イオン注入後の炭化珪素層５に対して励起光Ｐ１を照射し、炭化珪素層５の内部に存在する欠陥部４０に起因して放出される光Ｐ２を検出することによりフォトルミネッセンス測定が実施される。これにより、炭化珪素層５の内部における欠陥部４０の存在を容易に確認することができる。図１４の写真は、イオン注入後の炭化珪素層５に励起光Ｐ１を照射し、そのとき放出された光Ｐ２（λ＝９５０ｎｍ）を検出することにより得たＰＬ像である。上記ＰＬ像に示されるように、欠陥部４０が存在する領域５０を、その他の領域と区別して観察することができる。そして、欠陥部４０を含む領域に形成されたＭＯＳＦＥＴ８１を不良素子として決定し、当該不良素子を耐圧測定の対象から除外することができる。これにより、耐圧測定工程（Ｓ１２０）における測定母数を減らすことで測定時間の短縮が可能となる。また、ＰＬ測定を採用することで多工程を要することなく欠陥部４０を非破壊で検出することができる。したがって、本実施形態に係る炭化珪素半導体装置の製造方法によれば、耐圧測定の時間を短縮することによりプロセス全体をより効率化することができる。 As described above, in the method for manufacturing the silicon carbide semiconductor device according to this embodiment, the silicon carbide layer 5 after ion implantation is irradiated with the excitation light P <b> 1, and the defect portion 40 existing inside the silicon carbide layer 5 is irradiated. Photoluminescence measurements are performed by detecting the light P2 emitted due to it. Thereby, the presence of defect 40 in silicon carbide layer 5 can be easily confirmed. The photograph in FIG. 14 is a PL image obtained by irradiating the silicon carbide layer 5 after ion implantation with excitation light P1 and detecting the light P2 (λ = 950 nm) emitted at that time. As shown in the PL image, the region 50 where the defect 40 is present can be observed separately from other regions. Then, the MOSFET 81 formed in the region including the defective portion 40 can be determined as a defective element, and the defective element can be excluded from the object of the withstand voltage measurement. Thereby, the measurement time can be shortened by reducing the measurement parameter in the pressure resistance measurement step (S120). Further, by adopting the PL measurement, it is possible to detect the defective portion 40 in a non-destructive manner without requiring many steps. Therefore, according to the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, the entire process can be made more efficient by reducing the time for measuring the breakdown voltage.
また、本実施形態に係る炭化珪素半導体装置の製造方法では、炭化珪素層５上にゲート酸化膜１５が形成された後に上記フォトルミネッセンス測定が実施される。そのため、イオン注入時に炭化珪素層５に導入される欠陥部４０に加えて、ゲート酸化膜１５の形成時に導入される欠陥部４０も併せて検出することが可能になる。 In the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, the photoluminescence measurement is performed after the gate oxide film 15 is formed on the silicon carbide layer 5. Therefore, in addition to the defect portion 40 introduced into the silicon carbide layer 5 at the time of ion implantation, the defect portion 40 introduced at the time of forming the gate oxide film 15 can also be detected.
（実施形態２）
次に、本発明の他の実施形態である実施形態２に係る炭化珪素半導体装置の製造方法について説明する。実施形態２に係る炭化珪素半導体装置の製造方法は、基本的には上記実施形態１に係る炭化珪素半導体装置の製造方法と同様の工程により実施され、かつ同様の効果を有する。しかし、実施形態２に係る炭化珪素半導体装置の製造方法は、フォトルミネッセンス測定工程が実施されるタイミングにおいて、上記実施形態１に係る炭化珪素半導体装置の製造方法とは異なっている。
(Embodiment 2)
Next, a method for manufacturing a silicon carbide semiconductor device according to Embodiment 2, which is another embodiment of the present invention, will be described. The method for manufacturing the silicon carbide semiconductor device according to the second embodiment is basically performed by the same process as the method for manufacturing the silicon carbide semiconductor device according to the first embodiment, and has the same effect. However, the method for manufacturing the silicon carbide semiconductor device according to the second embodiment differs from the method for manufacturing the silicon carbide semiconductor device according to the first embodiment at the timing when the photoluminescence measurement step is performed.
図１２を参照して、本実施形態に係る炭化珪素半導体装置の製造方法では、まず上記実施形態１の工程（Ｓ１０）〜（Ｓ４０）と同様にして、工程（Ｓ１５０）〜（Ｓ１８０）が実施される。これにより、炭化珪素層５においてボディ領域１３、ソース領域１４およびコンタクト領域１８が形成されたエピタキシャルウエハ１０が得られる（図３）。 Referring to FIG. 12, in the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, first, steps (S150) to (S180) are performed in the same manner as steps (S10) to (S40) of the first embodiment. Is done. Thereby, epitaxial wafer 10 in which body region 13, source region 14 and contact region 18 are formed in silicon carbide layer 5 is obtained (FIG. 3).
次に、工程（Ｓ１９０）としてフォトルミネッセンス測定工程が実施される。この工程（Ｓ１９０）では、上記実施形態１の工程（Ｓ６０）と同様に、イオン注入時に炭化珪素層５の内部に導入された欠陥部４０の位置座標が決定される（図５）。 Next, a photoluminescence measurement step is performed as a step (S190). In this step (S190), as in the step (S60) of the first embodiment, the position coordinates of the defect portion 40 introduced into the silicon carbide layer 5 at the time of ion implantation are determined (FIG. 5).
次に、工程（Ｓ２００）としてゲート酸化膜形成工程が実施される。この工程（Ｓ２００）では、上記実施形態１の工程（Ｓ５０）と同様に、炭化珪素層５上にゲート酸化膜１５が形成される（図４）。このように、本実施形態では炭化珪素層５にボディ領域１３、ソース領域１４およびコンタクト領域１８などの不純物領域が形成された後であって、炭化珪素層５上にゲート酸化膜１５が形成される前にフォトルミネッセンス測定工程（Ｓ１９０）が実施される。その後、上記実施形態１の工程（Ｓ７０）〜（Ｓ１４０）と同様にして工程（Ｓ２１０）〜（Ｓ２８０）が実施され、本実施形態に係る炭化珪素半導体装置の製造方法が完了する。 Next, a gate oxide film forming step is performed as a step (S200). In this step (S200), gate oxide film 15 is formed on silicon carbide layer 5 as in step (S50) of the first embodiment (FIG. 4). As described above, in this embodiment, the gate oxide film 15 is formed on the silicon carbide layer 5 after the impurity regions such as the body region 13, the source region 14 and the contact region 18 are formed in the silicon carbide layer 5. Before the photoluminescence measurement step (S190) is performed. Thereafter, steps (S210) to (S280) are performed in the same manner as steps (S70) to (S140) of the first embodiment, and the method for manufacturing the silicon carbide semiconductor device according to the present embodiment is completed.
以上のように、本実施形態に係る炭化珪素半導体装置の製造方法では、炭化珪素層５に上記不純物領域が形成された後、炭化珪素層５上にゲート酸化膜１５が形成される前にフォトルミネッセンス測定工程が実施される。これにより、上記実施形態１に係る炭化珪素半導体装置の製造方法のように、ゲート酸化膜１５の形成後にフォトルミネッセンス測定が実施される場合に比べて、欠陥部４０に起因して炭化珪素層５から放出される光Ｐ２をより確実に検出することができる。その結果、炭化珪素層５の内部に存在する欠陥部４０の位置座標をより確実に決定することができる。 As described above, in the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, after the impurity region is formed in silicon carbide layer 5, the photo process is performed before gate oxide film 15 is formed on silicon carbide layer 5. A luminescence measurement step is performed. Thereby, silicon carbide layer 5 caused by defective portion 40 is compared with the case where the photoluminescence measurement is performed after formation of gate oxide film 15 as in the method of manufacturing the silicon carbide semiconductor device according to the first embodiment. It is possible to more reliably detect the light P2 emitted from the. As a result, the position coordinates of defect portion 40 existing inside silicon carbide layer 5 can be determined more reliably.
（実施形態３）
次に、本発明のさらに他の実施形態である実施形態３に係る炭化珪素半導体装置の製造方法について説明する。実施形態３に係る炭化珪素半導体装置の製造方法は、基本的には上記実施形態１に係る炭化珪素半導体装置の製造方法と同様の工程により実施され、かつ同様の効果を有する。しかし、実施形態３に係る炭化珪素半導体装置の製造方法は、オンウエハ測定ではなくチップ測定により耐圧測定が実施される点において、上記実施形態１に係る炭化珪素半導体装置の製造方法とは異なっている。
(Embodiment 3)
Next, a method for manufacturing a silicon carbide semiconductor device according to Embodiment 3 which is still another embodiment of the present invention will be described. The method for manufacturing the silicon carbide semiconductor device according to the third embodiment is basically performed by the same process as the method for manufacturing the silicon carbide semiconductor device according to the first embodiment, and has the same effect. However, the method for manufacturing the silicon carbide semiconductor device according to the third embodiment differs from the method for manufacturing the silicon carbide semiconductor device according to the first embodiment in that the breakdown voltage measurement is performed by chip measurement rather than on-wafer measurement. .
図１３を参照して、本実施形態に係る炭化珪素半導体装置の製造方法では、まず上記実施形態１の工程（Ｓ１０）〜（Ｓ１１０）と同様にして、工程（Ｓ２９０）〜（Ｓ３９０）が実施される。これにより、複数のＭＯＳＦＥＴ８０，８１が形成され、また炭化珪素層５の内部に欠陥部４０が導入されたＭＯＳＦＥＴ８１が不良素子として決定される（図９）。 Referring to FIG. 13, in the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, first, steps (S290) to (S390) are performed in the same manner as steps (S10) to (S110) of the first embodiment. Is done. Thereby, a plurality of MOSFETs 80 and 81 are formed, and MOSFET 81 in which defective portion 40 is introduced into silicon carbide layer 5 is determined as a defective element (FIG. 9).
次に、工程（Ｓ４００）として分割工程が実施される。この工程（Ｓ４００）では、上記実施形態１の工程（Ｓ１３０）と同様に、エピタキシャルウエハ１０にダイシング加工を施すことにより、複数のＭＯＳＦＥＴ８０，８１が各々のＭＯＳＦＥＴ８０，８１に分割される（図１１）。 Next, a dividing step is performed as a step (S400). In this step (S400), like the step (S130) of the first embodiment, the epitaxial wafer 10 is diced to divide the plurality of MOSFETs 80 and 81 into the respective MOSFETs 80 and 81 (FIG. 11). .
次に、工程（Ｓ４１０）として耐圧測定工程（チップ測定工程）が実施される。この工程（Ｓ４１０）では、上記工程（Ｓ４００）において分割された素子（チップ）に対して耐圧測定が実施される。このとき、上記実施形態１と同様に、上記工程（Ｓ３９０）において不良素子として決定されたＭＯＳＦＥＴ８１を除いた他のＭＯＳＦＥＴ８０についてのみ耐圧測定が実施される。 Next, a withstand voltage measurement step (chip measurement step) is performed as a step (S410). In this step (S410), withstand voltage measurement is performed on the element (chip) divided in the step (S400). At this time, as in the first embodiment, the withstand voltage measurement is performed only for the other MOSFETs 80 excluding the MOSFET 81 determined as a defective element in the step (S390).
次に、工程（Ｓ４２０）として選別工程が実施される。この工程（Ｓ４２０）では、上記実施形態１の工程（Ｓ１４０）と同様に、上記工程（Ｓ３９０）において不良素子として決定されたＭＯＳＦＥＴ８１および上記工程（Ｓ４１０）において耐圧不良が検出されたＭＯＳＦＥＴ８０が不良品として判定され、その他のＭＯＳＦＥＴ８０が良品として判定される。以上の工程（Ｓ２９０）〜（Ｓ４２０）が実施されることにより、本実施形態に係る炭化珪素半導体装置の製造方法が完了する。このように上記実施形態１のようなオンウエハ測定による耐圧測定に限定されず、本実施形態のようにチップ測定による耐圧測定も採用することが可能である。 Next, a sorting step is performed as a step (S420). In this step (S420), as in the step (S140) of the first embodiment, the MOSFET 81 determined as a defective element in the step (S390) and the MOSFET 80 in which the breakdown voltage is detected in the step (S410) are defective. The other MOSFET 80 is determined as a non-defective product. By performing the above steps (S290) to (S420), the method for manufacturing the silicon carbide semiconductor device according to the present embodiment is completed. Thus, the pressure resistance measurement by on-wafer measurement as in the first embodiment is not limited, and the pressure resistance measurement by chip measurement can also be adopted as in the present embodiment.
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。 It should be thought that embodiment disclosed this time is an illustration and restrictive at no points. The scope of the present invention is shown not by the embodiments described above but by the scope of claims, and is intended to include meanings equivalent to the scope of claims and all modifications within the scope.
本発明の一態様に係る炭化珪素半導体装置の製造方法は、プロセスの効率化が要求される炭化珪素半導体装置の製造方法において、特に有利に適用され得る。 The method for manufacturing a silicon carbide semiconductor device according to one aspect of the present invention can be particularly advantageously applied to a method for manufacturing a silicon carbide semiconductor device that requires process efficiency.
２ トレー
３ ステージ
４ プローブ
４Ａ，４Ｂ 針
５ 炭化珪素層
１０ エピタキシャルウエハ
１０ａ，１０ｂ 主面
１１ 炭化珪素基板
１１ａ 主表面
１２ ドリフト領域
１３ ボディ領域
１４ ソース領域
１５ ゲート酸化膜
１６ ソース電極
１８ コンタクト領域
１９ ソースパッド電極
２０ ドレイン電極
２１ 層間絶縁膜
２２ ゲートパッド電極
２３ 裏面パッド電極
２７ ゲート電極
３０ フッ素系不活性液体
４０ 欠陥部
５０ 領域
８０，８１ ＭＯＳＦＥＴ
Ｌ１，Ｌ２ 長さ
ＯＦ オリフラ
Ｐ１ 励起光
Ｐ２ 光
Ｗ 最大幅
2 tray 3 stage 4 probe 4A, 4B needle 5 silicon carbide layer 10 epitaxial wafer 10a, 10b main surface 11 silicon carbide substrate 11a main surface 12 drift region 13 body region 14 source region 15 gate oxide film 16 source electrode 18 contact region 19 source Pad electrode 20 Drain electrode 21 Interlayer insulating film 22 Gate pad electrode 23 Back pad electrode 27 Gate electrode 30 Fluorine-based inert liquid 40 Defect 50 Area 80, 81 MOSFET
L1, L2 length OF orientation flat P1 excitation light P2 light W maximum width
Claims (9)
前記炭化珪素層においてイオン注入により不純物領域を形成する工程と、
前記不純物領域が形成された前記炭化珪素層に対して主面側から波長４００ｎｍ以下の励起光が照射された後、波長が４００ｎｍよりも長く、かつ前記炭化珪素層の内部に存在する欠陥部に起因して放出される光を検出することにより、前記主面内における前記欠陥部の位置座標を決定するフォトルミネッセンス測定工程と、
前記フォトルミネッセンス測定工程の後、前記エピタキシャルウエハ上において絶縁膜および電極を形成することにより、複数の素子を形成する工程と、
前記フォトルミネッセンス測定工程において決定された前記欠陥部の前記位置座標に基づいて、前記複数の素子のうち前記炭化珪素層の内部に前記欠陥部が導入された不良素子を決定する工程と、
前記複数の素子のうち前記不良素子を除いた他の前記素子の耐圧を測定する耐圧測定工程とを備えた、炭化珪素半導体装置の製造方法。 Preparing an epitaxial wafer including a silicon carbide substrate having a main surface and a silicon carbide layer formed by epitaxial growth on the main surface;
Forming an impurity region by ion implantation in the silicon carbide layer;
After the silicon carbide layer in which the impurity region is formed is irradiated with excitation light having a wavelength of 400 nm or less from the principal surface side, the wavelength is longer than 400 nm and the defect portion existing in the silicon carbide layer is present. A photoluminescence measurement step for determining a position coordinate of the defect in the main surface by detecting light emitted due to the light;
A step of forming a plurality of elements by forming an insulating film and an electrode on the epitaxial wafer after the photoluminescence measurement step;
Determining a defective element in which the defect portion is introduced into the silicon carbide layer among the plurality of elements based on the position coordinates of the defect portion determined in the photoluminescence measurement step;
A method for manufacturing a silicon carbide semiconductor device, comprising: a withstand voltage measurement step of measuring a withstand voltage of the other elements excluding the defective element among the plurality of elements.
前記フォトルミネッセンス測定工程は、前記炭化珪素層上に前記ゲート酸化膜が形成された後に実施される、請求項１に記載の炭化珪素半導体装置の製造方法。 A step of forming a gate oxide film on the silicon carbide layer in which the impurity region is formed;
The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the photoluminescence measurement step is performed after the gate oxide film is formed on the silicon carbide layer.
前記フォトルミネッセンス測定工程は、前記炭化珪素層に前記不純物領域が形成された後、前記炭化珪素層上に前記ゲート酸化膜が形成される前に実施される、請求項１に記載の炭化珪素半導体装置の製造方法。 A step of forming a gate oxide film on the silicon carbide layer in which the impurity region is formed;
2. The silicon carbide semiconductor according to claim 1, wherein the photoluminescence measurement step is performed after the impurity region is formed in the silicon carbide layer and before the gate oxide film is formed on the silicon carbide layer. 3. Device manufacturing method.
前記分割工程の後、分割された前記複数の素子のうち良品と前記不良素子を含む不良品とを選別する工程とをさらに備える、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。 After the breakdown voltage measuring step, a dividing step of dividing the plurality of elements into each of the elements,
The carbonization according to any one of claims 1 to 5, further comprising a step of selecting a non-defective product and a defective product including the defective device among the plurality of divided devices after the dividing step. A method for manufacturing a silicon semiconductor device.
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