JP2016018876A - 電子装置又はその製造方法 - Google Patents

Abstract

【課題】フェイスアップで配置された複数の下層電子部品に跨って、フェイスダウンで上層電子部品を搭載し、上層電子部品の複数の上層端子を複数の下層電子部品の複数の下層端子にバンプ接続する場合、上層端子が下層端子から滑り落ちることに起因する接続不良が防止できる、電子装置およびその製造方法を提供すること。
【解決手段】フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、を備え、前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が、前記第１上層端子と前記第２上層端子との間の距離よりも長い。
【選択図】図５

Description

本発明は、電子装置又はその製造方法に関する。

回路基板に複数の半導体チップが搭載され、半導体チップの端子間が電気的に接続された通信用モジュールにおいて、半導体チップの端子間の接続はパッドを金やアルミなどのワイヤでボンディングして接続していることが一般的である。

近年、高速・大容量通信の要求から広い帯域の確保が可能なミリ波帯〜サブテラヘルツ波帯の周波数が使用され始めている。周波数が高くなるほど伝送線路における寄生容量や抵抗バラツキなどにより損失の割合が大きくなり、接続部の形状やワイヤボンディングのループ形状の安定化、ワイヤ長の短縮が課題となっている。

一方、特許文献１には、ワイヤボンディングのワイヤ長を短くする接続手段としてフリップチップ構造をバンプ接続で実施する方法があり、チップ間をバンプ接続した構造が、次のように開示されている：「配線基板上にマルチチップモジュールを構成する複数の半導体チップがフェイスダウンで接続されチップ間配線層が形成された半導体基板によりフェイスダウンで実装された半導体チップ間を電気的に接続する構造であり、配線基板への接続はフェイスダウンの半導体チップから直接行われ、フェイスダウンチップ間の接続はチップ間配線層で行う為、配線距離を短くすることができる」。

特開２００６−２６１３１１号公報

以下の分析は、本発明の観点から与えられる。

フェイスアップで配置された第１および第２下層電子部品に跨って、フェイスダウンで上層電子部品を搭載し、上層電子部品の第１および第２上層端子を第１および第２下層電子部品の下層端子にバンプ接続する場合、上層電子部品に上からボンディング荷重を印加する際、上層電子部品の第１および第２上層端子が第１及び第２下層電子部品の下層端子から滑り落ちて、接続不良が発生するおそれがある。特に、上層電子部品が有する第１および第２上層端子の距離と、第１下層電子部品の第１上層端子に接続される下層端子と第２下層電子部品の第２上層端子に接続される下層端子との間の距離が同じであり、さらに、二つの下層電子部品の端子面の高さが互いに異なる場合、上層電子部品は、低い端子面を有する下層電子部品の方へ滑り易くなる。

したがって、フェイスアップで配置された複数の下層電子部品に跨って、フェイスダウンで上層電子部品を搭載し、上層電子部品の複数の上層端子を複数の下層電子部品の複数の下層端子にバンプ接続する場合、上層端子が下層端子から滑り落ちることに起因する接続不良が防止できる、電子装置およびその製造方法が望まれる。

第１視点によれば、電子装置は、フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、を備え、前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が、前記第１上層端子と前記第２上層端子との間の距離よりも長い。

第２視点によれば、電子装置の製造方法は、フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、を備える、電子部品の製造方法であって、前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が、前記第１上層端子と前記第２上層端子との間の距離よりも長くなるよう、前記第２下層電子部品の前記下層端子が、前記第１下層電子部品の前記下層端子に対して位置決めされる。

上記視点によれば、フェイスアップで配置された複数の下層電子部品に跨って、フェイスダウンで上層電子部品を搭載し、上層電子部品の複数の上層端子を複数の下層電子部品の複数の下層端子にバンプ接続する場合、上層端子が下層端子から滑り落ちることに起因する接続不良が防止できる、電子装置およびその製造方法が提供される。

（Ａ）および（Ｂ）は、第１実施形態に係る電子装置の概略図である。 （Ａ）および（Ｂ）は、第２実施形態に係る電子装置の概略図である。 第３実施形態に係る電子装置の概略図である。 第４実施形態に係る電子装置の概略図である。 （Ａ）〜（Ｄ）は、第５実施形態に係る電子装置の概略図である。 （Ａ）〜（Ｄ）は、第６実施形態に係る電子装置の概略図である。 実施形態に係る電子装置の製造装置の一例の概略図である。 実施形態に係る電子装置の製造方法の一例を説明するフローチャートである。

以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。図面において、各実施形態における同じ又は同様の要素には同じ符号を付してある。

まず、後述する実施形態の概要を説明する。図５（Ｂ）に示す実施形態の電子装置は、フェイスアップで配置され、上側端子面１１ａ，１３ａに少なくとも一つの下層端子７，８が配置される第１および第２下層電子部品１１，１３と、第１および第２下層電子部品１１，１３に跨ってフェイスダウンで搭載されて、下側端子面１２ａに、第１下層電子部品１１の下層端子８（１１）にバンプ接続される少なくとも一つの第１上層端子７（１２）および第２下層電子部品１３の下層端子７（１３）にバンプ接続される少なくとも一つの第２上層端子８（１２）が配置される、少なくとも一つの上層電子部品１２と、を備えている。

第１下層電子部品１１の下層端子８（１１）と第２下層電子部品１３の下層端子７（１３）との間の距離「L(13-11)」は、第１上層端子７（１２）と第２上層端子８（１２）の間の距離「L12」よりも長く設定される。

距離L(13-11)の調節は、水平基準面（図１（Ｂ）の回路基板１ないし金属搭載面２の上面参照）に沿って、水平方向に行うことが容易である。よって、距離L(13-11)と距離「L12」の比較は、水平成分で行うことが好ましい。例えば、距離L(13-11)又はその水平成分を、距離「L12」又はその水平成分よりも長く設定すればよい。距離L12の水平成分は、第１および第２下層電子部品１１，１３の上側端子面１１ａ，１３ａ間の段差に応じて定まる。

第１下層電子部品１１の上側端子面１１ａが、第２下層電子部品１３の上側端子面１３ａよりも低い場合、第１上層端子７（１２）が第２上層端子８（１２）よりも低い状態で、傾斜角度θ12をもって上層電子部品１２は傾く。このため、上層電子部品１２のダイボンディング時、上層電子部品１２の第１上層端子７（１２）を、第１下層電子部品１１の下層端子８（１１）の図５（Ｂ）中右側に、滑り落ちさせようとする力が発生する。

しかしながら、上述した第１および第２下層電子部品１１，１３間における端子間距離設定によって、第１上層端子７（１２）はその中心が、低い方の下層端子、すなわち、第１下層電子部品１１の下層端子８（１１）の中心よりも、第１上層電子部品１２の中心側にオフセットされた状態で、第１下層電子部品１１の下層端子８（１１）にバンプ接続される。

これによって、第１下層電子部品１１の下層端子８（１１）は、第１上層端子７（１２）の滑り止めとして機能して、第１および第２上層端子７（１２），８（１２）が、下層端子８（１１），７（１３）から滑り落ちることが防止される。この結果、斜め搭載される上層電子部品１２の接続不良が防止される。このように第１および第２下層電子部品１１，１３の上側端子面１１ａ，１３ａの高さが相違していても、上側端子面１１ａ，１３ａ上に跨って傾斜して搭載される上層電子部品１２の接続信頼性が確保されるため、チップ厚みが相違する第１および第２下層電子部品１１，１３を採用しやすくなる。

また、高い方の第２上層端子８（１２）もその中心が、第２下層電子部品１３の下層端子７（１３）の中心よりも、第１上層電子部品１２の中心側にオフセットされた状態で、第２下層電子部品１３の下層端子７（１３）にバンプ接続される。これによって、第１および第２上層端子７（１２），８（１２）は、第１下層電子部品１１の下層端子８（１１）と第２下層電子部品１３の下層端子７（１３）との間に、搭載時には誘い込まれ、搭載完了後は嵌め込まれ、上層電子部品１２の接続信頼性がさらに向上される。

なお、図５（Ｂ）に示したように端子７，８が、頂点を通過する中心線対称な形状である場合には、端子間距離として、端子中心間距離を用いればよい。端子７，８が対称的でない形状である場合には、端子７，８の頂点間の距離を用いてもよい。

第１下層電子部品１１の下層端子８（１１）と第２下層電子部品１３の下層端子７（１３）との間の距離L(13-11)と、第１上層端子７（１２）と第２上層端子８（１２）の間の距離L12との差は、第１上層端子７（１２）と下層端子８（１１）の電気的接続が確保され、第２上層端子８（１２）と下層端子７（１３）の電気的接続が確保されるよう設定される。端子径が共通である場合、上記差は、第１および第２上層端子７（１２），８（１２）が、下層端子８（１１），７（１３）間に落下しないよう、端子径の半分を超えないことが好ましい。

このような端子間距離の設定は、端子間が短距離で接続されていることが要求される、高周波通信用モジュールに好適に適用される。また、上記端子間距離設定は、マルチ電子部品モジュール型電子装置の複数の端子間接続箇所の一部又は全部に適用することができる。

（第１実施形態）
第１実施形態に係る電子装置、特に、三個の下層半導体チップと、二個の上層半導体チップを備える、マルチチップモジュール型の半導体装置について説明する。図１（Ａ）は、第１実施形態の半導体装置の概略構成を説明するためのレイアウト図、図１（Ｂ）は図１（Ａ）のＡ−Ａ断面図である。

図１（Ｂ）を参照すると、第１実施形態の半導体装置は、回路基板１上の金属搭載面（共通基準搭載面）２上にフェイスアップで搭載され、上側端子面に少なくとも一つの下層端子７，８が配置される第１〜第３下層半導体チップ１１，１３，１５と、第１〜第３下層半導体チップ１１，１３，１５のうち二つに跨ってフェイスダウンで搭載される第１および第２上層半導体チップ１２，１４を、備えている。

第１上層半導体チップ１２は、第１および第２下層半導体チップ１１，１３に跨ってフェイスダウンで搭載されている。第１上層半導体チップ１２の下側端子面には、第１下層半導体チップ１１の下層端子８（１１）にバンプ６を介してバンプ接続される少なくとも一つの第１上層端子７（１２）と、第２下層半導体チップ１３の下層端子７（１３）にバンプ６を介してバンプ接続される少なくとも一つの第２上層端子８（１２）が配置されている。

第２上層半導体チップ１４は、第２および第３下層半導体チップ１３，１５に跨ってフェイスダウンで搭載されている。第２上層半導体チップ１４の下側端子面には、第２下層半導体チップ１３の下層端子８（１３）にバンプ６を介してバンプ接続される少なくとも一つの第１上層端子７（１４）と、第３下層半導体チップ１５の下層端子７（１５）にバンプ６を介してバンプ接続される少なくとも一つの第２上層端子８（１４）が配置されている。

第１〜第３下層半導体チップ１１，１３，１５のチップ厚みは、第２、第１および第３下層半導体チップ１３，１１，１５の順に厚く、第１〜第３下層半導体チップ１１，１３，１５を回路基板１上の金属搭載面２にそれぞれ接合している接合材料５の厚みは、共通である。これにより、第１上層半導体チップ１２は、第１下層半導体チップ１１側が低くなるように傾き、第２上層半導体チップ１４は、第３下層半導体チップ１５側が低くなるように傾いている。

第１下層半導体チップ１１の傾斜角度は、第１および第２下層半導体チップ１１，１３のチップ厚みの差、すなわち、第１および第２下層半導体チップ１１，１３の上側端子面間の段差によって定まる。第２上層半導体チップ１４の傾斜角度は、第２および第３下層半導体チップ１３，１５のチップ厚みの差、すなわち、第２および第３下層半導体チップ１３，１５の上側端子面間の段差によって定まる。

第１上層半導体チップ１２において、第１上層端子７（１２）はその中心が、第１下層電子部品１１の下層端子８（１１）の中心よりも、第１上層半導体チップ１２側（図１（Ｂ）中、第１下層半導体チップ１１の左端側）にオフセットした状態で、第１下層半導体チップ１１の下層端子８（１３）にバンプ接続され、第２上層端子８（１２）はその中心が、第２下層電子部品１３の下層端子８（１３）の中心よりも、第１上層半導体チップ１２側（図１（Ｂ）中、第２下層半導体チップ１３の右端側）にオフセットした状態で、第２下層半導体チップ１３の下層端子７（１３）にバンプ接続されている。

第２上層半導体チップ１４において、第１上層端子７（１４）はその中心が、第２下層電子部品１３の下層端子８（１３）の中心よりも、第２上層半導体チップ１４側（図１（Ｂ）中、第２下層半導体チップ１３の左端側）にオフセットした状態で、第２下層半導体チップ１３の下層端子８（１１）にバンプ接続され、第２上層端子８（１４）はその中心が、第３下層電子部品１５の下層端子７（１５）の中心よりも、第１上層半導体チップ１２側（図１（Ｂ）中、第３下層半導体チップ１５の右端側）にオフセットした状態で、第３下層半導体チップ１５の下層端子７（１５）にバンプ接続されている。

よって、第１上層半導体チップ１２において、第１および第２上層端子７（１２），８（１２）は、下層端子８（１１），７（１３）間に挟まれ、第２上層半導体チップ１４において、第１および第２上層端子７（１２），８（１２）は、下層端子８（１３），７（１５）間に挟まれている。

このような端子接続状態を実現するため、第１下層電子部品１１の下層端子８（１１）と第２下層電子部品１３の下層端子７（１３）との間の距離L(13-11)（中心間距離）は、第１上層半導体チップ１２が有する第１および第２上層端子７（１２），８（１２）の間の距離L12（中心間距離）よりも長く設定されている。同様に、第２下層電子部品１３の下層端子８（１３）と第３下層電子部品１５の下層端子７（１５）との間の距離L(15-13)（中心間距離）は、第２上層半導体チップ１４が有する第１および第２上層端子７（１４），８（１４）の間の距離L14（中心間距離）よりも長く設定されている。

また、第１下層電子部品１１の下層端子８（１１）と第２下層電子部品１３の下層端子７（１３）との間の距離L(13-11)は、第１上層半導体チップ１２が有する第１および第２上層端子７（１２），８（１２）の間の距離L12の水平成分よりも長く設定されている。同様に、第２下層電子部品１３の下層端子８（１３）と第３下層電子部品１５の下層端子７（１５）との間の距離L(15-13)は、第２上層半導体チップ１４が有する第１および第２上層端子７（１４），８（１４）の間の距離L14の水平成分よりも長く設定されている。

第１〜第３下層電子部品１１，１３，１５間における端子間距離の設定方法の詳細を説明する。回路基板１の金属搭載面２上にフェイスアップの向きに搭載される第１〜第３下層半導体チップ１１，１３，１５の上側端子面の間には、各チップ１１，１３，１５のチップ厚み分の段差がある。これらの段差分に応じて、第１〜第３下層半導体チップ１１，１３，１５を跨いで搭載される第１及び第２の上層半導体チップ１２，１４は傾いて搭載される。端子７，８は中心線対称な形状を有し、端子７，８の端子径は共通とする。

なお、第１上層半導体チップ１２，１４の下側端子面（第１および第２上層端子７（１２），８（１２）を結ぶ線分）と、第１および第２上層端子７，８に接続される下層端子８，７（それらの頂点ないし中心線）を結ぶ線分は、基本的に平行である。第１および第２下層半導体チップ間の距離調整は、回路基板１ないし金属搭載面２の上面（共通基準搭載面、水平面）に沿って水平方向で実行するのが容易である。よって、第１上層端子７（１２）と第２上層端子８（１２）の間の距離と、それらにバンプ接続される、第１下層電子部品１１の下層端子８（１１）と第２下層電子部品１３の下層端子７（１３）の間の距離との比較は、下記のように、水平成分で行うことが好ましい。

第１下層半導体チップ１１の下層端子８（１１）と第２下層半導体チップ１３の下層端子７（１３）の間の距離L(13-11)と、第２下層半導体チップ１３の下層端子８（１３）と第３下層半導体チップ１５の下層端子７（１５）間の距離(15-13)と、を設定する場合には、第１および第２上層半導体チップ１２，１４の傾斜角度θ12，θ14を考慮して、下記の計算式に基づいて、端子間距離を設定する。

L12=第１上層半導体チップ１２の第１上層端子７（１２）と第２上層端子８（１２）の間の距離、
t0=接合材料５の厚み
t11=第１下層半導体チップ１１の厚み
t13=第２下層半導体チップ１３の厚み
と定義すると、
第１上層半導体チップ１２の搭載時の傾きは：sin-1(（t13-t11）/L12)であり、
第１上層半導体チップ１２の搭載時の第１上層端子７（１２）と第２上層端子８（１２）の間の距離の水平成分は：L12×cos(sin-1(（t13-t11）/L12))となる。

L14=第２上層半導体チップ１４の第１上層端子７（１４）と第２上層端子８（１４）の間の距離
t0=接合材料５の厚み
t13=第２下層半導体チップ１３の厚み
t15=第３下層半導体チップ１５の厚み
と定義すると
第２上層半導体チップ１４の搭載時の傾きは：sin-1(（t15-t13）/L14)であり、
第２上層半導体チップ１４の第１上層端子７（１４）と第２上層端子８（１４）の間の距離の水平成分は：L14×cos(sin-1(（t15-t13）/L14))となる。

したがって、第２下層半導体チップ１３は、第１下層半導体チップ１１の下層端子８（１１）と、第２下層半導体チップ１３の下層端子７（１３）の中心間距離（水平成分）が、第１上層半導体チップ１２の第１および第２上層端子７（１２），８（１２）の中心間距離の水平成分より長くなるよう、すなわち、L12×cos(sin-1(（t13-t11）/L12))よりも長くなるよう、第１下層半導体チップ１１に対して配置される。

第３下層半導体チップ１５は、第２下層半導体チップ１３の下層端子８（１３）と第３下層半導体チップ１５の下層端子７（１５）の中心間距離（水平成分）が、第２上層半導体チップ１４の第１上層端子７（１４）と第２上層端子８（１４）の中心間距離の水平成分と等しくなるよう、すなわち、L14×cos(sin-1(（t15-t13）/L14))よりも長くなるよう、第２下層半導体チップ１３に対して配置される。

第１実施形態の半導体装置のその他の構成等について説明する。本実施形態では、主に、回路基板１と、回路基板１に実装された五個の半導体チップ１１〜１５を備える半導体装置について説明したが、半導体チップの個数に特に規定はなく、奇数個でも偶数個でも、上述したようなマルチチップモジュール構造を構成することができる。

半導体チップ１１〜１５の電源およびグランドは、個別にワイヤボンディングもしくはフリップチップのバンプにより回路基板１へ直接接続することができる。半導体チップ１１〜１５の種類は、所望の回路構成により適宜選択できる。上層および下層電子部品として、半導体チップ１１〜１５のような能動部品だけでなく、回路基板の一部、アンテナや、分岐パターン、もしくはコンデンサのような受動部品を用いることができる。

回路基板１において、半導体チップ１１〜１５が搭載される片面には、AuやCuなどの金属材料で覆われたグランド接続機能と放熱機能を有する平坦な金属搭載面２と、信号供給機能を有するAuやCuなどの金属材料で覆われた信号供給端子３とが設けられている。回路基板１の上面又はその金属搭載面２が、第１〜第３下層半導体１１，１３，１５の搭載基準面（水平面）となる。なお、図示はしていないが、金属搭載面２と反対の面には電気的接続がビアホールなどによってなされた金属面が形成され、回路基板１は両面基板となっている。

半導体チップ１１〜１５において、第１上層端子７が入力端子である場合、第２上層端子８は出力端子となり、下層端子７は入力端子、下層端子８は出力端子となる。第１上層端子７が出力端子である場合、これらの逆である。半導体チップ１１〜１５は、信号入出力用の端子７，８以外にも、電源およびグランドと接続する端子を有しているが、本実施形態とは直接関係ないため説明を省略する。

半導体チップ１１〜１５は、信号ラインの接続順に、番号の小さい順にフェイスアップチップとフェイスダウンチップが交互に配置されている。第１下層半導体チップ１１の下層端子８（１１）と第１上層半導体チップ１２の第１上層端子７（１２）、第１上層半導体チップ１２の第２上層端子８（１２）と第２下層半導体チップ１３の下層端子７(１３)、第２下層半導体チップ１３の下層端子８(１３)と第２上層半導体チップ１４の第１上層端子７（１４）、第２上層半導体チップ１４の第２上層端子８（１４）と第３下層半導体チップ１５の下層端子７（１５）とが、バンプ６を介してそれぞれ接続されている。バンプ６には、Au-SnやAuなどの金属材料を用いることができる。第１下層半導体チップ１１は、信号ラインの先頭に位置し、第１下層半導体チップ１１の下層端子７（１１）は、回路基板１に設けられた信号供給端子３に信号接続ワイヤ４を介して電気的に接続されている。接合材料５には、Suを主成分としたろう材やAgやCuなどの金属フィラーを含有した導電性接着材などが適用できる。

第１および第２上層端子７（１２，１４），８（１２，１４）並びに下層端子８（１１，１３，１５）は、複数個あってもよく、例えば、図１（Ｂ）の奥行き方向に、複数個配列されていてもよい。第１および第２上層端子７（１２，１４），８（１２，１４）並びに下層端子８（１１，１３，１５）は、チップ周辺領域に配列されていてもよく、中央領域に配列されていてもよい。

第１実施形態の効果について下記に例示する。
（１）上層電子部品１２，１４を斜め搭載する場合においても、特に、低い方の下層端子８，７が滑り止めとして機能するため、上層電子部品１２，１４の接続不良が防止される。
（２）第１および第２上層端子７，８が、下層端子８，７間に挟まることによって、上層電子部品１２，１４の接続信頼性はさらに向上される。
（３）チップ厚みが相違する下層半導体チップ１１，１３，１５を用いても、上層電子部品１２，１４の接続信頼性が確保される。
（４）複数の下層半導体チップ（１１，１３），（１３，１５）間の搭載距離の調整によって、上層半導体チップ１２，１４の第１および第２上層端子７，８間の距離を変更せず、所望の下層端子間距離を簡単に得ることができる。

第１実施形態のさらなる効果について下記に例示する。
（１）第１の効果は、フェイスアップの向きに搭載した隣り合う複数の下層半導体チップ１１，１３の信号入力端子７（１１）と信号出力端子８（１３）の段差に合わせて、それらに、フェイスダウンの向きに搭載する上層半導体チップ１２の信号入力端子７（１２）と信号出力端子８（１２）を高信頼性で接合できることで、接合材料５の厚みを変えてフェイスアップの向きに搭載した複数の下層半導体チップ１１，１３の搭載高さを揃える必要がなく、放熱性と接合信頼性のバランスが一番良くなる厚みに統一することができ品質が向上することである。
（２）第２の効果は、半導体チップ１１〜１５と回路基板１との接続において、用途に応じてワイヤ接続を取り入れることもでき、接続の自由度が高く、接続範囲が広いということである。
（３）第３の効果は、一体構造の回路基板１にフェイスアップの向きに搭載した下層半導体チップ１１，１３，１５が強固に固定されており、それらの上にフェイスダウンの向きに搭載した上層半導体チップ１２，１４が高い強度で接続されているため、アンダーフィル樹脂による補強が不要となることである。
（４）第４の効果は、フェイスアップにした下層半導体チップ１１，１３，１５と、フェイスダウンにした上層半導体チップ１２，１４を交互に配置させ、半導体チップ１１〜１５の端子７，８間をバンプ接続することで、従来のワイヤ接続や配線部材による接続よりも短距離で接続することができることである。
（５）第５の効果は、フェイスアップにした下層半導体チップ１１，１３，１５と、フェイスダウンにした上層半導体チップ１２，１４を交互に配置することで、チップ面を重ねて搭載することができ、従来のように上層半導体チップをフェイスアップに搭載する場合よりも、実装面積を小さくすることができることである。
（６）第６の効果は、半導体チップ１１〜１５の信号出力端子８と信号入力端子７とを向かい合うよう配置させてバンプ接続させることで、ワイヤや配線部材が不要になり資材費を低減でき、また、ワイヤボンディング工程や配線部材の接続工程が不要になることである。

第１実施形態のその他の効果について下記に例示する。
（１）第１実施形態のような、マルチチップモジュール型の半導体装置は、組立性が高い。下層半導体チップ１１〜１３間に段差があってもよく、下層半導体チップ高さの調整を不要とすることができ、通常のマウンタを使用することが可能であり、基本的に同サイズである半導体チップ１１〜１５の端子（電極）同士をバンプ接続するため接触検知が容易で荷重バランスがよく、搭載接続条件が定まり易く、歩留まりが高くなるからである。
（２）半導体チップ１１〜１５上に多数の端子を配置できる余裕があるので、半導体チップ１１〜１５を配線基板１に接続するための端子数を増加できることである。なお、半導体チップ１１〜１５からは電源用およびグランド用そして信号用となるべく多数の端子がある方が電気特性上に有利である。
（３）頑健な端子接続構造の構築によって、アンダーフィル樹脂の使用量を削減できることである。高周波向けのマルチチップモジュールにおいては誘電率を低く抑えることが必須であり、アンダーフィル樹脂の使用による誘電率の上昇は好ましくない。
（４）端子７，８間のバンプ接続により、半導体装置全体として配線長を短縮できる。

（第２実施形態）
第２実施形態においては、主として、第１実施形態との相違点について説明し、第１実施形態との共通点については、適宜、第１実施形態の記載を参照するものとする。

図２（Ａ）は、第２実施形態の半導体装置の概略構成を説明するためのレイアウト図、図２（Ｂ）は図２（Ａ）のＡ−Ａ断面図である。

図１（Ｂ）を参照すると、第１実施形態では、第３下層電子部品１５が、第３下層半導体チップ１５から構成されている。

図２（Ｂ）を参照すると、第２実施形態では、第３下層電子部品１５が、回路基板１の一部から構成されている。第３下層電子部品１５の傾斜は、第２半導体チップ１３のチップ厚みt13、第２半導体チップ１３下の接合材料５の厚みt5(13)、金属搭載面２の厚み、第３下層電子部品１５の厚み（回路基板１の上面からの高さ）に応じて定まる。これらのパラメータに基づいて、第２下層半導体チップの下層端子８（１３）と、第３下層電子部品１５の下層端子７（１５）の距離を、上述したように算出することができる。

本実施形態で示したように、電子部品は、半導体チップ以外の部品、すなわち、配線基板に形成される受動部品であってもよい。本実施形態も、第１実施形態と同様の効果を奏することができる。

（第３実施形態）
第３実施形態において、第１実施形態との共通点については、適宜、第１実施形態の記載を参照するものとする。

図３は、第３実施形態の半導体装置の概略構成を説明するための断面図であり、図１（Ｂ）と同様の方向の断面を示している。図３を参照すると、第１および第２下層半導体チップ１１，１３が有する下層端子８，７の形状（端子接続方向に沿った断面形状）は、矩形であり、上層半導体チップ１２が有する第１および第２上層端子７，８の形状も矩形である。このように端子形状が矩形であっても、第１実施形態で上述したような端子間距離の設定によって、傾斜角度θ12をもって傾いて搭載される第１上層半導体チップ１２の接続信頼性を確保することができる。本実施形態も、第１実施形態と同様の効果を奏することができる。

（第４実施形態）
第４実施形態において、第１実施形態との共通点については、適宜、第１実施形態の記載を参照するものとし、本実施形態では主として第３実施形態との相違点について説明する。

図４は、第４実施形態の半導体装置の概略構成を説明するための断面図であり、図１（Ｂ）と同方向の断面を示している。図４を参照すると、上層半導体チップ１２が有する第１および第２上層端子７（１２），８（１２）と、第１および第２下層半導体チップ１１，１３が有する下層端子８，７部は、先端に向かって細くなっている。

第１上層半導体チップ１２が跨って搭載される、第１および第２半導体チップ１１，１３の上側端子面１１ａ，１３ａ間の段差が特に大きい場合、第１上層半導体チップ１２の傾きが多くなり、傾斜角度θ１２をもって傾いて搭載される第１上層半導体チップ１２の接続信頼性が低下する場合がある。

本実施形態では、端子７，８を先細に形成することによって、第１上層半導体チップ１２の搭載時（ダイボンディング時）には、第１および第２上層端子７（１２），８（１２）が、下層端子８（１１），７（１３）間に案内ないし誘い込まれることによって、第１上層半導体チップ１２の位置決めが容易化される。搭載後ないしバンプ接続完了後は、
第１および第２上層端子７（１２），８（１２）が、下層端子８（１１），７（１３）間に挟持されるため、第１上層半導体チップ１２の傾斜角度θ12が大きい場合であっても、第１上層半導体チップ１２の接続が安定する。本実施形態も、第１実施形態と同様の効果を奏することができる。

（第５実施形態）
第５実施形態において、第１実施形態との共通点については、適宜、第１実施形態の記載を参照するものとし、本実施形態では主として第３実施形態との相違点について説明する。

図５（Ａ）は、第５実施形態の半導体装置の概略構成を説明するためのレイアウト図であり、図５（Ｂ）は、図５（Ａ）のＡ−Ａ断面図であり、図５（Ｃ）は、図５（Ａ）のＡ−Ａ端子部分断面図であり、図５（Ｄ）は、図５（Ａ）のＢ−Ｂ端子部分断面図である。本実施形態では、図４を参照しながら第３実施形態で説明した端子７，８の好ましい形状を、特に、図５（Ｃ）を参照しながら説明する。

図５（Ｃ）のチップ配列方向（端子接続方向）に延在する断面を参照すると、端子７，８の先端部断面は、半円形であり、端子７，８はバンプ接続に寄与する曲面２１をそれぞれ有している。第１上層端子７（１２）と、第１半導体チップ１１の下層端子８（１１）とにおいては、第１上層端子７（１２）の曲面２１（１２）と、下層端子８（１１）の曲面２１（１１）が略対向し、図５（Ｂ）の断面でみると一点で接触している。これによって、曲面２１（１２）が曲面２１（１１）によって支持され、第１上層半導体チップ１２の滑り落ちが防止される。第２上層端子８（１２）と、第２半導体チップ１３の下層端子７（１３）との関係においても同様である。なお、図５（Ｄ）を参照して、端子７，８の幅方向断面は、矩形状でもよい。また、端子７，８の先端部は半球状でもよい。

ところで、端子７（１１，１２，１３）、８（１１，１２，１３）は、一般的に同サイズで形成される。よって、第１下層電子部品１１の下層端子８（１１）と第２下層電子部品１３の下層端子７（１３）との間の距離L(13-11)は、第１上層半導体チップ１２が有する第１および第２上層端子７（１２），８（１２）の間の距離L12よりも、端子径の1/2分、長く設定することが好ましい。

また、半導体チップ１１〜１５の搭載においては、位置精度誤差が発生することが一般的である。この誤差は、±0.010mm程度である。端子７，８の端子径は、一般的に、0.100mm程度である。したがって、第１および第２上層端子７（１２），８（１２）が、下層端子８（１１），７（１３）間に挟持された端子接続構造を、高歩留まりで製造するには、下層端子８（１１），下層端子７（１３）間の距離L(13-11)を、第１および第２上層端子７（１２），８（１２）間の距離L12よりも、好ましくは端子径の1/10〜1/2分長く、より好ましくは端子径の1/10〜3/10(=1/2-1/5)分長く、さらに好ましくは端子径の1/10〜1/5分長くすることが好ましい。これによって、第１および第２上層端子７（１２），８（１２）が、下層端子８（１１），７（１３）の間に位置しない製造不良の発生が抑制される。本実施形態も、第１実施形態と同様の効果を奏することができる。

（第６実施形態）
第６実施形態において、第５実施形態との共通点については、適宜、第５実施形態の記載を参照するものとし、本実施形態では主として第５実施形態との相違点について説明する。

図６（Ａ）は、第６実施形態の半導体装置の概略構成を説明するためのレイアウト図であり、図６（Ｂ）は、図６（Ａ）のＡ−Ａ断面図であり、図６（Ｃ）は、図６（Ａ）のＡ−Ａ端子部分断面図であり、図６（Ｄ）は、図６（Ａ）のＢ−Ｂ端子部分断面図である。本実施形態では、端子７，８の別の好ましい形状を、特に、図６（Ｃ）を参照しながら説明する。なお、図６（Ｂ）では、前記第５実施形態の端子形状を示し、図６（Ｃ）に本実施形態の端子形状を示す。

図６（Ｃ）のチップ配列方向（端子接続方向）に延在する断面を参照すると、端子７，８の先端部断面は、上辺が短辺な台形又は上部に頂点を有する三角形であり、端子７，８はバンプ接続に寄与する斜面２２をそれぞれ有している。第１上層端子７（１２）と、第１半導体チップ１１の下層端子８（１１）とにおいては、第１上層端子７（１２）の斜面２２（１２）と、下層端子８（１１）の斜面２２（１１）が略対向し、図６（Ｂ）の断面でみると一点で接触している。これによって、斜面２１（１２）が斜面２１（１１）によって支持され、第１上層半導体チップ１２の滑り落ちが防止される。第２上層端子８（１２）と、第２半導体チップ１３の下層端子７（１３）との関係においても同様である。なお、図６（Ｄ）を参照して、端子７，８の幅方向断面は、矩形状でもよい。このように、端子７，８の所定方向断面の形状が、台形や三角形となっていても、誘い込みと嵌め合いの効果を得ることが可能である。本実施形態も、第１実施形態と同様の効果を奏することができる。

（第７実施形態）
図１（Ｂ）に示した第１実施形態の半導体装置等の製造方法を説明する。図７は、実施形態に係る電子装置の製造装置の一例の概略図であり、図８は、実施形態に係る電子装置の製造方法の一例を説明するフローチャートである。

図７を参照すると、実施形態に係る電子装置の製造装置であるチップ搭載機１００は、搭載する半導体チップ１１〜１５をセットするチップ供給ステージ１０１と、半導体チップ１１〜１５を搭載する回路基板１をセットするチップ搭載ステージ１０２と、フェイスアップに搭載する第１〜第３下層半導体チップ１１，１３，１５のハンドリングを行うフェイスアップチップ搭載用ヘッド１０３と、フェイスダウンに搭載する第１および第２上層半導体チップ１２，１４のハンドリングを行うフェイスダウンチップ搭載用ヘッド１０４と、チップ供給ステージ１０１上の認識を行う認識１カメラ１０５と、フェイスダウンチップ搭載用ヘッド１０４でハンドリングした第１および第２上層半導体チップ１２，１４の端子を下側から認識する認識２カメラ１０６と、チップ搭載ステージ１０２上の認識を行う認識３カメラ１０７と、直交する二軸の駆動手段を備え水平方向に移動可能なＸＹステージ１１０と、を備えている。

ＸＹステージ１１０上には、チップ供給ステージ１０１と、チップ搭載ステージ１０２と認識２カメラ１０６とが固定されており、ＸＹステージ１１１０と一体化して移動する。

フェイスアップチップ搭載用ヘッド１０３は、垂直方向に駆動する手段を備えており上下に移動することができる。フェイスダウンチップ搭載用ヘッド１０４は垂直方向に駆動する手段と、垂直方向に駆動する手段に固定された水平方向の直交する二軸方向に駆動する手段とを備え、それらが球状の連結部を介して連結しており、上下への移動と、ヘッドの傾き角度を動かすことができる。

チップ搭載ステージ１０２は加熱機能を備えており、200℃の温度に加熱することができる。また、エアーブローまたはＮ２ブロー式による冷却機能を備えており、加熱した半導体チップ１１〜１５を急冷却することができる。フェイスダウンチップ搭載用ヘッド１０４は加熱機能を備えており、300℃の温度に加熱することができる。

チップ供給ステージ１０２上に、半導体チップ１１〜１５がセットされており、第１〜第３下層半導体チップ１１，１３，１５はフェイスアップにセットされ、第１および第２上層半導体チップ１２，１４はフェイスダウンにセットされている。搭載ステージ１０２の上には回路基板1が金属搭載面２を上向きにセットされている。

寸法については次のように定義する。
L(13-11)=第１下層半導体チップ１１の下層端子（信号出力端子）８（１１）と第２下層半導体チップ１３の下層端子（信号入力端子）７（１３）間の距離
L(15-13)=第２下層半導体チップ１３の下層端子（信号出力端子）８（１３）と第３下層半導体チップ１５の下層端子（信号入力端子）７（１５）間の距離
L12=第１上層半導体チップ１２の第１上層端子（信号入力端子）７（１２）と第２上層端子（信号出力端子）８（１２）の距離
L14=第２上層半導体チップ１４の第１上層端子（信号入力端子）７（１４）と第２上層端子（信号出力端子）８（１４）の距離
t5=第１〜第３下層半導体チップを金属搭載面２上に接合する接合材料５の設定厚み
t11=第１下層半導体チップ１１の厚み
t13=第２下層半導体チップ１３の厚み
t15=第３下層半導体チップ１５の厚み

バンプ６には、Au-SnやAuなどの金属材料を適用でき、本実施形態ではAu-Snバンプを使用する。Auバンプを使用する場合には、Auの融点が高いため、接続時の加熱手段は本実施例の電気ヒータによる通常加熱よりも、レーザ光による局所加熱を用いた高温加熱が好ましい。接合材料５には、Snを主成分としたろう材やAgやCuなどの金属フィラーを含有した導電性接着材などが使用できる。本実施形態では、Agフィラーを含有した導電性接着材を使用する。

次に、図８のフローチャート（ステップＳ１〜Ｓ９）を参照しながら、図７に示したチップ搭載機１００を用いて、図１（Ｂ）に示した実施形態１の半導体装置の製造方法を、下記の〔ステップ１〕〜〔ステップ１４〕の順に説明する。なお、水平方向への移動についてはＸＹステージ１１０を駆動させておこなうものとする。

［図８のＳ１〜Ｓ２］
〔ステップ１〕
チップ供給ステージ１０１上の第１上層半導体チップ１２について、認識１カメラ105を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして、認識２カメラ１０６の上に移動させ、第１上層半導体チップ１２の信号入力端子（第１上層端子）７（１２）および信号出力端子（第２上層端子）８（１２）の位置を認識し、信号入力端子７（１２）と信号出力端子８（１２）との距離(=L12)を測定したのち、チップ供給ステージ１０１の元の場所に戻す。

〔ステップ２〕
第２上層半導体チップ１４についても、同様に、信号入力端子７（１４）と信号出力端子８（１４）との距離(=L14)を測定したのち、チップ供給ステージ１０１の元の場所に戻す。

［図８のＳ３〜Ｓ６］
〔ステップ３〕
回路基板１上の第１下層半導体チップ１１を搭載する位置に、Agフィラーを含有した導電性接着材である接合材料５を供給する。供給量はチップを搭載したときに接合材料５の厚みが設定値になるよう考慮し、第１下層半導体チップ１１では〔t5×第１下層半導体チップ１１の面積〕の量とする。

〔ステップ４〕
チップ供給ステージ１０１上の第１下層半導体チップ１１について、認識１カメラ105を用いてチップ外形と信号入力端子７（１１）および信号出力端子８（１１）の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして搭載角度を所定の角度に合わせたのち回路基板１上に移動させ、信号入力端子７（１１）の位置を信号供給端子３との接続位置に合わせて、フェイスアップチップ搭載用ヘッド１０３の高さが回路基板１の金属搭載面２から接合材料５の設定厚と第１下層半導体チップ１１の厚みの合計(=t5+t11)の高さになるよう高さを制御してフェイスアップチップ搭載用ヘッド１０３を降下させる。

〔ステップ５〕
回路基板１上の第２下層半導体チップ１３を搭載する位置に接合材料５を供給する。供給量はチップを搭載したときに接合材料５の厚みが設定値になるよう考慮し第２下層半導体チップ１３では〔t5×第２下層半導体チップ１３の面積〕の量とする。

〔ステップ６〕
チップ供給ステージ１０１上の第２下層半導体チップ１３について、認識１カメラ１０５を用いてチップ外形と信号入力端子７（１３）および信号出力端子８（１３）の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして搭載角度を所定の角度に合わせたのち回路基板１上に移動させる。水平成分換算で、第２下層半導体チップ１３の信号入力端子（下層端子）７（１３）と第１下層半導体チップ１１の信号出力端子（下層端子）８（１１）との間の距離が、第１上層半導体チップ１２の信号入力端子７（１２）と信号出力端子８（１２）との間の距離(=L12×cos(sin-1(（t13-t11）/L12)))よりも、所定分長くなるよう、第２下層半導体チップ１３の信号入力端子７（１３）を位置合わせする。フェイスアップチップ搭載用ヘッド１０３高さが、回路基板１の金属搭載面２から接合材料５の設定厚と第２下層半導体チップ１３の厚みの合計(=t5+t13)の高さになるよう高さを制御して、フェイスアップチップ搭載用ヘッド１０３を降下させる。

〔ステップ７〜８〕
第３下層半導体チップ１５の第２下層半導体チップ１３に対する位置決めについても、ステップ４〜６と同様にする。

［図８のＳ７］
〔ステップ９〕
チップ搭載ステージ１０２を180℃に加熱させて、Agペーストを硬化させる。

［図８のＳ８〜Ｓ９］
〔ステップ１０〕
第１，３および５下層半導体チップ１１，１３，１５の信号入力端子７上と信号出力端子８上にバンプ６を載せる。載せ方については、チップ搭載機１００に供給機能を追加して載せてもよいし、ピンセットなどを用いて手作業で載せてもよい。

〔ステップ１１〕
チップ供給ステージ１０１上の第１上層半導体チップ１２について、認識１カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして認識２カメラ１０６上に移動させたのち、第１下層半導体チップ１１と第２下層半導体チップ１３の搭載高さの段差に相当する角度(=sin-1(（t13-t11）/L12）)を傾かせてから、第１上層半導体チップ１２の信号入力端子７（１２）および信号出力端子８（１２）の位置を認識する。

〔ステップ１２〕
第１上層半導体チップ１２をピックアップしたフェイスダウンチップ搭載用ヘッド１０４を回路基板１上に移動させ、第１上層半導体チップ１２の信号入力端子７（１２）と第１下層半導体チップ１１の信号出力端子８（１１）とを合わせ、および第１上層半導体チップ１２の信号出力端子８（１２）と第２下層半導体チップ１３の信号入力端子７（１３）とを合わせて、フェイスダウンチップ搭載用ヘッド１０４を降下させる。端子７又は端子８とバンプ６が接触したら、フェイスダウンチップ搭載用ヘッド１０４を300℃に加熱してバンプ６を溶融させながら、さらにフェイスダウンチップ搭載用ヘッド１０４を降下させて、第１上層半導体チップ１２の信号入力端子７（１２）と第１下層半導体チップ１１の信号出力端子８（１１）を接続させ、第１上層半導体チップ１２の信号出力端子８（１２）と第２下層半導体チップ１３の信号入力端子７（１３）を接続させる。

〔ステップ１３〜１４〕
同様に、第２上層半導体チップ１４は、第２下層半導体チップ１３と第３下層半導体チップ１５の搭載高さの段差に相当する角度(=sin-1(（t15-t13）/L14）)を傾いた状態で、第２および第３下層半導体チップ１３，１５に接続される。

以上により、半導体チップ１１〜１５の搭載が完了する。

位置の仕様が厳密な場合などは、次の〔ステップII-１〕〜〔ステップII-１７〕の動作を実施することで、精度良く搭載することができる。〔ステップII-１〕〜〔ステップII-１７〕では、第１〜第３下層半導体チップ１１，１３，１５が、一個ずつ、回路基板１上に固定される。

〔ステップII-１〕
回路基板1上の第１下層半導体チップ１１を搭載する位置にAgフィラーを含有した導電性接着材である接合材料５を供給する。供給量はチップを搭載したときに接合材料５の厚みが設定値になるよう考慮し第１下層半導体チップ１１では〔t5×第１下層半導体チップ１１の面積〕の量とする。

〔ステップII-２〕
チップ供給ステージ１０１上の第１下層半導体チップ１１について、認識１カメラ105を用いてチップ外形と信号入力端子７（１１）および信号出力端子８（１１）の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして搭載角度を所定の角度に合わせたのち回路基板１上に移動させ、信号入力端子７（１１）の位置を信号供給端子３との接続位置に合わせて、フェイスアップチップ搭載用ヘッド１０３の高さが回路基板１の金属搭載面２から接合材料５の設定厚と第１下層半導体チップ１１の厚みの合計(=t5+t11)の高さになるよう高さを制御してフェイスアップチップ搭載用ヘッド１０３を降下させる。

〔ステップII-３〕
この状態で、チップ搭載ステージ１０２を180℃に加熱させて、Agペーストを硬化させる。所定の時間経過後は第１下層半導体チップ１１の搭載高さが、(t5+t11)で固定される。

〔ステップII-４〕
チップ供給ステージ１０１上の第１上層半導体チップ１２について、認識１カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして、認識２カメラ１０６の上に移動させ、第１上層半導体チップ１２の信号入力端子７（１２）および信号出力端子８（１２）の位置を認識し、信号入力端子７（１２）と信号出力端子８（１２）の距離(=L12)を測定する。

〔ステップII-５〕
回路基板１上の第２下層半導体チップ１３を搭載する位置に接合材料５を供給する。供給量はチップを搭載したときに接合材料５の厚みが設定値になるよう考慮し第２下層半導体チップ１３では〔t5×第２下層半導体チップ１３の面積〕の量とする。

〔ステップII-６〕
チップ供給ステージ１０１上の第２下層半導体チップ１３について、認識１カメラ１０５を用いてチップ外形と信号入力端子７（１３）および信号出力端子８（１３）の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして搭載角度を所定の角度に合わせたのち回路基板１上に移動させる。水平成分換算で、第２下層半導体チップ１３の信号入力端子（下層端子）７（１３）と第１下層半導体チップ１１の信号出力端子（下層端子）８（１１）との間の距離が、第１上層半導体チップ１２の信号入力端子７（１２）と信号出力端子８（１２）との間の距離(=L12×cos(sin-1(（t13-t11）/L12)))よりも、所定分長くなるよう、第２下層半導体チップ１３の信号入力端子７（１３）を位置合わせする。フェイスアップチップ搭載用ヘッド１０３高さが、回路基板１の金属搭載面２から接合材料５の設定厚と第２下層半導体チップ１３の厚みの合計(=t5+t13)の高さになるよう高さを制御して、フェイスアップチップ搭載用ヘッド１０３を降下させる。

〔ステップII-７〕
この状態で、チップ搭載ステージ１０２を180℃に加熱させて、Agペーストを硬化させる。所定の時間経過後は第２下層半導体チップ１３の搭載高さが、(t5+t13)で固定される。

〔ステップII-８〕
第１下層半導体チップ１１の信号出力端子８（１１）の上と第２下層半導体チップ１３の信号入力端子７（１３）の上にバンプ6を載せる。載せ方については、搭載機に供給機能を追加して載せてもよいし、ピンセットなどを用いて手作業で載せてもよい。

〔ステップII-９〕
フェイスダウンチップ搭載用ヘッド１０４でピックアップした第１上層半導体チップ１２を認識２カメラ１０６の上に移動させたのち、第１下層半導体チップ１１と第２下層半導体チップ１３の搭載高さの段差に相当する角度(=sin-1(（t13-t11）/L12）)を傾かせてから、第１上層半導体チップ１２の信号入力端子７（１２）および信号出力端子８（１２）の位置を認識する。

〔ステップII-１０〕
第１上層半導体チップ１２をピックアップしたフェイスダウンチップ搭載用ヘッド１０４を回路基板１上に移動させ、第１上層半導体チップ１２の信号入力端子７（１２）と第１下層半導体チップ１１の信号出力端子８（１１）とを合わせ、および第１上層半導体チップ１２の信号出力端子８（１２）と第２下層半導体チップ１３の信号入力端子７（１３）とを合わせて、フェイスダウンチップ搭載用ヘッド１０４を降下させる。端子７又は端子８とバンプ６が接触したら、フェイスダウンチップ搭載用ヘッド１０４を300℃に加熱してバンプ６を溶融させながら、さらにフェイスダウンチップ搭載用ヘッド１０４を降下させて、第１上層半導体チップ１２の信号入力端子７（１２）と第１下層半導体チップ１１の信号出力端子８（１１）とを接続させ、および第１上層半導体チップ１２の信号出力端子８（１２）と第２下層半導体チップ１３の信号入力端子７（１３）とを接続させる。

〔ステップII-１１〕
チップ供給ステージ１０１上の第２上層半導体チップ１４について、認識１カメラ１０５を用いてチップ外形を認識し、フェイスダウンチップ搭載用ヘッド１０４でピックアップして、認識２カメラ１０６の上に移動させ、第２上層半導体チップ１４の信号入力端子７（１４）および信号出力端子８（１４）の位置を認識し、信号入力端子７(１４）と信号出力端子８（１４）との間の距離(=L14)を測定する。

〔ステップII-１２〕
回路基板１上の第３下層半導体チップ１５を搭載する位置に接合材料５を供給する。供給量はチップを搭載したときに接合材料５の厚みが設定値になるよう考慮し第３下層半導体チップ１５では〔t5×第３下層半導体チップ１５の面積〕の量とする。

〔ステップII-１３〕
チップ供給ステージ１０１上の第３下層半導体チップ１５について、認識１カメラ１０５を用いてチップ外形と信号入力端子７（１５）および信号出力端子８（１５）の位置を認識し、フェイスアップチップ搭載用ヘッド１０３でピックアップして搭載角度を所定の角度に合わせたのち回路基板１上に移動させる。水平成分換算で、第３下層半導体チップ１５の信号入力端子（下層端子）７（１５）と第２下層半導体チップ１３の信号出力端子（下層端子）８（１３）との間の距離が、第２上層半導体チップ１４の信号入力端子７（１４）と信号出力端子８（１４）との間の距離(=L14×cos(sin-1(（t15-t13）/L14)))よりも、所定分長くなるよう、第３下層半導体チップ１５の信号入力端子７（１５）を位置合わせする。フェイスアップチップ搭載用ヘッド１０３高さが、回路基板１の金属搭載面２から接合材料５の設定厚と第３下層半導体チップ１５の厚みの合計(=t5+t15)の高さになるよう高さを制御して、フェイスアップチップ搭載用ヘッド１０３を降下させる。

〔ステップII-１４〕
この状態で、チップ搭載ステージ１０２を180℃に加熱させて、Agペーストを硬化させる。所定の時間経過後は第３下層半導体チップ１５の搭載高さが、(t5+t13)で固定される。

〔ステップII-１５〕
第２下層半導体チップ１３の信号出力端子８（１３）の上と第３下層半導体チップ１５の信号入力端子７（１５）の上にバンプ６を乗せる。載せ方については、搭載機に供給機能を追加しての載せてもよいし、ピンセットなどを用いて手作業で載せてもよい。

〔ステップII-１６〕
フェイスダウンチップ搭載用ヘッド１０４でピックアップした第２上層半導体チップ１４を認識２カメラ１０６の上に移動させたのち、第２下層半導体チップ１３と第３下層半導体チップ１５の搭載高さの段差に相当する角度(=sin-1(（t15-t13）/L14）)を傾かせてから、第２上層半導体チップ１４の信号入力端子７（１４）および信号出力端子８（１４）の位置を認識する。

〔ステップII-１７〕
第２上層半導体チップ１４をピックアップしたフェイスダウンチップ搭載用ヘッド１０４を回路基板１上に移動させ、第２上層半導体チップ１４の信号入力端子７（１４）と第２下層半導体チップ１３の信号出力端子８（１３）とを合わせ、第２上層半導体チップ１４の信号出力端子８（１４）と第３下層半導体チップ１５の信号入力端子７（１５）とを合わせて、フェイスダウンチップ搭載用ヘッド１０４を降下させる。端子７又は端子８とバンプ６が接触したら、フェイスダウンチップ搭載用ヘッド１０４を300℃に加熱してバンプ６を溶融させながら、さらにフェイスダウンチップ搭載用ヘッド１０４を降下させて、第２上層半導体チップ１４の信号入力端子７（１４）と第２下層半導体チップ１３の信号出力端子８（１３）とを接続させ、および第２上層半導体チップ１４の信号出力端子８（１４）と第３下層層半導体チップ１５の信号入力端子７（１５）とを接続させる。

以上により、半導体チップ１１〜１５の搭載が完了する。

上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。

本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。

本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

上記実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下の記載には限定されない。

［付記１、第３視点］
フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、
前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、
を備え、
前記第１および第２上層端子は、前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間に挟まれる、ことを特徴とする電子装置。

［付記２、第４視点］
フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、
前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、
を備え、
フェイスアップの向きに搭載した隣り合う第１および第２下層電子部品の下層端子間の距離を、フェイスダウンの向きに搭載する電子部品の第１および第２上層端子間の距離の水平成分より大きく設定した構造となっていることを特徴とする電子装置。

［付記３、第５視点］
フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、
前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、
を備える、電子部品の製造方法であって、
前記第１および第２電子部品の厚み若しくは前記第１および第２電子部品の接続材料の厚みを設定値になるよう制御し、この制御により、前記第１および第２電子部品の前記下層端子間の段差と、前記上層電子部品の搭載時の傾きと、前記第１および第２電子部品の前記下層端子間の距離と、を確定する、
ことを特徴とする電子部品の製造方法。
［付記４、第６視点］
フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、
前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、
を備える、電子部品の製造方法であって、
前記第１および第２電子部品の前記上側端子面の段差と、前記第１および第２上層端子間の距離と、に基づいて、前記第１および第２電子部品の前記下層端子間の距離を設定する、
ことを特徴とする電子部品の製造方法。
好ましくは、前記段差は、前記第１および第２電子部品の厚みと、前記第１および第２電子部品の接続材料の厚みと、に基づいて求められる。
好ましくは、前記第１および第２電子部品の前記下層端子間の距離は、前記第１および第２電子部品の前記下層端子間に、前記第１および第２上層端子が挟まるよう設定される。

以下、第１〜第６視点に好適な形態を記載する。

［付記５］
前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が、前記第１上層端子と前記第２上層端子との間の距離の水平成分よりも長い、ことを特徴とする電子装置。
［付記６］
前記第１下層電子部品の前記上側端子面と、前記第２下層電子部品の前記上側端子面とは、高さが異なり、
前記上層電子部品は、前記第１および第２下層電子部品上に傾斜して搭載される。
［付記７］
前記第１および第２上層端子は、前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間に挟まれる。
［付記８］
前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離は、前記第１上層端子と前記第２上層端子との間の距離よりも、端子径の1/10〜1/2分長い。
［付記９］
前記第１および第２上層端子並びに前記第１および第２下層電子部品の前記下層端子は、先端に向かって細くなる。
［付記１０］
前記第１および第２上層端子と、前記第１および第２下層電子部品の前記下層端子とは、斜面又は曲面をそれぞれ有し、互いの前記斜面又は曲面を介してバンプ接続される。
［付記１１］
前記第１上層端子の中心が、前記第１下層電子部品の前記下層端子の中心よりも前記上層電子部品側にオフセットした状態で、前記第１上層端子は、前記第１下層電子部品の前記下層端子にバンプ接続され、
前記第２上層端子の中心が、前記第２下層電子部品の前記下層端子の中心よりも前記上層電子部品側にオフセットした状態で、前記第１上層端子は、前記第２下層電子部品の前記下層端子にバンプ接続される。
［付記１２］
前記第１および第２下層部品並びに前記上層電子部品は、半導体チップ並びに前記第１および第２下層電子部品が搭載される回路基板の一部の少なくとも一方を含む。
［付記１３］
前記電子部品は、半導体チップ又は受動部品である。
［付記１４］
前記電子装置は、マルチチップモジュール型の半導体装置である。
［付記１５］
前記端子の断面は、半円形または先端が細くなった台形の形状をしている。

１：回路基板
２：金属搭載面（グランド、放熱板）
３：信号供給端子
４：信号接続ワイヤ
５：接合材料（接合層）
６：バンプ
７：端子、信号入力端子
７（１１）：第１下層半導体チップ１１の下層端子（信号入力端子）
７（１２）：第１上層半導体チップ１２の第１上層端子（信号入力端子）
７（１３）：第２下層半導体チップ１３の下層端子（信号入力端子）
７（１４）：第２上層半導体チップ１４の第１上層端子（信号入力端子）
７（１５）：第３下層半導体チップ１５の下層端子（信号入力端子）
８：端子、信号出力端子
８（１１）：第１下層半導体チップ１１の下層端子（信号出力端子）
８（１２）：第１上層半導体チップ１２の第２上層端子（信号出力端子）
８（１３）：第２下層半導体チップ１１の下層端子（信号出力端子）
８（１４）：第２上層半導体チップ１４の第２上層端子（信号出力端子）
１１〜１５：電子部品、半導体チップ
１１：第１下層電子部品、第１下層半導体チップ
１１ａ：上側端子面
１２：第１上層電子部品、第１上層半導体チップ
１２ａ：下側端子面
１３：第２下層電子部品、第２下層半導体チップ
１３ａ：上側端子面
１４：第２上層電子部品、第２上層半導体チップ
１５：第３下層電子部品、第３下層半導体チップ
２１：曲面
２２：斜面
１００：チップ搭載機
１０１：チップ供給ステージ
１０２：チップ搭載ステージ
１０３：フェイスアップチップ搭載用ヘッド
１０４：フェイスダウンチップ搭載用ヘッド
１０５：認識１カメラ
１０６：認識２カメラ
１０７：認識３カメラ
１１０：ＸＹステージ

Claims (10)

1. フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、
   前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、
   を備え、
   前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が、前記第１上層端子と前記第２上層端子との間の距離よりも長い、ことを特徴とする電子装置。
2. 前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が、前記第１上層端子と前記第２上層端子との間の距離の水平成分よりも長い、ことを特徴とする請求項１記載の電子装置。
3. 前記第１下層電子部品の前記上側端子面と、前記第２下層電子部品の前記上側端子面とは、高さが異なり、
   前記上層電子部品は、前記第１および第２下層電子部品上に傾斜して搭載される、
   ことを特徴とする請求項１又は２記載の電子装置。
4. 前記第１および第２上層端子は、前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間に挟まれる、ことを特徴とする請求項１〜３のいずれか一記載の電子装置。
5. 前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離は、前記第１上層端子と前記第２上層端子との間の距離よりも、端子径の1/10〜1/2分長い、ことを特徴とする請求項１〜４のいずれか一記載の電子装置。
6. 前記第１および第２上層端子並びに前記第１および第２下層電子部品の前記下層端子は、先端に向かって細くなることを特徴とする請求項１〜５のいずれか一記載の電子装置。
7. 前記第１および第２上層端子と、前記第１および第２下層電子部品の前記下層端子とは、斜面又は曲面をそれぞれ有し、互いの前記斜面又は曲面を介してバンプ接続される、ことを特徴とする請求項１〜６のいずれか一記載の電子装置。
8. 前記第１および第２下層部品並びに前記上層電子部品は、半導体チップ並びに前記第１および第２下層電子部品が搭載される回路基板の一部の少なくとも一方を含む、ことを特徴とする請求項１〜６のいずれか一記載の電子装置。
9. フェイスアップで配置され、上側端子面に少なくとも一つの下層端子が配置される第１および第２下層電子部品と、
   前記第１および第２下層電子部品に跨ってフェイスダウンで搭載されて、下側端子面に、前記第１下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第１上層端子および前記第２下層電子部品の前記下層端子にバンプ接続される少なくとも一つの第２上層端子が配置される、少なくとも一つの上層電子部品と、
   を備える、電子装置の製造方法であって、
   前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が、前記第１上層端子と前記第２上層端子との間の距離よりも長くなるよう、前記第２下層電子部品の前記下層端子が、前記第１下層電子部品の前記下層端子に対して位置決めされる、ことを特徴とする電子装置の製造方法。
10. 前記第１下層電子部品の前記上側端子面と、前記第２下層電子部品の前記上側端子面との段差に応じて、前記第１下層電子部品の前記下層端子と前記第２下層電子部品の前記下層端子との間の距離が設定される、ことを特徴とする請求項９記載の電子装置の製造方法。

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