JP2011044654A - 半導体装置 - Google Patents

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Abstract

【課題】基板に実装される複数の半導体素子間の接続端子数を増やし、モジュール性能を高めるとともに、必要とされるインターポーザのサイズを小さくし、コストの低減化に寄与すること。
【解決手段】半導体装置５０は、最外層の配線層の所要の箇所に画定されたパッド１１Ｐを有する配線基板１０と、この配線基板上にフェイスアップの態様で並列して実装された複数の半導体素子（チップ）２０ａ，２０ｂと、各チップ上にまたがって実装されたインターポーザ３０とを備える。各チップ２０ａ，２０ｂは、そのフェイス面側に配列された電極パッドのうち一部の電極パッド２１が導電性ワイヤ２４を介して配線基板１０の対応するパッド１１Ｐに接続されている。残りの電極パッド２２は、インターポーザ３０を介して相互に電気的に接続されている。
【選択図】図１

Description

本発明は半導体装置に関し、特に、配線基板に複数の半導体素子（チップ）が実装されてマルチチップモジュールを構成する半導体装置に関する。
配線基板は、半導体素子（チップ）を実装する役割を果たすことから、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
電子機器や電子部品装置の小型化及び高機能化の要求に伴い、これに用いられる半導体装置の小型化、高密度化、多ピン化が進んでいる。このような半導体装置の一つの形態として、いわゆる「マルチチップモジュール」と呼ばれているものがある。図５はそのマルチチップモジュールの典型的な構成例を示したものである。
図５（ａ）に示す構成例では、実装用の配線基板（典型的には樹脂基板）８０上に複数の半導体素子（チップ）９１，９２がフェイスダウンの態様で並列して実装されている。各チップ９１，９２は、そのフェイス面に電極パッド９１ａ，９２ａを備えており、各電極パッド９１ａ，９２ａは、それぞれ導電性部材（典型的にははんだ）８５を介して基板８０側の対応するパッド８１に接続されている（フリップチップ接続）。また、基板８０に設けられた各パッド８１は、所要の箇所に形成されたビアホール（に充填された導体：ビア）を介して内部の配線層８２に接続されている。つまり、各チップ９１，９２（電極パッド９１ａ，９２ａ）は、基板８０側のパッド８１及び配線層８２を介して相互に電気的に接続されている。
図５（ｂ）に示す構成例では、実装用の配線基板（樹脂基板）８０ａ上に複数のチップ９３，９４がフェイスアップの態様で並列して実装され、各チップ９３，９４のフェイス面に設けられた各電極パッド９３ａ，９４ａは、それぞれ金（Ａｕ）線等のボンディングワイヤ８６を介して基板８０側の対応するパッド８１に接続されている（ワイヤ接続）。同様に、基板８０ａに設けられた各パッド８１は、ビアを介して内部の配線層８２に接続されている。つまり、各チップ９３，９４は、基板８０ａ側のパッド８１及び配線層８２を介して相互に電気的に接続されている。
図５（ｃ）に示す構成例では、複数のチップ９５，９６がインターポーザ９７上にフェイスダウンの態様で並列して実装され、さらにこのインターポーザ９７が実装用の配線基板（樹脂基板）８０ｂに実装されている。各チップ９５，９６のフェイス面に設けられた各電極パッド９５ａ，９６ａは、それぞれはんだ８７を介してインターポーザ９７側の対応するパッド９７ａに接続されている（フリップチップ接続）。各パッド９７ａは、インターポーザ９７に形成された貫通電極９７ｂを介して、反対側の面に設けられた対応するパッド９７ｃに接続されている。さらに各パッド９７ｃは、それぞれはんだ８８を介して基板８０ｂ側の対応するパッド８１に接続されている。同様に、基板８０ｂに設けられた各パッド８１は、ビアを介して内部の配線層８２に接続されている。つまり、各チップ９５，９６は、インターポーザ９７と基板８０ｂ側のパッド８１及び配線層８２を介して相互に電気的に接続されている。
かかるマルチチップモジュールに関連する技術としては、例えば、配線基板上に複数の半導体素子を並列して搭載し、更にその上に、複数の半導体素子にまたがって別の半導体素子を接続してなる積層型半導体装置が知られている（特許文献１）。
また、これに関連する他の技術として、リードフレームのダイパッド上に、それぞれの電極パッドが形成されている側の面を対向させて複数のチップを配置し、対向しているチップ間に異方性導電性ペーストを充填し、フリップチップ技術を使用してチップ間を電気的に接続するようにしたものがある（特許文献２）。
特開２００８−２７０４４６号公報 特開２０００−２２３６５１号公報
従来のマルチチップモジュールの形態では、図５に例示したように様々な構成のものが実用化されているが、いずれの形態においても、実装用基板に実装された複数のチップ間の電気的な接続は、基板側に設けられたパッド及び内部の配線層を介して行われていた。このため、基板とチップの間を接続し得る端子の数、ひいては各チップ間の接続端子数を増やすことができないといった課題があった。
現状の技術では、樹脂基板に代表される実装用基板において外部との信号の入出力を行う場合、樹脂基板において配設可能な配線の密度はそれほど高くなく、それに応じてパッドの配置間隔（パッドピッチ）もせいぜい１００μｍ程度である。つまり、基板側でパッドピッチを狭くすることに限界（パッドピッチの制約）があるため、基板に実装された複数のチップ間を相互に接続し得る端子の数（接続端子数）を増やすことができず、そのためモジュール性能を高めることもできないといった課題があった。
図５（ｂ）に示した構成では、各チップ９３，９４と基板８０ａとの電気的接続はワイヤボンディングで行われており、チップ直下の領域は使えないため、図５（ａ）に示したフリップチップ実装の場合と比べて、さらに接続端子数は制約され、モジュール性能も低下する。
図５（ｃ）に示した構成では、図示のように各チップ９５，９６と基板８０ｂとの間にインターポーザ９７が介在しているため、このインターポーザ９７は、平面視したときに実装される各チップ９５，９６の個々の大きさ（サイズ）を合計したサイズよりも大きくする必要がある。つまり、必要とされるインターポーザ９７のサイズが相対的に大きくなるため、コストが高くなるといった課題があった。特に、比較的高価なシリコン（Ｓｉ）を用いてインターポーザを構成する場合、コスト面でより一層不利である。
本発明は、かかる従来技術における課題に鑑み創作されたもので、基板に実装される複数の半導体素子間の接続端子数を増やし、モジュール性能を高めるとともに、必要とされるインターポーザのサイズを小さくし、コストの低減化に寄与することができる半導体装置を提供することを目的とする。
上述した従来技術の課題を解決するため、本発明によれば、最外層の配線層の所要の箇所に画定されたパッドを有する配線基板と、前記配線基板上にフェイスアップの態様で並列して実装され、各々のフェイス面側に配列された電極パッドのうち一部の電極パッドが導電性ワイヤを介して前記配線基板の対応するパッドに接続された複数の半導体素子と、前記複数の半導体素子上にまたがって実装され、各半導体素子の残りの電極パッド間を相互に電気的に接続するインターポーザとを備えたことを特徴とする半導体装置が提供される。
本発明に係る半導体装置の構成によれば、配線基板に実装された複数の半導体素子間の電気的な接続は、基板側のパッドを介して行うのではなく、これら複数の半導体素子上にまたがって実装されたインターポーザを介して行われている。
つまり、従来技術に見られたような基板側のパッドピッチの制約を受けることなく、各半導体素子間をインターポーザを介して接続することができるので、各半導体素子間の接続端子数を増やすことができる。例えば、シリコンを用いてインターポーザを構成した場合、現状の技術ではパッドピッチを４０μｍ程度にすることが可能であり、これは、樹脂を使用した配線基板に配設可能なパッドピッチ（１００μｍ程度）と比べて半分以下である。
このように実装用基板（配線基板）と比べてインターポーザの方が配線密度を高めることができるので、パッドピッチを狭くすることができ、それに応じて各半導体素子間の接続端子数を増やすことが可能となる。これにより、実装された複数の半導体素子により構成されるモジュールとしての性能を高めることができる。
また、複数の半導体素子上にまたがって実装されるインターポーザは、各半導体素子間を相互に電気的に接続するためのものであるので、各半導体素子のフェイス面上で一部の電極パッド（導電性ワイヤの一端が接続されているパッド）を除いた残りの電極パッドが配列されているエリアに相当する大きさ（サイズ）を有していれば十分である。
つまり、必要とされるインターポーザのサイズは、実装される各半導体素子の個々のサイズを合計したサイズよりも小さくすることができ、これにより、コストの低減化を図ることができる。
本発明の第１の実施形態に係る半導体装置（マルチチップモジュール）の構成を示す断面図である。 図１の半導体装置における各半導体素子（チップ）及びインターポーザを平面的に見たときの位置関係を示す図である。 本発明の第２の実施形態に係る半導体装置（マルチチップモジュール）の構成を示す断面図である。 本発明の第３の実施形態に係る半導体装置（マルチチップモジュール）の構成を示す断面図である。 典型的なマルチチップモジュールの構成例及びその問題点を説明するための図である。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置（マルチチップモジュール）の構成を断面図の形態で示したものである。また、図２はこの半導体装置５０における各半導体素子（チップ）及びインターポーザを平面的に見たときの位置関係を示している。
本実施形態に係る半導体装置５０は、基本的には、半導体素子（チップ）を実装するパッケージとしての役割を果たす配線基板１０と、マルチチップモジュールを構成するのに必要とされる複数の半導体素子（図２に示す例では、４個のチップ２０ａ，２０ｂ，２０ｃ及び２０ｄ）と、各チップ２０ａ〜２０ｄ間を相互に電気的に接続するインターポーザ３０とを備えて構成されている。
配線基板１０は、少なくとも、最外層の配線層が相互に電気的に接続された構造を有していれば十分である。基板内部には配線層が形成されていてもよいし、形成されていなくてもよい。また、基板本体を構成する材料は特に限定されず、樹脂やセラミックスなど適宜使用することが可能である。
本実施形態では、図示のように基板内部に配線層が形成された多層構造の樹脂基板を使用している。すなわち、配線基板１０は、所要数の配線層（図示の例では、配線層１１，１３，１５，１７）がそれぞれ絶縁層を介在させて積層され、各絶縁層に形成されたビアホール（に充填された導体：ビア１２，１４，１６）を介して層間接続された構造を有している。配線層１１，１３，１５，１７の材料としては典型的に銅（Ｃｕ）が用いられ、絶縁層の材料としてはエポキシ系樹脂が用いられる。また、最外層の配線層（図示の例では、配線層１１，１７）には、それぞれ所要の箇所にパッド１１Ｐ，１７Ｐが画定されており、各パッド１１Ｐ，１７Ｐは配線基板１０の両面に露出している。さらに、各パッド１１Ｐ，１７Ｐを露出させてそれぞれ基板表面を覆うように保護膜としてのソルダレジスト層１８及び１９が形成されている。
各チップ２０ａ〜２０ｄを実装する面側のソルダレジスト層１８から露出するパッド１１Ｐは、後述するように各チップ２０ａ〜２０ｄとのワイヤボンディング用として使用される。また、これと反対側（露出する面側）のソルダレジスト層１９から露出するパッド１７Ｐは、本装置５０をマザーボード等のプリント配線板に実装する際にはんだボールやピン等の外部接続端子を接合するのに使用される。このため、各パッド（Ｃｕ）１１Ｐ，１７Ｐ上に、ニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておくのが望ましい。これは、外部接続端子等を接合したときのコンタクト性を良くするためと、パッド１１Ｐ，１７Ｐを構成するＣｕとの密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するためである。
図示の例では、配線基板１０として４層配線構造の樹脂基板を例にとっているが、実装されるチップの個数やマルチチップモジュールとして要求される機能等に応じて、適宜、ビルドアップ法等により所要の層数となるまで絶縁層と配線層を交互に積み重ねて、更なる多層配線化を行ってもよい。
配線基板１０に実装される各半導体素子（チップ）２０ａ〜２０ｄは、例えば、デバイスプロセスを用いてシリコンウエハの一方の面側に複数のデバイスが作り込まれた当該ウエハを各デバイス単位にダイシング（個片化）して得られたシリコンチップ（「ダイ」ともいう。）である。各チップ２０ａ〜２０ｄは、そのフェイス面（回路形成面）と反対側の面に接着された接着剤層（本実施形態では、ダイ・アタッチ・フィルム２３）を介在させて配線基板１０（ソルダレジスト層１８）上に並列して実装されている（図２参照）。つまり、各チップ２０ａ〜２０ｄはフェイスアップの態様で実装されている。
また、各チップ２０ａ〜２０ｄのフェイス面には、所要数の電極パッド（突起状端子）２１，２２が、例えば、ペリフェラルアレイの態様で配列されている。このうち、後述するインターポーザ３０を介して相互に接続される電極パッド２２については、他の半導体素子（例えば、図２においてチップ２０ｂ，２０ｃ，２０ｄ）と隣接配置される半導体素子（この場合、チップ２０ａ）のフェイス面の対応する一辺の近傍もしくは角部近傍に設けられている。
各チップ２０ａ〜２０ｄに設けられる複数の電極パッド２１，２２は、それぞれ２つのグループに分かれている。各チップ２０ａ〜２０ｄにおいて一方のグループに属する電極パッド２１は、金（Ａｕ）線や銅（Ｃｕ）線等からなるボンディングワイヤ２４を介して配線基板１０の対応するパッド１１Ｐに電気的に接続されている。また、各チップ２０ａ〜２０ｄにおいて他方のグループに属する電極パッド２２は、後述するようにインターポーザ３０を介して相互に電気的に接続されている。
インターポーザ３０は、図２に例示するように４個のチップ２０ａ，２０ｂ，２０ｃ，２０ｄ上にまたがって実装されている。このインターポーザ３０は、各チップ２０ａ〜２０ｄ間を相互に電気的に接続するためのものであるので、少なくとも、各チップ２０ａ〜２０ｄのフェイス面上で一部の電極パッド２１（ボンディングワイヤ２４の一端が接続されているパッド）を除いた残りの電極パッド２２が配列されているエリアに相当する大きさ（サイズ）を有していれば十分である。
インターポーザ３０を構成する材料として、本実施形態では、入手のし易さ、加工のし易さ及びコスト面から、エポキシ樹脂やポリイミド樹脂等からなる樹脂フィルムを使用している。このインターポーザ３０の一方の面（図示の例では、各チップ２０ａ〜２０ｄに対向する側の面）には、絶縁層３１を介在させて、接続用のパッド（例えば、銅（Ｃｕ）のめっき層）３２が配列されている。各パッド３２は、各チップ２０ａ〜２０ｄのそれぞれ対応する電極パッド２２の位置に対応する箇所に形成されている。
また、各パッド３２は、絶縁層３１の所要の箇所に形成されたビアホール（に充填された導体：ビア３３）を介して内部の配線層３４に接続されている。つまり、内部の配線層３４は、各チップ２０ａ〜２０ｄの電極パッド２２にそれぞれ対応する各パッド３２間を相互に電気的に接続している。
また、図１には明示していないが、インターポーザ３０のパッド３２が形成されている側の面には、各パッド３２を露出させて表面を覆うように保護膜（例えば、ソルダレジスト層）が形成されており、この保護膜から露出するパッド３２にはＮｉ／Ａｕめっきが施されている。Ｎｉ／Ａｕめっきを施す理由は、配線基板１０におけるパッド１１Ｐ，１７Ｐの場合と同様である。
インターポーザ３０は、導電性材料を用いて各チップ２０ａ〜２０ｄ上に実装される。導電性材料としては、はんだや銀（Ａｇ）ペースト等の導電性ペーストなどを使用することができるが、本実施形態では、はんだ４０を使用している。このはんだ４０には、環境に配慮した鉛フリーはんだ（錫（Ｓｎ）−銀（Ａｇ）、Ｓｎ−Ａｇ−Ｃｕ等）が好適に用いられる。これに代えて、Ｓｎ−鉛（Ｐｂ）系の共晶はんだを使用してもよいことはもちろんである。
各チップ２０ａ〜２０ｄ上へのインターポーザ３０の実装は、通常のフリップチップ実装の場合と同様にして行うことができる。すなわち、インターポーザ３０の保護膜から露出している各パッド３２にはんだ４０（はんだボール）を被着させておき、それぞれのはんだ４０を、各チップ２０ａ〜２０ｄのそれぞれ対応するパッド２２に当接させ、リフローにより溶融させて、インターポーザ３０側のパッド３２とチップ２０ａ〜２０ｄ側のパッド２２とを固定的に接合する。Ａｇペースト等の導電性ペーストを使用した場合には、その導電性ペーストを各パッド３２に被着させ、対応するパッド２２に当接させた後、加熱により硬化させて両パッド３２，２２を接合する。
さらに、各チップ２０ａ〜２０ｄとインターポーザ３０との間隙にアンダーフィル樹脂４１を充填し、配線基板１０上の各チップ２０ａ〜２０ｄ及びボンディングワイヤ２４とインターポーザ３０とを被覆するように封止樹脂（層）４２で封止している。
充填するアンダーフィル樹脂４１の材料としては、液状の熱硬化性樹脂が用いられ、例えば、エポキシ樹脂、シリコーン樹脂等が好適に使用され得る。樹脂の弾性率や熱膨張係数（ＣＴＥ）等を調整するためにフィラー（シリカ、アルミナ、ケイ酸カルシウム等の無機物の微粒子）を適宜添加して使用するのが望ましい。アンダーフィル樹脂４１を充填する方法としては、インジェクションモールド、アンダーフィルフロー等の方法を用いることができる。
一方、封止樹脂４２の材料としては、同様に熱硬化性のエポキシ樹脂が好適に使用され得る。その形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂でもよい。封止樹脂層４２の形成方法としては、トランスファモールドやインジェクションモールド等の方法を用いることができる。例えば、個別モールディングの場合、モールディング金型（１組の上型及び下型）の下型上に対象物（図１の構造体から封止樹脂層４２を除いたもの）を載せ、上方から上型で挟み込むようにして、封止樹脂４２を充填しながら加熱及び加圧処理を行う。これに代えて、一括モールディングにより所要の樹脂封止（封止樹脂層４２の形成）を行った後、ダイサー等により個々の半導体装置（図１の構造体）単位に分割してもよい。
本実施形態に係る半導体装置５０（図１）は、基本的には、配線基板１０上に複数のチップ２０ａ〜２０ｄをフェイスアップの態様で並列して実装し、各チップ２０ａ〜２０ｄの一部の電極パッド２１をボンディングワイヤ２４で配線基板１０のパッド１１Ｐに接続した後、各チップ２０ａ〜２０ｄ上にまたがるように残りの電極パッド２２間を電気的に接続するインターポーザ３０を実装し（図２）、さらに各チップ２０ａ〜２０ｄとインターポーザ３０との間隙にアンダーフィル樹脂４１を充填し、配線基板１０上の各チップ２０ａ〜２０ｄ及びボンディングワイヤ２４とインターポーザ３０とを封止樹脂４２で被覆することにより、製造することができる。
特に図示はしないが、配線基板１０上に実装される各チップ２０ａ〜２０ｄは、以下のようにして作製することができる。
例えば、１２インチの大きさのシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分に画定される電極パッドに対応する部分のパッシベーション膜をレーザ等により除去する。
さらに、パッシベーション膜上に、フォトリソグラフィによりポリイミド樹脂等の絶縁膜を形成した後、この絶縁膜が形成されている側の全面に、スパッタリングにより金属薄膜（電極パッド（Ａｌ）との密着性を高めるためのチタン（Ｔｉ）層又はクロム（Ｃｒ）層と、この上に積層される銅（Ｃｕ）層との２層構造）を形成する。さらに、この金属薄膜上に、形成すべきチップの突起状端子（電極パッド２１，２２）の形状に応じた開口部を有するようパターニングされためっきレジストを形成する。
次に、このめっきレジスト層の開口部から露出している電極パッド（金属薄膜）上に、金属薄膜をシード層として利用した電解Ｃｕめっきにより、所要の突起状端子（電極パッド２１，２２）を形成する。次いで、適当な研削装置を用いてウエハ裏面（デバイスが形成されている側と反対側の面）を研削し、所定の厚さに薄くした後、めっきレジスト層を除去する。さらに、露出している金属薄膜（Ｔｉ（Ｃｒ）／Ｃｕ）をウエットエッチングにより除去し、パッシベーション膜を露出させる。この後、所定の表面洗浄等を行う。
そして、ダイサー等により各デバイス（チップ）単位に切断分割することで、一方の面に突起状の電極パッド２１，２２が形成された個々のチップ２０ａ（２０ｂ，２０ｃ，２０ｄ）を得ることができる。各チップ単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルム２３を介在させて、ウエハ裏面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断分割した後、その分割された各チップ２０ａ（２０ｂ，２０ｃ，２０ｄ）をピックアップする。その際、個々のチップには、図１に示すようにダイ・アタッチ・フィルム２３が付いている。
各チップ２０ａ〜２０ｄの配線基板１０上への実装に際しては、このダイ・アタッチ・フィルム２３の粘着性を利用して基板１０上の規定の位置に接着（保持）する。
なお、上述した半導体装置５０の基本的な製造プロセスでは、配線基板１０上に各チップ２０ａ〜２０ｄを実装した後に各チップ上にインターポーザ３０を実装しているが、その際、各チップ２０ａ〜２０ｄの裏面に接着されたダイ・アタッチ・フィルム２３の厚さのばらつきによっては、各チップの高さが必ずしも均一にならない場合も想定される。その場合、インターポーザ３０の実装を精度良く行うことができないといった不都合が起こり得る。そこで、このような場合には、先ずインターポーザ３０に各チップ２０ａ〜２０ｄを接続し、一体的に固定化した後、この一体化された構造体を配線基板１０に実装するようにするとよい。
以上説明したように、第１の実施形態に係る半導体装置５０（図１）の構成によれば、配線基板１０上に複数の半導体素子（チップ）２０ａ，２０ｂ，２０ｃ，２０ｄがフェイスアップの態様で並列して実装され、各チップ２０ａ〜２０ｄのそれぞれ一部の電極パッド２１がボンディングワイヤ２４を介して配線基板１０の対応するパッド１１Ｐに接続されるとともに、各チップ２０ａ〜２０ｄ上にまたがってインターポーザ３０が実装され、このインターポーザ３０を介して各チップ２０ａ〜２０ｄの残りの電極パッド２２が相互に電気的に接続されている。
つまり、配線基板１０に実装された複数のチップ２０ａ〜２０ｄ間の電気的な接続は、従来技術（図５（ａ）参照）に見られたように基板８０側のパッド８１を介して行うのではなく、複数のチップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０を介して行われている。
これにより、従来技術に見られたような配線基板側のパッドピッチの制約を受けることなく、各チップ２０ａ〜２０ｄ間をインターポーザ３０を介して接続することができるので、各チップ２０ａ〜２０ｄ間の接続端子数を増やすことが可能となる。その結果、実装された複数のチップ２０ａ〜２０ｄにより構成されるマルチチップモジュールとしての性能を向上させることができる。
また、複数のチップ２０ａ〜２０ｄ上にまたがって実装されるインターポーザ３０は、各チップ２０ａ〜２０ｄ間を相互に電気的に接続するためのものであるので、各チップ２０ａ〜２０ｄのフェイス面上で一部の電極パッド２１（ボンディングワイヤ２４の一端が接続されているパッド）を除いた残りの電極パッド２２が配列されているエリアに相当する大きさ（サイズ）を有していれば十分である。つまり、必要とされるインターポーザ３０のサイズは、実装される複数のチップ２０ａ〜２０ｄの個々のサイズを合計したサイズよりも小さくすることができる。これは、コストの低減化に寄与する。
上述した第１の実施形態に係る半導体装置５０（図１）の構成では、配線基板１０上の複数のチップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０は、各チップ２０ａ〜２０ｄの電極パッド２２間を相互に電気的に接続する機能のみを有しているが、インターポーザの形態もしくは使用態様がこれに限定されないことはもちろんである。インターポーザの本来の機能を考えると、各チップに対向する側と反対側の面にも接続用のパッドを配置し、このパッドを貫通電極（導体）を介してチップ側のパッド３２に接続するようにしてもよい。その場合の実施形態を図３に示す。
図３は本発明の第２の実施形態に係る半導体装置（マルチチップモジュール）の構成を断面図の形態で示したものである。
本実施形態に係る半導体装置６０（図３）は、上述した第１の実施形態に係る半導体装置５０（図１）の構成と比べて、インターポーザ３０ａの他方の面（各チップ２０ａ〜２０ｄに対向する側と反対側の面）にも、絶縁層３５を介在させて、接続用のパッド（同様に銅（Ｃｕ）のめっき層）３６を配置した点、このパッド３６を絶縁層３５の所要の箇所に形成されたスルーホール（に充填された導体：貫通電極３７）を介してチップ側のパッド３２に接続した点、さらに、このパッド３６をボンディングワイヤ３８（Ａｕ線やＣｕ線等）を介して配線基板１０の対応するパッド１１Ｐに接続した点で相違している。他の構成については、図１の半導体装置５０と同じであるのでその説明は省略する。
この第２の実施形態に係る半導体装置６０においても、上述した第１の実施形態に係る半導体装置５０（図１）と同様に、配線基板１０に実装された複数のチップ２０ａ〜２０ｄ間の電気的な接続は、各チップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０ａを介して行われているので、同様の作用効果を奏することができる。
上述した第２の実施形態に係る半導体装置６０（図３）の構成では、インターポーザ３０ａのチップ側と反対側の面に設けられたパッド３６は、貫通電極（導体）３７を介してチップ側のパッド３２に接続され、かつ、ボンディングワイヤ３８を介して配線基板１０の対応するパッド１１Ｐに接続されるのに用いられているにすぎないが、パッド３６の使用態様がこれに限定されないことはもちろんである。インターポーザの本来の機能を考えると、必要に応じて、積層方向のスペースが許容される範囲内でインターポーザ上に半導体素子（チップ）を搭載してもよい。その場合の実施形態を図４に示す。
図４は本発明の第３の実施形態に係る半導体装置（マルチチップモジュール）の構成を断面図の形態で示したものである。
この第３の実施形態に係る半導体装置７０（図４）は、上述した第２の実施形態に係る半導体装置６０（図３）の構成と比べて、配線基板１０上の複数のチップ２０ａ〜２０ｄ上にまたがって実装されたインターポーザ３０ａ上に、半導体素子（チップ）２０ｅをフェイスダウンの態様で実装した点、このチップ２０ｅとインターポーザ３０ａとの間隙にアンダーフィル樹脂４４を充填した点で相違している。このチップ２０ｅは、基板１０上の各チップ２０ａ〜２０ｄと同様に突起状の電極パッド２２を備えており、この電極パッド２２が、導電性部材（はんだ４３）を介してインターポーザ３０ａ側の対応するパッド３６に電気的に接続されている（フリップチップ実装）。他の構成については、図３の半導体装置６０と同じであるのでその説明は省略する。
この第３の実施形態に係る半導体装置７０の構成によれば、上述した第１、第２の各実施形態の場合と同様に、配線基板１０に実装された複数のチップ２０ａ〜２０ｄ間の電気的な接続をインターポーザ３０ａを介して行っているので、同様の作用効果を奏することができる。さらに、この第３の実施形態では、インターポーザ３０ａにチップ２０ｅが追加実装されており、このチップ２０ｅは基板１０上の各チップ２０ａ〜２０ｄと協働してマルチチップモジュールを構成しているので、半導体装置７０としての機能を更に高めることができる（高機能化）。
なお、上述した第１〜第３の各実施形態では、インターポーザ３０（３０ａ）を構成する材料としてエポキシ系樹脂等の樹脂フィルムを使用した場合を例にとって説明したが、本発明の要旨（複数の半導体素子にまたがってインターポーザを配置し、このインターポーザを介して各半導体素子間を電気的に接続すること）からも明らかなように、インターポーザを構成する材料がこれに限定されないことはもちろんである。例えば、インターポーザの基材を構成する材料としてシリコン（Ｓｉ）を使用してもよい。
この場合、シリコン基板の表面にエポキシ樹脂やポリイミド樹脂等からなる絶縁層を形成し、この絶縁層上に、スパッタリングやめっき等により形成した銅（Ｃｕ）等の金属からなる配線層を積層することで、インターポーザを形成することができる。あるいは、シリコン基板の表面に熱処理やＣＶＤ法等により酸化膜を形成して絶縁層とし、この絶縁層上に、同様にスパッタリングやめっき等により所要の配線層を積層することで、インターポーザを形成してもよい。
また、貫通電極を形成する場合、シリコン基板にエッチング等により所要の貫通孔を形成し、この貫通孔内壁を含む全面に熱処理等により酸化膜を形成し、次いで、めっき等により銅（Ｃｕ）等の導電性材料を貫通孔に充填し、貫通電極を形成する。さらに配線層を形成する場合、上記のいずれかの方法（シリコン基板の表面にエポキシ樹脂等の絶縁層を形成し、この絶縁層上にめっき等により配線層を積層する方法、あるいは、シリコン基板の表面に熱処理等により酸化膜（絶縁層）を形成し、この絶縁層上にめっき等により配線層を積層する方法）により、貫通電極を形成したシリコン基板上に絶縁層と配線層を積層する。
このようにインターポーザ３０（３０ａ）の基材としてシリコンを使用した場合、インターポーザ３０（３０ａ）を各チップ２０ａ〜２０ｄ上にまたがって実装する際、さらにインターポーザ３０ａにチップ２０ｅを実装する際に、それぞれの間隙に充填されるアンダーフィル樹脂４１，４４の熱硬化に伴いその界面に熱膨張係数の違いに応じた応力が発生した場合でも、インターポーザ３０（３０ａ）の基材がチップ２０ａ〜２０ｄ，２０ｅを構成する材料と同じシリコンから構成されているので、反りの発生を減じることができる。
１０…配線基板（実装用基板／パッケージ）、
１１，１３，１５，１７，３４…配線層、
１１Ｐ，１７Ｐ，３２，３６…パッド、
１２，１４，１６，３３…ビア、
１８，１９…ソルダレジスト層（保護膜）、
２０ａ、２０ｂ，２０ｃ，２０ｄ，２０ｅ…半導体素子（チップ）、
２１，２２…電極パッド、
２３…ダイ・アタッチ・フィルム（接着剤層）、
２４，３８…ボンディングワイヤ（導電性ワイヤ）、
３０，３０ａ…インターポーザ、
３１，３５…絶縁層、
３７…貫通電極（導体）、
４０，４３…はんだ（導電性部材）、
４１，４４…アンダーフィル樹脂、
４２…封止樹脂（層）、
５０，６０，７０…半導体装置（マルチチップモジュール）。

Claims (6)

  1. 最外層の配線層の所要の箇所に画定されたパッドを有する配線基板と、
    前記配線基板上にフェイスアップの態様で並列して実装され、各々のフェイス面側に配列された電極パッドのうち一部の電極パッドが導電性ワイヤを介して前記配線基板の対応するパッドに接続された複数の半導体素子と、
    前記複数の半導体素子上にまたがって実装され、各半導体素子の残りの電極パッド間を相互に電気的に接続するインターポーザとを備えたことを特徴とする半導体装置。
  2. 前記インターポーザは、一方の面に形成された複数の第１のパッドと、該複数の第１のパッド間を内部で電気的に接続する配線層とを有し、
    前記各半導体素子の残りの電極パッドが、それぞれ導電性部材を介して前記インターポーザの対応する第１のパッドに接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記インターポーザは、さらに他方の面に形成された第２のパッドと、該第２のパッドを前記複数の第１のパッドのうち対応するパッドに電気的に接続する貫通導体とを有し、前記第２のパッドが導電性ワイヤを介して前記配線基板の対応するパッドに接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記インターポーザの前記第２のパッドが形成されている側の面に、半導体素子がフリップチップ実装されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記インターポーザは、その基材が前記半導体素子を構成する材料と同じ材料からなることを特徴とする請求項１に記載の半導体装置。
  6. さらに前記複数の半導体素子と前記インターポーザとの間隙にアンダーフィル樹脂が充填され、前記配線基板上の各半導体素子及び前記導電性ワイヤと前記インターポーザとを被覆する封止樹脂層が形成されていることを特徴とする請求項１に記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015220291A (ja) * 2014-05-15 2015-12-07 株式会社ソシオネクスト 半導体装置及びその製造方法
JP2016018876A (ja) * 2014-07-08 2016-02-01 日本電気株式会社 電子装置又はその製造方法
CN107041137A (zh) * 2014-09-05 2017-08-11 英帆萨斯公司 多芯片模块及其制法
US9875969B2 (en) 2009-06-24 2018-01-23 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US10283434B2 (en) 2015-11-04 2019-05-07 Fujitsu Limited Electronic device, method for manufacturing the electronic device, and electronic apparatus
DE102014116417B4 (de) 2013-12-18 2022-01-27 Intel Corporation Paket integrierter Schaltungen mit eingebetteter Brücke, Verfahren zum Zusammenbau eines solchen und Paketzusammensetzung
WO2024053103A1 (ja) * 2022-09-09 2024-03-14 ウルトラメモリ株式会社 Ｉｃブリッジ、ｉｃモジュールおよびｉｃモジュールの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223651A (ja) * 1999-01-28 2000-08-11 United Microelectronics Corp 対向マルチチップ用パッケージ
JP2001244388A (ja) * 2000-02-28 2001-09-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2003303847A (ja) * 2002-04-10 2003-10-24 Kaijo Corp 半導体構造およびボンディング方法
JP2006073651A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置
JP2006261311A (ja) * 2005-03-16 2006-09-28 Sony Corp 半導体装置及びその製造方法
JP2008270446A (ja) * 2007-04-19 2008-11-06 Toshiba Corp 積層型半導体装置とその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223651A (ja) * 1999-01-28 2000-08-11 United Microelectronics Corp 対向マルチチップ用パッケージ
JP2001244388A (ja) * 2000-02-28 2001-09-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2003303847A (ja) * 2002-04-10 2003-10-24 Kaijo Corp 半導体構造およびボンディング方法
JP2006073651A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置
JP2006261311A (ja) * 2005-03-16 2006-09-28 Sony Corp 半導体装置及びその製造方法
JP2008270446A (ja) * 2007-04-19 2008-11-06 Toshiba Corp 積層型半導体装置とその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10763216B2 (en) 2009-06-24 2020-09-01 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US9875969B2 (en) 2009-06-24 2018-01-23 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US10510669B2 (en) 2009-06-24 2019-12-17 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US10923429B2 (en) 2009-06-24 2021-02-16 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
DE112010002705B4 (de) 2009-06-24 2021-11-11 Intel Corporation Multi-Chip-Baugruppe und Verfahren zur Bereitstellung von Chip-Chip-Zwischenverbindungen in derselben
US11824008B2 (en) 2009-06-24 2023-11-21 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US11876053B2 (en) 2009-06-24 2024-01-16 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
DE102014116417B4 (de) 2013-12-18 2022-01-27 Intel Corporation Paket integrierter Schaltungen mit eingebetteter Brücke, Verfahren zum Zusammenbau eines solchen und Paketzusammensetzung
JP2015220291A (ja) * 2014-05-15 2015-12-07 株式会社ソシオネクスト 半導体装置及びその製造方法
JP2016018876A (ja) * 2014-07-08 2016-02-01 日本電気株式会社 電子装置又はその製造方法
CN107041137A (zh) * 2014-09-05 2017-08-11 英帆萨斯公司 多芯片模块及其制法
US10283434B2 (en) 2015-11-04 2019-05-07 Fujitsu Limited Electronic device, method for manufacturing the electronic device, and electronic apparatus
WO2024053103A1 (ja) * 2022-09-09 2024-03-14 ウルトラメモリ株式会社 Ｉｃブリッジ、ｉｃモジュールおよびｉｃモジュールの製造方法

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