JP2015225869A - 半導体装置 - Google Patents

Abstract

【課題】積層型の半導体装置において、簡素な構造を有しながら、半導体チップと配線基板を電気的に接続するワイヤの張設角度を小さくすることができる半導体チップおよびそれを搭載する半導体装置が求められている。
【解決手段】半導体チップは、少なくとも一列の第１の電極パッド群を備え、前記第１の電極パッド群は、少なくとも一つの第１の独立電極パッドと、複数の第１の共通電極パッドと、を含み、前記第１の独立電極パッドとその隣の電極パッド間のピッチを「第１のピッチ」とし、前記複数の第１の共通電極パッド間のピッチを「第２のピッチ」とすると、前記第１のピッチは前記第２のピッチよりも広くされている。
【選択図】図１

Description

本発明は、半導体チップおよび半導体装置に関する。

特許文献１は、メモリ容量を大きくするため、配線基板上に複数のメモリチップを積層したＭＣＰ（Multi Chip Package）を開示し、特に、下段のメモリチップのワイヤが樹脂層に埋め込まれるよう、下段のメモリチップ上に樹脂層を介して上段のメモリチップを積層する構成を開示している。上下段のメモリチップの共通電極パッドはそれぞれワイヤを介して配線基板の共通接続パッドに共通接続される。

このようなメモリチップは、共通電極パッド以外に、チップ選択のためのＣＳ（Chip Select）等、配線基板の共通接続パッドではなく、配線基板の独立接続パッドに一対一で電気的に接続される独立電極パッドを有している。

特許文献２は、共通接続可能な共通電極パッドと、共通接続不可能な独立電極パッドを有する複数の半導体チップが積層されたＭＣＰにおいて、上下段の半導体チップはいずれも、独立電極パッドと共通電極パッドの間に中継パッドを有し、上段の半導体チップの独立電極パッドは下段の半導体チップの中継パッドを介して配線基板の接続パッドに電気的に接続される構成が開示されている。

特開２００８−１９８９０９号公報 特開２０１２−０５４４９６号公報

以下の分析は、本願発明者により与えられる。

上段の半導体チップが有する独立電極パッドと、下段の半導体チップが有する独立電極パッドとは、別々に、配線基板上の異なる独立接続パッドに電気的に接続される必要がある。ワイヤボンディング接続を用いる場合、これを「ワイヤの打ち分け」と称する。

上段の半導体チップが有する多数の共通電極パッドと、下段の半導体チップが有する多数の共通電極パッドとは、配線基板上の同じ共通接続パッドに、二対一で、電気的に接続すればよい。

一般的に、一列の電極パッド群において、独立電極パッドはチップ中央側に配置され、独立電極パッドの両側（チップ端部側）に多数の共通電極パッドが配置される。また、半導体チップの電極パッド群は、加工精度の高いプロセスで形成されるが、配線基板の接続パッド群は、加工精度の低いプロセスで形成されるため、半導体チップ側の電極パッド間ピッチに比べて、配線基板側の接続パッド間ピッチは広くなる。また、ワイヤの打ち分けに伴って、二つの独立接続パッドを設ける必要がある。これらによって、接続パッド群の列長さは、電極パッド群の列長さに比べて長くなる。

この結果、特に、電極パッド群の端部に属する電極パッドは、より遠くの接続パッドにワイヤを介して電気的に接続されることになり、ワイヤの張設角度が大きくなる。ワイヤ張設角度が増大すると、Ａｕ等の高価な材料から形成されるワイヤ長が長くなる。

ワイヤ張設角度の増大は、ワイヤと半導体チップエッジの干渉を生じやすくし、半導体装置の信頼性に影響を与える。例えば、配線基板上、接続パッドを、半導体チップエッジから遠くに離して設置すると、ワイヤ張設角度の増大を抑制することができる。しかしながら、これによって、ワイヤ長が長くなると共に基板サイズも大きくなり、半導体装置の大型化につながる。また単位基板サイズが大きくなることで、ひとつの配線基板からの取り数が低下し、製造コストアップにもつながる。

よって、簡素な構造を有しながら、半導体チップと配線基板を電気的に接続するワイヤの張設角度を小さくすることができる半導体チップおよびそれを搭載する半導体装置が求められている。

第１の視点において、半導体チップは、少なくとも一列の第１の電極パッド群を備え、前記第１の電極パッド群は、少なくとも一つの第１の独立電極パッドと、複数の第１の共通電極パッドと、を含み、前記第１の独立電極パッドとその隣の電極パッド間のピッチを「第１のピッチ」とし、前記複数の第１の共通電極パッド間のピッチを「第２のピッチ」とすると、前記第１のピッチは前記第２のピッチよりも広くされている。

第２の視点において、半導体装置は、配線基板と、第１および第２の半導体チップを備えている。配線基板は、少なくとも一列の第１の接続パッド群を備え、前記第１の接続パッド群は、第１および第２の独立接続パッドと、複数の共通接続パッドと、を含んでいる。第１の半導体チップは、前記配線基板上に搭載され、少なくとも一列の第１の電極パッド群を備え、前記第１の電極パッド群は、前記第１の接続パッドに一対一で電気的に接続される少なくとも一つの第１の独立電極パッドと、前記複数の第１の共通接続パッドに多対一で電気的に接続される複数の第１の共通電極パッドと、を含み、前記第１の独立電極パッドとその隣の電極パッド間のピッチを「第１−１のピッチ」とし、前記複数の第１の共通電極パッド間のピッチを「第１−２のピッチ」とすると、前記第１−１のピッチは前記第１−２のピッチよりも広くされている。第２の半導体チップは、前記第１の半導体チップ上に積層され、少なくとも一列の第２の電極パッド群を備え、前記第２の電極パッド群は、前記第２の独立接続パッドに前記第１の独立電極パッドとは別に一対一で電気的に接続される少なくとも一つの第２の独立電極パッドと、前記複数の共通接続パッドに前記複数の第１の共通電極パッドと共に多対一で電気的に接続される複数の第２の共通電極パッドと、を含み、前記第２の独立電極パッドとその隣の電極パッド間のピッチを「第２−１のピッチ」をとし、前記複数の第１の共通電極パッド間のピッチを「第２−２のピッチ」とすると、前記第２−１のピッチは前記第２−２のピッチよりも広くされている。

本開示によれば、積層型の半導体装置において、簡素な構造を有しながら、半導体チップと配線基板を電気的に接続するワイヤの張設角度を小さくすることができる半導体チップおよびそれを搭載する半導体装置が提供される。

（Ａ）および（Ｂ）は、実施形態１の半導体チップおよび半導体装置の概略構成を模式的に示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ断面図である。 図１（Ａ）の部分拡大平面図である。 （Ａ）〜（Ｆ）は、実施形態１の半導体装置の製造方法を説明するための工程図である。 実施形態２の半導体チップおよび半導体装置の概略構成を模式的に示す部分平面図である。 実施形態３の半導体チップおよび半導体装置の概略構成を模式的に示す部分平面図である。 （Ａ）および（Ｂ）は、実施形態４の半導体チップおよび半導体装置の概略構成を模式的に示す図であって、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ断面図である。

以下、図面を参照しながら実施形態等を説明する。なお、本開示において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。

［実施形態１］
図１（Ａ）および（Ｂ）を参照すると、実施形態１の半導体装置１は、配線基板１１と、積層された第１および第２の半導体チップ３１（下段），３２（上段）と、を備えている。第１および第２の半導体チップ３１，３２は、等価な構成を有している。

配線基板１１は、下記の構成を備えている：
少なくとも一列の第１の接続パッド群１１Ｌａ；
第１の接続パッド群１１Ｌａは、第１および第２の独立接続パッド１１ａ１，１１ａ２と、複数の共通接続パッド１１ｂと、を含んでいる。

第１の接続パッド群１１Ｌａでは、第１および第２の独立接続パッド１１ａ１，１１ａ２と、複数の共通接続パッド１１ｂとが、等ピッチで配置されている。第１および第２の独立接続パッド１１ａ１，１１ａ２は、第１の接続パッド群１１Ｌａの中央に並置されている。第１および第２の独立接続パッド１１ａ１，１１ａ２の両側に、複数の共通接続パッド１１ｂが配列されている。

配線基板１１の一面上に搭載される第１の半導体チップ３１は、下記の構成を備えている：
少なくとも一列の第１の電極パッド群３１Ｌａ（図１（Ａ）中、第２の接続パッド群３２Ｌａの下方に配列されている）；
第１の電極パッド群３１Ｌａは、少なくとも一つの第１の独立電極パッド３１ａと、複数の第１の共通電極パッド３１ｂと、を含んでいる；
第１の独立電極パッド３１ａとその隣の電極パッド（本実施形態では第１の共通電極パッド３１ｂ）間のピッチ（第１−１のピッチ）を「第１のピッチＰ１」とする；
複数の第１の共通電極パッド３１ｂ間のピッチ（第１−２のピッチ）を「第２のピッチＰ２」とする；
第１のピッチＰ１は第２のピッチＰ２よりも広くされている。

第２の半導体チップ３２は、下記の構成を備えている：
少なくとも一列の第２の電極パッド群３２Ｌａ；
第２の電極パッド群３２Ｌａは、少なくとも一つの第２の独立電極パッド３２ａと、複数の第２の共通電極パッド３２ｂと、を含んでいる；
第２の独立電極パッド３２ａとその隣の電極パッド（本実施形態では第２の共通電極パッド３２ｂ）間のピッチ（第２−１のピッチ）は、第１および第２の半導体チップ３１，３２は等価であるから、「第１のピッチＰ１」である；
複数の第２の共通電極パッド３２ｂ間のピッチ（第２−２のピッチ）は、第１および第２の半導体チップ３１，３２は等価であるから、「第２のピッチＰ２」である；

配線基板１１において、第１の接続パッド群１１Ｌａの接続パッド１１ｂ，１１ａ１，１１ａ２，１１ｂは等ピッチで形成され、この接続パッド間ピッチを、以下「第３のピッチＰ３」と称する。チップ側の第１および第２のピッチＰ１，Ｐ２と、基板側の第３のピッチＰ３の関係は次のとおりである：
“第１のピッチ（例：100μｍ）”＞“第３のピッチ（例：80μｍ）”＞“第２のピッチ（例：60μｍ）”。

第１の半導体チップ３１が有する第１の独立電極パッド３１ａは、第２の半導体チップ３２が有する第２の独立電極パッド３２ａとは別に、第１の独立パッド用ワイヤ４１ａを介して、配線基板１１上の第１の独立接続パッド１１ａ１に一対一で電気的に接続されている。

第２の半導体チップ３２が有する第２の独立電極パッド３２ａは、第１の半導体チップ３１が有する第１の独立電極パッド３１ａとは別に、第２の独立パッド用ワイヤ４２ａを介して、配線基板１１上の第２の独立接続パッド１１ａ２に一対一で電気的に接続されている。なお、第２の独立パッド用ワイヤ４２ａの先端は、図１（Ｂ）のＢ−Ｂ断面に存在しないので、図１（Ｂ）では同先端を省略して図示している。図２（Ｃ）〜（Ｆ）および図６（Ｂ）においても同様である。

第１および第２の半導体チップ３１，３２が有する複数の第１および第２の共通電極パッド３１ｂ，３２ｂは、第１および第２の共通パッド用ワイヤ４１ｂ，４２ｂを介して、配線基板１１上の複数の共通接続パッド１１ｂに二対一で電気的に接続されている。

さらに、第１および第２の半導体チップ３１，３２は、チップ一辺側に配置された第１および第２の接続パッド群３１Ｌａ，３２Ｌａ以外に、チップ他辺側に配置された他列の電極パッド群３１Ｌｂ，３２Ｌｂを有している。図１（Ａ）中、第１の半導体チップ３１が有する他列の電極パッド群３１Ｌｂは、第２の半導体チップ３２が有する他列の電極パッド群３２Ｌｂの下方に配列されている。他列の電極パッド群３１Ｌｂ，３２Ｌｂは、第１および第２の共通接続パッド３１ｂ，３２ｂを有し、第１および第２の共通パッド用ワイヤ４１ｂ，４２ｂを介して、配線基板１１の他辺側に配置された、他列の共通接続パッド群１１Ｌｂに属する複数の共通接続パッド１１ｂに接続されている。第１および第２の電極パッド群３１Ｌａ，３２Ｌａと第１の接続パッド群１１Ｌａとの距離を「Ｗ１」とし、他列の電極パッド群３１Ｌｂ，３２Ｌｂと他列の共通接続パッド群１１Ｌｂとの距離を、「Ｗ２」とすると、Ｗ２＞Ｗ１とされている。他列の電極パッド群３１Ｌｂ，３２Ｌｂにおいて、複数の第１および第２の共通電極パッド３１ｂ，３２ｂは等ピッチ（第２のピッチＰ２）で配置されている。他列の接続パッド群１１Ｌｂにおいて、共通接続パッド１１ｂは等ピッチ（第３のピッチＰ３）で配置されている。

配線基板１１上には、第１および第２の半導体チップ３１，３２を覆うよう、封止層６１が形成されている。

以下、半導体装置１の構成要素について詳細に説明する。

配線基板１１においては、ガラスエポキシ基板等の絶縁基材の両面に所定の配線パターンが形成されている。配線基板１１は、略矩形状であり、例えば、９０μｍ程度の厚さを有する。絶縁基材としては、例えば、ガラス繊維製の布にエポキシ樹脂を含侵させて板状にしたものが用いられる。

配線基板１１の一面には第１の絶縁膜２１が形成され、配線基板１１の他面には第２の絶縁膜２２が形成されている。第１および第２の絶縁膜２１，２２は、例えば、ソルダーレジスト層から形成される。配線基板１１両面上の配線パターンは、一部を除いて、第１および第２の絶縁膜２１，２２で覆われている。

配線基板１１の一面上、第１の絶縁膜２１には、複数の開口部２１ａが形成されている。複数の接続パッド１１ａ１，１１ａ２，１１ｂは、複数の開口部２１ａを通じて露出可能である。配線基板１１の他面上、第２の絶縁膜６２には、複数の開口部２２ａが形成されている。複数の開口部２２ａを通じて、配線基板１１の他面上に形成された複数のランド１１ｃが露出可能である。複数の接続パッド１１ａ１，１１ａ２，１１ｂと複数のランド１１ｃは、配線基板１１内の導体部を介して電気的に接続されている。複数のランド１１ｃには、複数のはんだボール１１ｄが搭載されて、複数の外部電極を形成している。複数のはんだボール１１ｄに、別の配線基板又はパッケージを接続することができる。

第１の半導体チップ３１は、配線基板１１の一面の略中央領域に、第１の接着層５１、例えばＤＡＦ（Die Attached Film）を介して、搭載される。第１の半導体チップ３１は、略長方形の板状である。第１の半導体チップ３１が例えばメモリチップである場合、第１の半導体チップ３１の一面に形成されているメモリ回路に、複数の電極パッド３１ａ，３１ｂが内部接続されている。第２の半導体チップ３２も同様の構成を有している。

第１の独立電極パッド３１ａとして、例えば、ＣＳ（チップセレクト）端子又はＣＫＥ（チップクロックイネーブル）端子に対応する電極パッドがあげられる。第１の共通電極パッド３１ｂとして、例えば、データ入出力端子に対応する電極パッドがあげられる。第２の半導体チップ３２についても同様である。

第２の半導体チップ３２は、第１の半導体チップ３１上に、第２の接着材５２、例えばＦＯＷ（Film on Wire）を介して、積層ないし搭載されている。第１の独立パッド用ワイヤ４１ａおよび第１の共通パッド用ワイヤ４１ｂの一部は、第２の接着材５２内に、埋まっている。第２の半導体チップ３２は、第２の半導体チップ３２の各端面と第１の半導体チップ３１の各端面が同一平面（ｚ−ｘ平面又はｚ−ｙ平面）に位置するよう、第１の半導体チップ３１に積層されている。第１および第２の独立パッド用ワイヤ４１ａ，４２ａと、第１および第２の共通パッド用ワイヤ４１ｂ，４２ｂとは、例えば、Ａｕ、Ａｇ、Ｃｕ或いはそれらの合金等から形成される。

特に、図２を参照しながら、実施形態１に係る半導体装置１の効果を説明する。なお、上述したように、第１および第２の半導体チップ３１，３２は等価であるから、第１の半導体チップ３１が有する第１−１のピッチ（独立電極パッド用ピッチ）＝第２の半導体チップが有する第２−１のピッチ（独立電極パッド用ピッチ）＝第１のピッチＰ１であり、第１の半導体チップ３１が有する第１−２のピッチ（共通電極パッド用パッチ）＝第２の半導体チップが有する第２−２のピッチ（共通電極パッド用パッチ）＝第２のピッチＰ２であり、配線基板１１側の接続パッド間ピッチが第３のピッチＰ３である。

（１）第１の半導体チップ３１では、第１の独立電極パッド３１ａと、それに隣接する共通電極パッド３１ｂ間のピッチ、すなわち、第１のピッチＰ１を、第１の共通電極パッド３１ｂ間のピッチである第２のピッチＰ２よりも広くしている。
（２）同様に、第２の半導体チップ３２でも、第２の独立電極パッド３２ａと、それに隣接する第２の共通電極パッド３２ｂ間のピッチ、すなわち、第１のピッチＰ１を、第１の共通電極パッド３１ｂ間のピッチである第２のピッチＰ２よりも広くしている。
（３）さらに、第１のピッチＰ１は、配線基板１１の接続パッド間ピッチ、すなわち、第３のピッチよりも広くされている。

（４）第１および第２の独立電極パッド３１ａ，３２ａは、一対一に、第１および第２の接続パッド１１ａ１，１１ａ２に接続される。
（５）よって、配線基板１１上では、第１および第２の独立接続パッド１１ａ１，１１ａ２を、並置している（独立して設けている）。

（６）第１および第２の独立接続パッド１１ａ１，１１ａ２を並置する分、第１の接続パッド群１１Ｌａが長くなる。
（７）第１の接続パッド群１１Ｌａの長さは、加工精度上、第１の電極パッド群３１Ｌａの長さよりも長くなる。
（８）したがって、仮に、第１および第２の電極パッド群３１Ｌａ，３２Ｌａにおいて、電極パッド間ピッチを等ピッチにすると（Ｐ１＝Ｐ２）、チップ端部ないし基板端部に向かって、電極パッド−対応接続パッド間のピッチずれが徐々に蓄積され、ワイヤ張設角度（図３中左右方向の基準線に対する角度）は段々と大きくなっていく。

（９）実施形態１の半導体装置１では、不可避的に生じる上記ピッチずれと、それに伴うワイヤ張設角度の増大を、上記（１）および（２）、好ましくは（１）〜（３）の構成によって、すなわち、第１および第２の独立電極パッド３１ａ，３２ａに関するピッチ調整によって、可及的に抑制している。
（１０）第１および第２の独立電極パッド３１ａ，３２ａと、その隣の電極パッド（本実施形態では共通電極パッド３１ｂ，３２ｂ）間のピッチに裕度を持たせることによって、チップないし基板端部において、共通電極パッド−対応共通接続パッド間のピッチずれを抑制し（ｙ方向（図２中上下方向）のずれを可及的に短くし）、ワイヤ張設角度を可及的に小さくすることができる。

（１１）ワイヤ張設角度を小さくできることによって、第１の電極パッド群３１Ｌａ等と第１の接続パッド群１１Ｌａ間距離Ｗ１（ｘ方向ないし図２中左右方向の距離）を短縮することができる。

（１２）ワイヤ張設角度を小さくすること及び電極パッド−接続パッド間距離を短縮することにより、ワイヤ長を短くすること、配線基板１１のサイズを小さくすること、さらに半導体装置１の小型化を図ることができる。
（１３）ワイヤ張設角度を小さくすることにより、ワイヤとチップ端部間のショートが防止され、信頼性を向上できる。
（１４）ワイヤ長短縮及び配線基板１１の小型化により、半導体装置１を低コスト化できる。
（１５）第１のピッチＰ１の拡張によって、第１および第２の独立電極パッド３１ａ，３２ａとそれに隣接する第１および第２の共通電極パッド３１ｂ，３２ｂとの間に、スペースが形成され、このスペース下に回路素子を配置することが可能となる。

次に、図３（Ａ）〜（Ｆ）を順番に参照しながら、図１（Ａ）および（Ｂ）に示した半導体装置１の製造方法の一例を説明する。場合によっては、各工程は、順番を入れ替えて実行したり、同時に実行したりすることができる。

図３（Ａ）に示すような配線基板１１と、図１（Ａ）および（Ｂ）に示したような第１および第２の半導体チップ３１，３２と、を準備する。

配線基板１１には、複数の製品形成領域ＰＡが配置されている。複数の製品形成領域ＰＡは、ダイシングラインＤＬによって区画されている。複数の製品形成領域ＰＡは、ダイシングラインＤＬに沿った切断後、複数の半導体装置１を構成する複数の配線基板１１となる。配線基板１１の両面には、第１の独立接続パッド１１ａ１、第２の独立接続パッド１１ａ２（図１（Ａ）参照）、複数の共通接続パッド１１ｂおよび複数のランド１１ｃを含む所定の配線パターンがそれぞれ形成されている。配線基板１１の一面上には、ソルダーレジストから第１の絶縁膜２１が形成され、同他面上にもソルダーレジストから第２の絶縁膜２２が形成されている。

図３（Ｂ）を参照すると、第１の半導体チップ３１のダイボンディング工程では、配線基板１１をダイボンディング装置のステージ（不図示）にセットする。ダイボンディング装置のコレット（不図示）は、第１の半導体チップ３１を吸着保持する。第１の半導体チップ３１の裏面に、第１の接着層５１を形成するため、例えば、ＤＡＦ（Die Attached Film）フィルムを貼り付ける。配線基板１１の一面上に、第１の接着層５１を介して、第１の半導体チップ３１を実装する。

第１の独立電極パッド３１ａおよび第１の共通電極パッド３１ｂを、第１の独立パッド用ワイヤ４１ａおよび第１の共通パッド用ワイヤ４１ｂを介して、第１の独立接続パッド１１ａ１および複数の共通接続パッド１１ｂに、電気的に接続する。

図３（Ｃ）を参照すると、第２の半導体チップ３２のダイボンディング工程では、上記コレットを用いて、第２の半導体チップ３２を吸着保持する。第２の半導体チップ３２裏面には、第２の接着層５２を形成するためのＦＯＷ（Film on Wire）フィルムを貼り付ける。第２の半導体チップ３２のダイボンディング時、低粘度状態のＦＯＷ（第２の接着層５２）に、第１の独立パッド用ワイヤ４１ａおよび共通パッド用ワイヤ４１ｂが埋め込まれていく。このワイヤ埋め込みと共に、第２の半導体チップ３２は、第２の接着層（ＦＯＷ）５２を介して、第１の半導体チップ３１上に積層ないし搭載される。

第２の独立電極パッド３２ａおよび第２の共通電極パッド３２ｂを、第２の独立パッド用ワイヤ４２ａおよび第２の共通パッド用ワイヤ４２ｂを介して、第２の独立接続パッド１１ａ２および複数の共通接続パッド１１ｂに、電気的に接続する。

なお、上記ステージには、ヒータ（不図示）が設けられている。ヒータによって、ステージに搭載された配線基板１１、第１および第２の半導体チップ３１，３２、第１および第２の接着層５１，５２、第１および第２の独立パッド用ワイヤ４１ａ，４２ａ、並びに第１および第２の共通パッド用ワイヤ４１ｂ，４２ｂの加熱を行うことができる。第１および第２の接着層５１，５２のキュアは、所定のワイヤボンディング工程の前に行うこともでき、或いは、同工程の後、例えば、後述する封止層６１のキュアと同時に一括して行うこともできる。

図３（Ｄ）を参照すると、モールド工程では、モールド金型（不図示）を用いて、配線基板１１を上下から型締めする。モールド金型内に、加熱溶融された封止材６１を注入する。封止材６１には、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。

封止材６１を硬化させ、配線基板１１の一面上に、第１および第２の半導体チップ３１，３２を覆う封止層６１を形成する。

図３（Ｅ）を参照すると、配線基板１１の他面側において、ボールマウント装置ＢＴを用いて、複数のランド１１ｃ上に、フラックスを介して、複数のはんだボール１１ｄを搭載する。複数のはんだボール１１ｄは、電気的導体製のボールであって、例えば、金属製のボールである。配線基板１１をリフローして、複数のはんだボール１１ｄを溶融させ、複数のランド１１ｃと接続させる。

図３（Ｆ）を参照すると、基板ダイシング工程では、封止層６１上にダイシングテープＤＴａを接着し、ダイシングテープＤＴａによって配線基板１１を支持する。ダイシングブレードＤＢを用いて、ダイシングラインＤＬに沿って、配線基板１１を縦横に切断して、製品領域ＰＡ毎に切断分離する。次に、ダイシングテープＤＴａからのピックアップにより、図１（Ａ）および（Ｂ）に示したような半導体装置１が複数個得られる。

この製造方法によれば、ワイヤ張設角度が小さいことと、ワイヤ長が短縮されていることによって、ワイヤボンディング工程が省力化される。

［実施形態２］
実施形態２では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。

図２を参照すると、実施形態１の半導体装置１が備える上段の第２の半導体チップ３２において、第２の電極パッド群３２Ｌａの配列方向で、電極パッド長は均一化されている。下段の第１の半導体チップ３１においても同様である。

図４を参照すると、実施形態２の半導体装置２が備える上段の第２の半導体チップ３２において、第２の電極パッド群３２Ｌａの配列方向で、第２の独立電極パッド３２ａは、第２の共通電極パッド３２ｂよりも長く形成されている（パッド面積も大きい）。すなわち、独立接続パッド長Ｌａ＞共通接続パッド長Ｌｂとなっている。下段の第１の半導体チップ３１においても同様である。

実施形態２の半導体装置２によれば、実施形態１の半導体装置１と同様の効果が得られると共に、第１および第２の独立パッド用ワイヤ４１ａ，４２ａの張設角度を小さくし、ワイヤ長を短縮することができる。

［実施形態３］
実施形態３では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。

図２を参照すると、実施形態１の半導体装置１が備える上段の第２の半導体チップ３２において、第２の電極パッド群３２Ｌａは、一つの第２の独立電極パッド３２ａを含んでいる。下段の第１の半導体チップ３１においても同様である。

図５を参照すると、実施形態３の半導体装置３が備える上段の第２の半導体チップ３２において、第２の電極パッド群３２Ｌａは、二つの第２の独立電極パッド３２ａを含んでいる。二つの第２の独立電極パッド３２ａ，３２ａ間には、複数の第２の共通電極パッド３２ｂが配置されている。二つの第２の独立電極パッド３２ａ，３２ａの両側に、広い第１のＰ１が設定されている。下段の第１の半導体チップ３１においても同様である。

このように、一列の電極パッド群に複数の独立電極パッド３２ａ，３２ａが含まれる、実施形態３の半導体装置３によっても、実施形態１で説明したような効果を得ることができる。なお、複数の独立電極パッドを隣接して配置する場合には、隣接する独立電極パッド間のピッチを第１のピッチＰ１に設定すればよい。独立電極パッドの両側に、第１のピッチＰ１を設定することが好ましいが、場合によっては、独立電極パッドの片側にのみ、第１のピッチＰ１を設定してもよい。

［実施形態４］
実施形態４では、主として、実施形態１との相違点について説明し、共通点については、実施形態１の記載を適宜参照するものとする。

図２を参照すると、実施形態１の半導体装置１が備える上段の第２の半導体チップ３２において、第２の電極パッド群３２Ｌａおよび他列の電極パッド群３２Ｌｂは、チップ周辺領域（対向する二辺近傍）に配置されている。下段の第１の半導体チップ３１においても同様である。

図６（Ａ）および（Ｂ）を参照すると、実施形態４の半導体装置４が備える上段の第２の半導体チップ３２において、第２の電極パッド群３２Ｌａおよび他列の電極パッド群３２Ｌｂは、チップ中央領域に配置されている。下段の第１の半導体チップ３１においても同様である。

このように種々の電極パッド群配置形態で、実施形態１で記載したような効果を得ることができると共に、電極パッド群３２Ｌａ，３２Ｌｂをチップ中央領域に配置することによって、ワイヤ張設角度を小さくすることができる。

以上、本発明者によってなされた発明を実施形態等に基づき説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、配線基板として、ガラスエポキシ基板等のリジットな配線基板、ポリイミド基板等を用いたフレキシブルな配線基板、両者の中間的性質を有する配線基板などを適宜選択して用いることができる。半導体チップとしては、メモリチップ、ロジックチップ、およびその他のチップを適宜選択して採用することができる。搭載する複数の半導体チップは、構成が同じものでもよく、異なるものでもよい。例えば、DRAMおよびFlashメモリチップ等を搭載することができる。

（付記）
［付記１、第３の視点］
半導体チップ上の一列の電極パッド群において、電極パッドが、第１パッド、第３パッド、第４パッド、第２パッドの順に配置され、第１パッドが独立電極パッドであり、第２〜第４パッドが共通電極パッドである場合、
第１−第３パット間ピッチが、第３−第４パッド間ピッチおよび第４−第２パッド間ピッチよりも広い、
半導体チップおよびそれを有する半導体装置。
［付記２］
配線基板上の一列の接続パッド群における接続パッド間ピッチが、前記第１−第３パット間ピッチよりも狭く、前記第３−第４パッド間ピッチおよび第４−第２パッド間ピッチよりも広い、
付記１の半導体装置。
［付記３］
前記半導体チップ上の一列の電極パッド群と、前記配線基板上の一列の接続パッド群を電気的に接続するワイヤを備える付記２の半導体装置。

第１〜第３の各視点において好ましい構成を以下に例示する。なお、複数の半導体チップが搭載される半導体装置においては、チップ個数に応じて、下記の構成が適宜複数個設けられることは明らかである。

［付記４］
第１の独立電極パッドは、他の半導体チップが有する第２の独立電極パッドとは別に、配線基板上の第１の独立接続パッドに一対一で電気的に接続され、
複数の第１の共通電極パッドは、前記他の半導体チップが有する複数の第２の共通電極パッドと共に、前記配線基板上の複数の共通接続パッドに多対一で電気的に接続される。
［付記５］
前記複数の第１の共通電極パッドは等ピッチで配置される。
［付記６］
第１の電極パッド群において、第１の独立電極パッドの両側にそれぞれ複数の第１の共通電極パッドが配置される。
［付記７］
第１の電極パッド群の配列方向において、第１の独立電極パッドは、第１の共通電極パッドよりも長い、又はパッド面積が大きい。
［付記８］
第１の電極パッド群は、複数の第１の独立電極パッドを含んでいる。
［付記９］
半導体チップは、前記第１の電極パッド群の他に、他列の電極パッド群を備えている。
［付記１０］
第１の電極パッド群および他列の電極パッド群は、半導体チップの周辺領域又は中央領域に配置される。

なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。

１，２，３，４ 半導体装置
１１ 配線基板
１１Ｌａ 第１の接続パッド群
１１Ｌｂ 他列の接続パッド群
１１ａ１ 第１の独立接続パッド
１１ａ２ 第２の独立接続パッド
１１ｂ 共通接続パッド
１１ｃ ランド
１１ｄ はんだボール（外部電極）
２１ 第１の絶縁膜
２１ａ 開口部
２２ 第２の絶縁膜
２２ａ 開口部
３１ 第１の半導体チップ
３１Ｌａ 第１の電極パッド群
３１Ｌｂ 他列の電極パッド群
３１ａ 第１の独立電極パッド
３１ｂ 第１の共通電極パッド
３２ 第２の半導体チップ
３２Ｌａ 第２の電極パッド群
３２Ｌｂ 他列の電極パッド群
３２ａ 第２の独立電極パッド
３２ｂ 第２の共通電極パッド
４１ａ 第１の独立パッド用ワイヤ（３１ａ−１１ａ１間）
４１ｂ 第１の共通パッド用ワイヤ（３１ｂ−１１ｂ間）
４２ａ 第２の独立パッド用ワイヤ（３２ａ−１１ａ２間）
４２ｂ 第２の共通パッド用ワイヤ（３２ｂ−１１ｂ間）
５１ 第１の接着層、第１の接着材
５２ 第２の接着層、第２の接着材
６１ 封止層、封止材（封止樹脂）、
Ｐ１ 第１のピッチ（独立電極パッド用ピッチ）、第１−１のピッチ、第２−１のピッチ
Ｐ２ 第２のピッチ（共通電極パッド用ピッチ）、第１−２のピッチ、第２−２のピッチ
Ｐ３ 第３のピッチ（接続パッド間ピッチ、配線基板側ピッチ）
Ｌａ 独立接続パッド長
Ｌｂ 共通接続パッド長
ＢＴ ボールマウント装置
ＤＢ ダイシングブレード
ＤＴａ ダイシングテープ
ＤＬ ダイシングライン
ＰＡ 製品形成領域
Ｗ１ 第１および第２の電極パッド群３１Ｌａ，３２Ｌａと第１の接続パッド群１１Ｌａとの距離
Ｗ２ 他列の電極パッド群３１Ｌｂ，３２Ｌｂと他列の共通接続パッド群１１Ｌｂとの距離

Claims (16)

1. 少なくとも一列の第１の電極パッド群を備え、
   前記第１の電極パッド群は、少なくとも一つの第１の独立電極パッドと、複数の第１の共通電極パッドと、を含み、
   前記第１の独立電極パッドとその隣の電極パッド間のピッチを「第１のピッチ」とし、
   前記複数の第１の共通電極パッド間のピッチを「第２のピッチ」とすると、
   前記第１のピッチは前記第２のピッチよりも広い、ことを特徴とする半導体チップ。
2. 前記第１の独立電極パッドは、他の半導体チップが有する第２の独立電極パッドとは別に、配線基板上の第１の独立接続パッドに一対一で電気的に接続され、
   前記複数の第１の共通電極パッドは、前記他の半導体チップが有する複数の第２の共通電極パッドと共に、前記配線基板上の複数の共通接続パッドに多対一で電気的に接続される、
   ことを特徴とする請求項１記載の半導体チップ。
3. 前記複数の第１の共通電極パッドは等ピッチで配置される、ことを特徴とする請求項１又は２記載の半導体チップ。
4. 前記第１の電極パッド群において、前記第１の独立電極パッドの両側にそれぞれ前記複数の第１の共通電極パッドが配置される、ことを特徴とする請求項１〜３のいずれ一記載の半導体チップ。
5. 前記第１の電極パッド群の配列方向において、前記第１の独立電極パッドは、前記第１の共通電極パッドよりも長い、ことを特徴とする請求項１〜４のいずれか一記載の半導体チップ。
6. 前記第１の電極パッド群は、複数の第１の独立電極パッドを含む、ことを特徴とする請求項１〜５のいずれか一記載の半導体チップ。
7. 他列の電極パッド群を備える、ことを特徴とする請求項１〜６のいずれか一記載の半導体チップ。
8. 前記第１の電極パッド群および前記他列の電極パッド群は、前記半導体チップの周辺領域又は中央領域に配置される、ことを特徴とする請求項７記載の半導体チップ。
9. 少なくとも一列の第１の接続パッド群を備え、
   前記第１の接続パッド群は、第１および第２の独立接続パッドと、複数の共通接続パッドと、を含む、
   配線基板と、
   前記配線基板上に搭載され、
   少なくとも一列の第１の電極パッド群を備え、
   前記第１の電極パッド群は、前記第１の独立接続パッドに一対一で電気的に接続される少なくとも一つの第１の独立電極パッドと、前記複数の共通接続パッドに多対一で電気的に接続される複数の第１の共通電極パッドと、を含み、
   前記第１の独立電極パッドとその隣の電極パッド間のピッチを「第１−１のピッチ」とし、前記複数の第１の共通電極パッド間のピッチを「第１−２のピッチ」とすると、
   前記第１−１のピッチは前記第１−２のピッチよりも広い、
   第１の半導体チップと、
   前記第１の半導体チップ上に積層され、
   少なくとも一列の第２の電極パッド群を備え、
   前記第２の電極パッド群は、前記第２の独立接続パッドに一対一で電気的に接続される少なくとも一つの第２の独立電極パッドと、前記複数の共通接続パッドに前記複数の第１の共通電極パッドと共に多対一で電気的に接続される複数の第２の共通電極パッドと、を含み、
   前記第２の独立電極パッドとその隣の電極パッド間のピッチを「第２−１のピッチ」をとし、前記複数の第２の共通電極パッド間のピッチを「第２−２のピッチ」とすると、
   前記第２−１のピッチは前記第２−２のピッチよりも広い、
   第２の半導体チップと、
   を備える、ことを特徴とする半導体装置。
10. 前記第１および第２の半導体チップは、少なくとも、前記第１および第２の電極パッド群の配置に関して、等価であることを特徴とする請求項９記載の半導体装置。
11. 前記第１の接続パッド群における接続パッド間ピッチは、等ピッチであって、前記第１−１および第２−１のピッチよりも狭く、前記第１−２および第２−２のピッチよりも広い、ことを特徴とする請求項９又は１０記載の半導体装置。
12. 前記第１の電極パッド群において、前記第１の独立電極パッドの両側に前記複数の第１の共通電極パッドがそれぞれ配置され、
    前記第２の電極パッド群において、前記第２の独立電極パッドの両側に前記複数の第２の共通電極パッドがそれぞれ配置される、
    ことを特徴とする請求項９〜１１のいずれか一記載の半導体装置。
13. 前記第１および第２の電極パッド群の配列方向において、前記第１および第２の独立電極パッドは、前記第１および第２の共通電極パッドのパッドよりも長い、ことを特徴とする請求項９〜１２のいずれか一記載の半導体装置。
14. 前記第１の電極パッド群は、複数の前記第１の独立電極パッドを含み、
    前記第２の電極パッド群は、複数の前記第２の独立電極パッドを含む、
    ことを特徴とする請求項９〜１３のいずれか一記載の半導体装置。
15. 複数の他列の電極パッド群およびそれに電気的に接続される複数の他列の接続パッド群を備えることを特徴とする請求項９〜１４のいずれか一記載の半導体装置。
16. 前記第１および第２の電極パッド群並びに前記複数の他列の電極パッド群は、前記第１および第２の半導体チップの周辺領域又は中央領域に配置される、ことを特徴とする請求項１５記載の半導体装置。

Images