JP2015527739A - 流体自己組立のための二重はんだ層並びに電気部品基板及びその使用方法 - Google Patents

流体自己組立のための二重はんだ層並びに電気部品基板及びその使用方法 Download PDF

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Abstract

流体自己組立のための二重はんだ層、電気部品基板及びその使用方法について説明する。この二重はんだ層は、ベースはんだ層上に配置される自己組立はんだ層を備え、このベースはんだ層は、電機部品基板のはんだパッド上に配置される。自己組立はんだは、第１温度よりも低い液相線温度を有し、ベースはんだは、該第１温度よりも高い固相線温度を有する。自己組立はんだは、流体自己組立方法の間に第１温度で液化して、電気部品を基板に付着させる。付着後、基板を浴から取り出し、そして加熱し、それによって、ベースはんだと自己組立はんだが組み合わさって複合合金を形成し、これが該部品と基板上にあるはんだパッドとの間に最終的な電気はんだ接続部を形成する。

Description

関連出願の相互参照
本願は、２０１２年８月２日に出願された、発明の名称「ＤＵＡＬ ＳＯＬＤＥＲ ＬＡＹＥＲ ＦＯＲ ＦＬＵＩＤＩＣ ＳＥＬＦ ＡＳＳＥＭＢＬＹ ＡＮＤ ＥＬＥＣＴＲＩＣＡＬ ＣＯＭＰＯＮＥＮＴ ＳＵＢＳＴＲＡＴＥ ＡＮＤ ＭＥＴＨＯＤ ＥＭＰＬＯＹＩＮＧ ＳＡＭＥ」の米国仮特許出願第６１／６７８９３３号の優先権を主張する。その全内容を引用により本明細書に含める。
発明の背景
自己組立を用いた電子部品の配置が電子組立品の大量生産のための重要な手法となってきている。例えば、無線周波数識別タグ（ＲＦＩＤ）の製造の際に流体自己組立（ＳＡ）を使用することは周知である。この手法では、異なる寸法及び台形形状を有するサブミリメートルの統合パッケージを撹拌流体に投下し、そこで、これらが基板上の特定の整合くぼみに適合する。くぼみには嵌らないパッケージを除去し、そして全てが合致するまで再度投入する。次に、回路接続を、電子パッケージにわたって導電性ストリップをマスキングし付着させることによって行う。この手法は、高容量ではうまくいくが、極めて特別な幾何学形状の部品又はパッケージ及びこのパッケージに対応させるために特別にエッチングしなければならない基板を必要とする。
検討されているより一般的な手法は、特殊形状のパッケージを必要とせず、かつ、より標準的な部品を使用することができる。この手法では、部品が攪拌液に投下され、そこで、これらが様々な手法を使用して接触及び付着により基板上の適切な位置を見出す。例えば、親水性及び疎水性材料をこの部品及び所望の基板位置又は結合部位にコーティングすることができ、それによって、部品が適切な位置を見出したときに、これらのものは、同じコーティングが接触したときに粘着する傾向がある（すなわち、親水性−疎水性又は疎水性−疎水性）；混合コーティングは粘着しない。また、流体を攪拌することも必要である。というのは、これにより部品の動きがランダム化され、これらが基板の全ての領域との接触の試みを図ることが可能になるからである。さらに、これらが最初の試みでは粘着しない場合には、攪拌は、これらが最終的に結合部位を見出すまで部品に多くの試みを行わせることを可能にする。
自己組立を達成するための最良の方法の一つは、金属接点に及ぼすはんだの強い濡れ効果を使用して部品を所定の場所に「引っ張る」ことである。他のＳＡ接合材料とは異なり、はんだは、高い潤滑性も有する。これは、いったん部品がはんだと接触したら、この部品が最小限の摩擦で最小のエネルギー構成を見出すことができることを示唆する。この濡れ効果は、はんだが液体である場合に生じるため、部品の自己組立は、はんだの融点よりも上で行わなければならない。はんだＳＡ場合には、基板及び電子部品を液体中に浸漬させ、この液体が部品をそれらの位置に運ぶことを可能にする。これらの部品と基板上の溶融はんだとが接触するときにはんだ濡れ効果が生じ、これらの部品をそれらの最終的な位置に引っ張り、そしてそれらを保持する。特に、結合剤としてはんだ用フラックスを使用することは、それらの潤滑の程度が低いためＳＡにとって有用ではないことに注意すべきである。
はんだＳＡについて、低融点はんだ（Ｔm＜１５０℃、ここでＴmは融点である）が様々な理由のために使用されている。理由の一つは、水などの単純な低粘度非毒性流体が使いやすいが、それらの沸点未満である温度を明らかに必要とするためである。電子又は光電子部品は、典型的なＳＡの実施中に約１分間熱い液体に浸漬されるため、高温により部品が損傷する場合がある。残念ながら、極めて低温のはんだ（Ｔm＜１００℃）は、一般的にＢｉを必要とするが、これは、一般に接合不良をもたらし、それによって部品の長期付着の信頼性が低くなってしまう。Ｓｎ−Ｉｎなどのはんだ組成物は、Ｔm＝１４５℃を有することができるが、この場合も、信頼性の高い接合は、部品の長期的接合のためには許容できない。また、このような低融点のはんだの使用は、動作温度がこのような低温はんだの融点に近づく又はさらには超える発光ダイオード（ＬＥＤ）などの部品の長期動作について問題となる可能性がある。
モリスらの米国特許出願公開第２０１０／０１３９９５４号には、はんだ又は流体系ＳＡを実用的な温度で実行すると共に、複数の部品を信頼性の高い高温はんだで恒久的に電気的結合させるための方法を提供することができるアプローチが記載されている。このアプローチは、異なる機能を実行する複数の部位を使用する。特に、部品上の中央部位をＳＡ結合部位のために使用すると共に、部品の境界に近い空間的に分離した部位を電気接続のために使用する。一般に、電気的結合部位は、はんだバンプである。全ての接点は部品の底部にあり、かつ、基板上の整合部位と嵌合するように設計されている。基板上にある中央結合部位は、液化時に半球状の形状を形成する低温はんだ（又は他の材料）を支持する。液体のときの中央ＳＡはんだの高さは、固体電気はんだバンプの高さを超える。はんだバンプは、中央結合部位のはんだよりも高い温度で溶融する。上記実施形態では、共晶Ｂｉ−Ｓｎ系はんだ（Ｔm＝１３８℃）を、電気部品上のはんだバンプに結合するＳＡ結合部位のために使用する。はんだバンプは、信頼性の高い高導電性電気的接続を形成することがよく知られている共晶Ｓｎ−Ｐｂ（Ｔm＝１８３℃）から構成される。組立は、２工程で行われる。第１工程では、部品及び基板を中央ＳＡ結合部位にはんだ又は材料の融点よりも高いがはんだバンプのそれよりも低い温度の流体浴中に置く。中央パッド上の自己組立を液体浴中で実施する。部品が基板上にある中央ＳＡはんだと接触すると、部品接点の追加の濡れのため膨隆輪郭が緩む。組み立てられた基板を冷却して部品の位置を固定する。次いで、基板をリフロー炉に入れ、そこでの温度は、はんだバンプの融点よりも高く、その後このバンプを部品の接点に到達するように膨張させなければならない。このアプローチは、より信頼性が高くかつより高い導電性を有する電気的接続を可能にする一方で、部品及び基板は、追加の接点及びパッドを必要とし、これにより、製造の複雑さがさらに大きくなってしまう。さらに重要なことに、この方法の実用化は、はんだバンプ及び低温はんだによるＳＡ結合部位のみを被覆するための付加的なはんだマスクを有する部品を必要とする。これにより、全体的な製造時間が長くなりかつコストがかかり、それらの両方をＳＡが軽減しなければならない。他の問題もこの方法で生じる。というのは、ＳＡはんだ及び電気的接合はんだの物理的な高さの変化は、このプロセスと相性のよいものでなければならないからである。
米国特許出願公開第２０１０／０１３９９５４号明細書
発明の概要
従来技術の欠点を解消することが本発明の課題である。
本発明は、自己組立（ＳＡ）のために低温はんだの利点とより高い温度のリフローはんだとを組み合わせて、より信頼性の高い最終接合部を作製することにより上記課題を解決する。
本発明は、流体はんだベースの自己組立を低温で行うことができる一方で、最後のはんだ付けを、より信頼性が高いことが知られているそれよりも高温のはんだを使用して行うことができる二層法を採用する。さらに、上記別々の電気的接触／接合部位アプローチとは異なり、自己組立及び電気的接続は、同一の接触パッドを用いて行うことができる。これは、部品の接触及び基板パッド構成におけるより大きな柔軟性を可能にする。さらに、低温はんだ及び高温はんだは、両方とも同じボンドパッドに適用されるため、組立工程が簡単になり、組立時間が減少し、コストが低減する。
はんだの２つの層をそれぞれの電気的接点のために使用する。他の接点は必要ない。したがって、接点はＳＡ結合部位とはんだ接続部位の両方として機能する。ベース層はんだは、高い信頼性及び高い導電性に好適である。典型的には、これはリフローに使用されるはんだであると考えられる。第２頂部層は、ＳＡのために使用される低融点はんだ又は液体金属である。一実施形態では、この頂部低温ＳＡはんだ層はベース層よりも薄く、それらの割合は、関係するはんだの組成に依存する。しかし、これは、本発明において決定的な制約ではない。このスキームは、低温ＳＡはんだ層が溶融し、そして冷却後の自己組立工程中に部品を基板に結合させるのを可能にするであろう。部分はすでに適切な位置で結合しているので、冷却された基板は、リフロー炉又ははんだの両方の層が溶融するであろう他の手段のいずれかでベースはんだ層の融点よりも高い温度に再加熱されるであろう。はんだを適切に選択することにより、２つのはんだ層が混合し、低温ＳＡはんだ単独で可能となるよりも信頼性が高くかつ導電性が高い接合部を形成することになる。
本発明の所定の態様によれば、二重はんだ層を有する少なくとも１個のはんだパッドを備える電気部品基板であって、該二重はんだ層が自己組立はんだの第１層及びベースはんだの第２層を備え、該ベースはんだの第２層が該はんだパッド上に配置され、該自己組立はんだの第１層が該第２層上に配置され、ここで、該自己組立はんだは第１温度よりも低い液相線温度を有し、しかも、該ベースはんだは、該第１温度よりも高い固相線温度を有する電気部品基板を提供する。
本発明の別の態様によれば、流体自己組立の方法であって、
（ａ）電気部品基板を得、ここで、該基板は、二重はんだ層を有する少なくとも１個のはんだパッドを備え、該二重はんだ層は自己組立はんだの第１層とベースはんだの第２層とを備え、該ベースはんだの第２層は、該はんだパッド上に配置され、しかも該自己組立はんだの第１層は、該第２層上に配置され、該自己組立はんだは、第１温度よりも低い液相線温度を有し、該ベースはんだは、該第１温度よりも高い固相線温度を有するものとし；
（ｂ）該電気部品基板及び少なくとも１個の電気部品を該第１温度で流体浴に浸漬させ、それによって自己組立はんだが液化し；
（ｃ）該流体浴を撹拌し、それによって該電気部品が該液化自己組立はんだに付着し；
（ｄ）該流体浴から該電気部品基板を取り出し；
（ｅ）該電気部品基板を該ベースはんだの固相線温度よりも高い第２温度に加熱し、それによって該ベースはんだと該自己組立はんだとが混合して複合合金を形成し；そして
（ｆ）該複合合金を冷却して該電気部品基板上の該電気部品とはんだパッドとの間の電気的はんだ接続部を形成させること
を含む方法を提供する。
一実施形態では、第１温度は１５０℃以下であり、より好ましくは約１００℃未満である。
別の実施形態では、自己組立はんだ対ベースはんだの質量比は１未満であり、より好ましくは０．５〜１の間である。
図１Ａ−１Ｃは、本発明に係る２層のはんだベース自己組立基板及び方法の実施形態を概略的に示す。 図２Ａ及び２Ｂは、それぞれ、自己組立（ＳＡ）はんだ及びベースはんだについての例示的二元状態図である。 図３は、Ｇａ−Ｓｎの二元状態図である。 図４は、Ｇａ−Ｚｎの二元状態図である。 図５は、Ｇａ−Ｉｎの二元状態図である。 図６は、Ｓｎ（０．５）−Ｇａ（０．５）についてのリフロー後の複合はんだにおける構成部品の算出質量分率のグラフ図である。 図７は、Ｓｎ（０．２１）−Ｇａ（０．７９）についてのリフロー後の複合はんだにおける構成部品の算出質量分率のグラフ図である。
発明の詳細な説明
本発明を、他の及びさらなる目的、利点及び能力と共により良く理解するために、次の開示及び請求の範囲を上記図面と共に参照されたい。
本発明に係る電気部品基板の実施形態を採用する自己組立方法の実施形態を図１Ａ〜１Ｃに示す。例示のために、同一の一接点部品のＳＡを考慮する。２層はんだは、電気部品基板１８のはんだパッド１６に既に適用されている。図１Ａでは、部品１０は、液浴２０中に配置されており、その温度は、頂部ＳＡはんだ層１２の融点よりも高いが、ベースはんだ層１４の融点よりも低い。したがって、頂部ＳＡはんだ層１２は浴の温度では液体であるのに対し、基板１８上にあるはんだパッド１６に結合しているベースはんだ層１４は固体のままである。一般的に、浴２０は、部品、はんだ又は基板材料を反応させない又は損傷させない水やエチレングリコールなどの液体からなる。この流体は、通常、部品を基板上のはんだ部位に取り付ける可能性を高めるために攪拌される。部品１０は、液化頂部ＳＡはんだ層１２が効果的に湿潤することになる金や他の貴金属で被覆された電気接点を有する。好ましくは、部品１０は、ＬＥＤダイである。
しばらくした後に、これらの部品の全て又はほとんどが所望のはんだ結合部位に結合し、そしてＳＡの処理を終了する。所望の結合歩留まりを達成するのに必要な時間は、撹拌速度、液体浴の物理パラメーター、温度、はんだ表面エネルギー、部品接触特性及び他の要因によって決定される。次いで、基板を冷却して、ＳＡはんだを固化させる。いくつかの実施形態では、ＳＡはんだは固化させる必要はないが、ただし、液体ＳＡはんだの結合強度が、浴から基板を取り出すときに部品が外れるのを防ぐ程度に十分に高いことを条件とする。固化ＳＡはんだの場合に得られる構成を図１Ｂに示す。
最終工程において、ベースはんだ層１４を溶融させ、その結果、部品１０がはんだパッド１６に対する電気はんだ接続部２２を形成する。これは、当該技術分野で知られている様々な方法によって達成できるが、典型的には、基板を所望の時間−温度プロファイルでリフロー炉を通過させることからなるであろう。この最終リフロー期間中に、ベースはんだ層及びＳＡはんだ層の両方が溶融して、組成が両はんだの混合物からなる液体を形成する。冷却中に、このはんだ溶融物は固化し、所望の電気的及び機械的特性を有する新たな複合合金からなる電気はんだ接続部２２を形成する。これは図１Ｃに示されている。
これら２つのはんだは複合合金を形成するため、ベースはんだ及びＳＡはんだの両方の組成及びモル分率を適切に選択すべきである。ＳＡはんだに必要な低融点のために可能な材料としては、好ましくは、低い毒性（Ｈｇ、Ｐｂ、Ｓｂ及びＣｄを含まないもの）、信頼性の高いＳＡのための高表面エネルギー及びベースはんだに使用されるであろう一般的な鉛を有しないリフローはんだへの溶解性を有する系が挙げられる。ＳＡはんだのベースはんだへの溶解は、通常、ＳＡはんだのモル分率がさほど大きくない場合に可能である（１０％未満が典型的である）。あるいは、ＳＡ及びベースはんだのモル濃度を、それらが共晶であるように選択することができる。しかしながら、これは、各はんだパッドでのＳＡ及びベースはんだの質量比の注意深い監視を必要とする。したがって、共晶方法はさほど望ましくない。第３の方法では、ＳＡはんだのモル分率は、１０％を超える、おそらく５０％以上の値を有することができる。固化した複合材料は、ベースはんだの元の合金とは異なるが、新たな合金を形成する。これは好ましい方法である。というのは、ＳＡはんだの適用は少なくとも抑制され、基板を液体ＳＡはんだ浴と接触させるだけの単純な「錫めっき」方法により適用できるからである。
多くの場合、ＳＡ浴を室温に近い温度にすることが望ましい場合がある。これは、一般に、純粋な元素又は主としてＧａ、Ｉｎ、Ｂｉ及びＳｎからなる金属合金のいずれかにＳＡはんだを制限するであろう。というのは、これらの成分の多くの合金は、１００℃未満の融点を有することが知られているからである。純粋なＧａ又は特にＧａ系合金の使用は、ガリウムの低毒性及び２９．８℃の非常に低い融点のため特に有利な場合がある。また、Ｇａも他の合金に可溶である。好ましくは、ベースはんだは、クリープや酸化などの長期にわたる不具合を最小限にするために予想動作温度を十分に超えるがただし任意の部品又は基板損傷閾値未満の融点を有するはんだである。
一実施形態では、ＳＡはんだは、ベースはんだよりも低い融点を有するように選択される。共晶、二元又は他の物理的要因若しくは特性といった、組成に関するいかなる要件も課せられない。特に、自己組立プロセスは、温度Ｔ1＞ＴSA,L（ここで、ＴSA,Lは、ＳＡはんだの液相線温度である）で生じる。さらに、ベースはんだは、その固相線温度がＴB,S＞Ｔ1となるように選択される。さらに、リフロー又は最終付着工程中に、最終電気はんだ接続部を形成するための温度Ｔ2は、ベースはんだについての液相線温度よりも高い又はＴ2＞ＴB,Lであり、かつ、初期ＳＡはんだ合金の液相線温度を常に超える。最後の基準は、温度Ｔ2も全ＳＡ及びベースはんだ溶液を液体状態に維持する程度に十分に高いことである（すなわち、Ｔ2＞Ｔcomp,L（ここで、Ｔcomp,Lは、ＳＡ及びベースはんだの溶液から形成する最終複合合金の液相線温度である）である。）。
説明のために、図２Ａ及び２Ｂは、それぞれ二元ＳＡはんだ及びベースはんだ合金についての２つの仮想状態図を上で定義された温度と共に示す。ＳＡはんだは、０％〜１００％のＢを範囲とする組成を有する成分Ａ及びＢからなる二元合金であると仮定される。同様に、ベースはんだは、０％〜１００％のＤを範囲とする組成を有する成分Ｃ及びＤからなると仮定される。この例では、ＳＡ及びベースはんだは、それぞれ組成ｘＡ＋（１−ｘ）Ｂ及びｙＣ＋（１−ｙ）Ｄ（ここで、ｘ及びｙは、Ａ及びＣのそれぞれのモル分率である）を有すると仮定される。ＳＡはんだの場合には、固体形態は、Ａリッチα相又は溶液とＢリッチβ相との混合物からなる。ＳＡ及びベースはんだのために共晶組成を選択することは必ずしも有利ではないことに留意すべきである。というのは、複合ＳＡ及びベース合金の最終組成は、はんだ付けされた部品の最終信頼性特性を決めるからである。
一般に、この実施形態についてのＳＡはんだ系は、純粋な金属、二元、三元、又はＧａ、Ｉｎ、Ｂｉ、Ｓｅ、Ｓｎ及びＺｎの低融点元素の少なくとも一つを使用するより高次の合金からなることができる。また、アンチモンもいくつかの用途では可能であるが、その毒性は、Ｇａ、Ｉｎ、Ｂｉ、Ｓｅ、Ｓｎ及びＺｎよりも大きい。アルカリ金属は、一般に非常に低い融点を有するが、それらの反応性は、はんだにとって非常に望ましくない。また、ＳＡはんだ合金は、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｇｅ、Ｎｉ又はＳｉを含む（これらに限定されない）元素の微量不純物（＜１％）を含んでいてもよい。このような不純物は、ＳＡはんだの融点を上昇させるため、通常はＳＡはんだには望ましくないが、２層系をより高いリフロー温度に加熱するときに最終複合はんだ特性又は溶解挙動のいずれかを向上させるために必要な場合がある。さらに、このような不純物は、実用的なはんだシステムでは不可避的な場合がある。
本発明の次の実施形態については、可能な限り低い融点を有するが、最終的な複合はんだ接合に望ましくない特性を招かないＳＡはんだ組成を検討する。ベースはんだは、好ましくは、相溶性のある鉛フリーはんだである。ＳＡはんだのための元素の選択肢の数を減らすために、低毒性はんだで使用可能な最も低い融点の元素：Ｇａ、Ｉｎ、Ｂｉ及びＳｎを検討する（表１）。インジウムは、一般にはんだ接合部にクリープを誘発させるため、おそらくほとんどの用途では避けるべきであることに留意すべきである。また、このものは高価でもある。しかし、所定のインジウム組成物は、良好なはんだ特性を有することが示され、これらの特性は、２層はんだ自己組立に有用である。
表１．自己組立はんだ用の主要元素
２層はんだ自己組立のための重要な特徴の一つは、ＳＡはんだＭSA対ベースはんだＭBの質量比ＲMであり、ここで、ＲM＝ＭSA／ＭBである。一般に、この比は１よりもはるかに小さい。というのは、ＳＡはんだは、通常、ＳＡはんだ融点を妥当な値に維持するために低融点元素のかなりの量を含有するからである。一方、これらの元素は、一般に、部品が周囲温度よりも上で動作するときにクリープ及び他の問題を最小限に抑えるのに必要な合理的なはんだ特性及びより高い融点を有するために、最終複合はんだにおいて小さな質量分率を有する。しかし、質量比ＲMが半分以上に近い場合には自己組立が適している。これは、十分に溶融した材料を液浴内の部品に与えて適切な結合部位を形成させなければならないからである。さらに、ＳＡはんだの適用は、一般に、溶融した状態で行われるため、下にある固体ベースはんだを強く湿らせる。したがって、少量のＳＡはんだの制御された適用は、より困難である。また、当業者は、ベース及びＳＡはんだの全質量を従来の１層リフロー又は他のはんだプロセスと同様の量に維持することを望むであろう。したがって、基板上に大量のベースはんだを配置して多量のＳＡはんだの堆積を調節することは実用的ではない。これらの概念を念頭に置いて、本発明者は、次の実施形態において２層はんだ自己組立のための例示実用システムを検討する。
第２実施形態について、本発明者は、Ｂｉ二元合金を検討する。Ｂｉ−Ｓｎは最良の選択肢の一つである。というのは、このものは、５７重量％のＢｉで１３９℃の共晶温度を有するからである。Ｂｉはんだは、脆性及び中程度の毒性を含めていくつかの信頼性のトレードオフを有する一方で、これらは、所定の２層自己組立プロセスに適用可能である。したがって、質量ＭSAのＳＡはんだのためにＢｉ（５８）−Ｓｎ（４２）共晶はんだを使用することができる。全ての分率はんだ合金組成を重量パーセント（ｗｔ％）で表すことに留意すべきである。例えば、Ｂｉ（５８）−Ｓｎ（４２）は５８重量％のＢｉ及び４２重量％のＳｎを含む。相溶性ベースはんだについては、Ｓｎ−Ａｇ系又はＳｎ−Ａｇ−Ｃｕ系の相溶性のある合金を使用することができる。例えば、市販の合金（インジウム社）のＳｎ（９６．５）−Ａｇ（３．０）−Ｃｕ（０．５）（ＴL＝２２０℃）を使用する場合は、リフロー後の複合はんだは、１９８〜２１２℃の範囲の融点を有するよく知られた系のＳｎ（９０）−Ａｇ（２．０）−Ｂｉ（７．５）−Ｃｕ（０．５）に近い。これは、リフロー接合に好適であり、かつ、ＬＥＤなどの部品について許容できる温度範囲内にある。
ＳＡはんだ対ベースはんだの必要な質量分率ＲMは、次式で求めることができる：
ここで、ｘBi-SAは、ＳＡはんだにおけるＢｉの質量濃度であり、ｘBi-Compは、リフロー後の複合はんだにおける質量濃度である。複合はんだにおける７．５％Ｂｉの場合には、ベースはんだに対するＳＡはんだの質量分率は約０．１５である。最終複合はんだ組成は、所望の組成からそれほど遠くないＳｎ（８９．４％）−Ａｇ（２．６）−Ｂｉ（７．５）−Ｃｕ（０．４）である。
一般に、ＳＡはんだの付着にとって有益であり得るＳＡはんだの高い質量分率と自己組立の要件とはトレードオフになると考えられるのに対し、より低い質量分率は、Ｂｉ含有量を減少させ、かつ、良好な複合はんだ特性を与えることができる。例えば、はんだＳｎ（９１．８）−Ａｇ（３．４）−Ｂｉ（４．８）は、２００〜２１６℃の範囲の融点で優れた長期電気的及び熱的性質を示している。この場合、２２１℃の融点を有する（これはやや高いが、リフローには許容可能である）Ｓｎ（９６．５）−Ａｇ（３．５）共晶合金（インジウム社から入手可能）のベースはんだから開始することができる。所望の質量分率ＲM＝０．０９０で、得られた複合はんだは、望ましいＳｎ（９２．０）−Ａｇ（３．２）−Ｂｉ（４．８）に非常に近い。
一般に、ＳＡはんだ用の共晶Ｓｎ−Ｂｉ系合金を、ベースはんだに利用可能な様々なＳｎ−Ａｇ合金と共に少なくとも８０％、好ましくは９０％を超えるＳｎの質量濃度で使用して使用可能なリフロー温度を達成することができる。さらに、三元合金Ｓｎ（４２）−Ｂｉ（５７）−Ａｇ（１．０）などの共晶Ｓｎ−Ｂｉ系合金についてのバリエーションは、二元共晶に非常に近い溶融温度（Ｔl＝１４０℃）を有するが、追加の所望の特性を有することができる。このような三元合金は、市販の製品に使用されてきた。
第３の実施形態では、本発明者は、最終複合はんだ合金に良好なはんだ特性を与えることができるＩｎとの合金を検討する。Ｉｎ質量濃度が２．５〜８．０％の範囲であるＳｎ−Ａｇ−Ｂｉ−Ｉｎ形態の四元合金を研究した。特に、より高いＩｎ組成のＳｎ（８８）−Ａｇ（３．５）−Ｂｉ（０．５）−Ｉｎ（８）が長期試験で良好な強度及び接合信頼性を有すると共に、妥当な固相線融点ＴS＝１６５℃及びＴL＝２０６℃の液相点を有することが分かった。Ｉｎは低融点を有するので（表１）、ＳＡはんだのために非常に有用であり、しかもＢｉ系ＳＡはんだよりもＳＡはんだ対ベースはんだ質量比をよりバランスのとれたものにすることができる。
Ｉｎ系のＳＡはんだのための良い選択は、Ｂｉ−Ｓｎ共晶よりやや低い融点Ｔm＝１２０℃を有する共晶Ｉｎ（５０．９）−Ｓｎ（４９．１）合金である。Ｉｎの場合についての式（１）から、質量分率ＲM＝０．１９５であり、所望のベースはんだ組成がＳｎ（９６．２）−Ａｇ（４．２）−Ｂｉ（０．６）であることが分かる。この三元合金についての液相点は約２３５℃であり、これは、Ａｇ3Ｓｎ相の形成のため、望ましいものよりもわずかに高い。ベースはんだ中におけるＡｇ濃度を３．５％に低下させると、約２２０℃の良好な液相点が得られる。この低下したＡｇ濃度を使用し、かつ、ベースはんだ中におけるＳｎのバランスを変化させると、最終複合はんだＳｎ（８８．６）−Ａｇ（２．９）−Ｂｉ（０．５）−Ｉｎ（８）が得られるが、これは、上記はんだに近い特性を有するはずである。より一般的には、様々なＩｎ−Ｂｉ−Ｓｎ及びＩｎ−Ｂｉ合金は、Ｉｎ−Ｓｎ共晶よりも低い融点を有し、かつ、適切なベースはんだ組成を有するＳＡはんだのために有用であり得ることに留意されたい。
第４の実施形態では、他のはんだ合金と共に添加剤として使用したときのガリウムの非常に低い融点（表１）及び望ましい冶金特性のため、ＳＡはんだのためにＧａ合金を検討する。非常に低いＧａの融点は、広範囲のＧａ合金が大きな組成範囲にわたって低い融点も有し、より室温に近い温度で自己組立を可能にすることを示唆する。説明したように、これは、２層はんだ自己組立にとって非常に望ましい。Ｇａの二元合金としては、Ｇａ−Ｓｎ、Ｇａ−Ｚｎ及びＧａ−Ｉｎが挙げられる。これらの合金についての状態図をそれぞれ図３〜５に示す。
Ｇａの例のために、最も単純なＳＡはんだ及びベースはんだ組成を検討する。図３を参照すると、本発明者は、Ｓｎ（１−ｙ）−Ｇａ（ｙ）（ここで、ｙはＧａの質量分率である）のベースはんだ組成を検討する。最大限に使用可能なＳＡはんだの液相線が１５０℃未満であると推定された場合には、Ｇａ、ｙ＞０．２５の分率である。より妥当なＴL＝１００℃又は５０℃の温度について、それぞれｙ＝０．５及び０．７９である。妥当なベースはんだは、検討したＳｎ（１−ｙ）−Ｇａ（ｙ）合金の範囲についての液相線温度よりも高いＴm＝２２１℃の融点を有する共晶はんだＳｎ（９６．５）−Ａｇ（３．５）である。図６は、ＲMの関数としての複合合金の算出質量分率を示し、ＳＡはんだ対ベースはんだ質量比から、Ｓｎ（０．５０）−Ｇａ（０．５０）のＳＡはんだ組成が推定される。Ｓｎ（０．２１）−Ｇａ（０．７９）の低温ＳＡはんだ組成について同様の計算を図７に示す。
原理的には、ＧａをＳｎ、Ｚｎ、Ｉｎ及びＢｉの主要成分と共に含む広範囲の二元、三元及びさらには四元Ｇａ系ＳＡはんだ合金が存在する場合がある。ベースはんだについて、鉛フリー合金は、Ｓｎ−Ａｇ、Ｓｎ−Ａｕ、Ｓｎ−Ｚｎ、Ｓｎ−Ｃｕ、Ｓｎ−Ｂｉ及びＳｎ−ＩｎなどのＳｎを含む二成分系をベースとすることができる。好適な合金は、はんだ特性を補助するために少量のＣｕ、Ａｌ、Ｎｉ及びＭｇをさらに含むことができる。しかし、ＳＡはんだ及びベースはんだ組成物は、これらの組み合わせに限定されるものではない。
現時点で本発明の好ましい実施形態であると考えられるものを示しかつ説明してきたが、当業者であれば、添付した特許請求の範囲に規定されるような本発明の範囲から逸脱することなく様々な変更及び修正が可能であることが明らかであろう。

Claims (20)

  1. 二重はんだ層を有する少なくとも１個のはんだパッドを備える電気部品基板であって、該二重はんだ層が自己組立はんだの第１層及びベースはんだの第２層を備え、該ベースはんだの第２層が該はんだパッド上に配置され、該自己組立はんだの第１層が該第２層上に配置され、ここで、該自己組立はんだは第１温度よりも低い液相線温度を有し、しかも、該ベースはんだは、該第１温度よりも高い固相線温度を有する電気部品基板。
  2. 前記第１温度が約１５０℃未満である、請求項１に記載の電気部品基板。
  3. 前記第１温度が約１００℃未満である、請求項１に記載の電気部品基板。
  4. 前記第１層の厚さが前記第２層の厚さよりも薄い、請求項１に記載の電気部品基板。
  5. 前記二重はんだ層における自己組立はんだのモル分率が約１０％未満である、請求項１に記載の電気部品基板。
  6. 前記自己組立はんだ対前記ベースはんだの質量比が１未満である、請求項１に記載の電気部品基板。
  7. 前記自己組立はんだ対前記ベースはんだの質量比が０．５〜１の間である、請求項１に記載の電気部品基板。
  8. 前記自己組立はんだがガリウム又はガリウムの合金である、請求項１に記載の電気部品基板。
  9. 前記自己組立はんだ及び前記ベースはんだがＢｉ、Ｉｎ及びＳｎから選択される同じ低融点の元素を含有する、請求項１に記載の電気部品基板。
  10. 前記自己組立はんだ及び前記ベースはんだがＢｉを含有し、該自己組立はんだ対該ベースはんだの質量分率ＲMが次式によって決定される、請求項１に記載の電気部品基板：
    式中、ｘBi-SAは該自己組立はんだにおけるＢｉの質量濃度であり、ｘBi-Compは該自己組立はんだと該ベースはんだとを組み合わせることによって形成された複合はんだにおけるＢｉの質量濃度である。
  11. 前記二重はんだ層における前記自己組立はんだのモル分率が少なくとも１０％である、請求項１に記載の電気部品基板。
  12. 前記二重はんだ層における前記自己組立はんだのモル分率が少なくとも５０％である、請求項１に記載の電気部品基板。
  13. 前記ベースはんだの融点は、電気基板に搭載される電気部品の動作温度よりも高く、かつ、該電気部品又は基板が損傷を受ける温度よりも低い、請求項１に記載の電気部品基板。
  14. 前記自己組立はんだがＧａ、Ｉｎ、Ｂｉ、Ｓｅ、Ｓｎ及びＺｎから選択される低融点元素の少なくとも１種を含有する、請求項１に記載の電気部品基板。
  15. 流体自己組立のための方法であって、
    （ａ）電気部品基板を得、ここで、該基板は、二重はんだ層を有する少なくとも１個のはんだパッドを備え、該二重はんだ層は自己組立はんだの第１層とベースはんだの第２層とを備え、該ベースはんだの第２層は、該はんだパッド上に配置され、しかも該自己組立はんだの第１層は、該第２層上に配置され、該自己組立はんだは、第１温度よりも低い液相線温度を有し、該ベースはんだは、該第１温度よりも高い固相線温度を有するものとし；
    （ｂ）該電気部品基板及び少なくとも１個の電気部品を該第１温度で流体浴に浸漬させ、それによって自己組立はんだが液化し；
    （ｃ）該流体浴を撹拌し、それによって該電気部品が該液化自己組立はんだに付着し；
    （ｄ）該流体浴から該電気部品基板を取り出し；
    （ｅ）該電気部品基板を該ベースはんだの固相線温度よりも高い第２温度に加熱し、それによって該ベースはんだと該自己組立はんだとが混合して複合合金を形成し；そして
    （ｆ）該複合合金を冷却して該電気部品基板上の該電気部品とはんだパッドとの間の電気的はんだ接続部を形成させること
    を含む方法。
  16. 前記自己組立はんだを、前記流体浴から前記電気部品基板を取り出す前に固化させる、請求項１５に記載の方法。
  17. 前記第１温度が約１５０℃未満である、請求項１５に記載の方法。
  18. 前記第１温度が約１００℃未満である、請求項１５に記載の方法。
  19. 前記ベースはんだの融点は、前記電気部品の動作温度より上で、かつ、該電気部品又は基板が損傷する温度未満である、請求項１５に記載の方法。
  20. 前記自己組立はんだ対前記ベースはんだの質量比が１未満である、請求項１５に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021025184A1 (ko) * 2019-08-05 2021-02-11 엘지전자 주식회사 오조립된 반도체 발광소자의 제거 모듈 및 이를 이용한 오조립된 반도체 발광소자의 제거방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7353034B2 (en) 2005-04-04 2008-04-01 X One, Inc. Location sharing and tracking using mobile phones or other wireless devices
EP2688093B1 (en) * 2012-07-19 2018-07-18 Technische Universität Ilmenau Method of and apparatus for fluidic self-assembly of components on a substrate
WO2014022619A2 (en) 2012-08-02 2014-02-06 Osram Sylvania Inc. Dual solder layer for fluidic self assembly and electrical component substrate and method employing same
DE202016102266U1 (de) * 2016-04-28 2017-07-31 Reinz-Dichtungs-Gmbh Hydrauliksystemsteuerplatte
DE102016116353A1 (de) * 2016-09-01 2018-03-01 Osram Opto Semiconductors Gmbh Verfahren zum Ausrichten von Halbleiterchips, Verfahren zum Anordnen von Halbleiterchips, Vorrichtung zur Herstellung eines Halbleiterbauteils und Halbleiterbauteil
DE102017102580A1 (de) * 2017-02-09 2018-08-09 Osram Opto Semiconductors Gmbh Verfahren zum temporären Fixieren eines Halbleiterchips auf einer Oberfläche, Verfahren zum permanenten Fixieren eines Halbleiterchips auf einer Oberfläche und Halbleiterbauelement
DE102017104886A1 (de) * 2017-03-08 2018-09-13 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelements und optoelektronisches Bauelement
DE102017113094A1 (de) * 2017-06-14 2018-12-20 Osram Opto Semiconductors Gmbh Verfahren zum selbstjustierten Bestücken eines Anschlussträgers mit einem Bauteil, Vorrichtung und optoelektronisches Bauteil
DE102018115976A1 (de) 2017-07-10 2019-01-10 Osram Opto Semiconductors Gmbh Verfahren zum Bestücken eines Trägers mit Bauelementen, Pigment für das Bestücken eines Trägers mit einem Bauelement und Verfahren zur Herstellung eines Pigments
DE102018114013A1 (de) 2018-06-12 2019-12-12 Osram Opto Semiconductors Gmbh Verfahren zum fixieren eines halbleiterchips auf einer oberfläche, verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement
DE102018116410A1 (de) * 2018-07-06 2020-01-09 Endress+Hauser SE+Co. KG Verfahren zur Herstellung einer hochtemperaturfesten bleifreien Lotverbindung und hochtemperaturfeste bleifreie Lotverbindung
CN109065677A (zh) * 2018-08-17 2018-12-21 京东方科技集团股份有限公司 Micro-LED巨量转移方法及Micro-LED基板
WO2023222239A1 (en) * 2022-05-20 2023-11-23 Ams-Osram International Gmbh Method for manufacturing an optoelectronic device and optolectronic device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5803344A (en) * 1996-09-09 1998-09-08 Delco Electronics Corp. Dual-solder process for enhancing reliability of thick-film hybrid circuits
JP2004119845A (ja) * 2002-09-27 2004-04-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006278463A (ja) * 2005-03-28 2006-10-12 Dowa Mining Co Ltd サブマウント
US20080023435A1 (en) * 2005-07-05 2008-01-31 Enboa Wu Method for self-assembling microstructures
WO2008016140A1 (en) * 2006-08-04 2008-02-07 Panasonic Corporation Bonding material, bonded portion and circuit board
US20100139954A1 (en) * 2009-11-24 2010-06-10 Morris Christopher J Self-Assembled Electrical Contacts
EP2688093A1 (en) * 2012-07-19 2014-01-22 Technische Universität Ilmenau Method of and apparatus for self-assembly of components on a substrate

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57107501A (en) * 1980-12-25 1982-07-05 Sony Corp Conduction material
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
JPH04270092A (ja) * 1991-01-21 1992-09-25 Mitsubishi Electric Corp 半田材料及び接合方法
JPH0529363A (ja) * 1991-07-22 1993-02-05 Sony Corp 配線基板
US6569382B1 (en) * 1991-11-07 2003-05-27 Nanogen, Inc. Methods apparatus for the electronic, homogeneous assembly and fabrication of devices
JPH0661277A (ja) * 1992-08-05 1994-03-04 Ryoden Semiconductor Syst Eng Kk 半導体素子の接合方法
DE19524739A1 (de) * 1994-11-17 1996-05-23 Fraunhofer Ges Forschung Kernmetall-Lothöcker für die Flip-Chip-Technik
US5672913A (en) * 1995-02-23 1997-09-30 Lucent Technologies Inc. Semiconductor device having a layer of gallium amalgam on bump leads
US5803343A (en) * 1995-10-30 1998-09-08 Delco Electronics Corp. Solder process for enhancing reliability of multilayer hybrid circuits
US6740544B2 (en) 2002-05-14 2004-05-25 Freescale Semiconductor, Inc. Solder compositions for attaching a die to a substrate
US7625780B2 (en) 2005-03-15 2009-12-01 Regents Of The University Of Minnesota Fluidic heterogeneous microsystems assembly and packaging
US7774929B2 (en) 2006-03-14 2010-08-17 Regents Of The University Of Minnesota Method of self-assembly on a surface
JP5159273B2 (ja) * 2007-11-28 2013-03-06 ルネサスエレクトロニクス株式会社 電子装置の製造方法
JP2012503873A (ja) * 2008-09-26 2012-02-09 アイメック 並列確率的組織化の実施方法
TW201210733A (en) * 2010-08-26 2012-03-16 Dynajoin Corp Variable melting point solders
KR101145870B1 (ko) * 2010-11-01 2012-05-15 한국생산기술연구원 유체 자가조립 방법
WO2014022619A2 (en) 2012-08-02 2014-02-06 Osram Sylvania Inc. Dual solder layer for fluidic self assembly and electrical component substrate and method employing same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5803344A (en) * 1996-09-09 1998-09-08 Delco Electronics Corp. Dual-solder process for enhancing reliability of thick-film hybrid circuits
JP2004119845A (ja) * 2002-09-27 2004-04-15 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006278463A (ja) * 2005-03-28 2006-10-12 Dowa Mining Co Ltd サブマウント
US20080023435A1 (en) * 2005-07-05 2008-01-31 Enboa Wu Method for self-assembling microstructures
WO2008016140A1 (en) * 2006-08-04 2008-02-07 Panasonic Corporation Bonding material, bonded portion and circuit board
US20100139954A1 (en) * 2009-11-24 2010-06-10 Morris Christopher J Self-Assembled Electrical Contacts
EP2688093A1 (en) * 2012-07-19 2014-01-22 Technische Universität Ilmenau Method of and apparatus for self-assembly of components on a substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021025184A1 (ko) * 2019-08-05 2021-02-11 엘지전자 주식회사 오조립된 반도체 발광소자의 제거 모듈 및 이를 이용한 오조립된 반도체 발광소자의 제거방법

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