JP2015507372A - 複数のインターポーザを伴うスタックドダイアセンブリ - Google Patents

Abstract

ＩＣのためのスタックドダイアセンブリは、第１のインターポーザ（５００Ａ）、第２のインターポーザ（５００Ｂ）、第１の集積回路ダイ（３００，１１１０）、第２の集積回路ダイ（３０３）、および複数個の構成要素（７１３）を含む。第１の集積回路ダイ（３００，１１１０）は第１のインターポーザ（５００Ａ）および第２のインターポーザ（５００Ｂ）に相互接続され、第２の集積回路ダイ（３０３）は第２のインターポーザ（５００Ｂ）に相互接続される。複数個の構成要素（７１３）は第１の集積回路ダイ（３００，１１１０）を第１のインターポーザ（５００Ａ）および第２のインターポーザ（５００Ｂ）に相互接続する。信号は、第１のインターポーザと第２のインターポーザとの間において、第１の集積回路ダイおよび複数個の構成要素を介してルーティングされる。いくつかの例示的なアセンブリにおいては、第１の集積回路ダイを第１のインターポーザおよび第２のインターポーザに相互接続する複数個の構成要素は、第１のインターポーザおよび第２のインターポーザのインターコネクト制限領域（７１０）の外部に位置し、信号は、第１のインターポーザと第２のインターポーザとの間において、第１の集積回路ダイおよび複数個の構成要素を介してルーティングされて、第１のインターポーザおよび第２のインターポーザのインターコネクト制限領域を回避する。これらのアセンブリを形成する方法も記載される。

Description

発明の分野
この発明は集積回路デバイス（ＩＣ）に関する。特に、この発明は、複数のインターポーザを含むＩＣのためのスタックドダイアセンブリに関する。

背景
集積回路は、時とともにより「密に」なってきており、つまりより多くのロジック特徴がＩＣにおいて実現されている。より最近では、スタックドシリコンインターコネクトテクノロジ（「ＳＳＩＴ」）により、１つより多い半導体ダイが単一のパッケージに配置されることが可能にされる。ＳＳＩＴ ＩＣは通信帯域幅に対する需要増に対応するために用いられてもよい。しかしながら、ＳＳＩＴを用いるＩＣは１つより多いダイを有するが、そのようなＩＣは、依然としてピン制約のために著しい帯域幅制約を有する。

したがって、帯域幅制約がより少ないＳＳＩＴ ＩＣを提供することが望ましい。

概要
ＩＣのためのスタックドダイアセンブリは、第１のインターポーザ、第２のインターポーザ、第１の集積回路ダイ、第２の集積回路ダイ、および複数個の構成要素を含む。第１の集積回路ダイは第１のインターポーザおよび第２のインターポーザに相互接続され、第２の集積回路ダイは第２のインターポーザに相互接続される。複数個の構成要素は、第１の集積回路ダイを第１のインターポーザおよび第２のインターポーザに相互接続する。信号は、第１のインターポーザと第２のインターポーザとの間において、第１の集積回路ダイおよび複数個の構成要素を介してルーティングされる。

いくつかの例示的なアセンブリにおいては、第１の集積回路ダイを第１のインターポーザおよび第２のインターポーザに相互接続する複数個の構成要素は、第１のインターポーザおよび第２のインターポーザのインターコネクト制限領域の外部に位置し、信号は、第１のインターポーザと第２のインターポーザとの間において、第１の集積回路ダイおよび複数個の構成要素を介してルーティングされて、第１のインターポーザおよび第２のインターポーザのインターコネクト制限領域を回避する。

アセンブリは、さらに、第１のインターポーザに結合される第３の集積回路ダイを含むことが可能であり、第１の集積回路ダイは、第２の集積回路ダイと第３の集積回路ダイとの間において通信ブリッジを与える。

第２のインターポーザは複数個の導電線を含むことが可能である。複数個の構成要素は、複数個のダイからダイへのインターコネクトを含むことが可能である。複数個のダイからダイへのインターコネクトの第１の部分は、第１の集積回路ダイを第１のインターポーザに相互接続することが可能である。複数個のダイからダイへのインターコネクトの第２の部分は、第１の集積回路ダイを第２のインターポーザに相互接続することが可能である。複数個のダイからダイへのインターコネクトの第１の部分および第２の部分は、インターコネクト制限領域の対向する両側に配置され得る。複数個のダイからダイへのインターコネクトの第３の部分は、第２の集積回路ダイを第２のインターポーザに相互接続し得る。第２のインターポーザの複数個の導電線の一部は、第１の集積回路ダイを第２の集積回路ダイに相互接続するために、複数個のダイからダイへのインターコネクトの第２の部分、および複数個のダイからダイへのインターコネクトの第３の部分に結合され得る。複数個のダイからダイへのインターコネクトの第２の部分は、インターコネクト制限領域の外部に位置し得、複数個の導電線の一部は、インターコネクト制限領域に関連付けられる第２のインターポーザのオフセット領域の外部に位置し得る。

第１のインターポーザの第１の縁部および第２のインターポーザの第２の縁部は、互いに当接するために実質的に並んで位置決めされ得る。第１のインターポーザは、第１の縁部とともに境界線を共にする第１の境界を有する、インターコネクト制限領域に関連付けられる第１のオフセット領域を含み得る。第２のインターポーザは、第２の縁部とともに境界線を共にする第２の境界を有する、インターコネクト制限領域に関連付けられる第２のオフセット領域を含み得る。

インターコネクト制限領域は、微細ピッチインターコネクトを与えるために用いられる金属層およびビアホール層を含み得ない。

第１のインターポーザは第１のマスクの組を用いて形成され得、第２のインターポーザは第２のマスクの組を用いて形成され得る。第１のマスクの組は、少なくとも部分的に、第２の集積回路ダイが第１の集積回路ダイとは異なるタイプの集積回路向けであることに応じて、第２のマスクの組とは実質的に異なり得る。

第１のインターポーザの第１の高さは第２のインターポーザの第２の高さと実質的に同じであり得る。第１のインターポーザの第１の幅および第２のインターポーザの第２の幅は、両方とも、同じリソグラフィの最大幅以下であり得る。

第２の集積回路ダイは、メモリダイの鉛直スタック、およびメモリダイの鉛直スタックのためのインターフェイスロジックを含むことが可能である。

アセンブリを形成するための方法も記載される。この方法は、複数個の構成要素を用いて第１の集積回路ダイを第１のインターポーザおよび第２のインターポーザに相互接続するステップと、複数個の構成要素を用いて第２の集積回路ダイを第２のインターポーザに相互接続するステップと、信号を、第１のインターポーザと第２のインターポーザとの間において、第１の集積回路ダイおよび複数個の構成要素を介してルーティングするステップとを含む。

いくつかの例示的な方法は、さらに、インターコネクト制限領域を与えるために第１のインターポーザおよび第２のインターポーザの各々の一部を取っておくステップを含む。第１の集積回路ダイを第１のインターポーザおよび第２のインターポーザに相互接続する複数個の構成要素は、第１のインターポーザおよび第２のインターポーザのインターコネクト制限領域の外部に位置し得る。第１のインターポーザと第２のインターポーザとの間において信号をルーティングするステップは、第１のインターポーザおよび第２のインターポーザのインターコネクト制限領域を回避するステップを含み得る。

この方法は、さらに、第３の集積回路ダイを第１のインターポーザに相互接続するステップを含み、第１の集積回路ダイは、第２の集積回路ダイと第３の集積回路ダイとの間に通信ブリッジを与える。

この方法は、さらに、第１のマスクの組を用いて第１のインターポーザを形成するステップと、第２のマスクの組を用いて第２のインターポーザを形成するステップを含む。第１のマスクの組は、少なくとも部分的に、第２の集積回路ダイが第１の集積回路ダイとは異なるタイプの集積回路向けであることに応じて、第２のマスクの組とは実質的に異なり得る。

第１のインターポーザの第１の高さは第２のインターポーザの第２の高さと実質的に同じであり得る。第１のインターポーザの第１の幅および第２のインターポーザの第２の幅は、両方とも、同じリソグラフィの最大幅以下であり得る。

第２の集積回路ダイはメモリインターフェイスダイを含むことが可能である。この方法は、さらに、メモリインターフェイスダイにメモリダイの鉛直スタックを相互接続するステップを含む。第２の集積回路ダイは、メモリダイの鉛直スタックのためのインターフェイスロジックを含み得る。

例示的な列状のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャを示す簡略化ブロック図である。 例示的な通信回線カードを示すブロック図である。 例示的な通信システムを示すブロック図である。 別の例示的な通信システムを示すブロック図である。 例示的な単一のインターポーザダイを示すブロック図である。 例示的なスタックドダイアセンブリを示すブロック図である。 別の例示的なスタックドダイアセンブリを示すブロック図である。 さらに別の例示的なスタックドダイアセンブリを示すブロック図である。 図６−１、図６−２、または図６−３のスタックドダイアセンブリのいずれかの例示的な断面図を示すブロック図である。 別のスタックドダイアセンブリの断面図を示すブロック図である。 さらに別の例示的なスタックドダイアセンブリの断面図を示すブロック図である。 インターポーザアセンブリの上面図を示すブロック図である。 例示的なウェハを示すブロック図である。 別の例示的なウェハを示すブロック図である。 さらに別の例示的なスタックドダイアセンブリの断面図を示すブロック図である。 さらに別の例示的なスタックドダイアセンブリの断面図を示すブロック図である。 １つ以上のスタックドダイアセンブリを形成するための例示的なプロセスを示す流れ図である。 第１の例示的な集積回路（ＩＣ）構造のトポグラフィ図を示すブロック図である。 図１２のＩＣ構造の断面側面図を示すブロック図である。 図１３−１に示されるＩＣ構造の一部の引伸しを示すブロック図である。 第２の例示的なＩＣ構造のトポグラフィ図を示すブロック図である。 図１４のＩＣ構造の断面側面図を示すブロック図である。 図１４のＩＣ構造のさらなる断面側面図を示すブロック図である。 第３の例示的なＩＣ構造のトポグラフィ図を示すブロック図である。

詳細な説明
以下の説明では、この発明のより完全な説明を与えるために、数多くの具体的な詳細を述べる。しかしながら、当業者には、以下に与える具体的な詳細のすべてを伴わずにこの発明を実施してもよいことが明らかであるはずである。他の事例では、例を曖昧にしないために、周知の特徴を詳細には説明していない。例示を容易にするために、同じ参照符号が異なる図において同じ要素を指すために用いられるが、しかしながら、代替的実施例においては、それら要素は異なってもよい。

いくつかの図で例示的に図示する例を説明する前に、一般的な導入部がさらなる理解のために与えられる。

これまでに、ＤＤＲ３またはＤＤＲ４ ＤＲＡＭを伴うメモリプール、またはシリアルリンクを伴うメモリは、ピン制限され、それはＩＣの帯域幅を制限した。たとえば、現在、ライン側帯域幅は毎秒約２００ギガビット（「Ｇｂｐｓ」）であるが、しかしながら、次世代デバイスは約４００Ｇｂｐｓのライン側帯域幅を有するかもしれない。４００Ｇｂｐｓをサポートするために、ＤＤＲメモリは、毎秒約１．２テラビット（「Ｔｂｐｓ」）のオーダで帯域幅を有してもよい。

残念ながら、ＦＰＧＡ上には、従来の方策を用いて１．２Ｔｂｐｓをサポートするように十分なＤＤＲメモリピンはない。限定ではなく例として、シリアルＩ／Ｏを伴うＤＲＡＭのようなシリアルメモリは、２００Ｇｂｐｓをサポートするために、電力、接地および他の基準ピンに加えて、２５６本の信号ピンを伴っている６４個のトランシーバを用いてもよい。帯域幅上の別の制限は、ライン側およびシステム側並直列変換器直並列変換器（「ＳＥＲＤＥＳ」）に対して利用可能なピンの量と関係した。ある側として、システム側帯域幅はライン側帯域幅より著しく大きく、したがって、システム側インターフェイスはさらなるピンからより多く利益を得るであろう。

スタックドシリコンインターコネクトテクノロジ（「ＳＳＩＴ」）では、１つより多い能動的なダイが、能動的インターポーザであろうと、受動的インターポーザであろうと、インターポーザまたはキャリヤダイに結合されてもよい。限定ではなく明確にするため、受動的なインターポーザが用いられることが仮定されるが、他の実施の形態においては能動的なインターポーザが用いられてもよい。しかし、これまでは、ＳＳＩＴをもってさえ、インターポーザ領域は小さすぎて、たとえば４００Ｇｂｐｓ適用例のために十分な帯域幅を得るための十分なピン数を提供することが可能ではなかった。

しかしながら、ここに記載されるようなインターポーザアセンブリを伴うＳＳＩＴを用いることによって、より多くのピン部位が、リソグラフィ印刷サイズ制限とともにでさえ利用可能である。したがって、大きな半導体ダイでも、たとえば少なくとも１つの他のダイが単一の集積回路パッケージ内にある状態で１ギガバイトを超えるＤＤＲ ＤＲＡＭを含むことが実現可能である。

以上の一般的な理解を念頭に置いて、スタックドダイアセンブリのさまざまな例を以下に一般的に説明する。上述の実施の形態のうち１つ以上は特定のタイプのＩＣを用いて例示されるため、そのようなＩＣの詳細な説明を以下に与える。しかしながら、他のタイプのＩＣが本明細書中に記載の技術から恩恵を受けることもあることを理解すべきである。

プログラマブルロジックデバイス（ＰＬＤ）は、特定された論理機能を実行するようにプログラム可能な周知のタイプの集積回路である。ＰＬＤの一種であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は典型的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（ＩＯＢ）、コンフィギュラブルロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。本明細書中で用いるように、「含む」および「含んでいる」は、限定なしに含むことを意味する。

各々のプログラマブルタイルは典型的に、プログラマブルインターコネクトおよびプログラマブルロジックの両者を含む。プログラマブルインターコネクトは典型的に、プログラマブルインターコネクトポイント（ＰＩＰ）によって相互接続された異なる長さの多数のインターコネクト配線を含む。プログラマブルロジックは、たとえば、関数生成器、レジスタ、算術論理などを含み得るプログラマブル素子を用いてユーザ設計のロジックを実現する。

プログラマブルインターコネクトおよびプログラマブルロジックは典型的に、内部構成メモリセルにプログラマブル素子がどのように構成されるかを規定するコンフィギュレーションデータのストリームをロードすることによってプログラムされる。コンフィギュレーションデータは外部デバイスによりメモリから（たとえば外部ＰＲＯＭから）読み出されたりＦＰＧＡに書き込まれたりし得る。そうして、個別のメモリセルの集合的な状態がＦＰＧＡの機能を決める。

別のタイプのＰＬＤはコンプレックスプログラマブルロジックデバイスまたはＣＰＬＤである。ＣＰＬＤは、共に接続されるとともに、インターコネクトスイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続された、２つ以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）およびプログラマブルアレイロジック（ＰＡＬ）デバイスで用いられるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいては、コンフィギュレーションデータは典型的に不揮発性メモリ内のチップ上に記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリ内のチップ上に記憶され、次いで初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。

これらのプログラマブルロジックデバイス（ＰＬＤ）のすべてについて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤにおけるようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるようなＦＬＡＳＨメモリ）、またはいずれの他のタイプのメモリセルにも記憶可能である。

他のＰＬＤは、デバイス上のさまざまな素子をプログラマブルに相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤはマスクプログラマブルデバイスとして公知である。ＰＬＤは、たとえば、ヒューズまたはアンチヒューズ技術を用いる他の態様で実現することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語はこれらの例示的なデバイスを含むが、これらに限定されるものではなく、部分的にしかプログラマブルでないデバイスも包含する。たとえば、１つのタイプのＰＬＤは、ハードコード化されたトランジスタロジックと、ハードコード化されたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。

以上注記したように、アドバンストＦＰＧＡは、アレイにいくつかの異なるタイプのプログラマブルロジックブロックを含むことができる。たとえば、図１は、マルチギガビットトランシーバ（ＭＧＴ）１０１、コンフィギュラブルロジックブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入力／出力ブロック（ＩＯＢ）１０４、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、専用入力／出力ブロック（Ｉ／Ｏ）１０７（たとえばコンフィギュレーションポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどの他のプログラマブルロジック１０８を含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を図示する。いくつかのＦＰＧＡは専用プロセッサブロック（ＰＲＯＣ）１１０も含む。

いくつかのＦＰＧＡにおいては、各々のプログラマブルタイルは、各々の隣接するタイルにおける対応のインターコネクト素子への、およびそのインターコネクト素子からの、標準化された接続部を有するプログラマブルインターコネクト素子（ＩＮＴ）１１１を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子１１１は、図１の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子への、およびそのプログラマブルロジック素子からの、接続部も含む。

たとえば、ＣＬＢ１０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ）１１１とともにユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ）１１２を含むことができる。ＢＲＡＭ１０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ）１１３を含むことができる。典型的に、タイルに含まれるインターコネクト素子の数はタイルの高さに依存する。図示される実施の形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）を用いることも可能である。ＤＳＰタイル１０６は適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラマブルインターコネクト素子１１１の１つのインスタンスに加えて入力／出力ロジック素子（ＩＯＬ）１１５の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック素子１１５に接続される実際のＩ／Ｏパッドは典型的に、入力／出力ロジック素子１１５の領域に閉じ込められていない。

図示される実施の形態では、（図１に示される）ダイの中央近くの水平方向領域が、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。この水平方向領域または列から延在する鉛直方向列１０９はＦＰＧＡの横幅を横切ってクロックおよびコンフィギュレーション信号を分配するのに用いられる。

図１に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を形成する規則的な列状構造を分断する付加的なロジックブロックを含む。付加的なロジックブロックはプログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に跨っている。

図１は単に例示的なＦＰＧＡアーキテクチャを図示することを意図していることに注目されたい。たとえば、１行の中のロジックブロックの数、行の相対的な幅、行の数および順番、行に含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、ならびに図１の上部に含まれるインターコネクト／ロジック実現例は純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢの１つよりも多くの隣接する行は典型的にＣＬＢが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体的なサイズとともに変動する。

図２は例示的な通信回線カード２００を示すブロック図である。通信回線カード２００は、１つ以上のインターフェイスモジュール２０２、通信システム２０１、ならびにネットワークプロセッサおよびトラフィックマネージャ２０３を含んでもよい。インターフェイスモジュール２０２は、フロントプレートインターコネクト２０４のためにインターコネクトを提供してもよい。フロントプレートインターコネクト２０４は、インターフェイスモジュール２０２との双方向通信に対して用いられてもよい。インターフェイスモジュール２０２の１つ以上は光学的インターコネクトを含んでもよい。

インターフェイスモジュール２０２はライン２０６を介して通信システム２０１に結合されてもよい。通信システム２０１はライン２０７を介してネットワークプロセッサおよびトラフィックマネージャ２０３に結合されてもよい。ネットワークプロセッサおよびトラフィックマネージャ２０３はバックプレーンインターコネクト２０５に結合されてもよい。ライン２０６、ライン２０７およびバックプレーンインターコネクト２０５は双方向通信に対して用いられてもよいことが理解されるべきである。

図３は例示的な通信システム２０１を示すブロック図である。通信システム２０１はたとえば、システム・オン・チップ・ダイ（「ＳｏＣ」）３００および１つ以上のメモリダイ（「メモリプール」）３０３のような、ＩＣダイを含んでもよい。しかしながら、他の実施の形態では、これらおよび／または他のタイプのＩＣダイの１つ以上が用いられてもよい。ＳｏＣ３００は、たとえばここにおいて先に記載されたように、ＦＰＧＡとして実現されてもよい。しかしながら、たとえばＡＳＩＣ、ＡＳＳＰなどのような、他のタイプのＩＣが、ＳｏＣ３００の提供のために用いられてもよいことが理解されるべきである。この例では、ＳｏＣ３００はライン側トランシーバ３０１と、ライン−システムブリッジ３０４と、システム側トランシーバ３０２を含む。ライン２０６はライン側トランシーバ３０１に相互接続されてもよく、ライン２０７はシステム側トランシーバ３０２に相互接続されてもよい。ライン−システムブリッジ３０４は、双方向通信のために、システム側トランシーバ３０２およびライン側トランシーバ３０１の両方に相互接続されてもよい。

メモリプール３０３は双方向通信のためにインターコネクト３３０を介してライン−システムブリッジ３０４に相互接続されてもよい。ここに記載されるようなインターポーザの使用によってインターコネクト３３０に関連付けられるようなより大きなインターコネクト密度を提供することによって、毎秒約１．０テラビット「（Ｔｂｐｓ」）以上の帯域幅が与えられてもよい。明確にするため、限定ではなく例として、十分なダブルデータレート（「ＤＤＲ」）ピンで、４００ギガビット以上の回線カードに対するパケットバッファ処理のための帯域幅が、複数の間に置かれたダイ（「インターポーザ」）を用いて最大のレチクル寸法内にフィットしながら提供されてもよい。複数のインターポーザは、少なくとも近接するインターポーザの対、すなわち拡張されたインターポーザを切離せずに、同じウェハ上に印刷することが可能である。別の実施の形態では、インターポーザは、互いから完全に分離され、その後、ブリッジングダイを用いて、互いに結合される。ある実施の形態では、従来のＦＰＧＡスライスが、拡張されたインターポーザに対して用いられてもよい。

微細ピッチインターコネクトによって、より下位のレベルの金属層に関連付けられるピッチを伴うインターコネクトが概して意味される。たとえば、いくつかの微細ピッチインターコネクトは０．８ミクロン以下であってもよく、ピッチはワイヤ間隔のためのワイヤ幅を考慮する。他の実施の形態では、いくつかの微細ピッチインターコネクトは０．４ミクロン以下であってもよい。２８ｎｍのプロセスにおいて、約９０ｎｍまたは０．０９ミクロンの密な金属ピッチで微細ピッチインターコネクトを形成することが可能であることが示唆されている。したがって、いくつかの実施の形態では、微細ピッチインターコネクトが１００ｎｍ未満であるピッチを有してもよいことが理解されるべきである。いくつかの実施の形態では、微細ピッチインターコネクトは、結像フィールドの縁部においてリソグラフィ限界によってサポートされるもの未満、すなわち結像フィールドのフィールド縁部での像の質における低減未満であってもよい。微細ピッチインターコネクトの例は、関連付けられる密なフリップチップマイクロバンプパッドを伴う、密なフリップチップマイクロバンプまたはボールを、限定なしに含む。そのような微細ピッチインターコネクトは、水平および鉛直の最小ピッチが互いとは異なるように、互い違いに配列されたアレイにあってもよい。したがって、微細ピッチインターコネクトは従来のフリップチップマイクロバンプより実質的に密である。

インターポーザアセンブリ３１０は、ここに記載されるように、単一のＩＣパッケージにおいて、２つ以上のダイがその上またはそれとともに積層される状態で、収容されてもよい。インターポーザアセンブリ３１０は、同じまたは異なるマスクの組を用いて同じウェハ上に形成された２つ以上のインターポーザを有する拡張されたインターポーザであってもよく、そのような２つ以上のインターポーザは互いから切離されず、すなわちそのようなウェハ上において他の態様ではスクライブ線領域であるかもしれないものにおいて、ともに合わせられたままである。別の実施の形態では、インターポーザアセンブリ３１０は、さらに詳細に後述されるように、ブリッジングダイによって互いに結合された２つの切離されたダイであってもよい。

明確にするため、限定ではなく例として、メモリプール３０３は、限定なしにＤＤＲ ＤＲＡＭを含むダブルデータレート（「ＤＤＲ」）ランダムアクセスメモリ（「ＲＡＭ」）の形式とともに形成されることが仮定されるが、しかしながら、たとえばＱＤＲのような、他のタイプのメモリインターフェイスを含む他のタイプのメモリが用いられてもよいことが理解されるべきである。

一般的に、毎秒４００ギガビット（「Ｇｂｐｓ」）を超えての通信リンクのためには、パケットバッファ処理ピーク帯域幅は１Ｔｂｐｓを超える。ＳＳＩＴは、後述されるように、ピン密度が利用可能なインターポーザ領域の最大寸法の増大のために現在利用可能である、十分な数のインターコネクト３３０がそのようなＳｏＣ３００とメモリプール３０３との間に存在するとして、ＤＤＲに基づくＤＲＡＭを用いて、ＳｏＣ３００とメモリプール３０３との間において１Ｔｂｐｓを超えてサポートすることが可能である。

図４は別の例示的な通信システム４００を示すブロック図である。通信システム４００は、図３の通信システム２０１、インターフェイスモジュール２０２、ならびにネットワークプロセッサおよびトラフィックマネージャ２０３を含んでもよい。インターフェイスモジュール２０２、ＳｏＣ３００およびメモリプール３０３は、同じインターポーザアセンブリ４１０に相互接続されてもよい。インターポーザアセンブリ４１０は、図３のインターポーザアセンブリ３１０のように、同じまたは異なるマスクの組を用いて同じウェハ上に形成された２つ以上のインターポーザを有する、通信システム４００における拡張されたインターポーザであってもよく、そのような２つ以上のインターポーザは互いから切離されず、すなわちそのようなウェハ上において他の態様ではスクライブ線領域であるかもしれないものにおいて、ともに合わせられたままである。別の実施の形態では、インターポーザアセンブリ４１０は、ブリッジングダイによって互いに結合された別々のインターポーザであってもよい。

インターフェイスモジュール２０２、ＳｏＣ３００、メモリプール３０３、ならびにネットワークプロセッサおよびトラフィックマネージャ２０３は、同じインターポーザアセンブリ４１１に相互接続され得、インターポーザアセンブリ４１１はインターポーザアセンブリ４１０を含んでもよい。言いかえれば、インターポーザアセンブリ４１１は、インターポーザアセンブリ４１０よりもともに合わせられたインターポーザをより多く含んでもよく、したがって、効果的に、インターポーザアセンブリ４１１はインターポーザアセンブリ４１０を置換するかまたは含むであろう。１つ以上のＦＰＧＡとともに実現されるＳｏＣ３００に対して、ネットワークプロセッサおよびトラフィックマネージャ２０３の、１つ以上のネットワークプロセッサおよび／または１つ以上のトラフィックマネージャは、点線４１２で概ね示されるように、そのような１つ以上のＦＰＧＡにおいてインスタンス化されてもよい。

したがって、ここに記載されるようなインターポーザアセンブリを用いて、通信システム４００は、インターポーザアセンブリ４１１を有する、単一のパッケージ化されたＩＣ内に完全に含まれてもよい。通信システム４００の別の実施の形態では、インターポーザアセンブリ４１０を有する、単一のパッケージ化されたＩＣが、プリント回路基板（「ＰＣＢ」）を介してネットワークプロセッサおよびトラフィックマネージャ２０３に結合されてもよい。インターポーザが、別々のダイであれ、拡張されたインターポーザであれ、インターポーザに、たとえばＳｏＣまたは他のタイプのＩＣダイのようなＩＣダイでブリッジングすることによって、たとえば微細ピッチインターコネクトのようなダイからダイへのインターコネクトが、たとえばそれぞれ従来のマイクロバンプまたはマイクロボールのような、はるかにより大きな従来のダイからダイへのインターコネクトおよび／またはチップからチップへのインターコネクトに比較して用いられてもよい。したがって、インターコネクト密度は、ダイからダイへの相互接続に対して微細ピッチインターコネクトを伴うインターポーザアセンブリを用いることによって、著しく増強されてもよい。

図５は例示的な単一のインターポーザ５００を示すブロック図である。インターポーザ５００は、最大インターポーザ高さ５０１および最大インターポーザ幅５０２を有する。これらの最大高さ５０１および最大幅５０２は、概してリソグラフィによって決定され、特に、レチクル結像サイズによって限定されてもよい。

加えて最大使用可能なインターポーザ領域５１０を制限するのは、インターポーザ５００の縁部からのオフセット５１１から５１４である。これらのオフセットは、パッケージ蓋、スクライブ線、封止リング、およびアンダーフィルマージン化、ならびにリソグラフィ結像などのような、パッケージングおよびアセンブリのためのマージンを設けることによってもよい。明確にするため、限定ではなく例として、インターポーザ５００は、まずレーザアブレーションを用いてスクライブ線に沿ってトレンチを形成し、次いでダイヤモンドを先端に付けられた円形刃でそのようなレーザ除去されたトレンチに沿って切断することによって、シリコンウェハから切出されてもよい。レーザアブレーションは、ダイヤモンドを先端に付けられた円形刃単独で切断することと比較して、そのような縁部に沿った欠けまたは層間剥離を低減するために用いられてもよい。しかしながら、レーザアブレーションは、ダイヤモンドを先端に付けられた円形刃で切断するよりも広いトレンチを残す傾向がある。

そのようなオフセットを考慮に入れて、最大使用可能なインターポーザ高さ５０３および最大使用可能なインターポーザ幅５０４は、最大使用可能なインターポーザ領域５１０を規定してもよい。しかしながら、この領域のいくらかは、制限された領域であってもよい。さらに詳細に後述されるように、インターポーザアセンブリの左側インターポーザについては、そのような左側インターポーザに対するオフセット領域５１２のような領域５１０の一部の右側縁が、「インターコネクト制限領域」の左側縁と整列してもよい。「インターコネクト制限領域」によって、動作する微細ピッチインターコネクトの微細ピッチ整列に対して十分に信頼性がないかまたはそうでなければ利用可能ではない他の領域に関連付けられる領域が概して意味される。たとえば、インターポーザアセンブリの右側インターポーザについては、そのような右側インターポーザの左側縁がそのようなインターコネクト制限領域の右側縁と整列してもよい。右および左が、並んだインターポーザに対して用いられたが、上下の向きが用いられてもよい。

インターコネクト制限領域は、したがって第１のインターポーザおよび第２のインターポーザの、たとえばオフセットのような、部分を含んでもよく、信号は、第１のインターポーザおよび第２のインターポーザのインターコネクト制限領域を回避するために、ブリッジングダイを介してルーティングされる。インターポーザのオフセット領域がレチクル結像フィールドの遠いエッジ領域にあってもよいので、そのような遠いエッジ領域において微細ピッチインターコネクトを結像することは、信頼性高く実行されないかもしれない。対照的に、微細ピッチインターコネクトは、たとえば第１および第２のインターポーザをブリッジングするダイの形成において用いられるような、そのようなレチクル結像フィールドの中心により向かって信頼性高く形成されてもよい。したがって、微細ピッチインターコネクトは、第１および第２のインターポーザのオフセット領域において信頼性高くは整列されないかもしれない一方で、そのような微細ピッチインターコネクトは、そのようなオフセット領域より上においてブリッジングダイにおいて信号を搬送するよう用いられてもよい。

したがって、概して、微細ピッチインターコネクトは、そのような第１および第２のインターポーザのインターコネクト制限領域の外部で形成され、集積回路ダイを第１のインターポーザおよび第２のインターポーザに相互接続する複数個の構成要素が、インターコネクト制限領域の外部に位置する。対照的に、従来のマイクロバンプは、たとえばインターコネクト制限領域に位置してもよい。インターコネクト制限領域を用いることによって、それに関連付けられる整列問題、たとえば微細ピッチから微細ピッチへの整列などが、限定なしに、ダイ間インターポーザインターコネクトから離れて、重なる近接するレチクル間結像フィールドのシームを含む、レチクル間結像フィールドシームを効果的に位置決めすることによって回避されてもよい。概して、レチクル間結像フィールドシームは、同じレチクルからであれ、異なるレチクルからであれ、リソグラフィ動作の少なくとも２つの結像フィールドが互いと重なる場所である。したがって、たとえば、たとえば１つの能動的なダイ上の１つの群のマイクロバンプから別の能動的なダイ上の別の群のマイクロバンプへのような１つのダイ間インターポーザインターフェイスのための金属ワイヤが、完全に１つのインターポーザレチクルフィールド内において形成されてもよい。特定的には、微細ピッチインターコネクトに関して、そのようなダイ間インターポーザインターフェイスはインターポーザのためのレチクル結像フィールドの遠いエッジ領域から離れるように移動されてもよい。

インターコネクト制限領域は、オフセットの領域に関連付けられることに加えて、任意で、増強されたマージンのための右側インターポーザおよび／または左側インターポーザからのような、インターポーザ領域５１０の、他の態様では使用可能な領域の一部を含んでもよい。ある拡張されたインターポーザにおいては、ＦＰＧＡダイのようなＩＣダイは、同じウェハからともに合わせられるインターポーザにブリッジングし、たとえばインターポーザアセンブリ３１０または４１０のような、インターポーザアセンブリの、右および左のインターポーザからそれぞれオフセット領域５１１および５１２にブリッジングする。したがって、そのようなＦＰＧＡダイより下のそのようなインターポーザのスクライブ線領域はインターコネクト制限領域の少なくとも一部を形成してもよい。

加えて、拡張されたインターポーザにおいては、ダイシングカットの量が低減されてもよいので、オフセットが同様に低減されてもよく、なぜならば、インターポーザのいくつかの縁部が切断または他の態様で切離されなくてもよいからである。言いかえれば、拡張されたインターポーザのインターポーザアセンブリのインターポーザのダイシングが少なくされ、すなわちいくつかのインターポーザが互いから切離されないので、そのようなインターポーザ間のスクライブ線領域が低減されてもよい。しかしながら、限定ではなく明確にするため、ウェハ上のスクライブ線領域はそのすべてのダイ間でのように概して一様であることが仮定されるが、他の実施の形態ではウェハ上のスクライブ線領域はそのすべてのダイ間におけるように概して一様でなくてもよい。再び、オフセット領域はリソグラフィ結像フィールドの遠いエッジ領域にあってもよく、したがって、そのようなオフセット領域において微細ピッチインターコネクトを信頼性高く形成することは可能ではないかもしれないことが理解されるべきである。

インターコネクト制限領域は、少なくともインターポーザのオフセット領域に応じることに関して記載され、いくつかの実施の形態においては、インターポーザ間の間隙および／またはそうでなければリソグラフィ結像フィールドの幾何学的な限定の対象である１つ以上のインターポーザの使用可能な領域を含んでもよい。インターコネクト制限領域は、あるインターポーザまたは複数のインターポーザの設計に対するデザインルールおよび／またはレイアウトルールとして規定されてもよい。言いかえれば、そのようなインターコネクト制限領域はブリッジングダイが相互接続されたダイ上にあるとして考えられてもよい。そのようなインターポーザの他のインターコネクトと同様に、導電線も、同様にインターコネクト制約に関連付けられてもよい。さらに、インターポーザ間の間隙も、同様にインターコネクト制限領域に関連付けられてもよい。

概して、限定ではなく明確にするため、インターコネクト制限領域は、ここでは、インターポーザ上において、少なくともそのようなインターポーザのオフセット領域の部分に応じて規定されるように言及される。さらに、限定ではなく明確にするため、インターポーザのインターコネクト制限領域はここではオフセット領域と呼ばれる。さらに、インターコネクト制限領域は、インターポーザが能動素子または受動素子であってもよいので、能動的なダイまたは受動的なダイを含む任意のダイのものであってもよい。しかしながら、限定ではなく明確にするため、インターポーザが受動素子であることが仮定される。さらに、切離されたインターポーザであれ、拡張されたインターポーザであれ、１つのインターポーザを別のインターポーザに接続するブリッジングダイは、能動的なダイまたは受動的なダイであってもよい。それらの線に沿って、ブリッジングダイへの微細ピッチインターコネクトが第１および第２のインターポーザのインターコネクト制限領域の対向する両側に位置してもよいことが十分に理解されるべきである。

限定ではなく、例として明確にするため、最大インターポーザ高さ５０１はパッケージ蓋設置面積マージン化の後、約３１ｍｍ（約１．２２インチ）であってもよく、現在最大インターポーザ幅５０２はパッケージ蓋設置面積マージン化の後、約２６ｍｍ（約１．０２４インチ）であってもよい。スクライブ線および封止リングオフセットで、最大使用可能なインターポーザ高さ５０３は約２９ｍｍ（約１．１４２インチ）であってもよく、最大使用可能なインターポーザ幅５０４は約２４ｍｍ（約０．９４４９インチ）であってもよい。したがって、現在、最大使用可能なインターポーザ領域５１０は約７００ｍｍ^２（約２７．５６平方インチ）であってもよく、この最大使用可能なインターポーザ領域５１０は、ハイエンドデバイスに対して約６００ｍｍ^２（約２３．６２平方インチ）以上の現在既存の単一体のダイサイズに鑑み考慮されるべきである。これまで、１ギガビットのメモリはインターポーザ使用可能領域のおおよそ２５％〜５０％を消費し、したがって、そのような量のメモリは大きなハイエンドデバイスとともにパッケージ化することができなかった。これは、ピン数密度がそのようなインターコネクトのサイズのために著しく制限されることを意味した。しかしながら、１ギガバイトのメモリを用いてバッファ処理することは、効果的には４００Ｇｂｐｓトラフィックの約２．５ミリ秒を占めるにすぎず、それは、トランシーバおよびライン−システムブリッジングの利用に関して不適当な均衡に至るかもしれない。

以下の記載から十分に理解されるように、より使用可能なインターポーザ領域は、スタックドダイアセンブリを設けるために効果的に２つ以上のインターポーザにブリッジングすることによって設けられる。拡張されたインターポーザについては、これは２つ以上のインターポーザに相互接続される１つ以上のダイを用いることを伴ってもよく、そのようなインターポーザダイは、単一のＩＣパッケージを設けるために単一のプラットフォームとして同じウェハ上に形成される。この例では、２つ以上の分離されたインターポーザが互いと物理的接触をなす実施の形態とは対照的に、２つ以上のインターポーザは、単一のプラットフォームとして互いに物理的に接続される。インターポーザを形成するために用いられるレチクル結像フィールドは、互いと重複してもしなくてもよい。別の実施の形態では、インターポーザは、互いから完全に切離され、次いで、ブリッジングダイを用いて結合されてもよい。さらに別の実施の形態では、インターポーザダイは、たとえば後述されるように、互いから完全に切離され、次いで、単一のＩＣパッケージのためにともに成型され、そしてブリッジングダイでブリッジングされてもよい。

図６−１は、たとえばスタックドダイアセンブリ６００Ａのような、例示的なアセンブリを示すブロック図である。スタックドダイアセンブリ６００Ａは、ＳｏＣ３００、メモリプール３０３Ａおよび３０３Ｂ、ならびに、拡張されたインターポーザに対してであれ、完全に切離されたインターポーザ５００Ａおよび５００Ｂに対してであれ、インターポーザ５００Ａおよび５００Ｂのインターポーザアセンブリを含む。明確にするため、限定ではなく例として、ＳｏＣ３００はＦＰＧＡであると仮定するが、しかしながら、他のタイプのＩＣが用いられてもよいことを理解すべきである。

ＳｏＣ３００はライン側トランシーバ３０１、システム側トランシーバ３０２Ａ〜３０２Ｃ、およびライン−システムブリッジ３０４を含んでもよい。ライン側トランシーバ３０１およびシステム側トランシーバ３０２Ａ〜３０２Ｃはライン−システムブリッジ３０４を介して双方向通信のために結合されてもよく、そのような結合は、ＦＰＧＡのＰＩＰを用いることによるようなダイ内結合であってもよい。ライン−システムブリッジ３０４は、ＦＰＧＡプログラマブルリソース、すなわち「ＦＰＧＡファブリック」において実現されてもよい。

ＳｏＣ３００は、インターポーザ５００Ａの表面およびインターポーザ５００Ｂの表面のような、インターポーザ５００Ａおよび５００Ｂの両方に相互接続されてもよい。たとえば、ＳｏＣ３００は、インターポーザ５００Ａおよび５００Ｂをブリッジングするようにインターポーザ５００Ａの上側表面からインターポーザ５００Ｂの上側表面に延在してもよい。拡張されたインターポーザでは、インターポーザ５００Ａおよび５００Ｂは同じウェハから形成された共通の単一のプラットフォームである。しかしながら、別の実施の形態では、インターポーザ５００Ａおよび５００ＢはＳｏＣ３００を介して互いに結合される分離されたインターポーザであってもよい。

点線７１０Ａによって概して示されるように、オフセット領域５１５の左端の縁部に境を接するインターポーザ５００Ａの使用可能領域５１０の一部、および／または点線７１０Ｂによって概して示されるように、オフセット領域５１６の右端の縁部に境を接するインターポーザ５００Ｂの使用可能領域５１０の一部は、任意で、オフセット領域５１５および５１６に応じることに加えて、インターコネクト制限領域５９９を規定するために用いられるそれぞれの一部であってもよい。しかしながら、限定ではなく明確にするため、さらに詳細に後述されるインターコネクト制限領域５９９は、オフセット領域５１５および５１６に応じてのみ形成されることが仮定されるが、他の実施の形態においては、他の態様で使用可能な領域５１０の一部が用いられてもよい。

ＳｏＣ３００は、従来的に、導電線インターコネクト構成要素を含む、オフセット領域５１５および５１６のいずれかまたは両方にある、密なマイクロバンプまたは他の微細ピッチインターコネクトを有してもよいことが理解されるべきである。重ねて、インターポーザのインターコネクト制限領域５９９はインターコネクトを含んでもよいが、一般的には微細ピッチインターコネクトを含まない。オフセット領域５１５および５１６は微細ピッチインターコネクトに対して好適ではないので、ＳｏＣ３００がインターポーザ５００Ａおよび５００Ｂをブリッジングするのに、それらが互いから切離されていようといまいと、そのようなＳｏＣ３００の微細ピッチ「ピン配置」レイアウトは従来的でなくてもよい。むしろ、ＳｏＣ３００の微細ピッチ「ピン配置」レイアウトはインターポーザ５００Ａおよび５００Ｂにブリッジングすることに調整されてもよい。それらの線に沿って、オフセット領域５１５および５１６上に配置されるＳｏＣ３００の微細ピッチインターコネクトは、インターポーザ５００Ａおよび５００Ｂのオフセット領域５１５および５１６内にある、すなわちインターポーザ５００Ａおよび５００Ｂのインターコネクト制限領域５９９内にある、粗いピッチインターコネクトに整列されてもよい。

メモリプール３０３Ａおよび３０３Ｂはインターポーザ５００Ｂの表面に相互接続される。たとえば、メモリプール３０３Ａおよび３０３Ｂは、ＳｏＣ３００とのダイ間結合のためにインターポーザ５００Ｂの上側表面に相互接続されてもよい。メモリプール３０３Ａおよび３０３Ｂは双方向通信のためにＳｏＣ３００に結合されてもよい。

インターポーザ５００Ａおよび５００Ｂは同じまたは実質的に同じ高さを有してもよい。インターポーザ５００Ａの幅Ｗ１は最大インターポーザ幅５０２以下であってもよく、インターポーザ５００Ｂの幅Ｗ２は同様に最大インターポーザ幅５０２以下であってもよい。しかしながら、幅Ｗ１は異なるダイサイズに対応するために幅Ｗ２より実質的に大きくてもよい。インターポーザ５００Ａおよび５００Ｂのインターポーザアセンブリは、幅Ｗ１＋Ｗ２の全体的なインターポーザアセンブリ幅６０２を有してもよい。限定ではなく、例として明確にするため、インターポーザ５００Ａおよび５００Ｂの各々に対して約３３ｍｍ（約１．２９９インチ）のインターポーザ高さの場合、ＳｏＣ３００が約２４ミリメートル（約０．９４４９インチ）の幅を有する状態で、約４０ミリメートル（約１．５７５インチ）の全体的なインターポーザアセンブリ幅６０２が用いられてもよい。そのような例に対して、スタックドダイアセンブリ６００Ａは、単一の５０ｍｍ（１．９６９インチ）×５０ｍｍ（１．９６９インチ）パッケージ内に嵌まってもよい。しかしながら、他の実施の形態においては、他の高さ、幅、および／またはパッケージサイズが用いられてもよい。

インターポーザ５００Ａの縁部およびインターポーザ５００Ｂの縁部は、互いに対して少なくとも実質的に並んで位置決めされる。インターポーザ５００Ａおよび５００Ｂが互いから切離されるとき、インターポーザ５００Ａおよび５００Ｂのそのような縁部は互いと当接してもよい。インターポーザ５００Ａは、インターポーザ５００Ｂに概して近い、取っておかれた領域またはオフセット領域５１５を有してもよい。この例では、オフセット領域５１５は、インターポーザ５００Ａの遠い右側縁部と境界線を共にする境界を有する。インターポーザ５００Ｂは、インターポーザ５００Ａに概して近い、取っておかれた領域またはオフセット領域５１６を有してもよい。この例では、オフセット領域５１６は、インターポーザ５００Ｂの遠い左側縁部と境界線を共にする境界を有する。

オフセット領域５１５および５１６の一方または両方はＳｏＣ３００の密な微細ピッチピン配置レイアウトにおいて占められてもよく、ＳｏＣ３００は、インターポーザ５００Ａおよび５００Ｂのそれぞれオフセット領域５１５および５１６には関連付けられるが微細ピッチから微細ピッチへのダイからダイへの相互接続には関連付けられない制限領域５９９内に電気的な相互接続を設けるよう、形成される。オフセット領域５１５および５１６のいずれかまたは両方は、それらが動作する微細ピッチから微細ピッチへの電気的な相互接続を設けるよう用いられる金属層部分およびビアホール層部分を含まないように形成されてもよく、したがって、ＳｏＣ３００は、そのようなオフセット領域５１５および５１６内において関連付けられる、対応する微細ピッチインターコネクトのためのどのようなピン配置も含まなくてよい。さらに、たとえば、オフセット領域５１５および５１６のいずれかまたは両方は、それらが電気的なインターコネクトおよび関連付けられる導電線を含まないように形成されてもよい。

電気的なインターコネクトは、デバイスの動作のために信号を搬送するために用いられる。電気的なインターコネクトは、たとえばダミー構造体のような、たとえばリソグラフィ結像または他の態様で用いられてもよいような、非電気的な構造のための非電気的なインターコネクトから対比されてもよい。

たとえば後述されるダイからダイへのインターコネクトのような、微細ピッチのダイからダイへのインターコネクトは、ＳｏＣ３００がメモリプール３０３Ａおよび３０３Ｂをインターポーザ５００Ｂを介して相互接続することに対して、インターポーザ５００Ｂ上においてオフセット領域５１６の外部に排他的に位置してもよい。ＳｏＣ３００をメモリプール３０３Ａおよび３０３Ｂに相互接続するための微細ピッチ導電線はすべて、オフセット領域５１６の外部の、インターポーザ５００Ｂの一部として形成されてもよい。

接地平面または電源電圧のための幅広いバスを設けることが可能であり、したがって微細ピッチまたは精密な相互接続は、必ずしもそのような幅広いバスに対して必要とはされない。したがって、たとえば、ＳｏＣ３００の１つ以上の微細ピッチインターコネクトは、そのような幅広いバスのためにインターポーザのインターコネクト制限領域に配置されてもよく、なぜならば、微細ピッチ整列制約はそのような幅広いバス化には必ずしも当てはまらないからである。しかしながら、限定ではなく明確にするため、インターコネクト制限領域５９９はどのような動作するインターコネクトもないことが仮定されるが、他の実施の形態では、微細ピッチ整列制約の対象でないインターコネクトがそのようなインターコネクト制限領域５９９にあってもよい。

図６−２は別の例示的なスタックドダイアセンブリ６００Ｂを示すブロック図である。スタックドダイアセンブリ６００Ｂは、以下の違いを除いて、図６−１のスタックドダイアセンブリ６００Ａと概ね同じである。単一のＳｏＣ３００ではなく、スタックドダイアセンブリ６００Ｂは、２つのＳｏＣ、すなわちＳｏＣ３００ＡおよびＳｏＣ３００Ｂを含む。この例では、ＳｏＣ３００Ａはライン側トランシーバ３０１とシステム側トランシーバ３０２Ａとライン−システムブリッジ３０４Ａとを含み、ＳｏＣ３００Ｂはシステム側トランシーバ３０２Ｂおよび３０２Ｃとライン−システムブリッジ３０４Ｂとを含む。ＳｏＣ３００Ａおよび３００Ｂは、インターポーザ５００Ａに関連付けられるインターコネクトを介して互いに相互接続されてもよい。

スタックドダイアセンブリ６００Ａおよび６００Ｂでは、ライン側トランシーバより多いシステム側トランシーバがある。しかしながら、他の構成が用いられてもよい。たとえば、図６−３は、スタックドダイアセンブリのさらに別の例６００Ｃを示すブロック図である。スタックドダイアセンブリ６００Ｃは、以下の違いを除いて、概ね図６−２のスタックドダイアセンブリ６００Ｂと同じである。スタックドダイアセンブリ６００Ｃにおいては、ＳｏＣ３００Ａは、ライン側トランシーバ３０１Ａおよびシステム側トランシーバ３０２Ａならびにライン−システムブリッジ３０４Ａを含み、ＳｏＣ３００Ｂは、ライン側トランシーバ３０１Ｂおよびシステム側トランシーバ３０２Ｂならびにライン−システムブリッジ３０４Ｂを含む。ＳｏＣ３００Ａおよび３００Ｂの各々は、インターポーザ５００Ａおよび５００Ｂを互いに結合することに対して、または互いから切離されないインターポーザ５００Ａおよび５００Ｂに対して、オフセット領域５１５および５１６をブリッジングしてもよい。おおよそ等しい量の半導体領域が、ライン側トランシーバおよびシステム側トランシーバを形成することに対して与えられてもよく、２つのＳｏＣはインターポーザ５００Ａおよび５００Ｂを物理的にブリッジングするために用いられてもよい。ＦＰＧＡとともに実現されるＳｏＣについては、トランシーバリソースはライン側またはシステム側のいずれかのために構成されてもよい。

インターポーザ５００Ａおよび５００Ｂのようなインターポーザは特定のダイに対して製造されてもよいので、インターポーザ５００Ａを形成するために用いられるマスクの組は、インターポーザ５００Ｂを形成するために用いられるマスクの組とは実質的に異なってもよい。たとえば、あるＳｏＣダイは、限定なしに実質的に異なるサイズおよびピン配置を含んで、メモリダイと実質的に異なってもよい。

ここに記載されるようなインターポーザアセンブリを提供することによって、より多くのトランシーバが、概してより多くのリソースと同様に、ライン−システムブリッジングのために、単一のＩＣパッケージにおいてバッファメモリとともに実現されてもよいことが理解されるべきである。さらに、メモリの量は、より大きなインターポーザアセンブリ設置面積を有するため、実質的に増大されてもよい。そのようなリソースは、ＩＣパッケージのためにインターポーザアセンブリにまとめて搭載されてもよいので、ダイからダイへのインターコネクトが、たとえば従来のマイクロバンプより著しく小さく、マイクロボールより実質的に小さい、密なマイクロバンプとともに形成されてもよい。マイクロボールは、時にＣ４ハンダボールと呼ばれ、従来のマイクロバンプより著しく大きく、従来はＰＣＢを介するＩＣからＩＣへのインターコネクトのために用いられる。

言いかえれば、インターコネクト密度は、パッケージ内により大きな設置面積を伴うインターポーザアセンブリを提供することによって増強され、なぜならば、より多くの領域が微細ピッチのダイからダイへの相互接続に対して与えられるからであり、それを、従来のダイからダイへのインターコネクトおよび／またはチップからチップへのインターコネクトの代りに用いてもよい。インターポーザアセンブリを介するインターコネクト密度を増大することによって、帯域幅は、そのようなインターコネクト密度によって対応して増大されてもよい。帯域幅増大は、そのようなさらなるリソースをサポートすることに対して大きなインターポーザアセンブリを有するパッケージ化されたスタックドダイアセンブリ内において利用可能なリソースの追加的な量によってさらに支援されてもよい。

図７−１は、それぞれ図６−１、図６−２、または図６−３のスタックドダイアセンブリ６００Ａ、６００Ｂおよび６００Ｃのいずれか（まとめて１つで「スタックドダイアセンブリ６００」）の例示的な断面図を示すブロック図である。ＳｏＣ３００およびメモリプール３０３は、インターポーザ５００Ａおよび５００Ｂから形成されるインターポーザアセンブリに、インターコネクト７１３を介して相互接続される。この例におけるインターコネクト７１３は密なダイからダイへのフリップチップマイクロバンプであるが、しかしながら、他のタイプのダイからダイへの微細ピッチインターコネクトが用いられてもよい。

ＳｏＣ３００は、インターポーザ５００Ａの上側表面７０３に、ダイからダイへのインターコネクト７１３の一部を介して接続されるが、それは微細ピッチインターコネクトであってもよく、または従来のフリップチップマイクロバンプであってもよく、およびＳｏＣ３００は、インターポーザ５００Ｂの上側表面７０４に、ダイからダイへのインターコネクト７１３の別の部分を介して接続される。メモリプール３０３は、インターポーザ５００Ｂの上側表面７０４に、ダイからダイへのインターコネクト７１３のさらに別の部分を介して接続される。ダイからダイへのインターコネクト７１３のいくつかは、他のより大きなインターコネクトに結合されてもよく、それらは、ここでは、ダイからダイへのインターコネクト（「インターコネクト」）７１３と混同されないように「コネクタ」７１１と呼ばれる。たとえば、コネクタ７１１は、たとえばシリコン貫通ビアホール（「ＴＳＶ」）７１２のような、「基板貫通ビアホール」を用いて、インターコネクト７１３に結合されてもよい。この例では、コネクタ７１１はマイクロボールであるが、しかしながら、他のタイプのチップからチップへの大規模インターコネクトが用いられてもよい。重ねて、コネクタ７１１はインターコネクト７１３より実質的に大きい。したがって、互いに合わせられても、または互いから切離されてもよい、インターポーザ５００Ａおよび５００Ｂから形成されるインターポーザアセンブリを提供することによって、ダイの相互接続のためのより大きなインターポーザ領域が、チップからチップへのインターコネクトを用いなければならないことを回避するように設けられる。限定ではなく明確にするため、そのようなインターポーザ５００Ａおよび５００Ｂは、お互いから切離され、すなわち別個のダイであることが仮定される。言いかえれば、ダイからダイへのインターコネクトは、これまではチップからチップへのインターコネクトが用いられたかもしれないところに用いられる。インターコネクト密度は、インターコネクト７１３での方が、コネクタ７１１よりも大きいので、帯域幅は先に記載されるようにＩＣのために増強されてもよい。さらに、この例では、インターポーザ５００Ａおよび５００Ｂはシリコンインターポーザであり、したがって、この例については、基板貫通ビアホールはＴＳＶ７１２であるが、しかしながら、他の実施の形態では、他のタイプの基板またはダイプラットフォームが用いられてもよい。

この例におけるインターポーザ５００Ａの遠い右側縁７０１は、インターポーザ５００Ｂの遠い左側縁７０２に当接する。ここにおいて先に記載されたように、縁部７０１および７０２はそれぞれオフセット領域５１５および５１６の境界を設ける。まとめて、インターポーザ５００Ａおよび５００Ｂのオフセット領域５１５および５１６は、それぞれ、能動的な微細ピッチインターコネクトおよび関連付けられる導電線がなくてもよく、すなわちオフセット領域５１５および５１６のすべてまたは部分に対応してもよいインターコネクト制限領域または領域７１０がなくてもよい。

インターポーザ５００Ｂの上側表面７０４上のインターコネクト７１３の一部は、ＳｏＣ３００およびメモリプール３０３を相互接続するためにある。導電線７１５のような導電線（以下、１つにまとめて「導電線７１５」）は、たとえばインターポーザ５００Ｂの層間にあってもよく、ＳｏＣ３００と上側表面７０４との間に位置するインターコネクト７１３の一部をメモリプール３０３と上側表面７０４との間に位置するインターコネクト７１３の別の部分と結合するよう用いられる。したがって、ＳｏＣ３００およびメモリプール３０３の相互接続のための導電線７１５はすべて、インターポーザ５００Ｂの一部として設けられてもよい。言いかえれば、ダイからダイへの相互接続のための導電線７１５はすべてインターポーザ５００Ｂ内で自給自足されてもよい。インターコネクト７１３および導電線７１５は、ＳｏＣ３００をメモリプール３０３に相互接続するために用いられてもよい構成要素の例である。インターコネクト７１３および導電線７１５は、１つにまとめて微細ピッチインターコネクトを与えてもよい。

図７−２は、別の例示的なスタックドダイアセンブリ７００の断面図を示すブロック図である。スタックドダイアセンブリ７００は、メモリプール３０３が、互いに相互接続されたメモリダイの鉛直積層、すなわちスタックドダイメモリ７２０と置換される以外は、スタックドダイアセンブリ６００と同様である。スタックドダイメモリ７２０はメモリプールダイ（「メモリプール」）３０３−１〜３０３−Ｎを含んでもよく、Ｎは１より大きな正の整数である。限定ではなく明確にするため図示されないが、メモリプールダイ３０３−１〜３０３−Ｎは、たとえばＴＳＶの使用を介してのように、互いに相互接続されて、スタックドダイメモリ７２０を与えてもよいことが理解されるべきである。メモリプールダイ３０３−１は、先にたとえばメモリプール３０３を参照して記載されたようにインターポーザ５００Ｂに相互接続されてもよい。

図７−３は、さらに別のスタックドダイアセンブリ７００の断面図を示すブロック図である。この例において、メモリプールダイ３０３−１〜３０３−Ｎは、スタックドダイメモリ７３０の形成のためにメモリインターフェイス７３１の上に積層される。スタックドダイメモリ７３０はスタックドダイメモリ７２０を置換する。メモリインターフェイス７３１はインターポーザ５００Ｂに相互接続される。メモリインターフェイス７３１は、メモリプールダイ３０３−１〜３０３−Ｎに対するインターフェイスロジックを含んでもよい。メモリインターフェイス７３１はメモリプールダイ３０３−１に相互接続され、スタックドダイメモリ７３０の構成に依存するその１つ以上の介在するメモリプールダイを介してメモリプールダイ３０３−１〜３０３−Ｎの各々に相互接続されてもよい。

図８は、インターポーザアセンブリ８００の例示的な上面図を示すブロック図である。インターポーザアセンブリ８００はインターポーザ５００Ａおよび５００Ｂを含む。インターポーザ５００Ａおよび５００Ｂの各々は、最大インターポーザ高さ５０１以下であってもよい高さを有する。明確にするため、限定ではなく例として、この例におけるインターポーザ５００Ａおよび５００Ｂは、両方とも、同じ最大インターポーザ高さ５０１を有し、同様に、同じ最大使用可能な高さ５０３を有する。しかしながら、他の実施の形態では、インターポーザ５００Ａおよび５００Ｂは、少なくとも１つは最大高さにおいてではない不等な高さを有してもよい。

インターポーザ５００Ａおよび５００Ｂの各々は、最大インターポーザ幅５０２以下であってもよい幅を有する。明確にするため、限定ではなく例として、この例におけるインターポーザ５００Ａおよび５００Ｂは、両方とも、同じ最大インターポーザ幅５０２を有し、同様に、同じ最大使用可能な幅５０４を有する。しかしながら、他の実施の形態では、インターポーザ５００Ａおよび５００Ｂは、少なくとも１つは最大幅においてではない不等な幅を有してもよい。

この例では、電気的なインターコネクト制限領域７１０はインターポーザ５００Ａおよび５００Ｂのダイにされた縁部と当接することに応じては規定されず、なぜならば、インターポーザ５００Ａおよび５００Ｂは、この例では、全体として同じウェハまたは他の基板上に形成され、すなわち、単一のプラットフォームとして互いと一体に形成されるからである。言いかえれば、インターポーザ５００Ａおよび５００Ｂは、２つの別々のプラットフォームとは対照的に、単一のプラットフォームとして形成される。したがって、インターポーザ５００Ａおよび５００Ｂはこの例では同じ半導体基板から単一のプラットフォームを与える。インターポーザ５００Ａおよび５００Ｂのオフセット領域５１５および５１６を用いて、電気的なインターコネクト制限領域７１０を規定してもよい。しかしながら、インターポーザ５００Ａおよび５００Ｂが単一のプラットフォームとして形成されるとき、電気的なインターコネクト制限領域７１０はスクライブ線シームを含む必要はなく、パッケージングのためにダイにするためにマージン化することを含む必要はない。したがってインターポーザ５００Ａおよび５００Ｂの拡張されたまたは単一のプラットフォーム版においては、最大使用可能領域は、インターポーザ５００Ａおよび５００Ｂをダイにし、それから別々のダイを与える実施の形態を超えて増大されてもよく、したがって、インターポーザレチクルフィールドリソグラフィ結像制限の対象であるインターコネクト制限領域７１０の設置面積は低減されてもよい。

別々のレチクルの組がインターポーザ５００Ａおよび５００Ｂの形成において用いられるので、そのようなレチクルの組をそのシームを横切ってインターコネクトを形成するために互いと整列させることは問題かもしれない。インターコネクト制限領域７１０は、整列問題を緩和するために拡大されてもよい。シリコンウェハの例がインターポーザ５００Ａおよび５００Ｂの形成の記載に対してここに用いられるが、他のタイプの基板が、ガラスまたは別の形式の基板基材を限定なしに含んで、用いられてもよい。

図９−１は例示的なウェハ９００を示すブロック図である。ウェハ９００はインターポーザ５００Ａおよび５００Ｂからインターポーザアセンブリ８００を形成するために用いられてもよい。２つの別々のレチクルの組が、インターポーザ５００Ａおよび５００Ｂの形成のために、ワイヤおよびビアホールを限定なしに含むインターポーザパターンを印刷するよう用いられてもよい。ウェハ９００は、水平行９０１および垂直列９０２に沿ってレーザ除去および／または鋸引きされてもよい。水平行９０１および垂直列９０２はスクライブ線であってもよい。ウェハ９００をダイにした後、インターポーザアセンブリ８００は、インターポーザ５００Ａおよび５００Ｂが、同じウェハ基板材料から互いに一体に形成され、単一のプラットフォームのダイとして与えられることが十分に理解されるべきである。

２つのインターポーザがインターポーザアセンブリ８００の形成のために例示的に示されるが、２つを超えるインターポーザがダイとして与えられるよう同じウェハ基板材料から互いに一体的に形成されてもよい。たとえば、図９−２は、インターポーザアセンブリ８００が各々４つのインターポーザから形成される例示的なウェハ９００を示すブロック図である。この例では、インターポーザアセンブリ８００は各々インターポーザ５００Ａ、５００Ｂ、５００Ｃおよび５００Ｄを含み、インターポーザのそのような集合は、互いと一体に、単一または共通プラットフォームとして形成される。

図１０−１は、例示的なスタックドダイアセンブリ１０００の断面図を示すブロック図である。スタックドダイアセンブリ１０００は、当接する縁部７０１および７０２ではなく、そのような縁部間の間隙１０１０が与えられる以外は、スタックドダイアセンブリ６００と同様である。縁部７０１および７０２は、そのような並んだ向きについて、少なくとも互いに実質的に平行に位置決めされてもされなくてもよい。この例では、間隙１０１０は制限されたインターコネクト領域１０４９を効果的に拡張し、したがって、他の態様では間隙１０１０より上で延在するＳｏＣ３００下のピン配置であるかもしれないものとして省略されてもよい。ＳｏＣ３００のピン配置を低減するのではなく、ＳｏＣ３００以外のダイを用いて、インターポーザ５００Ａおよび５００Ｂをブリッジングしてもよい。

しかしながら、インターポーザ５００Ａおよび５００Ｂがそれらの間に間隙１０１０を有する場合、そのようなインターポーザを形成するように用いられるレチクルフィールドに関連付けられるシームは、そのようなインターポーザが異なるウェハから形成される場合には存在しなくてもよいことが理解されるべきである。しかしながら、そのようなオフセット領域５１５および５１６は残存し、したがって、限定ではなく明確にするため、インターコネクト制限領域または領域１０４９は残存し、間隙１０１０を含む、と仮定される。

図１０−２は、例示的なスタックドダイアセンブリ１１００の断面図を示すブロック図である。スタックドダイアセンブリ１１００は以下の違いを除いてスタックドダイアセンブリ１０００と同様である。スタックドダイアセンブリ１１００では、ＳｏＣ３００Ｃはインターポーザ５００Ａおよび５００Ｂをブリッジングせず、したがって、ＳｏＣ３００Ｃはこの例ではインターポーザ５００Ａにのみ相互接続される。

しかしながら、ブリッジダイ１１１０を追加して、インターポーザ５００Ａの上側表面およびインターポーザ５００Ｂの上側表面を相互接続する。ブリッジダイ１１１０は、インターポーザ５００Ａと５００Ｂとの間でオフセット領域５１５および５１６ならびに間隙１０１０に亘って、そのようなインターポーザを物理的にブリッジングする。先に記載されたように、インターポーザ５００Ａおよび５００Ｂの各々の一部を任意で使用して、インターコネクト制限領域または領域７１０を与えてもよい。たとえば、別々のインターポーザ５００Ａおよび５００Ｂを伴う実施の形態では、インターポーザ５００Ａおよび５００Ｂを製造するのに用いられる１つ以上のレチクルに関連付けられる結像フィールドの縁部に概ね沿った像の質は、そのような縁部に関連付けられる領域または領域において信頼性高く微細ピッチインターコネクトを形成することを問題とするよう十分に下げられるかもしれない。この例では、インターポーザ５００Ａおよび５００Ｂとそれぞれ関連付けられる微細ピッチインターコネクト７１３および微細ピッチ導電線７１５は、すべて、オフセット領域５１５および５１６の外部にある。そのような実施の形態では、ブリッジダイ１１１０は受動素子であってもよい。たとえば、ブリッジダイ１１１０はそれ自体がシリコンインターポーザであってもよい。しかしながら、受動的なダイであれ、または能動的なダイであれ、ブリッジダイ１１１０はオフセット領域５１５および５１６ならびに間隙１０１０を占めるピン配置を有するよう製造されてもよい。

明確にするため、限定ではなく例として、ブリッジダイ１１１０は、関連付けられる微細ピッチマイクロバンプを用いて、ＳｏＣに３００Ｃにインターポーザ５００Ａを介して相互接続されてもよい。さらに、ブリッジダイ１１１０は、関連付けられる微細ピッチマイクロバンプを用いて、メモリプールダイ３０３にインターポーザ５００Ｂを介して相互接続されてもよい。

ブリッジダイ１１１０は任意で能動的なダイであってもよい。したがって、たとえば、ブリッジダイ１１１０は、ＳｏＣ３００Ｃとメモリプール３０３との間で双方向通信ブリッジを与えてもよい。限定ではなく例として、ブリッジダイ１１１０は、ダイからダイへの通信のために、バッファおよび／またはパイプライン化されたフリップフロップを含んでもよい。たとえば、ブリッジダイ１１１０は、たとえば切換えのためのように、ＳｏＣ３００Ｃとメモリプール３０３との間で相互接続ネットワークを与えてもよい。ブリッジダイ１１１０は任意で双方向リピータ１１１１のアレイまたはクロスバースイッチ１１１１の組を含んでもよく、各そのような双方向リピータまたはクロスバースイッチ１１１１は、たとえばＳｏＣ３００Ｃからメモリプール３０３へのように第１のＩＣから第２のＩＣに信号を転送する、および／またはその逆であるように、静的に構成されてもよい。双方向リピータ１１１１を伴う実施の形態に対しては、双方向リピータ１１１１のそのようなアレイのためのコンフィギュレーションビットは、最終的にはブリッジダイ１１１０の内部に保存されてもよいが、そのようなコンフィギュレーションビットは、たとえばＳｏＣ３００Ｃまたはメモリプール３０３のような、そのような他のＩＣの１つによって初期化されてもよい。少なくとも２つのクロスバースイッチ１１１１の組を伴う実施の形態については、そのようなクロスバースイッチ１１１１は静的に構成されてもよい。Ｗ倍Ｑ倍Ｐ（「ＰｘＱｘＷ」）のクロスバースイッチ１１１１は、Ｐ個の入力ポート、Ｑ個の出力ポート、およびポート当たりＷビットを有し、Ｗビット幅データ経路を伴うＰ対１マルチプレクサのＱ個のインスタンスとして実現されてもよい。これらＰ対１マルチプレクサの選択制御線は静的であり得、たとえばＳｏＣ３００Ｃとメモリプール３０３との間でのような、第１のＩＣと第２のＩＣとの間のトラフィックは、真っすぐに進む必要はない。２つのクロスバースイッチ１１１１を用いて、トラフィックが第１のＩＣから第２のＩＣに進むことおよび／またはその逆ができることを可能にしてもよい。

この例では、オフセット領域５１５は、微細ピッチインターコネクトが、それに関連付けられる微細ピッチ導電線と並んで、ＳｏＣ３００Ｃへの相互接続のためにブリッジダイ１１１０をインターポーザ５００Ａに相互接続することに対して、その外で形成されてもよい、インターポーザ５００Ａの電気的なインターコネクト制限領域の第１の部分を与える。同様に、オフセット領域５１６は、微細ピッチインターコネクトが、それに関連付けられる微細ピッチ導電線と並んで、メモリプール３０３への相互接続のためにブリッジダイ１１１０をインターポーザ５００Ｂに相互接続することに対して、その外で形成されてもよい、インターポーザ５００Ｂの電気的なインターコネクト制限領域の第２の部分を与える。最後に、双方向リピータ１１１１またはクロスバースイッチ１１１１のためのブリッジダイ１１１０の微細ピッチインターコネクトは、インターコネクト制限領域１０４９の外部に存在および／またはそれより上に延在するが、間隙１０１０に対しては概して利用可能でない。

図１１は、スタックドダイアセンブリ１１００の１つ以上を形成するための例示的なプロセス１１５０を示す流れ図である。スタックドダイアセンブリ１１００は以下の相違点を除いて図１０−２のスタックドダイアセンブリ１１００と同様である。さらに、スタックドダイアセンブリ１１００の一例が用いられるが、スタックドダイアセンブリ１０００がそのようなプロセス１１５０において用いられてもよいことが理解されるべきである。

１１０１において、インターポーザ５００Ａおよび５００Ｂは、その対の形成のために、別々のダイとして形成される。したがって、インターポーザ５００Ａおよび５００Ｂは同じまたは別々のウェハからダイにされてもよい。限定ではなく例として、１つのウェハはもっぱらインターポーザ５００Ａの形成のために用いられてもよく、別のウェハはもっぱらインターポーザ５００Ｂの形成のために用いられてもよい。

１１０２において、１１０１において形成されたインターポーザ５００Ａおよび５００Ｂは、成型またはパッケージング材料１１２０に入れられるか、またはそうでなければそれと接触させられる。効果的に、１１０２において、ウェハまたは他の基板が、金型を用いて、インターポーザ５００Ａおよび５００Ｂがそれぞれの対にある状態で、再構築されてもよい。そのようなパッケージング材料１１２０の一部はインターポーザ５００Ａと５００Ｂとの対間において延在し、すなわち間隙１０１０内に延在することが十分に理解されるべきである。

１１０３において、ここにおいて先に記載されたように、ＳｏＣ３００Ｃ、ブリッジダイ１１１０およびメモリプール３０３は、インターポーザ５００Ａおよび５００Ｂに相互接続されてもよい。１１０４において、スタックドダイアセンブリ１１００はそのような成型された基板からダイにされてもよい。したがって、単位スタックドダイアセンブリ１１００がパッケージング材料１１２０にセットされるように与えられてもよく、そのような各単位スタックドダイアセンブリ１１００は、インターポーザ５００Ａの縁部とインターポーザ５００Ｂの縁部との間に延在するパッケージング材料１１２０の一部を有する。

２つ以上の別々のインターポーザを１つ以上のブリッジダイとともに有することは、応力を低減するかもしれない。さらに、別々のインターポーザは、そのようなインターポーザの組が、異なるタイプのＩＣに対応するためにそのようなインターポーザの１つ以上を変更することによってカスタマイズされること可能にしてもよい。総歩留まりは別々のインターポーザの組合せで改善されてもよく、なぜならば公知の十分なインターポーザを組み合わせてインターポーザアセンブリを形成してもよいからである。別々のインターポーザはねじりを低減し、それは、インターポーザ上における頂部ダイアセンブリ中においてアセンブリ歩留まりを増大するであろう。別々のインターポーザは微細ピッチインターコネクトのアンダーフィルを低減するであろう。

先に言及されたように、単一のインターポーザが大きなサイズを有する場合、それは、インターポーザ上およびインターポーザに結合する他のＩＣ構造上に、大量の応力を誘導するかもしれない。たとえば、インターポーザをＩＣパッケージの基板に結合する、インターポーザより下のハンダバンプは、インターポーザのサイズに依存するかなりの量の応力に晒され得る。したがって、インターポーザは、単一の単一体のインターポーザを用いることではなく、２つ以上の個々のインターポーザに分割または細分され得る。結果として、より小さなインターポーザ、およびより小さなインターポーザに結合された任意のＩＣ構造は、低減された応力に晒され、それによって、マルチダイＩＣ構造の信頼性を増大する。

図１２は、ＩＣ構造１２００のトポグラフィ図を示すブロック図である。ＩＣ構造１２００はマルチダイＩＣ構造である。図１２は、単一パッケージ内にＩＣ構造１２００の複数のダイを積層することへのパッキング方策を示す。図１２に図示されるように、ＩＣ構造１２００は複数個のダイ１２０５、１２１０および１２１５を含むことが可能である。ダイ１２０５〜１２１５は２つ以上のインターポーザ１２２０および１２２５上に取付けることが可能である。インターポーザ１２２０および１２２５は各々シリコンインターポーザとして実現することが可能である。インターポーザ１２２０および１２２５は、ＩＣ構造１２００を実現することが可能であるＩＣパッケージの基板１２３０上に取付けることが可能である。

インターポーザ１２２０および１２２５の各々は、ダイ１２０５〜１２１５を水平に積層することが可能である平面を有するダイであり得る。示されるように、ダイ１２０５および１２１０は、インターポーザ１２２０および１２２５の平面上に並んで位置することが可能である。図１２に示される例では、ダイ１２０５はインターポーザ１２２０にのみ取付けられる。ダイ１２１５はインターポーザ１２２５にのみ取付けられる。ダイ１２１０は両方のインターポーザ１２２０およびインターポーザ１２２５に取付けられる。一般に、ダイ１２０５〜１２１５の各々は共面であり得る。同様に、インターポーザ１２２０および１２２５の各々は共面であり得る。この明細書内において用いられるように、用語「共面」は、列挙された構造は同じ面に位置すること、または各列挙された構造は他の面と同じ面にある少なくとも１つの表面を有することを意味する。

インターポーザ１２２０および１２２５の各々は、マルチダイＩＣ構造の１つ以上のダイのために共通の取付表面および電気的結合点を与えることが可能である。インターポーザ１２２０および１２２５は、ダイ１２０５〜１２１５間のインターコネクトルーティングのために中間層として、またはＩＣ構造１２００のために接地面もしくは電源面として、働くことが可能である。インターポーザ１２２０および１２２５の各々は、Ｎ型および／またはＰ型不純物でドープされようとされまいと、シリコンウェハ基板で実現することが可能である。インターポーザ１２２０および１２２５の製造は、金属インターコネクトの１つ以上の層の成膜を可能にする１つ以上の追加工程ステップを含むことが可能である。これらの金属インターコネクト層はアルミニウム、金、銅、ニッケル、さまざまなケイ素化合物などを含むことが可能である。

インターポーザ１２２０および１２２５は、たとえば二酸化ケイ素のような１つ以上の誘電体層または絶縁層の成膜を可能にする１つ以上の追加工程ステップを用いて製造することが可能である。一般に、インターポーザ１２２０および／または１２２５は、インターポーザ１２２０および／または１２２５の一方または両方は、能動的な回路素子、たとえばＮ−材料と接触するＰ−材料または「ＰＮ」接合を含むことが可能でないという点において、受動的なダイとして実現することが可能である。別の局面では、インターポーザ１２２０および１２２５はたとえばトランジスタデバイスおよび／またはダイオードデバイスのような能動回路素子の作成を可能にする１つ以上の追加工程ステップを用いて製造することが可能である。注目されるように、インターポーザ１２２０および１２２５の各々は、一般にダイであり、この明細書内においてより詳しく記載されるように１つ以上のＴＳＶの存在によって特徴付けられる。

図１３−１は、図１２のＩＣ構造１２００の断面側面図を示すブロック図である。特定的には、図１３−１は、切断線１３−１〜１３−１に沿ってとられた図１２のＩＣ構造１２００の図を示す。したがって、同様の参照符号はこの明細書の全体にわたって同じ要素を指すために用いられる。

示されるように、インターポーザ１２２０の第１の（底部）表面は、基板１２３０の頂部表面に結合されることが可能である。同様に、インターポーザ１２２５の第１の（底部）表面は基板１２３０の頂部表面に結合されることが可能である。インターポーザ１２２０の第２の（頂部）表面は、ダイ１２０５の底面、およびダイ１２１０の底面の一部に結合されることが可能である。インターポーザ１２２５の第２の（頂部）表面は、ダイ１２１０の底面の一部およびダイ１２１５の底面に結合されることが可能である。

１つの局面では、ダイ１２０５〜１２１５は、ハンダバンプ１３０５を介して、インターポーザ１２２０および１２２５に電気的に結合することが可能である。ハンダバンプ１３０５は、たとえば「マイクロバンプ」の形式において実現することが可能である。特定的には、ダイ１２０５はハンダバンプ１３０５を介してインターポーザ１２２０に結合される。ダイ１２１０はハンダバンプ１３０５を介してインターポーザ１２２０およびインターポーザ１２２５に結合される。ダイ１２１５はハンダバンプ１３０５を介してインターポーザ１２２５に結合される。ハンダバンプ１３０５の各々は、さらに、場合に応じて、ダイ１２０５〜１２１５をインターポーザ１２２０および／またはインターポーザ１２２５に物理的に取付けるように働くことが可能である。

インターポーザ１２２０は、インターコネクト領域１３１０を形成する金属または別の導電性材料から形成される１つ以上のパターン化された層を含むことが可能である。パターン化された層は、ダイ１２０５と１２１０との間でダイ間信号を渡すことが可能であるダイ間ワイヤ１３１５のようなダイ間ワイヤを形成するよう用いることが可能である。たとえば、ダイ間ワイヤ１３１５は、インターコネクト領域１３１０から１つ以上のビアホールとの組合せにおいてパターン化された金属層の１つ以上を用いて形成することが可能である。ダイ間ワイヤ１３１５は、ダイ１２０５とインターポーザ１２２０との間に位置するハンダバンプ１３０５の１つ、およびダイ１２１０とインターポーザ１２２０との間に位置するハンダバンプ１３０５の別の１つに接続することが可能であり、それによって、ダイ１２０５をダイ１２１０に結合し、ダイ１２０５と１２１０との間での信号の交換を可能にする。

インターポーザ１２２５は、インターコネクト領域１３２０を形成する金属または別の導電性材料から形成される１つ以上のパターン化された層を含むことが可能である。インターコネクト領域１３２０は、インターポーザ１２２０のインターコネクト領域１３１０と実質的に同様であり得る。したがって、パターン化された層およびビアホールを用いて、ダイ間ワイヤ１３２５のようなダイ間ワイヤを形成することが可能である。ダイ間ワイヤ１３２５は、ダイ１２１０とインターポーザ１２２５との間に位置するハンダバンプ１３０５の１つ、およびダイ１２１５とインターポーザ１２２５との間に位置するハンダバンプ１３０５の別の１つに接続することが可能であり、それによって、ダイ１２１０をダイ１２１５に結合し、ダイ１２１０と１２１５との間での信号の交換を可能にする。

ダイ１２０５〜１２１５のインターポーザ１２２０および１２２５への結合はハンダバンプ１３０５を用いて達成されるが、さまざまな他の技術を用いて、ダイ１２０５〜１２１５をインターポーザ１２２０および１２２５に結合することができる。たとえば、ボンドワイヤまたはエッジワイヤを用いて、ダイを１つ以上のインターポーザに結合することが可能である。他の例では、接着材料を用いて、ダイを１つ以上のインターポーザに物理的に取付けることが可能である。図１３−１内に示されるような、ダイ１２０５〜１２１５のインターポーザ１２２０および１２２５へのハンダバンプ１３０５を介した結合は、例示の目的で与えられ、この明細書内において開示される例を限定するようには意図されない。

ハンダバンプ１３３０を用いて、インターポーザ１２２０および１２２５の各々の底面を基板１２３０に電気的に結合することが可能である。ある局面では、ハンダバンプ１３３０は「Ｃ４バンプ」の形式において実現することが可能である。注目されるように、基板１２３０は、ＩＣ構造１２００が実現されるマルチダイＩＣパッケージの一部であり得る。ハンダバンプ１３３０を用いて、ＩＣ構造１２００をマルチダイＩＣパッケージの外部のノードに結合することが可能である。

インターポーザ１２２０および１２２５の各々は、１つ以上のシリコン貫通ビアホール（ＴＳＶ）１３３５を含むことが可能である。一般に、各ＴＳＶ１３３５は、インターポーザ１２２０および／またはインターポーザ１２２５を垂直に横断する、たとえばインターポーザ１２２０および／またはインターポーザ１２２５の全体ではないとしても実質的な部分を通って延在する電気的接続を形成するよう導電性材料から形成されるビアホールとして実現することが可能である。たとえば、ＴＳＶ１３３５は、インターポーザ１２２０および／またはインターポーザ１２２５内に、頂部平面つまりハンダバンプ１３０５が結合される表面から底部平面つまりハンダバンプ１３３０が結合される表面に延在する開口部を穿孔またはエッチングすることによって実現することが可能である。次いで、導電性材料を開口部内において配置することが可能である。ＴＳＶ１３３５を形成するように開口部を満たすように用いることが可能である導電性材料の例は、アルミニウム、金、銅、ニッケル、さまざまなケイ素化合物などを含むことが可能であるが、それらに限定はされない。

図１３−１に示される例では、各ＴＳＶ１３３５は、インターポーザ１２２０におけるインターコネクト領域１３１０またはインターポーザ１２２５におけるインターコネクト領域１３２０内の１つ以上のビアホールとの組合せにおいて、パターン化された層の１つ以上を介してハンダバンプ１３０５に結合するよう示される。別の例では、しかしながら、ＴＳＶ１３３５は、場合に応じてインターコネクト領域１３１０またはインターコネクト領域１３２０を通過することによって、ハンダバンプ１３０５をハンダバンプ１３３０と結合するよう、インターポーザ１２２０およびインターポーザ１２２５を実質的に通って延在することが可能である。

ＴＳＶ１３３５は、ハンダバンプ１３０５およびハンダバンプ１３３０との組合せにおいて、ダイ１２０５をインターポーザ１２２０を介して基板１２３０に結合する。ダイ１２１０は、ＴＳＶ１３３５、ハンダバンプ１３０５およびハンダバンプ１３３０を用いて、インターポーザ１２２０を通って、およびインターポーザ１２２５を通って、基板１２３０に結合される。ダイ１２１５は、ＴＳＶ１３３５、ハンダバンプ１３０５およびハンダバンプ１３３０を用いて、インターポーザ１２２５を通って基板１２３０に結合される。

１つの局面において、信号は、ダイ間ワイヤ１３１５およびダイ間ワイヤ１３２５のようなダイ間ワイヤと、ダイ間ワイヤ１３１５をダイ間ワイヤ１３２５と結合する、ダイ１２１０内において実現されるワイヤまたは他の信号経路との組合せを介して、ダイ１２０５からダイ１２１５に伝搬されることが可能である。ダイ１２１０内において実現される信号経路は、ハードワイヤードの回路系またはプログラマブル回路系の形式で実現することが可能である。

たとえば、ダイ１２０５〜１２１５は、さまざまな異なるタイプのダイのいずれかとして実現することが可能である。ダイ１２０５〜１２１５の１つ以上は、メモリデバイス、プロセッサ、たとえば中央処理装置、アプリケーション特化ＩＣ、またはプログラマブルＩＣとして実現することが可能である。各そのようなタイプのＩＣは、ダイ間ワイヤ１３１５をダイ間ワイヤ１３２５と結合するハードワイヤードの回路系を含むことが可能である。ダイ１２０５〜１２１５の各々は、類似または同一のタイプのＩＣとして実現することが可能である。代替的には、ダイ１２０５は第１のタイプのＩＣとして実現することが可能であり、一方、ダイ１２１０および１２１５は第２の異なるタイプのＩＣとして実現される。さらに別の例では、ダイ１２０５〜１２１５の各々は、異なるタイプのＩＣとして実現することが可能である。

ダイ間ワイヤ１３１５をダイ間ワイヤ１３２５に結合するダイ１２１０における信号経路は、ハードワイヤードまたはプログラマブル回路系であり得る。プログラマブル回路系の場合では、ダイ１２０５は、プログラマブル回路系がそのような接続を実施するように構成されない場合、またはそのように構成されるまで、ダイ１２１５と通信することが可能でなくされ得る。

ＩＣ構造１２００内では、インターポーザ１２２０およびインターポーザ１２２５は距離１３４０だけ分離され得る。インターポーザ１２２０および１２２５の各々のそれぞれの縁部は、インターポーザ１２２０および１２２５の各々の間に延在する距離１３４０に等しい幅を有するチャネルを効果的に形成する。示されるように、ダイ１２１０はインターポーザ１２２０とインターポーザ１２２５との間でチャネルを効果的に渡る。インターポーザ１２２０および１２２５の各々は、Ｌ_ｉｎｔの長さを有することが可能である。基板１２３０は、Ｌ_ｓｕｂの長さを有することが可能である。同じ長さを有するように示されるが、インターポーザ１２２０および１２２５の各々はＩＣ構造１００の実現に依存して異なる長さを有することが可能である。

ＩＣ構造１２００はさまざまな異なる応力に晒される。たとえば、インターポーザ１２２０および１２２５は、ダイが取付けられる構造上の基部を各々が与えるので、応力に晒される。さらなるハンダバンプおよび特にハンダバンプ１３３０は、増大したレベルの応力に晒され得る。１つの局面において、インターポーザ１２２０および／または１２２５の１つ以上の縁部またはすべての縁部に沿って位置するハンダバンプ１３３０は、増大したレベルの剪断歪に晒され得る。

図１３−１を参照して、ハンダバンプ１３３０のうち増大したレベルの剪断歪に晒される特定のバンプは、ハンダバンプ１３３０のうちの他のバンプの濃い着色に対立するものとしてぼかしで示される。インターポーザ１２２０の下の最左端および最右端のハンダバンプ１３３０は、ハンダバンプ１３３０のうちインターポーザ１２２０と基板１２３０との間の他のバンプより高いレベルの剪断歪に晒される。同様に、インターポーザ１２２５の下の最左端および最右端のハンダバンプ１３３０は、ハンダバンプ１３３０のうちインターポーザ１２２５と基板１２３０との間の他のバンプより高いレベルの剪断歪に晒される。

一般に、剪断歪（γ）は、以下の等式（１）に従って決定することが可能である。

等式（１）内において、Ε_{ｔｈｅｒｍａｌ}は熱膨脹係数を表し、ｌは長さを表し、Δθは、図１３−２に示されるように、剪断歪の適用の前および剪断歪の適用の後における角度θにおける差を表し、ｈは高さを表す。図１３−２を参照して、たとえば、ハンダバンプ１３３０Ａが剪断歪に晒されないとき、角度θは最初は０である。ハンダバンプ１３３０Ａがインターポーザ１２２５と基板１２３０との間に位置し、それによって、ハンダバンプ１３３０Ａを剪断歪に晒した後、ハンダバンプ１３３０Ａは平坦になる。一例では、図１３−２に示されるように、θの頂点は、ハンダバンプ１３３０Ａの底部の平坦にされた部分の中心である。角度θは、示されるように、頂点と整列した中心線から、インターポーザ１２２５と接触しているハンダバンプ１３３０Ａの頂部の平坦にされた部分の端部点まで、測定され、たとえばインターポーザ１２２５と接触しているハンダバンプ１３３０Ａの頂部の平坦にされた部分のおおよそ半分である。

等式（１）を図１３−１に適用して、ハンダバンプ１３３０Ａがたとえば晒される剪断歪を判断することが可能である。その場合、変数ｌは、インターポーザ（つまりこの場合ではインターポーザ１２２５）の中心から外側縁部ハンダバンプ１３３０Ａまで測定される長さを表す。この例では、ｌはＬ_ｉｎｔの半分である。変数ｈはハンダバンプ１３３０Ａの高さを表す。熱膨張率は、事実上、基板１２３０に対する熱膨張率とインターポーザ１２２５に対する熱膨張率との間の差である。論考のため、インターポーザ１２２５に対する熱膨張率は約３であり、基板１２３０に対する熱膨張率は約１２である、と仮定することが可能である。したがって、等式（１）は、以下の等式（２）まで約すことが可能である。

示されるように、剪断歪は、概ね各インターポーザの長さ、たとえばＬ_ｉｎｔに依存する。ハンダバンプ１３３０Ａが晒される剪断歪はＬ_ｉｎｔの低減によって低減することが可能であり、それはｌも低減する。したがって、単一の単一体のインターポーザを用いるのではなく、ハンダバンプ１３３０Ａ上、および同様に位置決めされた他のバンプ上の剪断歪は、２つ以上のより小さなインターポーザ、たとえば単一の単一体のインターポーザに比較して長さを低減したインターポーザを用いることによって、低減することが可能である。

図１４は、ＩＣ構造１４００のトポグラフィ図を示すブロック図である。ＩＣ構造１４００はマルチダイＩＣ構造である。図示されるように、ＩＣ構造１４００は複数個のダイ１４０５、１４１０および１４１５を含むことが可能である。ダイ１４０５〜１４１５は共面であり得、したがってインターポーザ１４２０、１４２５、１４３０、１４３５上に取付けることが可能である。インターポーザ１４２０〜１４３５の各々は、実質的に、図１２および図１３を参照して記載されるように、シリコンインターポーザとして実現することが可能である。インターポーザ１４２０〜１４３５は共面であり得、ＩＣ構造１４００を実現することが可能であるＩＣパッケージの基板上に取付けられ得る。図示を容易にするために、基板は図１４には示されない。

ＩＣ構造１４００は、Ｘ軸がＩＣ１４００を２つの等しい半分に二分し、Ｙ軸がＩＣ構造１４００を２つの等しい半分に二分する、デカルト座標系上に重ねられて示される。Ｘ軸はＹ軸に垂直である。示されるように、インターポーザ１４２０は完全に象限１内にある。インターポーザ１４２５は完全に象限２内にある。インターポーザ１４３０は完全に象限３内にある。インターポーザ１４３５は完全に象限４内にある。

参照の目的のため、各インターポーザ１４２０〜１４３５の底面は、第１の表面と呼ばれ得る。ダイが取付けられる各インターポーザ１４２０〜１４３５の頂部表面は、第２の表面と呼ばれ得る。示されるように、ダイ１４０５は、インターポーザ１４２０の第２の表面の一部、およびインターポーザ１４２５の第２の表面の一部上に取付けられる。ダイ１４０５は象限１および２のみ内にある。ダイ１４１０は、インターポーザ１４２０〜１４３５の各々の第２の表面の一部上に取付けられ、部分的に、各象限１〜４内にある。ダイ１４１５は、インターポーザ１４３０の第２の表面の一部、およびインターポーザ１４３５の第２の表面の一部上に取付けられる。したがって、ダイ１４１５は象限３および４内にのみある。

インターポーザ１４２０および１４２５の各々は、ダイ１４０５をダイ１４１０と結合するよう用いることが可能である、１つ以上のダイ間ワイヤを含むことが可能である。同様に、インターポーザ１４３０および１４３５の各々は、ダイ１４１０〜１４１５を結合するよう用いることが可能である、１つ以上のダイ間ワイヤを含むことが可能である。ダイ１４１０は、インターポーザ１４２０をインターポーザ１４２５、１４３０および１４３５の１つ以上または各々に結合することが可能であるワイヤまたは信号経路とともに構成することが可能である。同様に、ダイ１４１０は、インターポーザ１４２５をインターポーザ１４２０、１４３０および１４３５の１つ以上または各々に結合することが可能であるワイヤまたは信号とともに構成することが可能である。ダイ１４０５は、インターポーザ１４２０をインターポーザ１４２５に結合することが可能であるワイヤまたは信号経路とともに構成することが可能である。同様に、ダイ１４１５は、インターポーザ１４３０をインターポーザ１４３５に結合するが可能であるワイヤまたは信号経路とともに構成することが可能である。

図１３を参照して論じられるように、インターポーザ１４２０〜１４３５の各々は１つ以上のＴＳＶを含むことが可能である。したがって、ダイ１４０５は、インターポーザ１４２０内にある１つ以上のＴＳＶおよび／またはインターポーザ１４２５内にある１つ以上のＴＳＶを介して、基板に結合することが可能である。ダイ１４１０は、インターポーザ１４２０、インターポーザ１４２５、インターポーザ１４３０および／またはインターポーザ１４３５内に位置する１つ以上のＴＳＶを介して基板に結合することが可能である。ダイ１４１５は、インターポーザ１４３０内にある１つ以上のＴＳＶおよび／またはインターポーザ１４３５内にある１つ以上のＴＳＶを介して、基板に結合することが可能である。

一般的に、インターポーザ１４２０は、インターポーザ１４３５から予め定められる距離１４４０だけ分離されることが可能である。同様に、インターポーザ１４２５は、インターポーザ１４３０から予め定められる距離１４４０だけ分離されることが可能である。したがって、記載された分離は、距離１４４０の幅を有するＸ軸に沿ったチャネルを効果的に形成する。ダイ１４１０は、示された、Ｘ軸上に形成されたチャネルの距離１４４０を、効果的に亘る。

インターポーザ１４２０はインターポーザ１４２５から予め定められる距離１４４５だけ分離されることが可能である。同様に、インターポーザ１４３０はインターポーザ１４３５から予め定められる距離１４４５だけ分離されることが可能である。したがって、記載された分離は、距離１４４５の幅を有するＹ軸に沿ったチャネルを効果的に形成する。ダイ１４０５、１４１０および１４１５の各々は、示された、Ｙ軸上に形成されたチャネルの距離１４４５を、効果的に亘る。

図１５は、図１４のＩＣ構造１４００の断面側面図を示すブロック図である。特定的には、図１５は、切断線１５−１５に沿ってとられた図１４のＩＣ構造１４００の図を示す。図１５は、単一の、より大きいかまたは単一体のインターポーザに対立するものとして、２つ以上のインターポーザを用いることによって達成される、低減された長さｌを示す。図１５を参照して、ハンダバンプ１５０５のうち増大したレベルの剪断歪に晒される特定のバンプは、ハンダバンプ１５０５のうちの他のバンプの濃い着色に対立するものとしてぼかしで示される。この例では、４つのインターポーザが用いられ、それによって、ｌを低減し、ハンダバンプ１５０５Ａ〜１５０５Ｄ上にかけられる剪断歪の量を低減する。

インターポーザ１４３０は、既にこの明細書内に記載された他のインターコネクト領域を参照して記載されるように実現することが可能であるインターコネクト領域１５１０を含むことが可能である。インターコネクト領域１５１０内に形成される１つ以上のダイ間ワイヤは、ダイ１４１０およびダイ１４１５を結合することが可能である。同様に、インターポーザ１４３５は、先に記載されたように実現することが可能であるインターコネクト領域１５１５を含むことが可能である。インターコネクト領域１５１５内に形成される１つ以上のダイ間ワイヤは、ダイ１４１０をダイ１４１５に結合することが可能である。図１５は、さらに、インターポーザ１４３０およびインターポーザ１４３５は各々１つ以上のＴＳＶ１５２０を含むことが可能であることを示す。ＴＳＶ１５２０は、ダイがインターポーザを介して基板に結合して、ＩＣ構造１４００の外部およびＩＣパッケージ外部のノードに接続することを可能にする。

図１６は、図１４のＩＣ構造１４００のさらなる断面側面図を示すブロック図である。特定的には、図１６は、切断線１６−１６に沿ってとられた図１４のＩＣ構造１４００の図を示す。示されるように、インターポーザ１４３５は、ダイ１４１５をダイ１４１０と結合するダイ間ワイヤ１５３０のような１つ以上のダイ間ワイヤを含むことが可能である。さらに、インターポーザ１４２０は、ダイ間ワイヤ１５３５のような１つ以上のダイ間ワイヤを形成するよう用いることが可能であるインターコネクト領域１５２５を含むことが可能である。ダイ間ワイヤ１５３５はダイ１４１０をダイ１４０５と結合することが可能である。

図１７は、ＩＣ構造１７００のトポグラフィ図を示すブロック図である。ＩＣ構造１７００はマルチダイＩＣ構造である。図示されるように、ＩＣ構造１７００は複数個のダイ１７０５および１７１０を含むことが可能である。ダイ１７０５〜１７１０は共面であり得、インターポーザ１７１５および１７２０上に取付けられ得る。インターポーザ１７１５および１７２０は、各々、実質的に、この明細書内に記載されるように、シリコンインターポーザとして実現することが可能である。インターポーザ１７１５および１７２０は共面であり得、ＩＣ構造１７００を実現することが可能であるＩＣパッケージの基板上に取付けることが可能である。図示を容易にするために、基板は図１７には示されない。

インターポーザ１７１５の第１の（底部）表面は、たとえば、Ｃ４タイプのハンダバンプのようなハンダバンプを用いて、基板の頂部表面に結合することが可能である。同様に、インターポーザ１７２０の第１の（底部）表面は、同様に、Ｃ４タイプのバンプのようなハンダバンプを用いて、基板の頂部表面に結合することが可能である。インターポーザ１７１５の第２の（頂部）表面は、ダイ１７０５の底面の一部、およびダイ１７１０の底面の一部に結合されることが可能である。インターポーザ１７２０の第２の（頂部）表面は、ダイ１７０５の底面の一部、およびダイ１７１０の底面の一部に結合されることが可能である。ダイ１７０５および１７１０は、先に記載されるようなマイクロバンプのようなハンダバンプを介して、インターポーザ１７１５および１７２０に結合されることが可能である。

インターポーザ１７１５および１７２０の各々は、ダイ１７０５および１７１０が基板に結合することが可能である、１つ以上のＴＳＶを含むことが可能である。したがって、ダイ１７０５はインターポーザ１７１５およびインターポーザ１７２０の両方を介して基板に結合することが可能である。同様に、ダイ１７１０はインターポーザ１７１５およびインターポーザ１７２０の両方を介して基板に結合することが可能である。インターポーザ１７１５および１７２０の各々は、ダイ１７０５と１７１０との間の信号の交換をサポートする、１つ以上のダイ間ワイヤを有するインターコネクト領域を含むことが可能である。

いくつかの例示的なスタックドダイアセンブリの上記の記載から、複数のインターポーザを用いることによって、複数のダイは、以前に利用可能であったよりより大きなインターポーザ領域にわたって互いに相互接続されてもよいことが理解されるべきである。ＤＲＡＭのようなメモリを、ＳＳＩＴに基づくＦＰＧＡダイスタックに追加する例が用いられたが、以下の記載は、ダイからダイへのインターコネクトが同じパッケージ内の複数のインターポーザの使用によって増強される任意のスタックドダイアセンブリに当てはまることが理解されるべきである。ここに記載されるスタックドダイアセンブリは、現在のリソグラフィ、パッケージングおよびアセンブリのためのマージン化、ならびに／またはダイからダイへのインターコネクトの利用可能性によって制約されなくてもよい。さらに、上記の記載は一般的に受動的なインターポーザに関するが、ここに記載された複数インターポーザの例におけるインターポーザのいずれかまたは両方は、能動的なインターポーザ、すなわち能動素子を伴うインターポーザであってもよいことが理解されるべきである。

前述の記載は例示的なアセンブリおよび方法を記載するが、特許請求の範囲およびその均等物が定めるその範囲から逸脱することなく、１つ以上の局面に従った他のまたはさらなる実施の形態を工夫してもよい。工程ステップを列挙する請求項は工程ステップのどのような順序も暗示するものではない。登録商標はそれらのそれぞれの所有者の財産である。

Claims (15)

1. 第１のインターポーザと、
   第２のインターポーザと、
   前記第１のインターポーザおよび前記第２のインターポーザに相互接続される第１の集積回路ダイと、
   前記第２のインターポーザに相互接続される第２の集積回路ダイと、
   前記第１の集積回路ダイを前記第１のインターポーザおよび前記第２のインターポーザに相互接続する複数個の構成要素とを含み、
   信号が、前記第１のインターポーザと前記第２のインターポーザとの間において、前記第１の集積回路ダイおよび前記複数個の構成要素を介してルーティングされる、アセンブリ。
2. 前記第１の集積回路ダイを前記第１のインターポーザおよび前記第２のインターポーザに相互接続する前記複数個の構成要素は、前記第１のインターポーザおよび前記第２のインターポーザのインターコネクト制限領域の外部に位置し、
   前記第１のインターポーザと前記第２のインターポーザとの間においてルーティングされる前記信号は、前記第１のインターポーザおよび前記第２のインターポーザの前記インターコネクト制限領域を回避する、請求項１に記載のアセンブリ。
3. 前記第１のインターポーザに結合される第３の集積回路ダイをさらに含み、
   前記第１の集積回路ダイは、前記第２の集積回路ダイと前記第３の集積回路ダイとの間に通信ブリッジを与える、請求項１または請求項２に記載のアセンブリ。
4. 前記第２のインターポーザは複数個の導電線を含み、
   前記複数個の構成要素は複数個のダイからダイへのインターコネクトを含み、
   前記複数個のダイからダイへのインターコネクトの第１の部分は、前記第１の集積回路ダイを前記第１のインターポーザに相互接続し、
   前記複数個のダイからダイへのインターコネクトの第２の部分は、前記第１の集積回路ダイを前記第２のインターポーザに相互接続し、
   前記複数個のダイからダイへのインターコネクトの前記第１の部分および前記第２の部分は、前記インターコネクト制限領域の対向する両側に配置され、
   前記複数個のダイからダイへのインターコネクトの第３の部分は、前記第２の集積回路ダイを前記第２のインターポーザに相互接続し、
   前記第２のインターポーザの前記複数個の導電線の一部は、前記第１の集積回路ダイを前記第２の集積回路ダイに相互接続するために、前記複数個のダイからダイへのインターコネクトの前記第２の部分、および前記複数個のダイからダイへのインターコネクトの前記第３の部分に結合され、
   前記複数個のダイからダイへのインターコネクトの前記第２の部分は、前記インターコネクト制限領域の外部に位置し、前記複数個の導電線の前記一部は、前記インターコネクト制限領域に関連付けられる前記第２のインターポーザのオフセット領域の外部に位置する、請求項２または請求項３に記載のアセンブリ。
5. 前記第１のインターポーザの第１の縁部および前記第２のインターポーザの第２の縁部は、互いに当接するために実質的に並んで位置決めされ、
   前記第１のインターポーザは、前記第１の縁部とともに境界線を共にする第１の境界を有する、前記インターコネクト制限領域に関連付けられる第１のオフセット領域を含み、
   前記第２のインターポーザは、前記第２の縁部とともに境界線を共にする第２の境界を有する、前記インターコネクト制限領域に関連付けられる第２のオフセット領域を含む、請求項２〜４のいずれかに記載のアセンブリ。
6. 前記インターコネクト制限領域は、微細ピッチインターコネクトを与えるために用いられる金属層およびビアホール層を含まない、請求項２〜５のいずれかに記載のアセンブリ。
7. 前記第１のインターポーザは第１のマスクの組を用いて形成され、
   前記第２のインターポーザは第２のマスクの組を用いて形成され、
   前記第１のマスクの組は、少なくとも部分的に、前記第２の集積回路ダイが前記第１の集積回路ダイとは異なるタイプの集積回路向けであることに応じて、前記第２のマスクの組とは実質的に異なる、請求項１〜６のいずれかに記載のアセンブリ。
8. 前記第１のインターポーザの第１の高さは前記第２のインターポーザの第２の高さと実質的に同じであり、
   前記第１のインターポーザの第１の幅および前記第２のインターポーザの第２の幅は、両方とも、同じリソグラフィの最大幅以下である、請求項７に記載のアセンブリ。
9. 前記第２の集積回路ダイは、メモリダイの鉛直スタックを含み、
   前記第２の集積回路ダイは、前記メモリダイの鉛直スタックのためのインターフェイスロジックを含む、請求項１〜８のいずれかに記載のアセンブリ。
10. アセンブリを形成する方法であって、
    複数個の構成要素を用いて第１の集積回路ダイを第１のインターポーザおよび第２のインターポーザに相互接続するステップと、
    前記複数個の構成要素を用いて第２の集積回路ダイを前記第２のインターポーザに相互接続するステップと、
    前記第１のインターポーザと前記第２のインターポーザとの間において、前記第１の集積回路ダイおよび前記複数個の構成要素を介して、信号をルーティングするステップとを含む、アセンブリを形成する方法。
11. インターコネクト制限領域を与えるために前記第１のインターポーザおよび前記第２のインターポーザの各々の一部を取っておくステップをさらに含み、
    前記第１の集積回路ダイを前記第１のインターポーザおよび前記第２のインターポーザに相互接続する前記複数個の構成要素は、前記第１のインターポーザおよび前記第２のインターポーザの前記インターコネクト制限領域の外部に位置し、
    前記第１のインターポーザと前記第２のインターポーザとの間において前記信号をルーティングするステップは、前記第１のインターポーザおよび前記第２のインターポーザの前記インターコネクト制限領域を回避するステップを含む、請求項１０に記載の方法。
12. 第３の集積回路ダイを前記第１のインターポーザに相互接続するステップをさらに含み、
    前記第１の集積回路ダイは、前記第２の集積回路ダイと前記第３の集積回路ダイとの間に通信ブリッジを与える、請求項１０または請求項１１に記載の方法。
13. 第１のマスクの組を用いて前記第１のインターポーザを形成するステップと、
    第２のマスクの組を用いて前記第２のインターポーザを形成するステップとをさらに含み、
    前記第１のマスクの組は、少なくとも部分的に、前記第２の集積回路ダイが前記第１の集積回路ダイとは異なるタイプの集積回路向けであることに応じて、前記第２のマスクの組とは実質的に異なる、請求項１０〜１２のいずれかに記載の方法。
14. 前記第１のインターポーザの第１の高さは前記第２のインターポーザの第２の高さと実質的に同じであり、
    前記第１のインターポーザの第１の幅および前記第２のインターポーザの第２の幅は、両方とも、同じリソグラフィの最大幅以下である、請求項１３に記載の方法。
15. 前記第２の集積回路ダイはメモリインターフェイスダイを含み、
    前記方法は前記メモリインターフェイスダイにメモリダイの鉛直スタックを相互接続するステップをさらに含み、
    前記第２の集積回路ダイは、前記メモリダイの鉛直スタックのためのインターフェイスロジックを含む、請求項１０〜１４のいずれかに記載の方法。

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