JP2015226044A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の特性を向上させる。【解決手段】第２領域２Ａの電子走行層ＥＴ上に形成され、電子走行層ＥＴよりバンドギャップが広い電子供給層ＥＳと、第１領域１Ａの電子走行層ＥＴの表面よりなる後退面Ｒと、後退面Ｒ上に、ゲート絶縁膜ＧＩを介して配置されたゲート電極ＧＥと、を有するように半導体装置を構成する。そして、ゲート電極ＧＥの下方の第１領域の電子走行層ＥＴ中にｐ型ウエルＰＷを設け、ゲート電極ＧＥの一方の側の下方の電子走行層ＥＴ中に、高濃度のｎ型の半導体領域ＮＰを設ける。このような装置によれば、チャネルＣの形成の有無により、オン／オフを切り替えることができ、第２領域２Ａには、２次元電子ガス２ＤＥＧが生成するため、キャリアの移動度や耐圧を向上させることができる。また、チャネルＣが形成される領域にｐ型ウエルＰＷを設けたので、ｎ型キャリアの影響を緩和し、スイッチング特性を向上させることができる。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。

近年、Ｓｉよりも大きなバンドギャップを有するIII−Ｖ族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム（ＧａＮ）などの窒化物半導体を用いた半導体装置は、高速かつ低損失で動作する特性を備えている。また、窒化ガリウム系の窒化物半導体を用いたパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、ノーマリーオフ動作が可能であり、その開発が進められている。

例えば、以下の特許文献１には、III族窒化物系化合物半導体からなり、シートキャリア密度が、１×１０^１２ｃｍ^−２以上５×１０^１３ｃｍ^−２以下である半導体動作層と、半導体動作層上に形成された第１の電極及び第２の電極とを備え、半導体動作層における転位密度が１×１０^８ｃｍ^−２以上、５×１０^８ｃｍ^−２以下である半導体装置が開示されている。

また、以下の特許文献２には、ＡｌＧａＮで構成された第１層と、ＧａＮで構成された第２層と、ゲート電極と、ソース電極と、ドレイン電極を有する半導体素子が開示されている。第１層は、ゲート電極と第２層の間に形成された領域を有し、第１層と第２層の境界部付近にチャネルが形成される。第２層の導電型はｐ型であり、ｐ型不純物であるＭｇがドーピングされている。第２層は、ソース電極に接している。

また、以下の特許文献３および４には、トレンチ溝やリセス部を有するノーマリーオフ型の窒化物半導体素子が開示されている。

特開２０１１−１８７６２３号公報 特開２００４−２６０１４０号公報 特開２０１０−１０９０８６号公報 特開２００９−２４６２９２号公報

本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置について更なる改善の余地があることが判明した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体装置は、第１領域と第２領域とを有し、電子走行層の第２領域上にのみ、電子供給層を形成し、第１領域の電子走行層上に、ゲート絶縁膜を介してゲート電極を設ける。そして、第１領域の電子走行層中には、ｐ型ウエルが設けられている。また、ゲート電極ＧＥの第２領域と逆側の電子走行層上には、第１電極が設けられ、第１電極の下には、ｎ型の半導体領域が設けられている。

本願において開示される一実施の形態に示される半導体装置は、電子走行層上に形成された電子供給層と、電子供給層を貫通し、電子走行層まで到達する溝上にゲート絶縁膜を介して配置されたゲート電極とを有する。そして、溝の底部の電子走行層中には、溝の底部と接するようにｐ型ウエルが設けられている。

本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。

実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態４の半導体装置の構成を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。 実施の形態４の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。 実施の形態５の半導体装置の構成を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。 実施の形態５の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す断面図である。図２は、本実施の形態の半導体装置の構成を示す平面図である。例えば、図１は、図２のＡ−Ａ断面部に対応する。

［構造説明］
図１に示す半導体装置は、窒化物半導体を用いたＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）である。この半導体装置は、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）やパワートランジスタとも呼ばれる。

図１に示すように、本実施の形態の半導体装置においては、基板Ｓ上に、窒化物半導体よりなる複数の層（ＢＵ、ＥＴ、ＥＳ）が積層されている。基板Ｓの第１領域１Ａは、ゲート電極ＧＥを有するＭＩＳＦＥＴが形成される領域であり、第２領域２Ａは、電子走行層ＥＴと電子供給層ＥＳとの積層部（２次元電子ガス２ＤＥＧ）が形成される領域である。別の言い方をすれば、第１領域１Ａは、ソース電極ＳＥから上記積層部の端部までの領域であり、第２領域２Ａは、上記積層部の端部からドレイン電極ＤＥまでの領域である。

上記基板Ｓ上には、バッファ層ＢＵおよび電子走行層（チャネル層ともいう）ＥＴが順に形成されている。そして、第２領域２Ａの電子走行層ＥＴ上には、電子供給層（障壁層ともいう）ＥＳが形成されている。一方、第１領域１Ａの電子走行層ＥＴ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥの幅（ゲート長）は、第１領域１Ａの幅より小さい。そして、この第１領域１Ａには、ゲート電極ＧＥのみならず、後述するソース電極ＳＥも形成されている。言い換えれば、平坦性の良好な第１領域１Ａの電子走行層ＥＴ上にゲート電極ＧＥおよびソース電極ＳＥが形成されている。

なお、ゲート絶縁膜ＧＩは、第１領域１Ａの電子走行層ＥＴ上から第２領域２Ａの電子供給層ＥＳ上まで延在している。また、ゲート電極ＧＥ上には、絶縁層ＩＬが形成されている。

ゲート電極ＧＥの下方の電子走行層ＥＴ中にはｐ型ウエル（ｐ型の半導体領域）ＰＷが形成されている。

また、ｐ型ウエルＰＷと、電子走行層ＥＴと電子供給層ＥＳとの積層部との間には、低濃度のｎ型の半導体領域ＮＭが形成されている。

また、ゲート電極ＧＥの一方の側であって、第２領域２Ａと逆側の電子走行層ＥＴ中には、高濃度のｎ型の半導体領域ＮＰが形成されている。別の言い方をすれば、ゲート電極ＧＥの第２領域２Ａと逆側の電子走行層ＥＴ中に高濃度のｎ型の半導体領域ＮＰが形成されている。さらに、別の言い方をすれば、第１領域１Ａの第２領域２Ａと逆側の端部の電子走行層ＥＴ中に高濃度のｎ型の半導体領域ＮＰが形成されている。ここでは、高濃度のｎ型の半導体領域ＮＰは、ｐ型ウエルＰＷ中に形成されている。また、この高濃度のｎ型の半導体領域ＮＰ上には、ソース電極ＳＥが形成されている。

また、ゲート電極ＧＥの他方の側であって、ゲート電極ＧＥの端部から離間した第２領域２Ａの電子供給層ＥＳ上には、ドレイン電極ＤＥが形成されている。ゲート電極ＧＥの端部からドレイン電極ＤＥの距離は、例えば、２μｍ〜１５μｍ程度である。

ここで、本実施の形態の半導体装置においては、電子走行層ＥＴと電子供給層ＥＳとの界面近傍の電子走行層ＥＴ側に、２次元電子ガス２ＤＥＧが生成される。また、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとｐ型ウエルＰＷとの界面近傍には、チャネルＣが形成される。

上記２次元電子ガス２ＤＥＧは次のメカニズムで形成される。電子走行層ＥＴや電子供給層ＥＳを構成する窒化物半導体（ここでは、窒化ガリウム系の半導体）は、それぞれ、禁制帯幅（バンドギャップ）や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、電子走行層ＥＴと電子供給層ＥＳとの界面近傍に、２次元電子ガス２ＤＥＧが生成される。

そして、電子走行層ＥＴと電子供給層ＥＳとの界面近傍に形成される、２次元電子ガス２ＤＥＧは、第１領域１Ａにおいて途切れている。このため、ゲート電極ＧＥに正の電位（閾値電位）が印加され、ゲート絶縁膜ＧＩとｐ型ウエルＰＷとの界面近傍に、チャネルＣが形成された場合には、チャネルＣと２次元電子ガス２ＤＥＧとが繋がり、ソース電極ＳＥとドレイン電極ＤＥとの間の電気的導通を図ることができる。このように、チャネルＣの形成の有無により、オン／オフを切り替えることができる。言い換えれば、ノーマリーオフ型の半導体装置を実現することができる。

また、低濃度のｎ型の半導体領域ＮＭにより、チャネルＣと２次元電子ガス２ＤＥＧとの電気的接続を良好にすることができる。

また、本実施の形態においては、第２領域２Ａには、２次元電子ガス２ＤＥＧが生成するため、キャリアの移動度を向上させることができる。また、２次元電子ガス２ＤＥＧが電界緩和層となるため、耐圧を向上させることができる。

また、第１領域１Ａにおいて露出した電子走行層ＥＴ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成しているため、チャネルＣの平坦性や均一性などの安定性を良くすることができる。例えば、特許文献３や４に記載のように溝を形成し、溝の内部にゲート絶縁膜を介してゲート電極が配置される構成においては、溝の側壁にも、チャネルが形成され、チャネルの平坦性が悪くなる。また、溝の角部においては、ゲート絶縁膜の膜厚が大きくなるためチャネルの均一性も悪くなる。これに対し、本実施の形態によれば、チャネルＣの平坦性や均一性を良くすることができる。

また、チャネルＣが形成される領域にｐ型ウエルＰＷを設けたので、ｎ型キャリアの影響を緩和し、ｎ型キャリアによる閾値電位の低下やノーマリーオン化を防止することができる。別の言い方をすれば、ＭＩＳＦＥＴの閾値電位を向上し、ノーマリーオフ特性を向上させることができる。ｎ型キャリアは、例えば、電子供給層ＥＳのエッチングの際などに生じる。このように、ｐ型ウエルＰＷを設けることにより、半導体装置のオン／オフのスイッチング特性を向上させることができる。

また、ｐ型ウエルＰＷを設けても、その内部に高濃度のｎ型の半導体領域ＮＰを設け、その上にソース電極ＳＥを配置したので、ソース電極ＳＥとｐ型ウエルＰＷに形成されるチャネルとの電気的接続を良好にすることができる。

一方、特許文献１や２に記載のように、電子走行層ＥＴをｐ型の層とした場合には、チャネルが形成される領域においては、閾値電位の低下やノーマリーオン化を防止することができる。しかしながら、特許文献１では、ｐ型の層でのキャリアの移動度が低下する。また、２次元電子ガス２ＤＥＧが形成されていないため、２次元電子ガス２ＤＥＧによるキャリアの移動度の向上や耐圧の向上を図ることができない。また、特許文献２においては、２次元電子ガス２ＤＥＧを利用しているものの、チャネルが形成される領域上にも、ＡｌＧａＮ層が形成されている。このため、閾値電位の調整が困難となり、さらには、チャネルが形成される領域においても２次元電子ガス２ＤＥＧが形成されるため、この２次元電子ガス２ＤＥＧを相殺するために、ｐ型の層を高濃度化する必要がある。また、ｐ型の層を高濃度化しても、その中のホールキャリア濃度が低ければ、２次元電子ガス２ＤＥＧを相殺することはできない。ｐ型の層は活性化し難いため、ホールキャリア濃度を確保することが困難である。これに対し、本実施の形態においては、チャネルＣが形成される領域には、２次元電子ガス２ＤＥＧが形成されないためｐ型ウエルＰＷの不純物濃度（ホールキャリア濃度）が低くてもよく、容易にｎ型キャリアによる閾値電位の低下やノーマリーオン化を防止することができる。ｐ型ウエルＰＷのｐ型不純物濃度は、例えば、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である。また、ホールキャリア濃度としては、ｐ型不純物の１％〜５％程度であればよい。即ち、ｐ型ウエルＰＷのｐ型不純物のうち、数％程度が活性化すればよい。また、特許文献２のｐ型の層においては、キャリアの移動度が低下する。これは、ｐ型不純物によりキャリアの移動が妨げられるためである。よって、２次元電子ガス２ＤＥＧの形成領域においても、ｐ型不純物が含有している特許文献２においては、当該領域においてキャリアの移動度が低下してしまう。これに対し、本実施の形態においては、部分的、即ち、チャネルＣの形成領域のみをｐ型化したので、２次元電子ガス２ＤＥＧの形成領域でのキャリアの移動度を維持しつつ、チャネルＣの安定性を図ることができる。

上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトに制限はないが、これらの電極は、例えば、図２のように配置される。ソース電極ＳＥとドレイン電極ＤＥは、例えば、Ｙ方向に延在するライン状である。言い換えれば、Ｙ方向に長辺を有する矩形状（四角形状）である。ソース電極ＳＥとドレイン電極ＤＥは、交互にＸ方向に並んで配置される。そして、ソース電極ＳＥとドレイン電極ＤＥとの間にゲート電極ＧＥが配置される。例えば、複数のゲート電極ＧＥの一方の端部（図中上側）は、Ｘ方向に延在するゲート線ＧＬに接続される。また、複数のゲート電極ＧＥの一方の端部（図中下側）は、Ｘ方向に延在するゲート線ＧＬに接続される。なお、２本のゲート線ＧＬのうち、いずれかを省略し、ゲート電極ＧＥおよびゲート線ＧＬの総形状を櫛歯状としてもよい。また、複数のソース電極ＳＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するソース線ＳＬと接続されている。また、複数のドレイン電極ＤＥは、プラグ（接続部）ＰＧを介してＸ方向に延在するドレイン線ＤＬと接続されている。なお、図１においては、ソース線ＳＬおよびドレイン線ＤＬの図示を省略してある。

ここで、本実施の形態においては、ゲート電極ＧＥの幅は、例えば、０．５μｍ程度、ドレイン電極ＤＥの幅は、例えば、１μｍ程度、ソース電極ＳＥの幅は、例えば、１μｍ程度である。ここで言う幅とは、図２中のＸ方向の幅である。また、ゲート電極ＧＥとドレイン電極ＤＥとの距離は、ゲート電極ＧＥとソース電極ＳＥとの距離より大きい。即ち、ゲート電極ＧＥの下方のチャネルＣとドレイン電極ＤＥとの間には、２次元電子ガス２ＤＥＧが配置されるため、ゲート電極ＧＥとソース電極ＳＥとの間より、ゲート電極ＧＥとドレイン電極ＤＥとの間が長くなる。例えば、ゲート電極ＧＥの中心線とソース電極ＳＥの中心線との距離は、１．５μｍ程度であり、ゲート電極ＧＥの中心線とドレイン電極ＤＥの中心線との距離は、１０μｍ程度である。

前述したように、ゲート電極ＧＥの下方には、ｐ型ウエルＰＷが配置されている。また、ゲート電極ＧＥとドレイン電極ＤＥとの間の下方には、低濃度のｎ型の半導体領域ＮＭおよび２次元電子ガス２ＤＥＧが配置されている。また、ソース電極ＳＥの下には、高濃度のｎ型の半導体領域ＮＰが配置されている。そして、ソース電極ＳＥから高濃度のｎ型の半導体領域ＮＰ、ｐ型ウエルＰＷ中のチャネル、低濃度のｎ型の半導体領域ＮＭおよび２次元電子ガス２ＤＥＧを介してドレイン電極ＤＥにキャリア（ここでは、電子）が流れる。

例えば、ゲート電極ＧＥとドレイン電極ＤＥとの距離を、ゲート電極ＧＥとソース電極ＳＥとの距離の５倍以上、より好ましくは１０倍以上とすることが好ましい。これにより、２次元電子ガス２ＤＥＧによるキャリアの移動度の向上効果や耐圧の向上効果を大きくすることができる。

［製法説明］
次いで、図３〜図８を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図８は、本実施の形態の半導体装置の製造工程を示す断面図である。

図３に示すように、基板Ｓとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上に、バッファ層ＢＵを形成する。基板Ｓ上に、バッファ層ＢＵとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。ここで、第１領域１Ａは、ゲート電極ＧＥを有するＭＩＳＦＥＴが形成される領域であり、第２領域２Ａは、電子走行層ＥＴと電子供給層ＥＳとの積層部（２次元電子ガス２ＤＥＧ）が形成される領域である。基板Ｓとしては、シリコンからなる基板の他、サファイアからなる基板などを用いてもよい。また、バッファ層ＢＵとしては、ＡｌＧａＮ層の他、ＡｌＮ層を用いてもよい。また、ＡｌＧａＮ層とＡｌＮ層との積層膜（ＡｌＧａＮ／ＡｌＮ）やＡｌＮとＧａＮの積層膜（ＡｌＮ／ＧａＮ）などを用いてもよい。

次いで、バッファ層ＢＵ上に、電子走行層ＥＴを形成する。例えば、バッファ層ＢＵ上に、ノンドープの窒化ガリウム層（ｉ−ＧａＮ層）をヘテロエピタキシャル成長させる。この電子走行層ＥＴの電子親和力は、バッファ層ＢＵの電子親和力より大きい。また、この電子走行層ＥＴは、バッファ層ＢＵよりバンドギャップが狭い窒化物半導体である。

次いで、電子走行層ＥＴ上に、電子供給層ＥＳとして、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この電子供給層ＥＳの電子親和力は、電子走行層ＥＴの電子親和力より小さい。また、この電子供給層ＥＳは、電子走行層ＥＴよりバンドギャップが広い窒化物半導体である。

このようにして、バッファ層ＢＵ、電子走行層ＥＴおよび電子供給層ＥＳの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。言い換えれば、（０００１）Ｇａ面成長により上記積層体が形成される。この積層体のうち、電子走行層ＥＴと電子供給層ＥＳとの界面近傍には、２次元電子ガス２ＤＥＧが生成される。

次いで、図４に示すように、第１領域１Ａの電子供給層ＥＳを除去する。例えば、電子供給層ＥＳに、第１領域を開口した絶縁膜（図示せず、ハードマスク）を形成する。例えば、この絶縁膜として、窒化シリコン膜などを用いる。例えば、窒化シリコン膜を電子供給層ＥＳ上に形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、第１領域１Ａに開口部を形成する。

次いで、上記絶縁膜（図示せず、ハードマスク）をマスクとして、電子供給層ＥＳをエッチングする。これにより、第１領域１Ａにおいて、電子走行層ＥＴが露出する。この電子走行層ＥＴの露出面は、電子供給層ＥＳの表面より、電子供給層ＥＳの膜厚分だけ後退している。この電子走行層ＥＴの露出面を後退面Ｒと表す。このように、第１領域１Ａの電子供給層ＥＳを除去したので、後退面Ｒの下には、２次元電子ガス２ＤＥＧは形成されない。

次いで、図５に示すように、第１領域１Ａの電子走行層ＥＴ中に不純物イオンを注入することにより、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび高濃度のｎ型の半導体領域ＮＰを形成する。これらの形成順序に制限はないが、例えば、次のように、ｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭの順に形成する。

第１に、ｐ型ウエルＰＷを形成する。例えば、後退面Ｒおよび電子供給層ＥＳ上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ技術を用いてｐ型ウエルＰＷの形成領域のフォトレジスト膜を除去する。これにより、ｐ型ウエルＰＷの形成領域に開口部を有するフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとして、ｐ型の不純物イオンであるＭｇイオンを電子走行層ＥＴ中に注入することにより、ｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、２次元電子ガス２ＤＥＧと離間して形成される。言い換えれば、ｐ型ウエルＰＷの２次元電子ガス２ＤＥＧ側の端部と２次元電子ガス２ＤＥＧとは、離れて配置されている。次いで、上記フォトレジスト膜を除去する。

第２に、高濃度のｎ型の半導体領域ＮＰを形成する。例えば、後退面Ｒおよび電子供給層ＥＳ上に、高濃度のｎ型の半導体領域ＮＰの形成領域に開口部を有するフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとして、ｎ型の不純物イオンであるＳｉイオンを電子走行層ＥＴ中に注入することにより、高濃度のｎ型の半導体領域ＮＰを形成する。ここでは、高濃度のｎ型の半導体領域ＮＰは、ｐ型ウエルＰＷ中に形成され、ｐ型ウエルＰＷの中でも電子ガス２ＤＥＧと逆側の端部に形成される。この高濃度のｎ型の半導体領域ＮＰは、後述するチャネルＣとソース電極ＳＥ間に位置する。次いで、上記フォトレジスト膜を除去する。

第３に、低濃度のｎ型の半導体領域ＮＭを形成する。例えば、後退面Ｒおよび電子供給層ＥＳ上に、低濃度のｎ型の半導体領域ＮＭの形成領域に開口部を有するフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとして、ｎ型の不純物イオンであるＳｉイオンを電子走行層ＥＴ中に注入することにより、低濃度のｎ型の半導体領域ＮＭを形成する。ここでは、低濃度のｎ型の半導体領域ＮＭは、ｐ型ウエルＰＷと２次元電子ガス２ＤＥＧとの間に位置する。別の言い方をすれば、低濃度のｎ型の半導体領域ＮＭは、第１領域１Ａと第２領域２Ａの境界部近傍に位置する。次いで、上記フォトレジスト膜を除去する。

なお、ｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭのそれぞれの深さは、ｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭの順に浅くなっている。また、ｐ型ウエルＰＷの不純物濃度は、中濃度であり、そのｐ型不純物濃度は、例えば、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である。また、ｎ型の半導体領域ＮＭは、低濃度であり、そのｎ型不純物濃度は、例えば、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である。また、ｎ型の半導体領域ＮＰは、高濃度であり、そのｎ型不純物濃度は、例えば、１×１０^２０／ｃｍ^３以上１×１０^２１／ｃｍ^３以下である。加速エネルギーおよびドーズ量を調整することにより、所望の濃度および深さのｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭを形成することができる。

次いで、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび高濃度のｎ型の半導体領域ＮＰ中の不純物イオンを活性化させるための熱処理を施す。例えば、高濃度のｎ型の半導体領域ＮＰ、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび電子供給層ＥＳ上に、キャップ絶縁膜として酸化シリコン膜を形成し、熱処理を行う。この後、キャップ絶縁膜を除去する。キャップ絶縁膜として、窒化シリコン膜を用いてもよい。

次いで、図６に示すように、高濃度のｎ型の半導体領域ＮＰ、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび電子供給層ＥＳ上にゲート絶縁膜ＧＩを形成する。例えば、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび電子供給層ＥＳ上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）を、ＡＬＤ（Atomic Layer Deposition、原子層堆積）法を用いて形成する。例えば、トリメチルアルミニウム（Ａｌ（ＣＨ_３）_３、ＴＭＡ）およびＨ_２Ｏ（酸化剤）を原料ガスとし、４００℃の雰囲気中で、ＡＬＤ法を用いて、酸化アルミニウム膜を堆積する。次いで、熱処理を行う。例えば、窒素（Ｎ_２）雰囲気中で、７５０℃、１分程度の熱処理を施す。この熱処理により、ゲート絶縁膜ＧＩ（ここでは、酸化アルミニウム膜）中のトラップ（欠陥）が低減する。

ゲート絶縁膜ＧＩの形成材料としては、酸化アルミニウム膜の他、酸化シリコン膜、窒化シリコン膜、酸化ハフニウム膜などを用いてもよい。また、これらの膜を積層した積層膜（例えば、窒化シリコン膜／酸化アルミニウム膜）を用いてもよい。さらには、異なる金属の酸化物を積層した積層膜を用いてもよい。例えば、Ａｌの酸化膜である酸化アルミニウム膜とＨｆの酸化膜である酸化ハフニウム膜（酸化ハフニウム膜／酸化アルミニウム膜）を用いてもよい。ＧａＮなどの窒化物半導体上に形成される絶縁膜としては、下層の窒化物半導体の化学的安定性の観点から、窒化物半導体の直上には、酸化アルミニウム膜を形成することが好ましい。そして、この酸化アルミニウム膜上に、酸化ハフニウム膜を形成した場合、酸化ハフニウム膜によりＭＩＳＦＥＴの閾値電位を調整することができる。なお、ここで言うゲート絶縁膜ＧＩとは、ｐ型ウエルＰＷ上に配置される絶縁膜を指し、例えば、第２領域２Ａにおいては、上記ゲート絶縁膜ＧＩと異なる材料よりなる絶縁膜を配置してもよい。

また、ゲート絶縁膜ＧＩの膜厚に特に限定は無く、例えば、１０Ｖの耐圧を確保できる程度の膜厚が好ましい。即ち、ゲート電極ＧＥに電位が印加された場合、ゲート絶縁膜ＧＩには、１０Ｖ程度の電位が印加され得る。上記ゲート絶縁膜ＧＩの形成材料を用いて、上記１０Ｖ程度の耐圧を確保するためには、例えば、３０ｎｍ以上２００ｎｍ以下の膜厚とすることが好ましい。

次いで、図７に示すように、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。具体的には、低濃度のｎ型の半導体領域ＮＭと高濃度のｎ型の半導体領域ＮＰとの間に位置するｐ型ウエルＰＷ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。

例えば、ゲート絶縁膜ＧＩ上に、導電性膜（ＧＥ）として、例えば、窒化チタン（ＴｉＮ）膜を反応性スパッタリング法により堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることにより、窒化チタンを、低濃度のｎ型の半導体領域ＮＭと高濃度のｎ型の半導体領域ＮＰとの間に位置するｐ型ウエルＰＷの上方のみに残存させる。また、ゲート電極ＧＥの形成材料としては、ＴｉＮ膜の他、Ｗ、Ｐｔ、Ｈｆなどの金属または金属化合物を用いてもよい。また、これらの金属を主成分とする（例えば、９５質量％以上含有する）合金を用いてもよい。また、これらの金属（合金を含む）または金属化合物を２種以上積層した膜を用いてもよい。

ここで、本実施の形態においては、低濃度のｎ型の半導体領域ＮＭの形成により、ゲート電極ＧＥの下方のチャネルＣと２次元電子ガス２ＤＥＧとの電気的接続が良好となる。即ち、第１領域１Ａと第２領域２Ａの境界までゲート電極ＧＥを延在させた場合、チャネルＣと２ＤＥＧとの電気的接続を図ることが可能であるが、マスクずれなどにより上記境界からゲート電極がずれて配置された場合（オフセットした場合）には、チャネルＣと２次元電子ガス２ＤＥＧとの電気的接続が不良となる。また、第１領域１Ａと第２領域２Ａの境界部においては、ゲート絶縁膜ＧＩの実効的な膜厚が大きくなりチャネルＣが均一に形成され難い。これに対し、本実施の形態によれば、平坦性を有する後退面ＲにチャネルＣを均一に形成することができ、低濃度のｎ型の半導体領域ＮＭにより、２次元電子ガス２ＤＥＧとの電気的接続を良好とすることができる。

次いで、図８に示すように、ゲート電極ＧＥ上に絶縁層ＩＬを形成し、さらに、絶縁層ＩＬおよびゲート絶縁膜ＧＩ中にコンタクトホールＣ１を形成する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩ上に絶縁層ＩＬとして、例えば、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法などを用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれの形成領域の絶縁層ＩＬおよびゲート絶縁膜ＧＩを除去することによりコンタクトホールＣ１を形成する。ここでは、高濃度のｎ型の半導体領域ＮＰの少なくとも一部上にコンタクトホールＣ１（ソース電極ＳＥ用のコンタクトホールＣ１）を形成し、第２領域２Ａの電子供給層ＥＳ上であって、ゲート電極ＧＥと逆側の端部上にコンタクトホールＣ１（ドレイン電極ＤＥ用のコンタクトホールＣ１）を形成する。

次いで、このコンタクトホールＣ１の内部に導電性膜を埋め込むことによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、このコンタクトホールＣ１の内部におよび絶縁層ＩＬ上に、導電性膜として例えばアルミニウム膜を、スパッタリング法などを用いて堆積する。このソース電極ＳＥおよびドレイン電極ＤＥの形成材料としては、Ａｌの他、Ｃｕ、Ｗなどの金属材料を用いてもよい。また、これらの金属を主成分とする（例えば、９５質量％以上含有する）合金を用いてもよい。例えば、アルミニウム合金としては、例えば、ＡｌとＳｉの合金（Ａｌ−Ｓｉ）、ＡｌとＣｕ（銅）との合金（Ａｌ−Ｃｕ）、ＡｌとＳｉとＣｕ（Ａｌ−Ｓｉ−Ｃｕ）などを用いることができる。ソース電極ＳＥおよびドレイン電極ＤＥの形成材料としては、ソース領域（ソース電極ＳＥの下層の窒化物半導体）およびドレイン領域（ドレイン電極ＤＥの下層の窒化物半導体）とオーミック接続が可能な仕事関数の低い材料を用いることが好ましい。

次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム合金膜をパターニングすることにより、ソース電極ＳＥおよびドレイン電極ＤＥが形成される（図１参照）。

ここで、本実施の形態においては、ｐ型ウエルＰＷの内部に高濃度のｎ型の半導体領域ＮＰを設け、その上にソース電極ＳＥを形成したので、ソース電極ＳＥとｐ型ウエルＰＷに形成されるチャネルとの電気的接続を良好にすることができる。

また、ソース電極ＳＥの形成領域とゲート電極ＧＥの形成領域（第１領域１Ａ）の電子走行層ＥＴを除去することにより、平坦性の良好な第１領域１Ａの電子走行層ＥＴ上にゲート電極ＧＥおよびソース電極ＳＥを形成することができる。

以上、詳細に説明したように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。

（実施の形態２）
実施の形態１（図１）においては、ソース電極ＳＥ→高濃度のｎ型の半導体領域ＮＰ→ｐ型ウエルＰＷ中のチャネルＣ→低濃度のｎ型の半導体領域ＮＭ→２次元電子ガス２ＤＥＧ→ドレイン電極ＤＥに至るキャリア（ここでは電子）の経路が形成されるが、この経路中に、高濃度のｎ型の半導体領域ＮＰを設け、経路の抵抗を低減してもよい。

ここでは、低濃度のｎ型の半導体領域ＮＭと２次元電子ガス２ＤＥＧとの間に高濃度のｎ型の半導体領域ＮＰを設け、また、２次元電子ガス２ＤＥＧとドレイン電極ＤＥとの間に高濃度のｎ型の半導体領域ＮＰを設ける。

［構造説明］
図９は、本実施の形態の半導体装置の構成を示す断面図である。図９に示す半導体装置は、窒化物半導体を用いたＭＩＳＦＥＴであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態１（図１）との違いは、（１）低濃度のｎ型の半導体領域ＮＭと２次元電子ガス２ＤＥＧとの間に設けられた高濃度のｎ型の半導体領域ＮＰおよび（２）２次元電子ガス２ＤＥＧとドレイン電極ＤＥとの間に設けられた高濃度のｎ型の半導体領域ＮＰであるため、これらの構成について詳細に説明し、他の構成については、その詳細な説明を省略する。

本実施の形態の半導体装置においても、実施の形態１の場合と同様に、基板Ｓ上に、バッファ層ＢＵおよび電子走行層ＥＴが順に形成され、第２領域２Ａの電子走行層ＥＴ上には、電子供給層ＥＳが形成されている。そして、電子走行層ＥＴと電子供給層ＥＳとの界面近傍の電子走行層ＥＴ側には、２次元電子ガス２ＤＥＧが生成される。また、第１領域１Ａの電子走行層ＥＴ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。そして、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとｐ型ウエルＰＷとの界面近傍には、チャネルＣが形成される。本実施の形態の半導体装置においても、チャネルＣの形成の有無により、オン／オフを切り替えることができ、ノーマリーオフ型の半導体装置となる。

ゲート電極ＧＥの下方の電子走行層ＥＴ中にはｐ型ウエル（ｐ型の半導体領域）ＰＷが形成されている。

また、ｐ型ウエルＰＷと、電子走行層ＥＴと電子供給層ＥＳとの積層部との間には、低濃度のｎ型の半導体領域ＮＭおよび高濃度のｎ型の半導体領域ＮＰが形成されている。低濃度のｎ型の半導体領域ＮＭは、ｐ型ウエルＰＷ側に形成され、高濃度のｎ型の半導体領域ＮＰは、電子走行層ＥＴと電子供給層ＥＳとの積層部（２次元電子ガス２ＤＥＧ）側に形成される。

また、ゲート電極ＧＥの一方の側であって、第２領域２Ａと逆側の電子走行層ＥＴ中には、高濃度のｎ型の半導体領域ＮＰが形成されている。この高濃度のｎ型の半導体領域ＮＰ上には、ソース電極ＳＥが形成されている。

また、ゲート電極ＧＥの他方の側であって、第２領域２Ａのゲート電極ＧＥと逆側の端部の電子走行層ＥＴ中には、高濃度のｎ型の半導体領域ＮＰが形成されている。この高濃度のｎ型の半導体領域ＮＰ上には、電子供給層ＥＳが配置されておらず、ドレイン電極ＤＥが形成されている。ゲート電極ＧＥの端部からドレイン電極ＤＥの距離は、実施の形態１の場合と同様である。また、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥのレイアウトに制限はなく、例えば、実施の形態１（図２）の場合と同様に配置される。

このように、本実施の形態においても、実施の形態１の場合と同様に、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を提供することができる。

また、（１）低濃度のｎ型の半導体領域ＮＭと２次元電子ガス２ＤＥＧとの間に高濃度のｎ型の半導体領域ＮＰを設けたので、ソース電極ＳＥとドレイン電極ＤＥ間の電子の経路の低抵抗化を図ることができる。即ち、この経路が、ソース電極ＳＥ→高濃度のｎ型の半導体領域ＮＰ→ｐ型ウエルＰＷ中のチャネルＣ→低濃度のｎ型の半導体領域ＮＭ→高濃度のｎ型の半導体領域ＮＰ→２次元電子ガス２ＤＥＧ→ドレイン電極ＤＥとなり、経路の低抵抗化を図ることができる。

また、（２）２次元電子ガス２ＤＥＧとドレイン電極ＤＥとの間に高濃度のｎ型の半導体領域ＮＰを設けたので、ソース電極ＳＥとドレイン電極ＤＥ間の電子経路の低抵抗化を図ることができる。即ち、この経路が、ソース電極ＳＥ→高濃度のｎ型の半導体領域ＮＰ→ｐ型ウエルＰＷ中のチャネルＣ→低濃度のｎ型の半導体領域ＮＭ→２次元電子ガス２ＤＥＧ→高濃度のｎ型の半導体領域ＮＰ→ドレイン電極ＤＥとなり、経路の低抵抗化を図ることができる。

なお、低濃度のｎ型の半導体領域ＮＭと２次元電子ガス２ＤＥＧとの間の高濃度のｎ型の半導体領域ＮＰと、２次元電子ガス２ＤＥＧとドレイン電極ＤＥとの間の高濃度のｎ型の半導体領域ＮＰとは必ずしも併用する必要はなく、いずれか一方の構成を採用してもよい。また、低濃度のｎ型の半導体領域ＮＭと２次元電子ガス２ＤＥＧとの間の高濃度のｎ型の半導体領域ＮＰを採用する場合、低濃度のｎ型の半導体領域ＮＭを省略してもよい。この場合、ソース電極ＳＥとドレイン電極ＤＥ間の電子の経路は、ソース電極ＳＥ→高濃度のｎ型の半導体領域ＮＰ→ｐ型ウエルＰＷ中のチャネルＣ→高濃度のｎ型の半導体領域ＮＰ→２次元電子ガス２ＤＥＧ→ドレイン電極ＤＥとなる。

［製法説明］
次いで、図１０および図１１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１０および図１１は、本実施の形態の半導体装置の製造工程を示す断面図である。

図１０に示すように、基板Ｓとして、実施の形態１と同様のシリコンからなる半導体基板を準備する。次いで、実施の形態１と同様にして、基板Ｓ上に、バッファ層ＢＵ、電子走行層ＥＴおよび電子供給層ＥＳを順次形成する。

次いで、実施の形態１と同様に、第１領域１Ａの電子供給層ＥＳを除去するのであるが、この際、第２領域２Ａの第１領域１Ａと逆側の端部に位置する電子供給層ＥＳも除去する。これにより、第１領域１Ａにおいて電子走行層ＥＴが露出するとともに、第２領域２Ａの端部にも電子走行層ＥＴが露出する。第１領域１Ａにおいて電子走行層ＥＴの露出面は後退面Ｒとなる。また、電子走行層ＥＴおよび電子供給層ＥＳの積層部には、２次元電子ガス２ＤＥＧが形成される。

次いで、実施の形態１と同様に、露出した電子走行層ＥＴ中に不純物イオンを注入することにより、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび３つの高濃度のｎ型の半導体領域ＮＰを形成する（図１１）。これらの形成順序に制限はないが、例えば、実施の形態１と同様に、ｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭの順に形成する。ｐ型ウエルＰＷは、実施の形態１と同様にして形成する。次いで、高濃度のｎ型の半導体領域ＮＰを形成する。例えば、電子走行層ＥＴおよび電子供給層ＥＳ上に、高濃度のｎ型の半導体領域ＮＰの形成領域に開口部を有するフォトレジスト膜を形成する。ここでは、ｐ型ウエルＰＷ中であって、２次元電子ガス２ＤＥＧと逆側の端部、第１領域１Ａと第２領域２Ａとの境界部、および第２領域２Ａの第１領域１Ａと逆側の端部に、それぞれ開口部を有するフォトレジスト膜を形成する。

次いで、このフォトレジスト膜をマスクとして、ｎ型の不純物イオンであるＳｉイオンを注入することにより、３つの高濃度のｎ型の半導体領域ＮＰを形成する。次いで、フォトレジスト膜を除去する。

次いで、実施の形態１と同様にして、低濃度のｎ型の半導体領域ＮＭを形成する。例えば、後退面Ｒおよび電子供給層ＥＳ上に、低濃度のｎ型の半導体領域ＮＭの形成領域に開口部を有するフォトレジスト膜を形成する。次いで、このフォトレジスト膜をマスクとして、ｎ型の不純物イオンであるＳｉイオンを注入することにより、低濃度のｎ型の半導体領域ＮＭを形成する。ここでは、低濃度のｎ型の半導体領域ＮＭは、ｐ型ウエルＰＷと高濃度のｎ型の半導体領域ＮＰ間に位置する。次いで、フォトレジスト膜を除去する。

なお、ｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭのそれぞれの深さは、ｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭの順に浅くなっている。また、ｐ型ウエルＰＷの不純物濃度は、中濃度であり、そのｐ型不純物濃度は、例えば、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である。また、ｎ型の半導体領域ＮＭは、低濃度であり、そのｎ型不純物濃度は、例えば、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である。また、ｎ型の半導体領域ＮＰは、高濃度であり、そのｎ型不純物濃度は、例えば、１×１０^２０／ｃｍ^３以上１×１０^２１／ｃｍ^３以下である。加速エネルギーおよびドーズ量を調整することにより、所望の濃度および深さのｐ型ウエルＰＷ、高濃度のｎ型の半導体領域ＮＰおよび低濃度のｎ型の半導体領域ＮＭを形成することができる。

次いで、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび高濃度のｎ型の半導体領域ＮＰ中の不純物イオンを活性化させるための熱処理を施す。例えば、高濃度のｎ型の半導体領域ＮＰ、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび電子供給層ＥＳ上に、キャップ絶縁膜として酸化シリコン膜を形成し、熱処理を行う。この後、キャップ絶縁膜を除去する。キャップ絶縁膜として、窒化シリコン膜を用いてもよい。

次いで、実施の形態１と同様にして、高濃度のｎ型の半導体領域ＮＰ、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび電子供給層ＥＳ上に、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁層ＩＬを形成する（図９参照）。次いで、実施の形態１と同様にして、絶縁層ＩＬおよびゲート絶縁膜ＧＩ中に、コンタクトホールＣ１を形成し、その内部に導電性膜を埋め込むことによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥは、第１領域１Ａの端部の高濃度のｎ型の半導体領域ＮＰ上に形成され、ドレイン電極ＤＥは、第２領域２Ａの端部の高濃度のｎ型の半導体領域ＮＰ上に形成される。

このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。

（実施の形態３）
実施の形態２においては、第１領域１Ａの電子供給層ＥＳを除去し、第１領域１Ａにおいて露出した電子走行層ＥＴの表面を後退面Ｒとしたが、第１領域１Ａの電子供給層ＥＳの除去の際、オーバーエッチングを行い、第１領域１Ａにおける電子走行層ＥＴの表面（後退面Ｒ）を第２領域２Ａにおける電子走行層ＥＴの表面より低く配置してもよい。

［構造説明］
図１２は、本実施の形態の半導体装置の構成を示す断面図である。図１２に示す半導体装置は、窒化物半導体を用いたＭＩＳＦＥＴであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態２（図９）との違いは、第１領域１Ａにおける電子走行層ＥＴの表面（後退面Ｒ）が、第２領域２Ａの電子走行層ＥＴの表面（言い換えれば、電子走行層ＥＴと電子供給層ＥＳとの境界面）より低く配置されている点である。この点について詳細に説明し、他の点については、その詳細な説明を省略する。

本実施の形態の半導体装置においても、実施の形態１の場合と同様に、基板Ｓ上に、バッファ層ＢＵおよび電子走行層ＥＴが順に形成され、第２領域２Ａの電子走行層ＥＴ上には、電子供給層ＥＳが形成されている。そして、電子走行層ＥＴと電子供給層ＥＳとの界面近傍の電子走行層ＥＴ側には、２次元電子ガス２ＤＥＧが生成される。

ここで、第１領域１Ａの電子走行層ＥＴの表面は、第２領域２Ａの電子走行層ＥＴの表面（言い換えれば、電子走行層ＥＴと電子供給層ＥＳとの境界面）より低く配置されている。そして、第１領域１Ａの電子走行層ＥＴ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。そして、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとｐ型ウエルＰＷとの界面近傍には、チャネルが形成される。なお、後述するドレイン電極ＤＥの下の電子走行層ＥＴの表面も、電子走行層ＥＴと電子供給層ＥＳとの境界面より低く配置される。

本実施の形態の半導体装置においても、チャネルＣの形成の有無により、オン／オフを切り替えることができ、ノーマリーオフ型の半導体装置となる。

ゲート電極ＧＥの下方の電子走行層ＥＴ中にはｐ型ウエル（ｐ型の半導体領域）ＰＷが形成されている。

また、ｐ型ウエルＰＷと、電子走行層ＥＴと電子供給層ＥＳとの積層部との間には、低濃度のｎ型の半導体領域ＮＭおよび高濃度のｎ型の半導体領域ＮＰが形成されている。低濃度のｎ型の半導体領域ＮＭは、ｐ型ウエルＰＷ側に形成され、高濃度のｎ型の半導体領域ＮＰは、電子走行層ＥＴと電子供給層ＥＳとの積層部（２次元電子ガス２ＤＥＧ）側に形成される。

ここで、第１領域１Ａの電子走行層ＥＴの表面は、第２領域２Ａの電子走行層ＥＴの表面より低く配置されていても、高濃度のｎ型の半導体領域ＮＰの熱拡散により、高濃度のｎ型の半導体領域ＮＰが２次元電子ガス２ＤＥＧ側に拡散するため、ソース電極ＳＥとドレイン電極ＤＥ間の電子の経路に支障をきたすことはない。また、第１領域１Ａの電子供給層ＥＳの除去（エッチング）の際、電子走行層ＥＴと電子供給層ＥＳとの境界面でエッチングを精度良く終了させることは、エッチング条件の調整やエッチング終点の検出の精度を向上させる必要があり、エッチングを精度良く終了させることは困難を要する。

これに対し、本実施の半導体装置の構成によれば、電子供給層ＥＳの除去（エッチング）の際、オーバーエッチングが許容されるため、プロセスマージンが拡大され、その製造が容易となる。また、製造歩留りの向上を図ることができる。このオーバーエッチングの許容量、言い換えれば、第１領域１Ａの電子走行層ＥＴの表面と第２領域２Ａの電子走行層ＥＴの表面との差（オーバーエッチング量）は、０．５μｍ以下が好ましい。

［製法説明］
次いで、図１３および図１４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１３および図１４は、本実施の形態の半導体装置の製造工程を示す断面図である。

まず、実施の形態１または２と同様にして、基板Ｓ上に、バッファ層ＢＵ、電子走行層ＥＴおよび電子供給層ＥＳを順次形成する。

次いで、実施の形態２と同様に、第１領域１Ａの電子供給層ＥＳおよび第２領域２Ａの端部の電子供給層ＥＳを除去する。この際、電子供給層ＥＳがエッチングされ、電子走行層ＥＴが露出した後も、エッチングを継続し、オーバーエッチングを行う。これにより、図１３に示すように、電子走行層ＥＴの露出面である後退面Ｒは、電子走行層ＥＴと電子供給層ＥＳとの境界面より低くなる。この際、第２領域２Ａの端部の電子供給層ＥＳも同様にエッチングされるため、この部位においても、電子走行層ＥＴの表面が、電子走行層ＥＴと電子供給層ＥＳとの境界面より低くなる。なお、電子走行層ＥＴおよび電子供給層ＥＳの積層部には、２次元電子ガス２ＤＥＧが形成される。

次いで、実施の形態２と同様に、露出した電子走行層ＥＴ中に不純物イオンを注入することにより、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび３つの高濃度のｎ型の半導体領域ＮＰを形成する。次いで、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび３つの高濃度のｎ型の半導体領域ＮＰ中の不純物イオンを活性化させるための熱処理を施す。この熱処理により、電子走行層ＥＴと電子供給層ＥＳとの積層部の両側の高濃度のｎ型の半導体領域ＮＰが、電子供給層ＥＳの下側に潜り込むように拡散するため、高濃度のｎ型の半導体領域ＮＰと２次元電子ガス２ＤＥＧとの電気的接続を図ることができる。

次いで、実施の形態１または２と同様にして、高濃度のｎ型の半導体領域ＮＰ、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび電子供給層ＥＳ上に、ゲート絶縁膜ＧＩを形成し、さらにその上にゲート電極ＧＥおよび絶縁層ＩＬを形成する。次いで、実施の形態１または２と同様にして、絶縁層ＩＬおよびゲート絶縁膜ＧＩ中に、コンタクトホールＣ１を形成し、その内部に導電性膜を埋め込むことによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥは、第１領域１Ａの端部の高濃度のｎ型の半導体領域ＮＰ上に形成され、ドレイン電極ＤＥは、第２領域２Ａの端部の高濃度のｎ型の半導体領域ＮＰ上に形成される（図１２参照）。

このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。また、電子供給層ＥＳのオーバーエッチングを可能にすることでプロセスマージンが拡大し、半導体装置の製造がより容易となる。また、製造歩留りを向上させることができる。

（実施の形態４）
［構造説明］
図１５は、本実施の形態の半導体装置の構成を示す断面図である。図１５に示す半導体装置は、窒化物半導体を用いたＭＩＳＦＥＴであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。

本実施の形態の半導体装置においても、実施の形態１の場合と同様に、基板Ｓ上に、バッファ層ＢＵ、電子走行層ＥＴおよび電子供給層ＥＳが順に形成されている。

ゲート電極ＧＥは、電子供給層ＥＳを貫通し、電子走行層ＥＴの途中まで掘り込まれた溝Ｔの内部にゲート絶縁膜ＧＩを介して形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、ゲート電極ＧＥの両側の電子供給層ＥＳ上に形成されている。ゲート電極ＧＥ上には、絶縁層ＩＬが形成され、ソース電極ＳＥおよびドレイン電極ＤＥは、絶縁層ＩＬ中のコンタクトホールＣ１内に形成されている。電子走行層ＥＴと電子供給層ＥＳとの界面近傍の電子走行層ＥＴ側には、２次元電子ガス２ＤＥＧが生成されるが、この２次元電子ガス２ＤＥＧは、溝Ｔにより分断されている。一方、溝Ｔの上にはゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、溝Ｔの底面部に、チャネルが形成される。このため、本実施の形態の半導体装置においては、チャネルの形成の有無により、オン／オフを切り替えることができる。

ここで、本実施の形態においては、溝Ｔの底面と接する電子走行層ＥＴにｐ型ウエルＰＷが形成されている。このように、チャネルが形成される領域にｐ型ウエルＰＷを設けたので、ｎ型キャリアの影響を緩和し、ｎ型キャリアによる閾値電位の低下やノーマリーオン化を防止することができる。ｎ型キャリアは、例えば、溝Ｔの形成の際のエッチング工程などにより生じる。このように、ｐ型ウエルＰＷを設けることにより、半導体装置のオン／オフのスイッチング特性を向上させることができる。なお、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の電子供給層ＥＳを除去し、電子走行層ＥＴ中に、高濃度のｎ型の半導体領域ＮＰを設けてもよい。

［製法説明］
次いで、図１６〜図１９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１６〜図１９は、本実施の形態の半導体装置の製造工程を示す断面図である。

まず、基板Ｓとして、実施の形態１と同様のシリコンからなる半導体基板を準備し、実施の形態１と同様にして、基板Ｓ上に、バッファ層ＢＵ、電子走行層ＥＴおよび電子供給層ＥＳを順次形成する。

次いで、電子走行層ＥＴ上に、開口部を有する絶縁膜（図示せず）を形成し、この絶縁膜をマスクとして、電子走行層ＥＴおよび電子供給層ＥＳをエッチングすることにより、電子供給層ＥＳを貫通して電子走行層ＥＴの途中まで達する溝Ｔを形成する（図１６）。この後、マスクとして使用した絶縁膜を除去する。なお、この絶縁膜を残存させた状態で、以降のゲート絶縁膜ＧＩおよびゲート電極ＧＥなどを形成してもよい。

次いで、図１７に示すように、溝Ｔの底面に露出した電子走行層ＥＴ中にｐ型の不純物イオンを注入することにより、ｐ型ウエルＰＷを形成する。溝Ｔおよび電子供給層ＥＳ上に、フォトレジスト膜（図示せず）を形成し、フォトリソグラフィ技術を用いて、溝Ｔ内のフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして、ｐ型の不純物イオンであるＭｇイオンを注入することにより、ｐ型ウエルＰＷを形成する。

次いで、図１８に示すように、溝Ｔ内を含む電子供給層ＥＳ上に、ゲート絶縁膜ＧＩを形成し、次いで、溝Ｔの内部のゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。

例えば、溝Ｔ内を含む電子供給層ＥＳ上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）を、実施の形態１と同様にＡＬＤ法を用いて形成する。次いで、熱処理を行う。ゲート絶縁膜ＧＩの形成材料としては、実施の形態１と同様の材料を用いることができる。次いで、ゲート絶縁膜ＧＩ上に、導電性膜（ＧＥ）として、例えば、窒化チタン（ＴｉＮ）膜を反応性スパッタリング法により堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることにより、ゲート電極ＧＥを形成する。ゲート電極ＧＥの形成材料としては、実施の形態１と同様の材料を用いることができる。

次いで、図１９に示すように、ゲート電極ＧＥおよびゲート絶縁膜ＧＩ上に絶縁層ＩＬを形成し、さらに、絶縁層ＩＬおよびゲート絶縁膜ＧＩ中にコンタクトホールＣ１を形成する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩ上に絶縁層ＩＬとして、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれの形成領域の絶縁層ＩＬおよびゲート絶縁膜ＧＩを除去することによりコンタクトホールＣ１を形成する。次いで、実施の形態１等と同様にして、コンタクトホールＣ１の内部に導電性膜を埋め込むことによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。なお、コンタクトホールＣ１の底部の電子供給層ＥＳを除去し、露出した電子走行層ＥＴ中に、ｎ型の不純物イオン（例えば、Ｓｉイオン）を注入することにより、高濃度のｎ型の半導体領域を設けてもよい。

このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。

（実施の形態５）
［構造説明］
図２０は、本実施の形態の半導体装置の構成を示す断面図である。図２０に示す半導体装置は、窒化物半導体を用いたＭＩＳＦＥＴであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態３（図１２）との違いは、（１）電子走行層ＥＴとバッファ層ＢＵとの間にｐ型の窒化物半導体層ＰＬを設けた点および（２）第２領域２Ａのゲート絶縁膜ＧＩ上にフィールドプレート電極ＦＰを設けた点である。これらの点について詳細に説明し、他の点については、その詳細な説明を省略する。

本実施の形態の半導体装置においては、基板Ｓ上に、バッファ層ＢＵ、ｐ型の窒化物半導体層ＰＬおよび電子走行層ＥＴが順に形成され、第２領域２Ａの電子走行層ＥＴ上には、電子供給層ＥＳが形成されている。そして、電子走行層ＥＴと電子供給層ＥＳとの界面近傍の電子走行層ＥＴ側には、２次元電子ガス２ＤＥＧが生成される。バッファ層ＢＵ、電子走行層ＥＴおよび電子供給層ＥＳとしては、実施の形態１と同様の材料を用いることができる。ｐ型の窒化物半導体層ＰＬとしては、例えば、ｐ型の窒化ガリウム層（ｉ−ＧａＮ層）を用いることができる。ｐ型の不純物イオンとしては、Ｍｇイオンを用いる。

第１領域１Ａの電子走行層ＥＴの表面は、第２領域２Ａの電子走行層ＥＴの表面（言い換えれば、電子走行層ＥＴと電子供給層ＥＳとの境界面）より低く配置されている。そして、第１領域１Ａの電子走行層ＥＴ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。そして、ゲート電極ＧＥに正の電位（閾値電位）が印加された場合には、ゲート絶縁膜ＧＩとｐ型ウエルＰＷとの界面近傍には、チャネルが形成される。なお、後述するドレイン電極ＤＥの下の電子走行層ＥＴの表面も、電子走行層ＥＴと電子供給層ＥＳとの境界面より低く配置されている。

本実施の形態の半導体装置においても、チャネルの形成の有無により、オン／オフを切り替えることができ、ノーマリーオフ型の半導体装置となる。

ゲート電極ＧＥの下方の電子走行層ＥＴおよびｐ型の窒化物半導体層ＰＬ中にはｐ型ウエル（ｐ型の半導体領域）ＰＷが形成されている。

また、第１領域１Ａのｐ型ウエルＰＷの端部には、高濃度のｎ型の半導体領域ＮＰが形成されている。この高濃度のｎ型の半導体領域ＮＰ上には、ソース電極ＳＥが形成されている。

また、第２領域２Ａの端部の電子走行層ＥＴ中には、高濃度のｎ型の半導体領域ＮＰが形成されている。この高濃度のｎ型の半導体領域ＮＰ上には、ドレイン電極ＤＥが形成されている。

また、第１領域１Ａと第２領域２Ａとの境界部の電子走行層ＥＴ中には、高濃度のｎ型の半導体領域ＮＰが形成されている。

３つの高濃度のｎ型の半導体領域ＮＰのうち、電子走行層ＥＴ中に設けられた高濃度のｎ型の半導体領域ＮＰは、ｐ型の窒化物半導体層ＰＬまで拡散している。言い換えれば、第２領域２Ａの端部の高濃度のｎ型の半導体領域ＮＰおよび第１領域１Ａと第２領域２Ａとの境界部の高濃度のｎ型の半導体領域ＮＰは、電子走行層ＥＴとｐ型の窒化物半導体層ＰＬと接している。

よって、上記２つの高濃度のｎ型の半導体領域ＮＰは、ソース電極ＳＥとドレイン電極ＤＥ間を低抵抗化する役割を果たすとともに、ｐｎダイオード（ｐｎ接合）を構成する。このｐｎダイオードにより、ドレイン電極からソース電極へ逆電流が流れた場合、ｐｎダイオードによる保護機能が働き、半導体装置の破壊を防止することができる。このように、本実施の形態によれば、ｐｎダイオードを内蔵させることにより、外付けの保護ダイオードが不要となり、装置の縮小化や低コスト化を図ることができる。

また、ｐ型ウエルＰＷと、電子走行層ＥＴと電子供給層ＥＳとの積層部との間には、低濃度のｎ型の半導体領域ＮＭおよび高濃度のｎ型の半導体領域ＮＰが形成されている。低濃度のｎ型の半導体領域ＮＭは、ｐ型ウエルＰＷ側に形成され、高濃度のｎ型の半導体領域ＮＰは、電子走行層ＥＴと電子供給層ＥＳとの積層部（２次元電子ガス２ＤＥＧ）側に形成される。

実施の形態３において説明したように、第１領域１Ａの電子走行層ＥＴの表面は、第２領域２Ａの電子走行層ＥＴの表面より低く配置されていても、高濃度のｎ型の半導体領域ＮＰの熱拡散により、高濃度のｎ型の半導体領域ＮＰが２次元電子ガス２ＤＥＧ側に拡散するため、ソース電極ＳＥとドレイン電極ＤＥ間の電子の経路に支障をきたすことはない。

第１領域１Ａのｐ型ウエルＰＷ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが配置されている。また、第２領域２Ａの電子供給層ＥＳ上には、ゲート絶縁膜ＧＩを介してフィールドプレート電極ＦＰが配置されている。このフィールドプレート電極ＦＰは、ゲート電極ＧＥと電気的に接続されていてもよく、また、ソース電極ＳＥと電気的に接続されていてもよい。このように、フィールドプレート電極ＦＰを設けることにより、ゲート電極ＧＥの近傍やソース電極ＳＥとドレイン電極ＤＥとの間の電界集中を緩和させ、ＭＩＳＦＥＴの耐圧を向上させることができる。

このように、本実施の半導体装置の構成によれば、実施の形態３の効果に加え、次の効果を奏する。ｐｎダイオードを内蔵させることにより、外付けの保護ダイオードが不要となり、装置の縮小化や低コスト化を図ることができる。また、フィールドプレート電極ＦＰを設けることにより、ＭＩＳＦＥＴの耐圧を向上させることができる。

［製法説明］
次いで、図２１〜図２４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２１〜図２４は、本実施の形態の半導体装置の製造工程を示す断面図である。

図２１に示すように、基板Ｓとして、実施の形態１と同様のシリコンからなる半導体基板を準備する。次いで、実施の形態１と同様にして、基板Ｓ上に、バッファ層ＢＵを形成する。

次いで、バッファ層ＢＵ上に、ｐ型の窒化物半導体層ＰＬを形成する。例えば、バッファ層ＢＵ上に、ｐ型の不純物イオンであるＭｇイオンをドープしながら窒化ガリウム層をヘテロエピタキシャル成長させることにより、ｐ型の窒化ガリウム層（ｐ−ＧａＮ層）を形成する。このｐ型の窒化物半導体層ＰＬの電子親和力は、バッファ層ＢＵの電子親和力より大きい。また、このｐ型の窒化物半導体層ＰＬは、バッファ層ＢＵよりバンドギャップが狭い窒化物半導体である。

次いで、実施の形態１と同様にして、ｐ型の窒化物半導体層ＰＬ上に、電子走行層ＥＴおよび電子供給層ＥＳを順次形成する。

次いで、実施の形態３と同様に、第１領域１Ａの電子供給層ＥＳおよび第２領域２Ａの端部の電子供給層ＥＳを除去する。この際、電子供給層ＥＳがエッチングされ、電子走行層ＥＴが露出した後も、エッチングを継続し、オーバーエッチングを行う。これにより、図２２に示すように、電子走行層ＥＴの露出面である後退面Ｒは、電子走行層ＥＴと電子供給層ＥＳとの境界面より低くなる。この際、第２領域２Ａの端部の電子供給層ＥＳも同様にエッチングされるため、この部位においても、電子走行層ＥＴの表面が、電子走行層ＥＴと電子供給層ＥＳとの境界面より低くなる。なお、電子走行層ＥＴおよび電子供給層ＥＳの積層部には、２次元電子ガス２ＤＥＧが形成される。

次いで、実施の形態３と同様に、露出した電子走行層ＥＴ中に不純物イオンを注入することにより、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび３つの高濃度のｎ型の半導体領域ＮＰを形成する。次いで、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび高濃度のｎ型の半導体領域ＮＰ中の不純物イオンを活性化させるための熱処理を施す。この熱処理により、電子走行層ＥＴと電子供給層ＥＳとの積層部の両側の高濃度のｎ型の半導体領域ＮＰが、電子供給層ＥＳの下側に潜り込むように拡散するため、高濃度のｎ型の半導体領域ＮＰと２次元電子ガス２ＤＥＧとの電気的接続を図ることができる（図２３）。

次いで、実施の形態３と同様にして、高濃度のｎ型の半導体領域ＮＰ、ｐ型ウエルＰＷ、低濃度のｎ型の半導体領域ＮＭおよび電子供給層ＥＳ上に、ゲート絶縁膜ＧＩを形成する。次いで、図２４に示すように、ゲート絶縁膜ＧＩ上に、ゲート電極ＧＥおよびフィールドプレート電極ＦＰを形成する。例えば、ゲート絶縁膜ＧＩ上に、導電性膜（ＧＥ）として、例えば、窒化チタン（ＴｉＮ）膜を反応性スパッタリング法により堆積する。

次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることにより、窒化チタンを、低濃度のｎ型の半導体領域ＮＭと高濃度のｎ型の半導体領域ＮＰとの間に位置するｐ型ウエルＰＷの上方に残存させるとともに、電子走行層ＥＴの上方にも残存させる。これにより、ｐ型ウエルＰＷの上方にゲート電極ＧＥが形成され、電子供給層ＥＳの上方にフィールドプレート電極ＦＰが形成される。ゲート電極ＧＥおよびフィールドプレート電極ＦＰの形成材料としては、実施の形態１のゲート電極ＧＥと同様の材料を用いることができる。

次いで、実施の形態１と同様にして、ゲート電極ＧＥおよびフィールドプレート電極ＦＰ上に絶縁層ＩＬを形成する。次いで、実施の形態１と同様にして、絶縁層ＩＬおよびゲート絶縁膜ＧＩ中に、コンタクトホールＣ１を形成し、その内部に導電性膜を埋め込むことによりソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥは、第１領域１Ａの端部の高濃度のｎ型の半導体領域ＮＰ上に形成され、ドレイン電極ＤＥは、第２領域２Ａの端部の高濃度のｎ型の半導体領域ＮＰ上に形成される（図２０参照）。

このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。また、電子供給層ＥＳのオーバーエッチングを可能にすることでプロセスマージンが拡大し、半導体装置の製造がより容易となる。また、製造歩留りを向上させることができる。また、ｐｎダイオードを内蔵させることにより、外付けの保護ダイオードが不要となり、装置の縮小化や低コスト化を図ることができる。また、フィールドプレート電極ＦＰを設けたので、耐圧の良好な半導体装置を製造することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、実施の形態１の第１領域１Ａの電子供給層ＥＳの除去の際、実施の形態３で説明したオーバーエッチングを行ってもよい。

また、実施の形態１や実施の形態４の構成に、実施の形態５のフィールドプレート電極ＦＰを適用してもよい。

１Ａ 第１領域
２Ａ 第２領域
２ＤＥＧ ２次元電子ガス
ＢＵ バッファ層
Ｃ チャネル
Ｃ１ コンタクトホール
ＤＥ ドレイン電極
ＤＬ ドレイン線
ＥＳ 電子供給層
ＥＴ 電子走行層
ＦＰ フィールドプレート電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＬ ゲート線
ＩＬ 絶縁層
ＮＭ 低濃度のｎ型の半導体領域
ＮＰ 高濃度のｎ型の半導体領域
ＰＧ プラグ
ＰＬ ｐ型の窒化物半導体層
ＰＷ ｐ型ウエル
Ｒ 後退面
Ｓ 基板
ＳＥ ソース電極
ＳＬ ソース線
Ｔ 溝

Claims (21)

1. 基板の上方に形成され、第１領域と第２領域とを有する第１窒化物半導体層と、
   前記第２領域の前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
   前記第１領域の前記第１窒化物半導体層の表面よりなる後退面と、
   前記後退面上に、ゲート絶縁膜を介して配置されたゲート電極と、
   前記ゲート電極の下方の前記第１領域の前記第１窒化物半導体層中に形成されたｐ型の第１半導体領域と、
   前記ゲート電極の一方の側であって、前記第２領域と逆側に位置する前記第１窒化物半導体層上に形成された第１電極と、
   前記第１電極の下に形成されたｎ型の第２半導体領域と、
   を有する、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１領域の前記ｐ型の第１半導体領域中にチャネルが形成され、前記第２領域の前記第１窒化物半導体層と前記第２窒化物半導体層との界面の前記第１窒化物半導体層側に２次元電子ガスが形成される、半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１領域と前記第２領域との間の前記第１窒化物半導体層中に形成されたｎ型の第３半導体領域を有し、
   前記ｎ型の第３半導体領域は、前記ｎ型の第２半導体領域よりｎ型不純物濃度が低い、半導体装置。
4. 請求項３記載の半導体装置において、
   前記ｎ型の第２半導体領域のｎ型不純物濃度は、１×１０^２０／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であり、
   前記ｎ型の第３半導体領域のｎ型不純物濃度は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である、半導体装置。
5. 請求項４載の半導体装置において、
   前記ｐ型の第１半導体領域のｐ型不純物濃度は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である、半導体装置。
6. 請求項３載の半導体装置において、
   前記第２窒化物半導体層上に形成された第２電極を有する、半導体装置。
7. 請求項３記載の半導体装置において、
   前記第２領域の前記第１領域と逆側の端部の前記第１窒化物半導体層中に形成されたｎ型の第４半導体領域と、
   前記ｎ型の第４半導体領域上に形成された第２電極と、
   を有し、
   前記ｎ型の第４半導体領域は、前記ｎ型の第３半導体領域よりｎ型不純物濃度が高い、半導体装置。
8. 請求項７記載の半導体装置において、
   前記ｎ型の第２半導体領域および前記ｎ型の第４半導体領域のｎ型不純物濃度は、１×１０^２０／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であり、
   前記ｎ型の第３半導体領域のｎ型不純物濃度は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下であり、
   前記ｐ型の第１半導体領域のｐ型不純物濃度は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である、半導体装置。
9. 請求項３記載の半導体装置において、
   前記ｎ型の第３半導体領域と前記２次元電子ガスとの間の前記第１窒化物半導体層中に形成されたｎ型の第５半導体領域を有する、半導体装置。
10. 請求項９記載の半導体装置において、
    前記ｎ型の第２半導体領域および前記ｎ型の第５半導体領域のｎ型不純物濃度は、１×１０^２０／ｃｍ^３以上１×１０^２１／ｃｍ^３以下であり、
    前記ｎ型の第３半導体領域のｎ型不純物濃度は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下であり、
    前記ｐ型の第１半導体領域のｐ型不純物濃度は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である、半導体装置。
11. 請求項３記載の半導体装置において、
    前記第２領域の前記第１領域と逆側の端部の前記第１窒化物半導体層中に形成されたｎ型の第４半導体領域と、
    前記ｎ型の第４半導体領域上に形成された第２電極と、
    前記ｎ型の第３半導体領域と前記２次元電子ガスとの間の前記第１窒化物半導体層中に形成されたｎ型の第５半導体領域と、
    を有し、
    前記ｎ型の第４半導体領域および前記ｎ型の第５半導体領域は、前記ｎ型の第３半導体領域よりｎ型不純物濃度が高い、半導体装置。
12. 請求項３記載の半導体装置において、
    前記後退面は、前記第２領域の前記第１窒化物半導体層の表面より低い位置に位置する、半導体装置。
13. 請求項１１記載の半導体装置において、
    前記後退面は、前記第２領域の前記第１窒化物半導体層の表面より低い位置に位置する、半導体装置。
14. 請求項３記載の半導体装置において、
    前記ゲート絶縁膜は、前記第２領域の前記第２窒化物半導体層上まで延在し、
    前記第２領域の前記第２窒化物半導体層上に前記ゲート絶縁膜を介して配置された第３電極を有する、半導体装置。
15. 請求項１１記載の半導体装置において、
    前記ゲート絶縁膜は、前記第２領域の前記第２窒化物半導体層上まで延在し、
    前記第２領域の前記第２窒化物半導体層上に前記ゲート絶縁膜を介して配置された第３電極を有する、半導体装置。
16. 基板の上方に形成され、第１領域と第２領域とを有する第１窒化物半導体層と、
    前記第２領域の前記第１窒化物半導体層上に形成され、前記第１窒化物半導体層よりバンドギャップが広い第２窒化物半導体層と、
    前記第１領域の前記第１窒化物半導体層の表面よりなる後退面と、
    前記後退面上に、ゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の下方の前記第１領域の前記第１窒化物半導体層中に形成されたｐ型の第１半導体領域と、
    前記ゲート電極の一方の側であって、前記第２領域と逆側に位置する前記第１窒化物半導体層上に形成された第１電極と、
    前記第１電極の下に形成されたｎ型の第２半導体領域と、
    前記第２領域の前記第１領域と逆側の端部の前記第１窒化物半導体層中に形成されたｎ型の第４半導体領域と、
    前記ｎ型の第４半導体領域上に形成された第２電極と、
    前記ｎ型の第３半導体領域と前記２次元電子ガスとの間の第１窒化物半導体層中に形成されたｎ型の第５半導体領域と、
    を有する、半導体装置。
17. 請求項１６記載の半導体装置において、
    前記後退面は、前記第２領域の前記第１窒化物半導体層の表面より低い位置に位置し、
    前記ゲート絶縁膜は、前記第２領域の前記第２窒化物半導体層上まで延在し、
    前記第２領域の前記第２窒化物半導体層上に前記ゲート絶縁膜を介して配置された第３電極を有する、半導体装置。
18. 請求項１６記載の半導体装置において、
    前記第１窒化物半導体層の下に形成されたｐ型の第３窒化物半導体層を有し、
    前記第２半導体領域は、前記第１窒化物半導体層から前記第３窒化物半導体層の途中までの深さとなるように形成され、
    前記第２半導体領域と前記第３窒化物半導体層とで、ｐｎ接合が形成されている、半導体装置。
19. 基板の上方に形成された第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
    前記第２窒化物半導体層を貫通し、前記第１窒化物半導体層まで到達する溝と、
    前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
    を有し、
    前記第１窒化物半導体層のバンドギャップは、前記第２窒化物半導体層のバンドギャップより狭く、
    前記溝の底部の第１窒化物半導体層中に、前記溝の底部と接するように形成されたｐ型の第１半導体領域を有する、半導体装置。
20. 請求項１９載の半導体装置において、
    前記ｐ型の第１半導体領域のｐ型不純物濃度は、１×１０^１７／ｃｍ^３以上１×１０^１９／ｃｍ^３以下である、半導体装置。
21. 請求項１９記載の半導体装置において、
    前記ゲート電極の一方の側に位置する前記第２窒化物半導体層上に形成された第１電極と、
    前記ゲート電極の他方の側に位置する前記第２窒化物半導体層上に形成された第２電極と、
    を有する、半導体装置。

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