JP2015226044A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2015226044A JP2015226044A JP2014112264A JP2014112264A JP2015226044A JP 2015226044 A JP2015226044 A JP 2015226044A JP 2014112264 A JP2014112264 A JP 2014112264A JP 2014112264 A JP2014112264 A JP 2014112264A JP 2015226044 A JP2015226044 A JP 2015226044A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- layer
- semiconductor device
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】半導体装置の特性を向上させる。【解決手段】第2領域2Aの電子走行層ET上に形成され、電子走行層ETよりバンドギャップが広い電子供給層ESと、第1領域1Aの電子走行層ETの表面よりなる後退面Rと、後退面R上に、ゲート絶縁膜GIを介して配置されたゲート電極GEと、を有するように半導体装置を構成する。そして、ゲート電極GEの下方の第1領域の電子走行層ET中にp型ウエルPWを設け、ゲート電極GEの一方の側の下方の電子走行層ET中に、高濃度のn型の半導体領域NPを設ける。このような装置によれば、チャネルCの形成の有無により、オン/オフを切り替えることができ、第2領域2Aには、2次元電子ガス2DEGが生成するため、キャリアの移動度や耐圧を向上させることができる。また、チャネルCが形成される領域にp型ウエルPWを設けたので、n型キャリアの影響を緩和し、スイッチング特性を向上させることができる。【選択図】図1
Description
本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
近年、Siよりも大きなバンドギャップを有するIII−V族の化合物を用いた半導体装置が注目されている。その中でも、窒化ガリウム(GaN)などの窒化物半導体を用いた半導体装置は、高速かつ低損失で動作する特性を備えている。また、窒化ガリウム系の窒化物半導体を用いたパワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)は、ノーマリーオフ動作が可能であり、その開発が進められている。
例えば、以下の特許文献1には、III族窒化物系化合物半導体からなり、シートキャリア密度が、1×1012cm−2以上5×1013cm−2以下である半導体動作層と、半導体動作層上に形成された第1の電極及び第2の電極とを備え、半導体動作層における転位密度が1×108cm−2以上、5×108cm−2以下である半導体装置が開示されている。
また、以下の特許文献2には、AlGaNで構成された第1層と、GaNで構成された第2層と、ゲート電極と、ソース電極と、ドレイン電極を有する半導体素子が開示されている。第1層は、ゲート電極と第2層の間に形成された領域を有し、第1層と第2層の境界部付近にチャネルが形成される。第2層の導電型はp型であり、p型不純物であるMgがドーピングされている。第2層は、ソース電極に接している。
また、以下の特許文献3および4には、トレンチ溝やリセス部を有するノーマリーオフ型の窒化物半導体素子が開示されている。
本発明者は、上記のような窒化物半導体を用いた半導体装置の研究開発に従事しており、ノーマリーオフ型の半導体装置の特性向上について、鋭意検討している。その過程において、窒化物半導体を用いた半導体装置について更なる改善の余地があることが判明した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第1領域と第2領域とを有し、電子走行層の第2領域上にのみ、電子供給層を形成し、第1領域の電子走行層上に、ゲート絶縁膜を介してゲート電極を設ける。そして、第1領域の電子走行層中には、p型ウエルが設けられている。また、ゲート電極GEの第2領域と逆側の電子走行層上には、第1電極が設けられ、第1電極の下には、n型の半導体領域が設けられている。
本願において開示される一実施の形態に示される半導体装置は、電子走行層上に形成された電子供給層と、電子供給層を貫通し、電子走行層まで到達する溝上にゲート絶縁膜を介して配置されたゲート電極とを有する。そして、溝の底部の電子走行層中には、溝の底部と接するようにp型ウエルが設けられている。
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
(実施の形態1)
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図1は、本実施の形態の半導体装置の構成を示す断面図である。図2は、本実施の形態の半導体装置の構成を示す平面図である。例えば、図1は、図2のA−A断面部に対応する。
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図1は、本実施の形態の半導体装置の構成を示す断面図である。図2は、本実施の形態の半導体装置の構成を示す平面図である。例えば、図1は、図2のA−A断面部に対応する。
[構造説明]
図1に示す半導体装置は、窒化物半導体を用いたMIS(Metal Insulator Semiconductor)型の電界効果トランジスタ(FET;Field Effect Transistor)である。この半導体装置は、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)やパワートランジスタとも呼ばれる。
図1に示す半導体装置は、窒化物半導体を用いたMIS(Metal Insulator Semiconductor)型の電界効果トランジスタ(FET;Field Effect Transistor)である。この半導体装置は、高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)やパワートランジスタとも呼ばれる。
図1に示すように、本実施の形態の半導体装置においては、基板S上に、窒化物半導体よりなる複数の層(BU、ET、ES)が積層されている。基板Sの第1領域1Aは、ゲート電極GEを有するMISFETが形成される領域であり、第2領域2Aは、電子走行層ETと電子供給層ESとの積層部(2次元電子ガス2DEG)が形成される領域である。別の言い方をすれば、第1領域1Aは、ソース電極SEから上記積層部の端部までの領域であり、第2領域2Aは、上記積層部の端部からドレイン電極DEまでの領域である。
上記基板S上には、バッファ層BUおよび電子走行層(チャネル層ともいう)ETが順に形成されている。そして、第2領域2Aの電子走行層ET上には、電子供給層(障壁層ともいう)ESが形成されている。一方、第1領域1Aの電子走行層ET上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。このゲート電極GEの幅(ゲート長)は、第1領域1Aの幅より小さい。そして、この第1領域1Aには、ゲート電極GEのみならず、後述するソース電極SEも形成されている。言い換えれば、平坦性の良好な第1領域1Aの電子走行層ET上にゲート電極GEおよびソース電極SEが形成されている。
なお、ゲート絶縁膜GIは、第1領域1Aの電子走行層ET上から第2領域2Aの電子供給層ES上まで延在している。また、ゲート電極GE上には、絶縁層ILが形成されている。
ゲート電極GEの下方の電子走行層ET中にはp型ウエル(p型の半導体領域)PWが形成されている。
また、p型ウエルPWと、電子走行層ETと電子供給層ESとの積層部との間には、低濃度のn型の半導体領域NMが形成されている。
また、ゲート電極GEの一方の側であって、第2領域2Aと逆側の電子走行層ET中には、高濃度のn型の半導体領域NPが形成されている。別の言い方をすれば、ゲート電極GEの第2領域2Aと逆側の電子走行層ET中に高濃度のn型の半導体領域NPが形成されている。さらに、別の言い方をすれば、第1領域1Aの第2領域2Aと逆側の端部の電子走行層ET中に高濃度のn型の半導体領域NPが形成されている。ここでは、高濃度のn型の半導体領域NPは、p型ウエルPW中に形成されている。また、この高濃度のn型の半導体領域NP上には、ソース電極SEが形成されている。
また、ゲート電極GEの他方の側であって、ゲート電極GEの端部から離間した第2領域2Aの電子供給層ES上には、ドレイン電極DEが形成されている。ゲート電極GEの端部からドレイン電極DEの距離は、例えば、2μm〜15μm程度である。
ここで、本実施の形態の半導体装置においては、電子走行層ETと電子供給層ESとの界面近傍の電子走行層ET側に、2次元電子ガス2DEGが生成される。また、ゲート電極GEに正の電位(閾値電位)が印加された場合には、ゲート絶縁膜GIとp型ウエルPWとの界面近傍には、チャネルCが形成される。
上記2次元電子ガス2DEGは次のメカニズムで形成される。電子走行層ETや電子供給層ESを構成する窒化物半導体(ここでは、窒化ガリウム系の半導体)は、それぞれ、禁制帯幅(バンドギャップ)や電子親和力が異なる。このため、これらの半導体の接合面に、井戸型ポテンシャルが生成される。この井戸型ポテンシャル内に電子が蓄積されることにより、電子走行層ETと電子供給層ESとの界面近傍に、2次元電子ガス2DEGが生成される。
そして、電子走行層ETと電子供給層ESとの界面近傍に形成される、2次元電子ガス2DEGは、第1領域1Aにおいて途切れている。このため、ゲート電極GEに正の電位(閾値電位)が印加され、ゲート絶縁膜GIとp型ウエルPWとの界面近傍に、チャネルCが形成された場合には、チャネルCと2次元電子ガス2DEGとが繋がり、ソース電極SEとドレイン電極DEとの間の電気的導通を図ることができる。このように、チャネルCの形成の有無により、オン/オフを切り替えることができる。言い換えれば、ノーマリーオフ型の半導体装置を実現することができる。
また、低濃度のn型の半導体領域NMにより、チャネルCと2次元電子ガス2DEGとの電気的接続を良好にすることができる。
また、本実施の形態においては、第2領域2Aには、2次元電子ガス2DEGが生成するため、キャリアの移動度を向上させることができる。また、2次元電子ガス2DEGが電界緩和層となるため、耐圧を向上させることができる。
また、第1領域1Aにおいて露出した電子走行層ET上に、ゲート絶縁膜GIを介してゲート電極GEを形成しているため、チャネルCの平坦性や均一性などの安定性を良くすることができる。例えば、特許文献3や4に記載のように溝を形成し、溝の内部にゲート絶縁膜を介してゲート電極が配置される構成においては、溝の側壁にも、チャネルが形成され、チャネルの平坦性が悪くなる。また、溝の角部においては、ゲート絶縁膜の膜厚が大きくなるためチャネルの均一性も悪くなる。これに対し、本実施の形態によれば、チャネルCの平坦性や均一性を良くすることができる。
また、チャネルCが形成される領域にp型ウエルPWを設けたので、n型キャリアの影響を緩和し、n型キャリアによる閾値電位の低下やノーマリーオン化を防止することができる。別の言い方をすれば、MISFETの閾値電位を向上し、ノーマリーオフ特性を向上させることができる。n型キャリアは、例えば、電子供給層ESのエッチングの際などに生じる。このように、p型ウエルPWを設けることにより、半導体装置のオン/オフのスイッチング特性を向上させることができる。
また、p型ウエルPWを設けても、その内部に高濃度のn型の半導体領域NPを設け、その上にソース電極SEを配置したので、ソース電極SEとp型ウエルPWに形成されるチャネルとの電気的接続を良好にすることができる。
一方、特許文献1や2に記載のように、電子走行層ETをp型の層とした場合には、チャネルが形成される領域においては、閾値電位の低下やノーマリーオン化を防止することができる。しかしながら、特許文献1では、p型の層でのキャリアの移動度が低下する。また、2次元電子ガス2DEGが形成されていないため、2次元電子ガス2DEGによるキャリアの移動度の向上や耐圧の向上を図ることができない。また、特許文献2においては、2次元電子ガス2DEGを利用しているものの、チャネルが形成される領域上にも、AlGaN層が形成されている。このため、閾値電位の調整が困難となり、さらには、チャネルが形成される領域においても2次元電子ガス2DEGが形成されるため、この2次元電子ガス2DEGを相殺するために、p型の層を高濃度化する必要がある。また、p型の層を高濃度化しても、その中のホールキャリア濃度が低ければ、2次元電子ガス2DEGを相殺することはできない。p型の層は活性化し難いため、ホールキャリア濃度を確保することが困難である。これに対し、本実施の形態においては、チャネルCが形成される領域には、2次元電子ガス2DEGが形成されないためp型ウエルPWの不純物濃度(ホールキャリア濃度)が低くてもよく、容易にn型キャリアによる閾値電位の低下やノーマリーオン化を防止することができる。p型ウエルPWのp型不純物濃度は、例えば、1×1017/cm3以上1×1019/cm3以下である。また、ホールキャリア濃度としては、p型不純物の1%〜5%程度であればよい。即ち、p型ウエルPWのp型不純物のうち、数%程度が活性化すればよい。また、特許文献2のp型の層においては、キャリアの移動度が低下する。これは、p型不純物によりキャリアの移動が妨げられるためである。よって、2次元電子ガス2DEGの形成領域においても、p型不純物が含有している特許文献2においては、当該領域においてキャリアの移動度が低下してしまう。これに対し、本実施の形態においては、部分的、即ち、チャネルCの形成領域のみをp型化したので、2次元電子ガス2DEGの形成領域でのキャリアの移動度を維持しつつ、チャネルCの安定性を図ることができる。
上記ゲート電極GE、ソース電極SEおよびドレイン電極DEのレイアウトに制限はないが、これらの電極は、例えば、図2のように配置される。ソース電極SEとドレイン電極DEは、例えば、Y方向に延在するライン状である。言い換えれば、Y方向に長辺を有する矩形状(四角形状)である。ソース電極SEとドレイン電極DEは、交互にX方向に並んで配置される。そして、ソース電極SEとドレイン電極DEとの間にゲート電極GEが配置される。例えば、複数のゲート電極GEの一方の端部(図中上側)は、X方向に延在するゲート線GLに接続される。また、複数のゲート電極GEの一方の端部(図中下側)は、X方向に延在するゲート線GLに接続される。なお、2本のゲート線GLのうち、いずれかを省略し、ゲート電極GEおよびゲート線GLの総形状を櫛歯状としてもよい。また、複数のソース電極SEは、プラグ(接続部)PGを介してX方向に延在するソース線SLと接続されている。また、複数のドレイン電極DEは、プラグ(接続部)PGを介してX方向に延在するドレイン線DLと接続されている。なお、図1においては、ソース線SLおよびドレイン線DLの図示を省略してある。
ここで、本実施の形態においては、ゲート電極GEの幅は、例えば、0.5μm程度、ドレイン電極DEの幅は、例えば、1μm程度、ソース電極SEの幅は、例えば、1μm程度である。ここで言う幅とは、図2中のX方向の幅である。また、ゲート電極GEとドレイン電極DEとの距離は、ゲート電極GEとソース電極SEとの距離より大きい。即ち、ゲート電極GEの下方のチャネルCとドレイン電極DEとの間には、2次元電子ガス2DEGが配置されるため、ゲート電極GEとソース電極SEとの間より、ゲート電極GEとドレイン電極DEとの間が長くなる。例えば、ゲート電極GEの中心線とソース電極SEの中心線との距離は、1.5μm程度であり、ゲート電極GEの中心線とドレイン電極DEの中心線との距離は、10μm程度である。
前述したように、ゲート電極GEの下方には、p型ウエルPWが配置されている。また、ゲート電極GEとドレイン電極DEとの間の下方には、低濃度のn型の半導体領域NMおよび2次元電子ガス2DEGが配置されている。また、ソース電極SEの下には、高濃度のn型の半導体領域NPが配置されている。そして、ソース電極SEから高濃度のn型の半導体領域NP、p型ウエルPW中のチャネル、低濃度のn型の半導体領域NMおよび2次元電子ガス2DEGを介してドレイン電極DEにキャリア(ここでは、電子)が流れる。
例えば、ゲート電極GEとドレイン電極DEとの距離を、ゲート電極GEとソース電極SEとの距離の5倍以上、より好ましくは10倍以上とすることが好ましい。これにより、2次元電子ガス2DEGによるキャリアの移動度の向上効果や耐圧の向上効果を大きくすることができる。
[製法説明]
次いで、図3〜図8を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図3〜図8は、本実施の形態の半導体装置の製造工程を示す断面図である。
次いで、図3〜図8を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図3〜図8は、本実施の形態の半導体装置の製造工程を示す断面図である。
図3に示すように、基板Sとして、例えば、(111)面が露出しているシリコン(Si)からなる半導体基板を用い、その上に、バッファ層BUを形成する。基板S上に、バッファ層BUとして、例えば、AlGaN層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。ここで、第1領域1Aは、ゲート電極GEを有するMISFETが形成される領域であり、第2領域2Aは、電子走行層ETと電子供給層ESとの積層部(2次元電子ガス2DEG)が形成される領域である。基板Sとしては、シリコンからなる基板の他、サファイアからなる基板などを用いてもよい。また、バッファ層BUとしては、AlGaN層の他、AlN層を用いてもよい。また、AlGaN層とAlN層との積層膜(AlGaN/AlN)やAlNとGaNの積層膜(AlN/GaN)などを用いてもよい。
次いで、バッファ層BU上に、電子走行層ETを形成する。例えば、バッファ層BU上に、ノンドープの窒化ガリウム層(i−GaN層)をヘテロエピタキシャル成長させる。この電子走行層ETの電子親和力は、バッファ層BUの電子親和力より大きい。また、この電子走行層ETは、バッファ層BUよりバンドギャップが狭い窒化物半導体である。
次いで、電子走行層ET上に、電子供給層ESとして、例えば、AlGaN層を、有機金属気相成長法などを用いてヘテロエピタキシャル成長させる。この電子供給層ESの電子親和力は、電子走行層ETの電子親和力より小さい。また、この電子供給層ESは、電子走行層ETよりバンドギャップが広い窒化物半導体である。
このようにして、バッファ層BU、電子走行層ETおよび電子供給層ESの積層体が形成される。この積層体は、上記ヘテロエピタキシャル成長、即ち、[0001]結晶軸(C軸)方向に積層するIII族面成長により形成される。言い換えれば、(0001)Ga面成長により上記積層体が形成される。この積層体のうち、電子走行層ETと電子供給層ESとの界面近傍には、2次元電子ガス2DEGが生成される。
次いで、図4に示すように、第1領域1Aの電子供給層ESを除去する。例えば、電子供給層ESに、第1領域を開口した絶縁膜(図示せず、ハードマスク)を形成する。例えば、この絶縁膜として、窒化シリコン膜などを用いる。例えば、窒化シリコン膜を電子供給層ES上に形成し、フォトリソグラフィ技術およびエッチング技術を使用することにより、第1領域1Aに開口部を形成する。
次いで、上記絶縁膜(図示せず、ハードマスク)をマスクとして、電子供給層ESをエッチングする。これにより、第1領域1Aにおいて、電子走行層ETが露出する。この電子走行層ETの露出面は、電子供給層ESの表面より、電子供給層ESの膜厚分だけ後退している。この電子走行層ETの露出面を後退面Rと表す。このように、第1領域1Aの電子供給層ESを除去したので、後退面Rの下には、2次元電子ガス2DEGは形成されない。
次いで、図5に示すように、第1領域1Aの電子走行層ET中に不純物イオンを注入することにより、p型ウエルPW、低濃度のn型の半導体領域NMおよび高濃度のn型の半導体領域NPを形成する。これらの形成順序に制限はないが、例えば、次のように、p型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMの順に形成する。
第1に、p型ウエルPWを形成する。例えば、後退面Rおよび電子供給層ES上に、フォトレジスト膜(図示せず)を形成し、フォトリソグラフィ技術を用いてp型ウエルPWの形成領域のフォトレジスト膜を除去する。これにより、p型ウエルPWの形成領域に開口部を有するフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとして、p型の不純物イオンであるMgイオンを電子走行層ET中に注入することにより、p型ウエルPWを形成する。p型ウエルPWは、2次元電子ガス2DEGと離間して形成される。言い換えれば、p型ウエルPWの2次元電子ガス2DEG側の端部と2次元電子ガス2DEGとは、離れて配置されている。次いで、上記フォトレジスト膜を除去する。
第2に、高濃度のn型の半導体領域NPを形成する。例えば、後退面Rおよび電子供給層ES上に、高濃度のn型の半導体領域NPの形成領域に開口部を有するフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとして、n型の不純物イオンであるSiイオンを電子走行層ET中に注入することにより、高濃度のn型の半導体領域NPを形成する。ここでは、高濃度のn型の半導体領域NPは、p型ウエルPW中に形成され、p型ウエルPWの中でも電子ガス2DEGと逆側の端部に形成される。この高濃度のn型の半導体領域NPは、後述するチャネルCとソース電極SE間に位置する。次いで、上記フォトレジスト膜を除去する。
第3に、低濃度のn型の半導体領域NMを形成する。例えば、後退面Rおよび電子供給層ES上に、低濃度のn型の半導体領域NMの形成領域に開口部を有するフォトレジスト膜が形成される。次いで、このフォトレジスト膜をマスクとして、n型の不純物イオンであるSiイオンを電子走行層ET中に注入することにより、低濃度のn型の半導体領域NMを形成する。ここでは、低濃度のn型の半導体領域NMは、p型ウエルPWと2次元電子ガス2DEGとの間に位置する。別の言い方をすれば、低濃度のn型の半導体領域NMは、第1領域1Aと第2領域2Aの境界部近傍に位置する。次いで、上記フォトレジスト膜を除去する。
なお、p型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMのそれぞれの深さは、p型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMの順に浅くなっている。また、p型ウエルPWの不純物濃度は、中濃度であり、そのp型不純物濃度は、例えば、1×1017/cm3以上1×1019/cm3以下である。また、n型の半導体領域NMは、低濃度であり、そのn型不純物濃度は、例えば、1×1017/cm3以上1×1019/cm3以下である。また、n型の半導体領域NPは、高濃度であり、そのn型不純物濃度は、例えば、1×1020/cm3以上1×1021/cm3以下である。加速エネルギーおよびドーズ量を調整することにより、所望の濃度および深さのp型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMを形成することができる。
次いで、p型ウエルPW、低濃度のn型の半導体領域NMおよび高濃度のn型の半導体領域NP中の不純物イオンを活性化させるための熱処理を施す。例えば、高濃度のn型の半導体領域NP、p型ウエルPW、低濃度のn型の半導体領域NMおよび電子供給層ES上に、キャップ絶縁膜として酸化シリコン膜を形成し、熱処理を行う。この後、キャップ絶縁膜を除去する。キャップ絶縁膜として、窒化シリコン膜を用いてもよい。
次いで、図6に示すように、高濃度のn型の半導体領域NP、p型ウエルPW、低濃度のn型の半導体領域NMおよび電子供給層ES上にゲート絶縁膜GIを形成する。例えば、p型ウエルPW、低濃度のn型の半導体領域NMおよび電子供給層ES上に、ゲート絶縁膜GIとして、酸化アルミニウム膜(Al2O3膜)を、ALD(Atomic Layer Deposition、原子層堆積)法を用いて形成する。例えば、トリメチルアルミニウム(Al(CH3)3、TMA)およびH2O(酸化剤)を原料ガスとし、400℃の雰囲気中で、ALD法を用いて、酸化アルミニウム膜を堆積する。次いで、熱処理を行う。例えば、窒素(N2)雰囲気中で、750℃、1分程度の熱処理を施す。この熱処理により、ゲート絶縁膜GI(ここでは、酸化アルミニウム膜)中のトラップ(欠陥)が低減する。
ゲート絶縁膜GIの形成材料としては、酸化アルミニウム膜の他、酸化シリコン膜、窒化シリコン膜、酸化ハフニウム膜などを用いてもよい。また、これらの膜を積層した積層膜(例えば、窒化シリコン膜/酸化アルミニウム膜)を用いてもよい。さらには、異なる金属の酸化物を積層した積層膜を用いてもよい。例えば、Alの酸化膜である酸化アルミニウム膜とHfの酸化膜である酸化ハフニウム膜(酸化ハフニウム膜/酸化アルミニウム膜)を用いてもよい。GaNなどの窒化物半導体上に形成される絶縁膜としては、下層の窒化物半導体の化学的安定性の観点から、窒化物半導体の直上には、酸化アルミニウム膜を形成することが好ましい。そして、この酸化アルミニウム膜上に、酸化ハフニウム膜を形成した場合、酸化ハフニウム膜によりMISFETの閾値電位を調整することができる。なお、ここで言うゲート絶縁膜GIとは、p型ウエルPW上に配置される絶縁膜を指し、例えば、第2領域2Aにおいては、上記ゲート絶縁膜GIと異なる材料よりなる絶縁膜を配置してもよい。
また、ゲート絶縁膜GIの膜厚に特に限定は無く、例えば、10Vの耐圧を確保できる程度の膜厚が好ましい。即ち、ゲート電極GEに電位が印加された場合、ゲート絶縁膜GIには、10V程度の電位が印加され得る。上記ゲート絶縁膜GIの形成材料を用いて、上記10V程度の耐圧を確保するためには、例えば、30nm以上200nm以下の膜厚とすることが好ましい。
次いで、図7に示すように、p型ウエルPW上にゲート絶縁膜GIを介してゲート電極GEを形成する。具体的には、低濃度のn型の半導体領域NMと高濃度のn型の半導体領域NPとの間に位置するp型ウエルPW上に、ゲート絶縁膜GIを介してゲート電極GEを形成する。
例えば、ゲート絶縁膜GI上に、導電性膜(GE)として、例えば、窒化チタン(TiN)膜を反応性スパッタリング法により堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることにより、窒化チタンを、低濃度のn型の半導体領域NMと高濃度のn型の半導体領域NPとの間に位置するp型ウエルPWの上方のみに残存させる。また、ゲート電極GEの形成材料としては、TiN膜の他、W、Pt、Hfなどの金属または金属化合物を用いてもよい。また、これらの金属を主成分とする(例えば、95質量%以上含有する)合金を用いてもよい。また、これらの金属(合金を含む)または金属化合物を2種以上積層した膜を用いてもよい。
ここで、本実施の形態においては、低濃度のn型の半導体領域NMの形成により、ゲート電極GEの下方のチャネルCと2次元電子ガス2DEGとの電気的接続が良好となる。即ち、第1領域1Aと第2領域2Aの境界までゲート電極GEを延在させた場合、チャネルCと2DEGとの電気的接続を図ることが可能であるが、マスクずれなどにより上記境界からゲート電極がずれて配置された場合(オフセットした場合)には、チャネルCと2次元電子ガス2DEGとの電気的接続が不良となる。また、第1領域1Aと第2領域2Aの境界部においては、ゲート絶縁膜GIの実効的な膜厚が大きくなりチャネルCが均一に形成され難い。これに対し、本実施の形態によれば、平坦性を有する後退面RにチャネルCを均一に形成することができ、低濃度のn型の半導体領域NMにより、2次元電子ガス2DEGとの電気的接続を良好とすることができる。
次いで、図8に示すように、ゲート電極GE上に絶縁層ILを形成し、さらに、絶縁層ILおよびゲート絶縁膜GI中にコンタクトホールC1を形成する。ゲート電極GEおよびゲート絶縁膜GI上に絶縁層ILとして、例えば、酸化シリコン膜をCVD(Chemical Vapor Deposition)法などを用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース電極SEおよびドレイン電極DEのそれぞれの形成領域の絶縁層ILおよびゲート絶縁膜GIを除去することによりコンタクトホールC1を形成する。ここでは、高濃度のn型の半導体領域NPの少なくとも一部上にコンタクトホールC1(ソース電極SE用のコンタクトホールC1)を形成し、第2領域2Aの電子供給層ES上であって、ゲート電極GEと逆側の端部上にコンタクトホールC1(ドレイン電極DE用のコンタクトホールC1)を形成する。
次いで、このコンタクトホールC1の内部に導電性膜を埋め込むことによりソース電極SEおよびドレイン電極DEを形成する。例えば、このコンタクトホールC1の内部におよび絶縁層IL上に、導電性膜として例えばアルミニウム膜を、スパッタリング法などを用いて堆積する。このソース電極SEおよびドレイン電極DEの形成材料としては、Alの他、Cu、Wなどの金属材料を用いてもよい。また、これらの金属を主成分とする(例えば、95質量%以上含有する)合金を用いてもよい。例えば、アルミニウム合金としては、例えば、AlとSiの合金(Al−Si)、AlとCu(銅)との合金(Al−Cu)、AlとSiとCu(Al−Si−Cu)などを用いることができる。ソース電極SEおよびドレイン電極DEの形成材料としては、ソース領域(ソース電極SEの下層の窒化物半導体)およびドレイン領域(ドレイン電極DEの下層の窒化物半導体)とオーミック接続が可能な仕事関数の低い材料を用いることが好ましい。
次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム合金膜をパターニングすることにより、ソース電極SEおよびドレイン電極DEが形成される(図1参照)。
ここで、本実施の形態においては、p型ウエルPWの内部に高濃度のn型の半導体領域NPを設け、その上にソース電極SEを形成したので、ソース電極SEとp型ウエルPWに形成されるチャネルとの電気的接続を良好にすることができる。
また、ソース電極SEの形成領域とゲート電極GEの形成領域(第1領域1A)の電子走行層ETを除去することにより、平坦性の良好な第1領域1Aの電子走行層ET上にゲート電極GEおよびソース電極SEを形成することができる。
以上、詳細に説明したように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。
(実施の形態2)
実施の形態1(図1)においては、ソース電極SE→高濃度のn型の半導体領域NP→p型ウエルPW中のチャネルC→低濃度のn型の半導体領域NM→2次元電子ガス2DEG→ドレイン電極DEに至るキャリア(ここでは電子)の経路が形成されるが、この経路中に、高濃度のn型の半導体領域NPを設け、経路の抵抗を低減してもよい。
実施の形態1(図1)においては、ソース電極SE→高濃度のn型の半導体領域NP→p型ウエルPW中のチャネルC→低濃度のn型の半導体領域NM→2次元電子ガス2DEG→ドレイン電極DEに至るキャリア(ここでは電子)の経路が形成されるが、この経路中に、高濃度のn型の半導体領域NPを設け、経路の抵抗を低減してもよい。
ここでは、低濃度のn型の半導体領域NMと2次元電子ガス2DEGとの間に高濃度のn型の半導体領域NPを設け、また、2次元電子ガス2DEGとドレイン電極DEとの間に高濃度のn型の半導体領域NPを設ける。
[構造説明]
図9は、本実施の形態の半導体装置の構成を示す断面図である。図9に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態1(図1)との違いは、(1)低濃度のn型の半導体領域NMと2次元電子ガス2DEGとの間に設けられた高濃度のn型の半導体領域NPおよび(2)2次元電子ガス2DEGとドレイン電極DEとの間に設けられた高濃度のn型の半導体領域NPであるため、これらの構成について詳細に説明し、他の構成については、その詳細な説明を省略する。
図9は、本実施の形態の半導体装置の構成を示す断面図である。図9に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態1(図1)との違いは、(1)低濃度のn型の半導体領域NMと2次元電子ガス2DEGとの間に設けられた高濃度のn型の半導体領域NPおよび(2)2次元電子ガス2DEGとドレイン電極DEとの間に設けられた高濃度のn型の半導体領域NPであるため、これらの構成について詳細に説明し、他の構成については、その詳細な説明を省略する。
本実施の形態の半導体装置においても、実施の形態1の場合と同様に、基板S上に、バッファ層BUおよび電子走行層ETが順に形成され、第2領域2Aの電子走行層ET上には、電子供給層ESが形成されている。そして、電子走行層ETと電子供給層ESとの界面近傍の電子走行層ET側には、2次元電子ガス2DEGが生成される。また、第1領域1Aの電子走行層ET上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。そして、ゲート電極GEに正の電位(閾値電位)が印加された場合には、ゲート絶縁膜GIとp型ウエルPWとの界面近傍には、チャネルCが形成される。本実施の形態の半導体装置においても、チャネルCの形成の有無により、オン/オフを切り替えることができ、ノーマリーオフ型の半導体装置となる。
ゲート電極GEの下方の電子走行層ET中にはp型ウエル(p型の半導体領域)PWが形成されている。
また、p型ウエルPWと、電子走行層ETと電子供給層ESとの積層部との間には、低濃度のn型の半導体領域NMおよび高濃度のn型の半導体領域NPが形成されている。低濃度のn型の半導体領域NMは、p型ウエルPW側に形成され、高濃度のn型の半導体領域NPは、電子走行層ETと電子供給層ESとの積層部(2次元電子ガス2DEG)側に形成される。
また、ゲート電極GEの一方の側であって、第2領域2Aと逆側の電子走行層ET中には、高濃度のn型の半導体領域NPが形成されている。この高濃度のn型の半導体領域NP上には、ソース電極SEが形成されている。
また、ゲート電極GEの他方の側であって、第2領域2Aのゲート電極GEと逆側の端部の電子走行層ET中には、高濃度のn型の半導体領域NPが形成されている。この高濃度のn型の半導体領域NP上には、電子供給層ESが配置されておらず、ドレイン電極DEが形成されている。ゲート電極GEの端部からドレイン電極DEの距離は、実施の形態1の場合と同様である。また、ゲート電極GE、ソース電極SEおよびドレイン電極DEのレイアウトに制限はなく、例えば、実施の形態1(図2)の場合と同様に配置される。
このように、本実施の形態においても、実施の形態1の場合と同様に、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を提供することができる。
また、(1)低濃度のn型の半導体領域NMと2次元電子ガス2DEGとの間に高濃度のn型の半導体領域NPを設けたので、ソース電極SEとドレイン電極DE間の電子の経路の低抵抗化を図ることができる。即ち、この経路が、ソース電極SE→高濃度のn型の半導体領域NP→p型ウエルPW中のチャネルC→低濃度のn型の半導体領域NM→高濃度のn型の半導体領域NP→2次元電子ガス2DEG→ドレイン電極DEとなり、経路の低抵抗化を図ることができる。
また、(2)2次元電子ガス2DEGとドレイン電極DEとの間に高濃度のn型の半導体領域NPを設けたので、ソース電極SEとドレイン電極DE間の電子経路の低抵抗化を図ることができる。即ち、この経路が、ソース電極SE→高濃度のn型の半導体領域NP→p型ウエルPW中のチャネルC→低濃度のn型の半導体領域NM→2次元電子ガス2DEG→高濃度のn型の半導体領域NP→ドレイン電極DEとなり、経路の低抵抗化を図ることができる。
なお、低濃度のn型の半導体領域NMと2次元電子ガス2DEGとの間の高濃度のn型の半導体領域NPと、2次元電子ガス2DEGとドレイン電極DEとの間の高濃度のn型の半導体領域NPとは必ずしも併用する必要はなく、いずれか一方の構成を採用してもよい。また、低濃度のn型の半導体領域NMと2次元電子ガス2DEGとの間の高濃度のn型の半導体領域NPを採用する場合、低濃度のn型の半導体領域NMを省略してもよい。この場合、ソース電極SEとドレイン電極DE間の電子の経路は、ソース電極SE→高濃度のn型の半導体領域NP→p型ウエルPW中のチャネルC→高濃度のn型の半導体領域NP→2次元電子ガス2DEG→ドレイン電極DEとなる。
[製法説明]
次いで、図10および図11を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図10および図11は、本実施の形態の半導体装置の製造工程を示す断面図である。
次いで、図10および図11を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図10および図11は、本実施の形態の半導体装置の製造工程を示す断面図である。
図10に示すように、基板Sとして、実施の形態1と同様のシリコンからなる半導体基板を準備する。次いで、実施の形態1と同様にして、基板S上に、バッファ層BU、電子走行層ETおよび電子供給層ESを順次形成する。
次いで、実施の形態1と同様に、第1領域1Aの電子供給層ESを除去するのであるが、この際、第2領域2Aの第1領域1Aと逆側の端部に位置する電子供給層ESも除去する。これにより、第1領域1Aにおいて電子走行層ETが露出するとともに、第2領域2Aの端部にも電子走行層ETが露出する。第1領域1Aにおいて電子走行層ETの露出面は後退面Rとなる。また、電子走行層ETおよび電子供給層ESの積層部には、2次元電子ガス2DEGが形成される。
次いで、実施の形態1と同様に、露出した電子走行層ET中に不純物イオンを注入することにより、p型ウエルPW、低濃度のn型の半導体領域NMおよび3つの高濃度のn型の半導体領域NPを形成する(図11)。これらの形成順序に制限はないが、例えば、実施の形態1と同様に、p型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMの順に形成する。p型ウエルPWは、実施の形態1と同様にして形成する。次いで、高濃度のn型の半導体領域NPを形成する。例えば、電子走行層ETおよび電子供給層ES上に、高濃度のn型の半導体領域NPの形成領域に開口部を有するフォトレジスト膜を形成する。ここでは、p型ウエルPW中であって、2次元電子ガス2DEGと逆側の端部、第1領域1Aと第2領域2Aとの境界部、および第2領域2Aの第1領域1Aと逆側の端部に、それぞれ開口部を有するフォトレジスト膜を形成する。
次いで、このフォトレジスト膜をマスクとして、n型の不純物イオンであるSiイオンを注入することにより、3つの高濃度のn型の半導体領域NPを形成する。次いで、フォトレジスト膜を除去する。
次いで、実施の形態1と同様にして、低濃度のn型の半導体領域NMを形成する。例えば、後退面Rおよび電子供給層ES上に、低濃度のn型の半導体領域NMの形成領域に開口部を有するフォトレジスト膜を形成する。次いで、このフォトレジスト膜をマスクとして、n型の不純物イオンであるSiイオンを注入することにより、低濃度のn型の半導体領域NMを形成する。ここでは、低濃度のn型の半導体領域NMは、p型ウエルPWと高濃度のn型の半導体領域NP間に位置する。次いで、フォトレジスト膜を除去する。
なお、p型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMのそれぞれの深さは、p型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMの順に浅くなっている。また、p型ウエルPWの不純物濃度は、中濃度であり、そのp型不純物濃度は、例えば、1×1017/cm3以上1×1019/cm3以下である。また、n型の半導体領域NMは、低濃度であり、そのn型不純物濃度は、例えば、1×1017/cm3以上1×1019/cm3以下である。また、n型の半導体領域NPは、高濃度であり、そのn型不純物濃度は、例えば、1×1020/cm3以上1×1021/cm3以下である。加速エネルギーおよびドーズ量を調整することにより、所望の濃度および深さのp型ウエルPW、高濃度のn型の半導体領域NPおよび低濃度のn型の半導体領域NMを形成することができる。
次いで、p型ウエルPW、低濃度のn型の半導体領域NMおよび高濃度のn型の半導体領域NP中の不純物イオンを活性化させるための熱処理を施す。例えば、高濃度のn型の半導体領域NP、p型ウエルPW、低濃度のn型の半導体領域NMおよび電子供給層ES上に、キャップ絶縁膜として酸化シリコン膜を形成し、熱処理を行う。この後、キャップ絶縁膜を除去する。キャップ絶縁膜として、窒化シリコン膜を用いてもよい。
次いで、実施の形態1と同様にして、高濃度のn型の半導体領域NP、p型ウエルPW、低濃度のn型の半導体領域NMおよび電子供給層ES上に、ゲート絶縁膜GI、ゲート電極GEおよび絶縁層ILを形成する(図9参照)。次いで、実施の形態1と同様にして、絶縁層ILおよびゲート絶縁膜GI中に、コンタクトホールC1を形成し、その内部に導電性膜を埋め込むことによりソース電極SEおよびドレイン電極DEを形成する。ソース電極SEは、第1領域1Aの端部の高濃度のn型の半導体領域NP上に形成され、ドレイン電極DEは、第2領域2Aの端部の高濃度のn型の半導体領域NP上に形成される。
このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。
(実施の形態3)
実施の形態2においては、第1領域1Aの電子供給層ESを除去し、第1領域1Aにおいて露出した電子走行層ETの表面を後退面Rとしたが、第1領域1Aの電子供給層ESの除去の際、オーバーエッチングを行い、第1領域1Aにおける電子走行層ETの表面(後退面R)を第2領域2Aにおける電子走行層ETの表面より低く配置してもよい。
実施の形態2においては、第1領域1Aの電子供給層ESを除去し、第1領域1Aにおいて露出した電子走行層ETの表面を後退面Rとしたが、第1領域1Aの電子供給層ESの除去の際、オーバーエッチングを行い、第1領域1Aにおける電子走行層ETの表面(後退面R)を第2領域2Aにおける電子走行層ETの表面より低く配置してもよい。
[構造説明]
図12は、本実施の形態の半導体装置の構成を示す断面図である。図12に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態2(図9)との違いは、第1領域1Aにおける電子走行層ETの表面(後退面R)が、第2領域2Aの電子走行層ETの表面(言い換えれば、電子走行層ETと電子供給層ESとの境界面)より低く配置されている点である。この点について詳細に説明し、他の点については、その詳細な説明を省略する。
図12は、本実施の形態の半導体装置の構成を示す断面図である。図12に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態2(図9)との違いは、第1領域1Aにおける電子走行層ETの表面(後退面R)が、第2領域2Aの電子走行層ETの表面(言い換えれば、電子走行層ETと電子供給層ESとの境界面)より低く配置されている点である。この点について詳細に説明し、他の点については、その詳細な説明を省略する。
本実施の形態の半導体装置においても、実施の形態1の場合と同様に、基板S上に、バッファ層BUおよび電子走行層ETが順に形成され、第2領域2Aの電子走行層ET上には、電子供給層ESが形成されている。そして、電子走行層ETと電子供給層ESとの界面近傍の電子走行層ET側には、2次元電子ガス2DEGが生成される。
ここで、第1領域1Aの電子走行層ETの表面は、第2領域2Aの電子走行層ETの表面(言い換えれば、電子走行層ETと電子供給層ESとの境界面)より低く配置されている。そして、第1領域1Aの電子走行層ET上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。そして、ゲート電極GEに正の電位(閾値電位)が印加された場合には、ゲート絶縁膜GIとp型ウエルPWとの界面近傍には、チャネルが形成される。なお、後述するドレイン電極DEの下の電子走行層ETの表面も、電子走行層ETと電子供給層ESとの境界面より低く配置される。
本実施の形態の半導体装置においても、チャネルCの形成の有無により、オン/オフを切り替えることができ、ノーマリーオフ型の半導体装置となる。
ゲート電極GEの下方の電子走行層ET中にはp型ウエル(p型の半導体領域)PWが形成されている。
また、p型ウエルPWと、電子走行層ETと電子供給層ESとの積層部との間には、低濃度のn型の半導体領域NMおよび高濃度のn型の半導体領域NPが形成されている。低濃度のn型の半導体領域NMは、p型ウエルPW側に形成され、高濃度のn型の半導体領域NPは、電子走行層ETと電子供給層ESとの積層部(2次元電子ガス2DEG)側に形成される。
ここで、第1領域1Aの電子走行層ETの表面は、第2領域2Aの電子走行層ETの表面より低く配置されていても、高濃度のn型の半導体領域NPの熱拡散により、高濃度のn型の半導体領域NPが2次元電子ガス2DEG側に拡散するため、ソース電極SEとドレイン電極DE間の電子の経路に支障をきたすことはない。また、第1領域1Aの電子供給層ESの除去(エッチング)の際、電子走行層ETと電子供給層ESとの境界面でエッチングを精度良く終了させることは、エッチング条件の調整やエッチング終点の検出の精度を向上させる必要があり、エッチングを精度良く終了させることは困難を要する。
これに対し、本実施の半導体装置の構成によれば、電子供給層ESの除去(エッチング)の際、オーバーエッチングが許容されるため、プロセスマージンが拡大され、その製造が容易となる。また、製造歩留りの向上を図ることができる。このオーバーエッチングの許容量、言い換えれば、第1領域1Aの電子走行層ETの表面と第2領域2Aの電子走行層ETの表面との差(オーバーエッチング量)は、0.5μm以下が好ましい。
[製法説明]
次いで、図13および図14を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図13および図14は、本実施の形態の半導体装置の製造工程を示す断面図である。
次いで、図13および図14を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図13および図14は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、実施の形態1または2と同様にして、基板S上に、バッファ層BU、電子走行層ETおよび電子供給層ESを順次形成する。
次いで、実施の形態2と同様に、第1領域1Aの電子供給層ESおよび第2領域2Aの端部の電子供給層ESを除去する。この際、電子供給層ESがエッチングされ、電子走行層ETが露出した後も、エッチングを継続し、オーバーエッチングを行う。これにより、図13に示すように、電子走行層ETの露出面である後退面Rは、電子走行層ETと電子供給層ESとの境界面より低くなる。この際、第2領域2Aの端部の電子供給層ESも同様にエッチングされるため、この部位においても、電子走行層ETの表面が、電子走行層ETと電子供給層ESとの境界面より低くなる。なお、電子走行層ETおよび電子供給層ESの積層部には、2次元電子ガス2DEGが形成される。
次いで、実施の形態2と同様に、露出した電子走行層ET中に不純物イオンを注入することにより、p型ウエルPW、低濃度のn型の半導体領域NMおよび3つの高濃度のn型の半導体領域NPを形成する。次いで、p型ウエルPW、低濃度のn型の半導体領域NMおよび3つの高濃度のn型の半導体領域NP中の不純物イオンを活性化させるための熱処理を施す。この熱処理により、電子走行層ETと電子供給層ESとの積層部の両側の高濃度のn型の半導体領域NPが、電子供給層ESの下側に潜り込むように拡散するため、高濃度のn型の半導体領域NPと2次元電子ガス2DEGとの電気的接続を図ることができる。
次いで、実施の形態1または2と同様にして、高濃度のn型の半導体領域NP、p型ウエルPW、低濃度のn型の半導体領域NMおよび電子供給層ES上に、ゲート絶縁膜GIを形成し、さらにその上にゲート電極GEおよび絶縁層ILを形成する。次いで、実施の形態1または2と同様にして、絶縁層ILおよびゲート絶縁膜GI中に、コンタクトホールC1を形成し、その内部に導電性膜を埋め込むことによりソース電極SEおよびドレイン電極DEを形成する。ソース電極SEは、第1領域1Aの端部の高濃度のn型の半導体領域NP上に形成され、ドレイン電極DEは、第2領域2Aの端部の高濃度のn型の半導体領域NP上に形成される(図12参照)。
このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。また、電子供給層ESのオーバーエッチングを可能にすることでプロセスマージンが拡大し、半導体装置の製造がより容易となる。また、製造歩留りを向上させることができる。
(実施の形態4)
[構造説明]
図15は、本実施の形態の半導体装置の構成を示す断面図である。図15に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。
[構造説明]
図15は、本実施の形態の半導体装置の構成を示す断面図である。図15に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。
本実施の形態の半導体装置においても、実施の形態1の場合と同様に、基板S上に、バッファ層BU、電子走行層ETおよび電子供給層ESが順に形成されている。
ゲート電極GEは、電子供給層ESを貫通し、電子走行層ETの途中まで掘り込まれた溝Tの内部にゲート絶縁膜GIを介して形成されている。ソース電極SEおよびドレイン電極DEは、ゲート電極GEの両側の電子供給層ES上に形成されている。ゲート電極GE上には、絶縁層ILが形成され、ソース電極SEおよびドレイン電極DEは、絶縁層IL中のコンタクトホールC1内に形成されている。電子走行層ETと電子供給層ESとの界面近傍の電子走行層ET側には、2次元電子ガス2DEGが生成されるが、この2次元電子ガス2DEGは、溝Tにより分断されている。一方、溝Tの上にはゲート絶縁膜GIを介してゲート電極GEが形成されている。このゲート電極GEに正の電位(閾値電位)が印加された場合には、溝Tの底面部に、チャネルが形成される。このため、本実施の形態の半導体装置においては、チャネルの形成の有無により、オン/オフを切り替えることができる。
ここで、本実施の形態においては、溝Tの底面と接する電子走行層ETにp型ウエルPWが形成されている。このように、チャネルが形成される領域にp型ウエルPWを設けたので、n型キャリアの影響を緩和し、n型キャリアによる閾値電位の低下やノーマリーオン化を防止することができる。n型キャリアは、例えば、溝Tの形成の際のエッチング工程などにより生じる。このように、p型ウエルPWを設けることにより、半導体装置のオン/オフのスイッチング特性を向上させることができる。なお、ソース電極SEおよびドレイン電極DEの形成領域の電子供給層ESを除去し、電子走行層ET中に、高濃度のn型の半導体領域NPを設けてもよい。
[製法説明]
次いで、図16〜図19を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図16〜図19は、本実施の形態の半導体装置の製造工程を示す断面図である。
次いで、図16〜図19を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図16〜図19は、本実施の形態の半導体装置の製造工程を示す断面図である。
まず、基板Sとして、実施の形態1と同様のシリコンからなる半導体基板を準備し、実施の形態1と同様にして、基板S上に、バッファ層BU、電子走行層ETおよび電子供給層ESを順次形成する。
次いで、電子走行層ET上に、開口部を有する絶縁膜(図示せず)を形成し、この絶縁膜をマスクとして、電子走行層ETおよび電子供給層ESをエッチングすることにより、電子供給層ESを貫通して電子走行層ETの途中まで達する溝Tを形成する(図16)。この後、マスクとして使用した絶縁膜を除去する。なお、この絶縁膜を残存させた状態で、以降のゲート絶縁膜GIおよびゲート電極GEなどを形成してもよい。
次いで、図17に示すように、溝Tの底面に露出した電子走行層ET中にp型の不純物イオンを注入することにより、p型ウエルPWを形成する。溝Tおよび電子供給層ES上に、フォトレジスト膜(図示せず)を形成し、フォトリソグラフィ技術を用いて、溝T内のフォトレジスト膜を除去する。次いで、このフォトレジスト膜をマスクとして、p型の不純物イオンであるMgイオンを注入することにより、p型ウエルPWを形成する。
次いで、図18に示すように、溝T内を含む電子供給層ES上に、ゲート絶縁膜GIを形成し、次いで、溝Tの内部のゲート絶縁膜GI上にゲート電極GEを形成する。
例えば、溝T内を含む電子供給層ES上に、ゲート絶縁膜GIとして、酸化アルミニウム膜(Al2O3膜)を、実施の形態1と同様にALD法を用いて形成する。次いで、熱処理を行う。ゲート絶縁膜GIの形成材料としては、実施の形態1と同様の材料を用いることができる。次いで、ゲート絶縁膜GI上に、導電性膜(GE)として、例えば、窒化チタン(TiN)膜を反応性スパッタリング法により堆積する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることにより、ゲート電極GEを形成する。ゲート電極GEの形成材料としては、実施の形態1と同様の材料を用いることができる。
次いで、図19に示すように、ゲート電極GEおよびゲート絶縁膜GI上に絶縁層ILを形成し、さらに、絶縁層ILおよびゲート絶縁膜GI中にコンタクトホールC1を形成する。ゲート電極GEおよびゲート絶縁膜GI上に絶縁層ILとして、例えば、酸化シリコン膜をCVD法などを用いて形成する。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース電極SEおよびドレイン電極DEのそれぞれの形成領域の絶縁層ILおよびゲート絶縁膜GIを除去することによりコンタクトホールC1を形成する。次いで、実施の形態1等と同様にして、コンタクトホールC1の内部に導電性膜を埋め込むことによりソース電極SEおよびドレイン電極DEを形成する。なお、コンタクトホールC1の底部の電子供給層ESを除去し、露出した電子走行層ET中に、n型の不純物イオン(例えば、Siイオン)を注入することにより、高濃度のn型の半導体領域を設けてもよい。
このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。
(実施の形態5)
[構造説明]
図20は、本実施の形態の半導体装置の構成を示す断面図である。図20に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態3(図12)との違いは、(1)電子走行層ETとバッファ層BUとの間にp型の窒化物半導体層PLを設けた点および(2)第2領域2Aのゲート絶縁膜GI上にフィールドプレート電極FPを設けた点である。これらの点について詳細に説明し、他の点については、その詳細な説明を省略する。
[構造説明]
図20は、本実施の形態の半導体装置の構成を示す断面図である。図20に示す半導体装置は、窒化物半導体を用いたMISFETであり、高電子移動度トランジスタやパワートランジスタとも呼ばれる。実施の形態3(図12)との違いは、(1)電子走行層ETとバッファ層BUとの間にp型の窒化物半導体層PLを設けた点および(2)第2領域2Aのゲート絶縁膜GI上にフィールドプレート電極FPを設けた点である。これらの点について詳細に説明し、他の点については、その詳細な説明を省略する。
本実施の形態の半導体装置においては、基板S上に、バッファ層BU、p型の窒化物半導体層PLおよび電子走行層ETが順に形成され、第2領域2Aの電子走行層ET上には、電子供給層ESが形成されている。そして、電子走行層ETと電子供給層ESとの界面近傍の電子走行層ET側には、2次元電子ガス2DEGが生成される。バッファ層BU、電子走行層ETおよび電子供給層ESとしては、実施の形態1と同様の材料を用いることができる。p型の窒化物半導体層PLとしては、例えば、p型の窒化ガリウム層(i−GaN層)を用いることができる。p型の不純物イオンとしては、Mgイオンを用いる。
第1領域1Aの電子走行層ETの表面は、第2領域2Aの電子走行層ETの表面(言い換えれば、電子走行層ETと電子供給層ESとの境界面)より低く配置されている。そして、第1領域1Aの電子走行層ET上には、ゲート絶縁膜GIを介してゲート電極GEが形成されている。そして、ゲート電極GEに正の電位(閾値電位)が印加された場合には、ゲート絶縁膜GIとp型ウエルPWとの界面近傍には、チャネルが形成される。なお、後述するドレイン電極DEの下の電子走行層ETの表面も、電子走行層ETと電子供給層ESとの境界面より低く配置されている。
本実施の形態の半導体装置においても、チャネルの形成の有無により、オン/オフを切り替えることができ、ノーマリーオフ型の半導体装置となる。
ゲート電極GEの下方の電子走行層ETおよびp型の窒化物半導体層PL中にはp型ウエル(p型の半導体領域)PWが形成されている。
また、第1領域1Aのp型ウエルPWの端部には、高濃度のn型の半導体領域NPが形成されている。この高濃度のn型の半導体領域NP上には、ソース電極SEが形成されている。
また、第2領域2Aの端部の電子走行層ET中には、高濃度のn型の半導体領域NPが形成されている。この高濃度のn型の半導体領域NP上には、ドレイン電極DEが形成されている。
また、第1領域1Aと第2領域2Aとの境界部の電子走行層ET中には、高濃度のn型の半導体領域NPが形成されている。
3つの高濃度のn型の半導体領域NPのうち、電子走行層ET中に設けられた高濃度のn型の半導体領域NPは、p型の窒化物半導体層PLまで拡散している。言い換えれば、第2領域2Aの端部の高濃度のn型の半導体領域NPおよび第1領域1Aと第2領域2Aとの境界部の高濃度のn型の半導体領域NPは、電子走行層ETとp型の窒化物半導体層PLと接している。
よって、上記2つの高濃度のn型の半導体領域NPは、ソース電極SEとドレイン電極DE間を低抵抗化する役割を果たすとともに、pnダイオード(pn接合)を構成する。このpnダイオードにより、ドレイン電極からソース電極へ逆電流が流れた場合、pnダイオードによる保護機能が働き、半導体装置の破壊を防止することができる。このように、本実施の形態によれば、pnダイオードを内蔵させることにより、外付けの保護ダイオードが不要となり、装置の縮小化や低コスト化を図ることができる。
また、p型ウエルPWと、電子走行層ETと電子供給層ESとの積層部との間には、低濃度のn型の半導体領域NMおよび高濃度のn型の半導体領域NPが形成されている。低濃度のn型の半導体領域NMは、p型ウエルPW側に形成され、高濃度のn型の半導体領域NPは、電子走行層ETと電子供給層ESとの積層部(2次元電子ガス2DEG)側に形成される。
実施の形態3において説明したように、第1領域1Aの電子走行層ETの表面は、第2領域2Aの電子走行層ETの表面より低く配置されていても、高濃度のn型の半導体領域NPの熱拡散により、高濃度のn型の半導体領域NPが2次元電子ガス2DEG側に拡散するため、ソース電極SEとドレイン電極DE間の電子の経路に支障をきたすことはない。
第1領域1Aのp型ウエルPW上には、ゲート絶縁膜GIを介してゲート電極GEが配置されている。また、第2領域2Aの電子供給層ES上には、ゲート絶縁膜GIを介してフィールドプレート電極FPが配置されている。このフィールドプレート電極FPは、ゲート電極GEと電気的に接続されていてもよく、また、ソース電極SEと電気的に接続されていてもよい。このように、フィールドプレート電極FPを設けることにより、ゲート電極GEの近傍やソース電極SEとドレイン電極DEとの間の電界集中を緩和させ、MISFETの耐圧を向上させることができる。
このように、本実施の半導体装置の構成によれば、実施の形態3の効果に加え、次の効果を奏する。pnダイオードを内蔵させることにより、外付けの保護ダイオードが不要となり、装置の縮小化や低コスト化を図ることができる。また、フィールドプレート電極FPを設けることにより、MISFETの耐圧を向上させることができる。
[製法説明]
次いで、図21〜図24を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図21〜図24は、本実施の形態の半導体装置の製造工程を示す断面図である。
次いで、図21〜図24を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図21〜図24は、本実施の形態の半導体装置の製造工程を示す断面図である。
図21に示すように、基板Sとして、実施の形態1と同様のシリコンからなる半導体基板を準備する。次いで、実施の形態1と同様にして、基板S上に、バッファ層BUを形成する。
次いで、バッファ層BU上に、p型の窒化物半導体層PLを形成する。例えば、バッファ層BU上に、p型の不純物イオンであるMgイオンをドープしながら窒化ガリウム層をヘテロエピタキシャル成長させることにより、p型の窒化ガリウム層(p−GaN層)を形成する。このp型の窒化物半導体層PLの電子親和力は、バッファ層BUの電子親和力より大きい。また、このp型の窒化物半導体層PLは、バッファ層BUよりバンドギャップが狭い窒化物半導体である。
次いで、実施の形態1と同様にして、p型の窒化物半導体層PL上に、電子走行層ETおよび電子供給層ESを順次形成する。
次いで、実施の形態3と同様に、第1領域1Aの電子供給層ESおよび第2領域2Aの端部の電子供給層ESを除去する。この際、電子供給層ESがエッチングされ、電子走行層ETが露出した後も、エッチングを継続し、オーバーエッチングを行う。これにより、図22に示すように、電子走行層ETの露出面である後退面Rは、電子走行層ETと電子供給層ESとの境界面より低くなる。この際、第2領域2Aの端部の電子供給層ESも同様にエッチングされるため、この部位においても、電子走行層ETの表面が、電子走行層ETと電子供給層ESとの境界面より低くなる。なお、電子走行層ETおよび電子供給層ESの積層部には、2次元電子ガス2DEGが形成される。
次いで、実施の形態3と同様に、露出した電子走行層ET中に不純物イオンを注入することにより、p型ウエルPW、低濃度のn型の半導体領域NMおよび3つの高濃度のn型の半導体領域NPを形成する。次いで、p型ウエルPW、低濃度のn型の半導体領域NMおよび高濃度のn型の半導体領域NP中の不純物イオンを活性化させるための熱処理を施す。この熱処理により、電子走行層ETと電子供給層ESとの積層部の両側の高濃度のn型の半導体領域NPが、電子供給層ESの下側に潜り込むように拡散するため、高濃度のn型の半導体領域NPと2次元電子ガス2DEGとの電気的接続を図ることができる(図23)。
次いで、実施の形態3と同様にして、高濃度のn型の半導体領域NP、p型ウエルPW、低濃度のn型の半導体領域NMおよび電子供給層ES上に、ゲート絶縁膜GIを形成する。次いで、図24に示すように、ゲート絶縁膜GI上に、ゲート電極GEおよびフィールドプレート電極FPを形成する。例えば、ゲート絶縁膜GI上に、導電性膜(GE)として、例えば、窒化チタン(TiN)膜を反応性スパッタリング法により堆積する。
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、窒化チタン膜をパターニングすることにより、窒化チタンを、低濃度のn型の半導体領域NMと高濃度のn型の半導体領域NPとの間に位置するp型ウエルPWの上方に残存させるとともに、電子走行層ETの上方にも残存させる。これにより、p型ウエルPWの上方にゲート電極GEが形成され、電子供給層ESの上方にフィールドプレート電極FPが形成される。ゲート電極GEおよびフィールドプレート電極FPの形成材料としては、実施の形態1のゲート電極GEと同様の材料を用いることができる。
次いで、実施の形態1と同様にして、ゲート電極GEおよびフィールドプレート電極FP上に絶縁層ILを形成する。次いで、実施の形態1と同様にして、絶縁層ILおよびゲート絶縁膜GI中に、コンタクトホールC1を形成し、その内部に導電性膜を埋め込むことによりソース電極SEおよびドレイン電極DEを形成する。ソース電極SEは、第1領域1Aの端部の高濃度のn型の半導体領域NP上に形成され、ドレイン電極DEは、第2領域2Aの端部の高濃度のn型の半導体領域NP上に形成される(図20参照)。
このように、上記製造工程によれば、オン/オフのスイッチング特性に優れ、低抵抗で、高耐圧なノーマリーオフ型の半導体装置を製造することができる。また、電子供給層ESのオーバーエッチングを可能にすることでプロセスマージンが拡大し、半導体装置の製造がより容易となる。また、製造歩留りを向上させることができる。また、pnダイオードを内蔵させることにより、外付けの保護ダイオードが不要となり、装置の縮小化や低コスト化を図ることができる。また、フィールドプレート電極FPを設けたので、耐圧の良好な半導体装置を製造することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態1の第1領域1Aの電子供給層ESの除去の際、実施の形態3で説明したオーバーエッチングを行ってもよい。
また、実施の形態1や実施の形態4の構成に、実施の形態5のフィールドプレート電極FPを適用してもよい。
1A 第1領域
2A 第2領域
2DEG 2次元電子ガス
BU バッファ層
C チャネル
C1 コンタクトホール
DE ドレイン電極
DL ドレイン線
ES 電子供給層
ET 電子走行層
FP フィールドプレート電極
GE ゲート電極
GI ゲート絶縁膜
GL ゲート線
IL 絶縁層
NM 低濃度のn型の半導体領域
NP 高濃度のn型の半導体領域
PG プラグ
PL p型の窒化物半導体層
PW p型ウエル
R 後退面
S 基板
SE ソース電極
SL ソース線
T 溝
2A 第2領域
2DEG 2次元電子ガス
BU バッファ層
C チャネル
C1 コンタクトホール
DE ドレイン電極
DL ドレイン線
ES 電子供給層
ET 電子走行層
FP フィールドプレート電極
GE ゲート電極
GI ゲート絶縁膜
GL ゲート線
IL 絶縁層
NM 低濃度のn型の半導体領域
NP 高濃度のn型の半導体領域
PG プラグ
PL p型の窒化物半導体層
PW p型ウエル
R 後退面
S 基板
SE ソース電極
SL ソース線
T 溝
Claims (21)
- 基板の上方に形成され、第1領域と第2領域とを有する第1窒化物半導体層と、
前記第2領域の前記第1窒化物半導体層上に形成され、前記第1窒化物半導体層よりバンドギャップが広い第2窒化物半導体層と、
前記第1領域の前記第1窒化物半導体層の表面よりなる後退面と、
前記後退面上に、ゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の下方の前記第1領域の前記第1窒化物半導体層中に形成されたp型の第1半導体領域と、
前記ゲート電極の一方の側であって、前記第2領域と逆側に位置する前記第1窒化物半導体層上に形成された第1電極と、
前記第1電極の下に形成されたn型の第2半導体領域と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記第1領域の前記p型の第1半導体領域中にチャネルが形成され、前記第2領域の前記第1窒化物半導体層と前記第2窒化物半導体層との界面の前記第1窒化物半導体層側に2次元電子ガスが形成される、半導体装置。 - 請求項2記載の半導体装置において、
前記第1領域と前記第2領域との間の前記第1窒化物半導体層中に形成されたn型の第3半導体領域を有し、
前記n型の第3半導体領域は、前記n型の第2半導体領域よりn型不純物濃度が低い、半導体装置。 - 請求項3記載の半導体装置において、
前記n型の第2半導体領域のn型不純物濃度は、1×1020/cm3以上1×1021/cm3以下であり、
前記n型の第3半導体領域のn型不純物濃度は、1×1017/cm3以上1×1019/cm3以下である、半導体装置。 - 請求項4載の半導体装置において、
前記p型の第1半導体領域のp型不純物濃度は、1×1017/cm3以上1×1019/cm3以下である、半導体装置。 - 請求項3載の半導体装置において、
前記第2窒化物半導体層上に形成された第2電極を有する、半導体装置。 - 請求項3記載の半導体装置において、
前記第2領域の前記第1領域と逆側の端部の前記第1窒化物半導体層中に形成されたn型の第4半導体領域と、
前記n型の第4半導体領域上に形成された第2電極と、
を有し、
前記n型の第4半導体領域は、前記n型の第3半導体領域よりn型不純物濃度が高い、半導体装置。 - 請求項7記載の半導体装置において、
前記n型の第2半導体領域および前記n型の第4半導体領域のn型不純物濃度は、1×1020/cm3以上1×1021/cm3以下であり、
前記n型の第3半導体領域のn型不純物濃度は、1×1017/cm3以上1×1019/cm3以下であり、
前記p型の第1半導体領域のp型不純物濃度は、1×1017/cm3以上1×1019/cm3以下である、半導体装置。 - 請求項3記載の半導体装置において、
前記n型の第3半導体領域と前記2次元電子ガスとの間の前記第1窒化物半導体層中に形成されたn型の第5半導体領域を有する、半導体装置。 - 請求項9記載の半導体装置において、
前記n型の第2半導体領域および前記n型の第5半導体領域のn型不純物濃度は、1×1020/cm3以上1×1021/cm3以下であり、
前記n型の第3半導体領域のn型不純物濃度は、1×1017/cm3以上1×1019/cm3以下であり、
前記p型の第1半導体領域のp型不純物濃度は、1×1017/cm3以上1×1019/cm3以下である、半導体装置。 - 請求項3記載の半導体装置において、
前記第2領域の前記第1領域と逆側の端部の前記第1窒化物半導体層中に形成されたn型の第4半導体領域と、
前記n型の第4半導体領域上に形成された第2電極と、
前記n型の第3半導体領域と前記2次元電子ガスとの間の前記第1窒化物半導体層中に形成されたn型の第5半導体領域と、
を有し、
前記n型の第4半導体領域および前記n型の第5半導体領域は、前記n型の第3半導体領域よりn型不純物濃度が高い、半導体装置。 - 請求項3記載の半導体装置において、
前記後退面は、前記第2領域の前記第1窒化物半導体層の表面より低い位置に位置する、半導体装置。 - 請求項11記載の半導体装置において、
前記後退面は、前記第2領域の前記第1窒化物半導体層の表面より低い位置に位置する、半導体装置。 - 請求項3記載の半導体装置において、
前記ゲート絶縁膜は、前記第2領域の前記第2窒化物半導体層上まで延在し、
前記第2領域の前記第2窒化物半導体層上に前記ゲート絶縁膜を介して配置された第3電極を有する、半導体装置。 - 請求項11記載の半導体装置において、
前記ゲート絶縁膜は、前記第2領域の前記第2窒化物半導体層上まで延在し、
前記第2領域の前記第2窒化物半導体層上に前記ゲート絶縁膜を介して配置された第3電極を有する、半導体装置。 - 基板の上方に形成され、第1領域と第2領域とを有する第1窒化物半導体層と、
前記第2領域の前記第1窒化物半導体層上に形成され、前記第1窒化物半導体層よりバンドギャップが広い第2窒化物半導体層と、
前記第1領域の前記第1窒化物半導体層の表面よりなる後退面と、
前記後退面上に、ゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の下方の前記第1領域の前記第1窒化物半導体層中に形成されたp型の第1半導体領域と、
前記ゲート電極の一方の側であって、前記第2領域と逆側に位置する前記第1窒化物半導体層上に形成された第1電極と、
前記第1電極の下に形成されたn型の第2半導体領域と、
前記第2領域の前記第1領域と逆側の端部の前記第1窒化物半導体層中に形成されたn型の第4半導体領域と、
前記n型の第4半導体領域上に形成された第2電極と、
前記n型の第3半導体領域と前記2次元電子ガスとの間の第1窒化物半導体層中に形成されたn型の第5半導体領域と、
を有する、半導体装置。 - 請求項16記載の半導体装置において、
前記後退面は、前記第2領域の前記第1窒化物半導体層の表面より低い位置に位置し、
前記ゲート絶縁膜は、前記第2領域の前記第2窒化物半導体層上まで延在し、
前記第2領域の前記第2窒化物半導体層上に前記ゲート絶縁膜を介して配置された第3電極を有する、半導体装置。 - 請求項16記載の半導体装置において、
前記第1窒化物半導体層の下に形成されたp型の第3窒化物半導体層を有し、
前記第2半導体領域は、前記第1窒化物半導体層から前記第3窒化物半導体層の途中までの深さとなるように形成され、
前記第2半導体領域と前記第3窒化物半導体層とで、pn接合が形成されている、半導体装置。 - 基板の上方に形成された第1窒化物半導体層と、
前記第1窒化物半導体層上に形成された第2窒化物半導体層と、
前記第2窒化物半導体層を貫通し、前記第1窒化物半導体層まで到達する溝と、
前記溝内にゲート絶縁膜を介して配置されたゲート電極と、
を有し、
前記第1窒化物半導体層のバンドギャップは、前記第2窒化物半導体層のバンドギャップより狭く、
前記溝の底部の第1窒化物半導体層中に、前記溝の底部と接するように形成されたp型の第1半導体領域を有する、半導体装置。 - 請求項19載の半導体装置において、
前記p型の第1半導体領域のp型不純物濃度は、1×1017/cm3以上1×1019/cm3以下である、半導体装置。 - 請求項19記載の半導体装置において、
前記ゲート電極の一方の側に位置する前記第2窒化物半導体層上に形成された第1電極と、
前記ゲート電極の他方の側に位置する前記第2窒化物半導体層上に形成された第2電極と、
を有する、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014112264A JP2015226044A (ja) | 2014-05-30 | 2014-05-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014112264A JP2015226044A (ja) | 2014-05-30 | 2014-05-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015226044A true JP2015226044A (ja) | 2015-12-14 |
Family
ID=54842581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014112264A Pending JP2015226044A (ja) | 2014-05-30 | 2014-05-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015226044A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108807525A (zh) * | 2017-10-23 | 2018-11-13 | 苏州捷芯威半导体有限公司 | 半导体器件及其制作方法 |
-
2014
- 2014-05-30 JP JP2014112264A patent/JP2015226044A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108807525A (zh) * | 2017-10-23 | 2018-11-13 | 苏州捷芯威半导体有限公司 | 半导体器件及其制作方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6404697B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6251071B2 (ja) | 半導体装置 | |
JP6401053B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP6817559B2 (ja) | 半導体装置 | |
TW201528503A (zh) | 半導體裝置 | |
JP2013235873A (ja) | 半導体装置およびその製造方法 | |
JP2004260140A (ja) | Iii族窒化物半導体を有する半導体素子 | |
JP2010103425A (ja) | 窒化物半導体装置 | |
JP2011204717A (ja) | 化合物半導体装置 | |
KR20140011791A (ko) | 고전자이동도 트랜지스터 및 그 제조방법 | |
JP2015046444A (ja) | 半導体装置 | |
JP6649208B2 (ja) | 半導体装置 | |
JP2015026629A (ja) | 窒化物半導体装置の構造及び製造方法 | |
JP2017073525A (ja) | 窒化物半導体装置 | |
JP6639593B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5991000B2 (ja) | 半導体装置およびその製造方法 | |
JP2019009366A (ja) | 半導体装置および半導体装置の製造方法 | |
JP6804690B2 (ja) | 半導体装置 | |
JP2007115861A (ja) | へテロ接合トランジスタ | |
JP2015226044A (ja) | 半導体装置 | |
JP2019009462A (ja) | 半導体装置 | |
JP2008108789A (ja) | ノーマリオフで動作するhemt |