JP2015216476A - ドライバ回路 - Google Patents
ドライバ回路 Download PDFInfo
- Publication number
- JP2015216476A JP2015216476A JP2014097373A JP2014097373A JP2015216476A JP 2015216476 A JP2015216476 A JP 2015216476A JP 2014097373 A JP2014097373 A JP 2014097373A JP 2014097373 A JP2014097373 A JP 2014097373A JP 2015216476 A JP2015216476 A JP 2015216476A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- transistors
- driver circuit
- voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electronic Switches (AREA)
Abstract
【課題】大振幅出力特性と広帯域特性を備えたドライバ回路を提供する。
【解決手段】本発明に係るドライバ回路(100)は、第1電源電圧(VSS)が供給される第1電源ラインと、第2電源電圧が供給される第2電源ライン(VDD)と、入力信号(VIN)に基づいて、第1制御信号(V1)と、第1制御信号と同位相の第2制御信号(V2)とを生成する制御部(1)と、第1主電極が第1電源ラインに接続され、制御電極に前記第1制御信号を入力する第1トランジスタ(M1)と、一端が第2電源ラインに接続された負荷素子(2)と、第1主電極が前記第1トランジスタの第2主電極に接続され、第2主電極が負荷素子の他端に接続され、制御電極に第2制御信号を入力する第2トランジスタ(M2)とを備え、第2制御信号のハイレベル電圧(VH2)は、前記第1制御信号のハイレベル電圧(VH1)よりも高いことを特徴とする。
【選択図】図1
【解決手段】本発明に係るドライバ回路(100)は、第1電源電圧(VSS)が供給される第1電源ラインと、第2電源電圧が供給される第2電源ライン(VDD)と、入力信号(VIN)に基づいて、第1制御信号(V1)と、第1制御信号と同位相の第2制御信号(V2)とを生成する制御部(1)と、第1主電極が第1電源ラインに接続され、制御電極に前記第1制御信号を入力する第1トランジスタ(M1)と、一端が第2電源ラインに接続された負荷素子(2)と、第1主電極が前記第1トランジスタの第2主電極に接続され、第2主電極が負荷素子の他端に接続され、制御電極に第2制御信号を入力する第2トランジスタ(M2)とを備え、第2制御信号のハイレベル電圧(VH2)は、前記第1制御信号のハイレベル電圧(VH1)よりも高いことを特徴とする。
【選択図】図1
Description
本発明は、ドライバ回路に関し、例えば光変調器やレーザダイオードを駆動するための駆動信号を生成するドライバ回路に関する。
近年、光通信ネットワークでは、高速・大容量通信を実現するために、光送信器が用いられている。光送信器には、電気信号を光の強弱信号に変換して光ファイバに送信する光変調器やレーザダイオードが設けられている。
上記光変調器やレーザダイオードは、光送信器内に設けられたドライバ回路によって駆動される。具体的に、ドライバ回路は、送信すべき電気信号を上記光変調器やレーザダイオードを駆動可能な振幅レベルまで増幅させて駆動信号を生成し、その駆動信号によって光変調器やレーザダイオードを駆動する。
一般に、光送信器に搭載される上記ドライバ回路は、種々の光変調器やレーザダイオードを駆動するために大振幅出力が要求され、また、高シンボルレート伝送に対応するために広帯域動作が要求される。例えば、下記非特許文献1には、大振幅出力を実現するためにトランジスタをカスコード接続した構成のドライバ回路が開示されている。
T. Sowlati et al., "A 2.4-GHz 0.18-μm CMOS Self-Biased Cascode Power Amplifier",IEEE JOURNAL OF SOLID CIRCUITS, Vol. 38, No. 8, Aug 2003.
しかしながら、本発明者の検討によれば、上記非特許文献1に記載のドライバ回路では、下記に示すような問題があることが明らかとなった。
図14に、非特許文献1に開示された従来のドライバ回路の構成を示す。
同図に示されるドライバ回路60は、直列に接続された負荷抵抗RxとトランジスタMx、Myとから構成される。トランジスタMyのゲート電極には、固定のバイアス電圧Vbiasが供給され、トランジスタMxのゲート電極に送信すべき信号VINXが入力される。これにより、信号VINXを増幅した信号VOUTXが出力端子OUTXから出力される。
同図に示されるドライバ回路60は、直列に接続された負荷抵抗RxとトランジスタMx、Myとから構成される。トランジスタMyのゲート電極には、固定のバイアス電圧Vbiasが供給され、トランジスタMxのゲート電極に送信すべき信号VINXが入力される。これにより、信号VINXを増幅した信号VOUTXが出力端子OUTXから出力される。
ここで、ドライバ回路60に大振幅の入力信号VINXが入力された場合を考える。
例えば、入力端子INXに入力された信号VINXがハイ(High)レベルのとき、出力信号VOUTXはロー(Low)レベルとなる。このとき、トランジスタMxのドレイン電極とトランジスタMyのソース電極とが接続されるノードXの電圧は、バイアス電圧VbiasよりもトランジスタMyのゲート・ソース間電圧だけ低い電圧となるため、トランジスタMxのドレイン・ソース間電圧が、トランジスタMxのゲート・ソース間電圧よりも低くなる虞がある。トランジスタMxにおいて、そのドレイン・ソース間電圧がそのゲート・ソース間電圧から閾値を引いた電圧よりも低くなると、トランジスタMxは線形領域(非飽和領域)で動作することになる。その結果、ドライバ回路60の帯域が狭くなり、大振幅出力特性と広帯域特性の両立が困難となる虞がある。
例えば、入力端子INXに入力された信号VINXがハイ(High)レベルのとき、出力信号VOUTXはロー(Low)レベルとなる。このとき、トランジスタMxのドレイン電極とトランジスタMyのソース電極とが接続されるノードXの電圧は、バイアス電圧VbiasよりもトランジスタMyのゲート・ソース間電圧だけ低い電圧となるため、トランジスタMxのドレイン・ソース間電圧が、トランジスタMxのゲート・ソース間電圧よりも低くなる虞がある。トランジスタMxにおいて、そのドレイン・ソース間電圧がそのゲート・ソース間電圧から閾値を引いた電圧よりも低くなると、トランジスタMxは線形領域(非飽和領域)で動作することになる。その結果、ドライバ回路60の帯域が狭くなり、大振幅出力特性と広帯域特性の両立が困難となる虞がある。
本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、大振幅出力特性と広帯域特性を備えたドライバ回路を提供することにある。
本発明に係るドライバ回路(100)は、第1電源電圧(VSS)が供給される第1電源ラインと、第2電源電圧が供給される第2電源ライン(VDD)と、入力信号(VIN)に基づいて、第1制御信号(V1)と、前記第1制御信号と同位相の第2制御信号(V2)とを生成する制御部(1)と、第1主電極が前記第1電源ラインに接続され、制御電極に前記第1制御信号を入力する第1トランジスタ(M1)と、一端が前記第2電源ラインに接続された負荷素子(2)と、第1主電極が前記第1トランジスタの第2主電極に接続され、第2主電極が前記負荷素子の他端に接続され、制御電極に前記第2制御信号を入力する第2トランジスタ(M2)とを備え、前記第2制御信号のハイレベル電圧(VH2)は、前記第1制御信号のハイレベル電圧(VH1)よりも高いことを特徴とする。
上記ドライバ回路において、前記第1制御信号および前記第2制御信号がローレベルであるとき、前記第1トランジスタの前記第1主電極と前記第2主電極との間の電圧は、前記第2トランジスタの前記第1主電極と前記第2主電極との間の電圧と等しくなるように構成してもよい。
上記ドライバ回路(100)において、前記第1および前記第2トランジスタは、電界効果トランジスタであり、前記第1および前記第2トランジスタの前記第1主電極はソース電極であり、前記第1および前記第2トランジスタの第2主電極はドレイン電極であり、前記第1および前記第2トランジスタの前記制御電極はゲート電極であってもよい。
上記ドライバ回路(100)において、前記第1および前記第2トランジスタは、バイポーラトランジスタであり、前記第1および前記第2トランジスタの前記第1主電極はエミッタ電極であり、前記第1および前記第2トランジスタの第2主電極はコレクタ電極であり、前記第1および前記第2トランジスタの前記制御電極はベース電極であってもよい。
本発明に係る別のドライバ回路(101)は、第1電源電圧(VSS)が供給される第1電源ラインと、第2電源電圧(VDD)が供給される第2電源ラインと、入力信号(VIN)に基づいて、一対の第1差動信号(VP1)および第2差動信号(VN1)と、一対の第3差動信号(VP2)および第4差動信号(VN2)を生成する制御部(3)と、一端が前記第1電源ラインに接続された電流源(IT)と、第1主電極が前記電流源の他端に接続され、制御電極に前記第1差動信号を入力する第1トランジスタ(M1)と、一端が前記第2電源ラインに接続された第1負荷素子(RL1)と、第1主電極が前記第1トランジスタの第2主電極に接続され、第2主電極が前記第1負荷素子の他端に接続され、制御電極に前記第3差動信号を入力する第2トランジスタ(M2)と、第1主電極が前記電流源の他端に接続され、制御電極に前記第2差動信号を入力する第3トランジスタ(M3)と、一端が前記第2電源ラインに接続された第2負荷素子(RL2)と、第1主電極が前記第3トランジスタの第2主電極に接続され、第2主電極が前記第2負荷素子の他端に接続され、制御電極に前記第4差動信号を入力する第4トランジスタ(M4)とを備え、前記第1差動信号は前記第3差動信号と同位相であり、前記第2差動信号は前記第4差動信号と同位相であり、前記第3差動信号のハイレベル電圧(VDH2)は、前記第1差動信号のハイレベル電圧(VDH1)よりも高く、前記第4差動信号のハイレベル電圧(VDH2)は、前記第2差動信号のハイレベル電圧(VDH1)よりも高いことを特徴とする。
上記ドライバ回路(101)において、前記第1差動信号および前記第3差動信号がローレベルであるとき、前記第1トランジスタの前記第1主電極と前記第2主電極との間の電圧は、前記第2トランジスタの前記第1主電極と前記第2主電極との間の電圧と等しく、前記第2差動信号および前記第4差動信号がローレベルであるとき、前記第3トランジスタの前記第1主電極と前記第2主電極との間の電圧は、前記第4トランジスタの前記第1主電極と前記第2主電極との間の電圧と等しくなるように構成してもよい。
上記ドライバ回路(101)において、前記第1乃至第4トランジスタは、電界効果トランジスタであり、前記第1乃至第4トランジスタの前記第1主電極はソース電極であり、前記第1乃至第4トランジスタの前記第2主電極はドレイン電極であり、前記第1乃至第4トランジスタの前記制御電極はゲート電極であってもよい。
上記ドライバ回路(101)において、前記第1乃至第4トランジスタは、バイポーラトランジスタであり、前記第1乃至第4トランジスタの前記第1主電極はエミッタ電極であり、前記第1乃至第4トランジスタの前記第2主電極はコレクタ電極であり、前記第1乃至第4トランジスタの前記制御電極はベース電極であってもよい。
なお、上記説明において括弧を付した参照符号は、図面において当該参照符号が付された構成要素の概念に含まれるものを例示するに過ぎない。
本発明によれば、大振幅出力特性と広帯域特性を備えたドライバ回路を実現することができる。
以下、本発明の実施の形態について図を参照して説明する。
≪実施の形態1≫
図1に、本発明の一実施の形態に係るドライバ回路の構成を示す。
同図に示されるドライバ回路100は、例えば、光送信器内に設けられ、送信すべき電気信号を光変調器やレーザダイオードを駆動可能な振幅レベルまで増幅させて駆動信号を生成し、その駆動信号によって上記光変調器やレーザダイオードを駆動する回路である。
図1に、本発明の一実施の形態に係るドライバ回路の構成を示す。
同図に示されるドライバ回路100は、例えば、光送信器内に設けられ、送信すべき電気信号を光変調器やレーザダイオードを駆動可能な振幅レベルまで増幅させて駆動信号を生成し、その駆動信号によって上記光変調器やレーザダイオードを駆動する回路である。
特に制限されないが、ドライバ回路100は、例えば公知のCMOS製造プロセスによって半導体基板に形成された半導体集積回路によって実現することができる。なお、ドライバ回路100は、ワンチップの半導体装置として実現されても良いし、マルチチップ構成の半導体装置として実現されても良く、特に制限されない。
本実施の形態では、ドライバ回路100は、電源電圧VDDと電源電圧VSS(<VDD)との間で動作するものとする。また、高電位側の電源電圧VDDを正の電圧とし、低電位側の電源電圧VSSをグラウンド電圧(=0V)とした場合を一例として説明する。なお、参照符号VDD、VSSは、電源電圧のみならず、それらの電源電圧が供給される電源ラインをも表すものとする。
具体的に、ドライバ回路100は、入力端子IN、出力端子OUT、制御部1、トランジスタM1、M2、負荷素子2から構成されている。
トランジスタM1、M2は、電界効果トランジスタであり、例えばNチャネル型のMOSトランジスタである。なお、本実施の形態では、理解を容易にするため、トランジスタM1、M2は同一種類のトランジスタであり、トランジスタサイズが同一であるとして説明する。
負荷素子2は、例えば抵抗RLである。なお、抵抗RLの代わりに、ダイオード負荷や電流源(カレントミラー回路)等を負荷素子2として適用することも可能である。
図1に示されるように、トランジスタM1、M2、および抵抗RLは、電源ラインVDDと電源ラインVSSとの間に直列に接続される。具体的な接続関係は以下である。
トランジスタM1のソース電極は電源ラインVSSに接続され、トランジスタM1のドレイン電極はトランジスタM2のソース電極に接続される。抵抗RLの一端は電源ラインVDDに接続され、抵抗RLの他端はトランジスタM2のドレイン電極に接続される。出力端子OUTは、トランジスタM2のドレイン電極と抵抗RLとが接続されるノードに接続される。
トランジスタM1のソース電極は電源ラインVSSに接続され、トランジスタM1のドレイン電極はトランジスタM2のソース電極に接続される。抵抗RLの一端は電源ラインVDDに接続され、抵抗RLの他端はトランジスタM2のドレイン電極に接続される。出力端子OUTは、トランジスタM2のドレイン電極と抵抗RLとが接続されるノードに接続される。
制御部1は、入力端子INに供給された入力信号VINに基づいて、制御信号V1と、当該制御信号V1と同位相の制御信号V2を生成する。制御信号V1はトランジスタM1のゲート電極に入力され、制御信号V2はトランジスタM2のゲート電極に入力される。
制御部1は、例えば図2に示されるように、2つの増幅回路11、12から構成されている。増幅回路11、12は夫々、例えば図3に示されるように、CML(Current Mode Logic)のような差動増幅回路から構成されており、当該差動増幅回路の出力信号VP、VNの何れか一方を制御信号V1(またはV2)として出力する。
制御部1は、例えば入力信号VINの信号レベルに応じて、信号レベルがハイレベル/ローベルで切り替わる2値の大振幅の制御信号V1、V2を生成する。例えば、制御信号V1およびV2がハイレベルのとき、トランジスタM1、M2のドレイン電流が増加することにより、出力端子OUTの電圧が低下し、出力信号VOUTはローレベルとなる。一方、制御信号V1およびV2がローレベルのとき、トランジスタM1、M2のドレイン電流が減少することにより、出力端子OUTの電圧が上昇し、出力信号VOUTはハイレベルとなる。
制御部1は、例えば図2に示されるように、2つの増幅回路11、12から構成されている。増幅回路11、12は夫々、例えば図3に示されるように、CML(Current Mode Logic)のような差動増幅回路から構成されており、当該差動増幅回路の出力信号VP、VNの何れか一方を制御信号V1(またはV2)として出力する。
制御部1は、例えば入力信号VINの信号レベルに応じて、信号レベルがハイレベル/ローベルで切り替わる2値の大振幅の制御信号V1、V2を生成する。例えば、制御信号V1およびV2がハイレベルのとき、トランジスタM1、M2のドレイン電流が増加することにより、出力端子OUTの電圧が低下し、出力信号VOUTはローレベルとなる。一方、制御信号V1およびV2がローレベルのとき、トランジスタM1、M2のドレイン電流が減少することにより、出力端子OUTの電圧が上昇し、出力信号VOUTはハイレベルとなる。
ここで、制御部1によって生成される制御信号V1、V2のハイレベル電圧およびローレベル電圧は、以下に示すように設定されている。
図4は、制御信号V1と制御信号V2の関係を示す図である。同図に示されるように、制御信号V1と制御信号V2とは、同位相の信号であるが、信号レベルが相違する。以下、制御信号V1と制御信号V2の信号レベルについて具体的に説明する。
図4は、制御信号V1と制御信号V2の関係を示す図である。同図に示されるように、制御信号V1と制御信号V2とは、同位相の信号であるが、信号レベルが相違する。以下、制御信号V1と制御信号V2の信号レベルについて具体的に説明する。
先ず、図4に示されるように、制御信号V2のハイレベルVH2は、制御信号V1のハイレベルVH1よりも高い。これによれば、ローレベルの出力信号VOUTを出力するとき(制御信号V1、V2がハイレベルのとき)、トランジスタM1のドレイン電極とトランジスタM2のソース電極とが接続されるノードPの電圧、すなわちトランジスタM1のドレイン・ソース間電圧をより高く保つことができ、トランジスタM1の飽和領域での動作を可能にする。
例えば、制御信号V1、V2がハイレベルのときにトランジスタM1のドレイン・ソース間電圧VpがトランジスタM1のゲート・ソース間電圧V(制御信号V1のハイレベル電圧VTH1)よりも高くなるように、制御信号V2のハイレベル電圧VTH2を設定すれば、トランジスタM1を線形領域ではなく飽和領域で動作させることができる。なお、制御信号V2のハイレベル電圧VH2は、トランジスタM2のゲート・ドレイン間(またはゲート・ソース間)の耐圧を超えない程度まで大きくすることができる。
例えば、制御信号V1、V2がハイレベルのときにトランジスタM1のドレイン・ソース間電圧VpがトランジスタM1のゲート・ソース間電圧V(制御信号V1のハイレベル電圧VTH1)よりも高くなるように、制御信号V2のハイレベル電圧VTH2を設定すれば、トランジスタM1を線形領域ではなく飽和領域で動作させることができる。なお、制御信号V2のハイレベル電圧VH2は、トランジスタM2のゲート・ドレイン間(またはゲート・ソース間)の耐圧を超えない程度まで大きくすることができる。
次に、制御信号V2のローレベル電圧VL2は、トランジスタM1のドレイン・ソース間電圧とトランジスタM2のドレイン・ソース間電圧が等しくなるような値に設定されている。ここで、トランジスタM1のドレイン・ソース間電圧とトランジスタM2のドレイン・ソース間電圧が等しいとは、双方の電圧が一致する場合のみならず、多少の誤差を含んでいる場合も含む。なお、制御信号V1のローレベル電圧VL1は、トランジスタM1の閾値電圧Vthよりも高い電圧または閾値電圧Vth付近の電圧に設定されている。
制御信号V2のローレベル電圧VL2を上記のように設定することにより、ハイレベルの出力信号VOUTを出力するとき(制御信号V1、V2がローレベルであるとき)、出力電圧VOUTのハイレベル電圧を最大2VBDまで大きくすることができる。ここで、VBDは、トランジスタM1、M2のドレイン・ソース間のブレイクダウン電圧である。 これにより、出力電圧VOUTとして、夫々のトランジスタM1、M2の耐圧を超える電圧を出力することが可能となる。例えば、VBD=1.3Vとしたとき、トランジスタM1、M2のドレイン・ソース間電圧が夫々1.25V程度になるように制御信号V2のローレベル電圧VL2を設定すれば、出力電圧VOUTのハイレベル電圧を2.5Vまで上昇させることができる。
制御信号V1、V2の具体的な数値例を挙げるとすれば、VDD=2.5V、VSS=0Vとしたとき、制御信号V1のローレベル電圧VL1が0.6V、ハイレベル電圧VTH1が1.0V、制御信号V2のローレベル電圧VL2が1.4V、ハイレベル電圧VH2が1.6Vである。
上述したような制御信号V1、V2のハイレベル電圧およびローレベル電圧の設定は、図3に示す増幅回路の電流源Iの電流値や抵抗Rの抵抗値を調整することによって実現することができる。
なお、図4には、制御信号V2のローレベル電圧VL2が制御信号V1のハイレベル電圧VH1よりも高い場合が示されているが、制御信号V2のローレベル電圧VL2は、制御信号V1のハイレベル電圧VH1よりも低くてもよい。
以上、本発明に係るドライバ回路によれば、カスコード接続された上段のトランジスタを駆動する制御信号V2のハイレベル電圧を、下段のトランジスタを駆動する制御信号V1のハイレベル電圧よりも高く設定しているので、トランジスタM1のドレイン・ソース間電圧Vpをより高く保つことができる。これにより、トランジスタM1を線形領域ではなく飽和領域で動作させることが可能となり、大振幅出力時のドライバ回路の帯域の低下を抑えることが可能となる。すなわち、本発明によれば、大振幅出力特性と広帯域特性を備えたドライバ回路を実現することが可能となる。
また、実施の形態1に係るドライバ回路10によれば、制御信号V2のローレベル電圧VL2をトランジスタM1、M2の夫々のドレイン・ソース間電圧が略等しくなるような値に設定することにより、夫々のトランジスタM1、M2の耐圧を超える電圧を出力電圧VOUTとして出力することができ、大振幅出力特性を向上させることが可能となる。
更に、実施の形態1に係るドライバ回路10によれば、制御信号V1によってトランジスタM1を駆動するのみならず、トランジスタM2も制御信号V1と同位相の制御信号V2によって駆動するので、従来のドライバ回路60に比べて、ドライバ回路の利得(ゲイン)を大きくすることができる。これにより、小さな振幅の制御信号V1、V2によって大きな振幅の出力信号VOUTを生成することができるので、トランジスタM1、M2の前段に接続される増幅器11,12やバッファ回路の負担(回路規模や電流駆動能力等)を軽減することが可能となる。
なお、本実施の形態に係るドライバ回路100におけるトランジスタM1、M2は、バイポーラトランジスタであってもよい。例えば図5に示すように、トランジスタM1、M2をNPN型のバイポーラトランジスタ(例えばHBT:Heterojunction Bipolar Transistor)で構成することにより、トランジスタM1、M2をMOSトランジスタとした場合と同様に、広帯域、高利得、且つ大振幅出力のドライバ回路を実現することができる。
≪実施の形態2≫
図6は、実施の形態2に係るドライバ回路の構成を示す図である。
同図に示されるドライバ回路101は、差動回路構成を有する点で実施の形態1に係るドライバ回路100と相違し、その他の点はドライバ回路100と同様である。なお、ドライバ回路101において、ドライバ回路100と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
図6は、実施の形態2に係るドライバ回路の構成を示す図である。
同図に示されるドライバ回路101は、差動回路構成を有する点で実施の形態1に係るドライバ回路100と相違し、その他の点はドライバ回路100と同様である。なお、ドライバ回路101において、ドライバ回路100と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
ドライバ回路101は、実施の形態1に係るドライバ回路100と同様に、公知のCMOS製造プロセスによって半導体基板に形成された半導体集積回路によって実現することができる。なお、ドライバ回路101は、1チップの半導体装置として実現されても良いし、マルチチップ構成の半導体装置として実現されても良く、特に制限されない。
具体的に、ドライバ回101は、入力端子IN、出力端子OUT1、OUT2、制御部3、電流源IT、トランジスタM1〜M4、および負荷素子2、4を含む。
トランジスタM1〜M4は、電界効果トランジスタであり、例えばNチャネル型のMOSトランジスタである。なお、本実施の形態では、理解を容易にするため、トランジスタM1〜M4は同一種類のトランジスタであり、トランジスタサイズが同一であるものとして説明する。
負荷素子2、4は、例えば抵抗RL1、RL2から構成される。なお、抵抗RL1、RL2の代わりに、ダイオード負荷や定電流源(カレントミラー回路)等を負荷素子2、4として適用することも可能である。
電流源ITは、例えば一定の電流を発生させる。電流源ITは、例えばカレントミラー回路から構成されている。
トランジスタM1〜M4、抵抗RL1、RL2、および電流源ITの接続関係は以下である。電流源ITの一端は電源ラインVSSに接続される。トランジスタM1のソース電極は電流源ITの他端に接続され、トランジスタM1のドレイン電極はトランジスタM2のソース電極に接続される。抵抗RL1の一端は電源ラインVDDに接続され、抵抗RL1の他端はトランジスタM2のドレイン電極に接続される。出力端子OUT1は、トランジスタM2のドレイン電極と抵抗RL1とが接続されるノードに接続される。
また、トランジスタM3のソース電極は電流源ITの他端に接続され、トランジスタM3のドレイン電極はトランジスタM4のソース電極に接続される。抵抗RL2の一端は電源ラインVDDに接続され、抵抗RL2の他端はトランジスタM4のドレイン電極に接続される。出力端子OUT2は、トランジスタM4のドレイン電極と抵抗RL2とが接続されるノードに接続される。
制御部3は、入力端子INに供給された入力信号VINに基づいて、一対の差動信号VP1、VN1と、一対の差動信号VP2、VN2とを生成する。差動信号VP1は差動信号VP2と同位相であり、差動信号VN1は差動信号VN2と同位相である。なお、本実施の形態では、差動信号VP1、VN1、VP2、VN2は、制御信号V1、V2と同様に、小信号ではなく大振幅の信号であるとする。
差動信号VP1はトランジスタM1のゲート電極に入力され、差動信号VN1はトランジスタM3のゲート電極に入力される。また、差動信号VP2はトランジスタM2のゲート電極に入力され、差動信号VN2はトランジスタM4のゲート電極に入力される。
具体的に、制御部3は、例えば図7に示されるように、2つの増幅回路21、22から構成されている。増幅回路21、22は、例えば、図3に示した増幅回路11、12と同様の差動増幅回路から成り、当該差動増幅回路の一方の出力信号VPを差動信号VP1(またはVP2)として出力し、他方の出力信号VNを差動信号VN1(またはVN2)として出力する。
差動信号VP1、VP2がハイレベルのとき、トランジスタM1、M2のドレイン電流が増加することにより、出力端子OUT1の電圧が低下して出力信号VOUTがローレベルとなる。このとき、差動信号VN1、VN2がローレベルとなるので、トランジスタM2、M4のドレイン電流が減少し、出力端子OUT2の電圧が上昇して出力信号VOUTがハイレベルとなる。
一方、差動信号VP1、VP2がローレベルのとき、トランジスタM1、M2のドレイン電流が減少することにより、出力端子OUTの電圧が上昇して出力信号VOUTはハイレベルとなる。このとき、差動信号VN1、VN2がハイレベルとなるので、トランジスタM2、M4のドレイン電流が増加し、出力端子OUT2の電圧が低下して出力信号VOUTがローレベルとなる。
ここで、差動信号VP1、VN1と差動信号VP2、VN2について詳細に説明する。
図8は、差動信号VP1、VN1と差動信号VP2、VN2の関係を示す図である。同図に示されるように、差動信号VP1と差動信号VP2とは、同位相の信号であるが、信号レベルが相違する。差動信号VN1と差動信号VN2についても同様である。以下、差動信号VP1、VP2、VN1、VN2の信号レベルについて具体的に説明する。
図8は、差動信号VP1、VN1と差動信号VP2、VN2の関係を示す図である。同図に示されるように、差動信号VP1と差動信号VP2とは、同位相の信号であるが、信号レベルが相違する。差動信号VN1と差動信号VN2についても同様である。以下、差動信号VP1、VP2、VN1、VN2の信号レベルについて具体的に説明する。
先ず、図8に示されるように、差動信号VP2、VN2のハイレベルVDH2は、差動信号VP1、VN1のハイレベルVDH1よりも高い。これによれば、実施の形態1に係るドライバ回路100と同様に、ローレベルの出力信号VOUT1、VOUT2を出力する際に、差動入力回路を構成するトランジスタM1、M2の夫々のドレイン・ソース間電圧をより高く保つことができる、トランジスタM1、M2の飽和領域での動作を可能にする。
例えば、差動信号VP1、VP2がハイレベルのとき、トランジスタM1のドレイン・ソース間電圧がトランジスタM1のゲート・ソース間電圧よりも高くなるように、差動信号VP2のハイレベル電圧VDH2を設定すれば、トランジスタM1を線形領域ではなく飽和領域で動作させることができる。なお、差動信号VP2、VN2のハイレベル電圧VDH2は、トランジスタM2、M4のゲート・ドレイン間(またはゲート・ソース間)の耐圧を超えない程度まで大きくすることができる。
次に、差動信号VP2のローレベル電圧VL2は、ハイレベルの出力信号VOUT1を出力するとき、トランジスタM1のドレイン・ソース間電圧とトランジスタM2のドレイン・ソース間電圧が略等しくなるような値に設定される。同様に、差動信号VN2のローレベル電圧VL2は、ハイレベルの出力信号VOUT2を出力するとき、トランジスタM3のドレイン・ソース間電圧とトランジスタM4のドレイン・ソース間電圧が略等しくなるような値に設定される。なお、差動信号VP1、VN1のローレベル電圧VL1は、トランジスタM1、M3の閾値電圧Vthよりも高い電圧または閾値電圧Vth付近の電圧である。
上記のように差動信号VP2、VN2のローレベル電圧VL2を設定することにより、実施の形態1に係るドライバ回路100と同様に、ハイレベルの出力信号VOUT1、VOUT2を出力するとき、出力電圧VOUT1,2のハイレベル電圧を最大2VBDまで大きくすることができるので、ドライバ回路101は、夫々のトランジスタM1〜M4の耐圧を超える出力電圧VOUT1、2を出力することが可能となる。
上述したような差動信号VP1、VN1、VP2、VN2のハイレベル電圧およびローレベル電圧の設定は、図3に示す増幅回路の電流源Iの電流値や抵抗Rの抵抗値を調整することによって実現することができる。
次に、図9乃至12に、従来のドライバ回路60を差動構成に変形したドライバ回路(「従来の差動構成のドライバ回路」と称する。)と実施の形態2に係るドライバ回路101の差動出力信号特性のシミュレーション結果を示す。
図9には、出力振幅が一定となるように振幅を調整した40Gbpsの差動入力信号を、従来の差動構成のドライバ回路とドライバ回路101のトランジスタM1〜M4とに入力した場合における上記2つのドライバ回路の出力信号の特性(出力アイパターン)が示されている。
図10には、同一振幅の40Gbpsの差動入力信号を、従来の差動構成のドライバ回路とドライバ回路101のトランジスタM1〜M4に入力した場合における上記2つのドライバ回路の出力信号の特性(出力アイパターン)が示されている。
図11には、25Gbpsの差動入力信号を、従来の差動構成のドライバ回路に入力した場合における出力信号の特性(出力アイパターン)が示され、図12には、図11の場合と同一の差動信号をドライバ回路101のトランジスタM1〜M4に入力した場合の出力信号の特性(出力アイパターン)が示されている。
図9乃至12において、横軸は時間(ps)を表し、縦軸は差動出力電圧の大きさを表している。また、参照符号500〜502が実施の形態2に係るドライバ回路101の特性を表し、参照符号600〜602が従来の差動構成のドライバ回路の特性を表している。
図9に示されるように、実施の形態2に係るドライバ回路101の出力アイ開口振幅W1は、従来の差動構成のドライバ回路の出力アイ開口振幅W1Xよりも7%程度改善される。このことから、実施の形態2に係るドライバ回路101によれば、従来よりも、大振幅出力時における帯域の低下を抑えられることが理解される。
また、図10に示されるように、同一振幅の入力条件下では、実施の形態2に係るドライバ回路101の出力アイ開口振幅W2は、従来のドライバ回路の出力アイ開口振幅W2xよりも12%程度改善される。このことから、実施の形態2に係るドライバ回路101によれば、従来よりも、大振幅出力時における帯域の低下を抑えることができ、且つ利得を向上させることができることが理解される。
また、図11に示されるように、従来のドライバ回路の出力信号の立ち上がり時間Trおよび立ち下がり時間Tfは、19.1psである。これに対し、図12に示されるように、実施の形態2に係るドライバ回路101の出力信号の立ち上がり時間Trおよび立ち下がり時間Tfは17.9psであり、従来のドライバ回路よりも応答速度が約7%程度改善されている。このことから、実施の形態2に係るドライバ回路101によれば、従来よりも、大振幅出力時における帯域の低下を抑えられることが理解される。
以上、実施の形態2に係るドライバ回路101によれば、実施の形態1に係るドライバ回路100と同様に、ドライバ回路の広帯域化、高利得化、および大振幅出力化を図ることができる。
また、ドライバ回路101によれば、ドライバ回路100のようなシングルエンド構成の回路に比べて、動作時の回路電流の変動を小さくすることができる。
例えば、シングルエンド構成のドライバ回路によって大振幅の信号を出力する場合、出力信号がハイレベル/ローレベルで切り替わるときにドライバ回路の回路電流も大きく変化するため、電源ラインVCC、VSS等の電流経路に存在する寄生のインダクタンス成分等により、ノイズが発生し、ドライバ回路の特性に悪影響を及ぼす虞がある。
これに対し、差動構成のドライバ回路101は、出力信号がハイレベル/ローレベルで切り替わっても、トランジスタM1およびM2と、トランジスタM3およびM4との間の電流源ITの電流の分配率が変化するだけであり、差動増幅段(トランジスタM1〜M4、抵抗RL1、RL2、および電流源IT)の回路電流は大きく変化しない。したがって、ドライバ回路101によれば、動作時の回路電流の変化に伴うノイズの発生を抑えることができるので、ドライバ回路101の動作の安定性を向上させることができる。
これに対し、差動構成のドライバ回路101は、出力信号がハイレベル/ローレベルで切り替わっても、トランジスタM1およびM2と、トランジスタM3およびM4との間の電流源ITの電流の分配率が変化するだけであり、差動増幅段(トランジスタM1〜M4、抵抗RL1、RL2、および電流源IT)の回路電流は大きく変化しない。したがって、ドライバ回路101によれば、動作時の回路電流の変化に伴うノイズの発生を抑えることができるので、ドライバ回路101の動作の安定性を向上させることができる。
なお、本実施の形態に係るドライバ回路101におけるトランジスタM1〜M4は、バイポーラトランジスタであってもよい。例えば図13に示すように、トランジスタM1〜M4をNPN型のバイポーラトランジスタ(例えばHBT)で構成することにより、トランジスタM1〜M4をMOSトランジスタとした場合と同様に、広帯域、高利得、且つ大振幅出力のドライバ回路を実現することができる。
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、実施の形態1において、制御部1、トランジスタM1、M2、および負荷素子2は、電源電圧VDDと電源電圧VSSとの間で動作するものとして説明したが、トランジスタM1、M2、および負荷素子2を電源電圧VDDと電源電圧VSSとの間で動作させ、制御部1を電源電圧VDDより低い電源電圧と電源電圧VSSとの間で動作させることも可能である。このことは、実施の形態2における制御部3、トランジスタM1〜M4、および負荷素子2、4についても同様である。
また、高電位側の電源電圧VDDを正の電圧とし、低電位側の電源電圧VSSをグラウンド電圧(=0V)とする場合を例示したが、これに限定されず、VDD>VSSを満たしていればよい。例えば、高電位側の電源電圧VDDを正の電圧(>0V)またはグラウンド電圧(=0V)とし、低電位側の電源電圧VSSを正の電圧(<VDD)または負の電圧(<0V)としても良い。
また、電源電圧の大小関係をVDD<VSSとすることも可能である。この場合、トランジスタM1〜M4に、Pチャネル型のMOSトランジスタやPNP型のバイポーラトランジスタを用いればよい。
上記実施の形態において、トランジスタM1、M2は、同一種類、且つ同一トランジスタサイズを有するものとして説明したが、これに限定されず、必要に応じてトランジスタの種類や、閾値電圧、およびトランジスタサイズ等を相違させてもよい。トランジスタM3、M4についても同様である。
また、上記実施の形態において、制御部1、3が、入力信号VINの信号レベルに応じて、信号レベルがハイレベル/ローベルで切り替わる大振幅の制御信号V1、V2を生成する場合を例示したが、制御信号V1、V2が小信号である場合も同様に、ドライバ回路100、101は、高利得且つ広帯域な特性を実現することができる。
100、101…ドライバ回路、1、3…制御部、2、4…負荷素子、11、12、21、22…増幅回路、IN…入力端子、OUT…出力端子、VIN…入力信号、VOUT…出力信号、V1、V2…制御信号、VH1…制御信号V1のハイレベル電圧、VL1…制御信号V1のローレベル電圧、VH2…制御信号V2のハイレベル電圧、VL2…制御信号V2のローレベル電圧、VP1、VN1、VP2、VN2…差動信号、VDH1…差動信号VP1、VN1のハイレベル電圧、VDL1…差動信号VP1、VN1のローレベル電圧、VDH2…差動信号VP2、VN2のハイレベル電圧、VDL2…差動信号VP2、VN2のローレベル電圧。
Claims (8)
- 第1電源電圧が供給される第1電源ラインと、
第2電源電圧が供給される第2電源ラインと、
入力信号に基づいて、第1制御信号と、前記第1制御信号と同位相の第2制御信号とを生成する制御部と、
第1主電極が前記第1電源ラインに接続され、制御電極に前記第1制御信号を入力する第1トランジスタと、
一端が前記第2電源ラインに接続された負荷素子と、
第1主電極が前記第1トランジスタの第2主電極に接続され、第2主電極が前記負荷素子の他端に接続され、制御電極に前記第2制御信号を入力する第2トランジスタとを備え、
前記第2制御信号のハイレベル電圧は、前記第1制御信号のハイレベル電圧よりも高い
ことを特徴とするドライバ回路。 - 請求項1に記載のドライバ回路において、
前記第1制御信号および前記第2制御信号がローレベルであるとき、前記第1トランジスタの前記第1主電極と前記第2主電極との間の電圧は、前記第2トランジスタの前記第1主電極と前記第2主電極との間の電圧と等しい
ことを特徴とするドライバ回路。 - 請求項1に記載のドライバ回路において、
前記第1および前記第2トランジスタは、電界効果トランジスタであり、
前記第1および前記第2トランジスタの前記第1主電極はソース電極であり、前記第1および前記第2トランジスタの第2主電極はドレイン電極であり、前記第1および前記第2トランジスタの前記制御電極はゲート電極である
ことを特徴とするドライバ回路。 - 請求項1に記載のドライバ回路において、
前記第1および前記第2トランジスタは、バイポーラトランジスタであり、
前記第1および前記第2トランジスタの前記第1主電極はエミッタ電極であり、前記第1および前記第2トランジスタの第2主電極はコレクタ電極であり、前記第1および前記第2トランジスタの前記制御電極はベース電極である
ことを特徴とするドライバ回路。 - 第1電源電圧が供給される第1電源ラインと、
第2電源電圧が供給される第2電源ラインと、
入力信号に基づいて、一対の第1差動信号および第2差動信号と、一対の第3差動信号および第4差動信号を生成する制御部と、
一端が前記第1電源ラインに接続された電流源と、
第1主電極が前記電流源の他端に接続され、制御電極に前記第1差動信号を入力する第1トランジスタと、
一端が前記第2電源ラインに接続された第1負荷素子と、
第1主電極が前記第1トランジスタの第2主電極に接続され、第2主電極が前記第1負荷素子の他端に接続され、制御電極に前記第3差動信号を入力する第2トランジスタと、
第1主電極が前記電流源の他端に接続され、制御電極に前記第2差動信号を入力する第3トランジスタと、
一端が前記第2電源ラインに接続された第2負荷素子と、
第1主電極が前記第3トランジスタの第2主電極に接続され、第2主電極が前記第2負荷素子の他端に接続され、制御電極に前記第4差動信号を入力する第4トランジスタとを備え、
前記第1差動信号は前記第3差動信号と同位相であり、
前記第2差動信号は前記第4差動信号と同位相であり、
前記第3差動信号のハイレベル電圧は、前記第1差動信号のハイレベル電圧よりも高く、
前記第4差動信号のハイレベル電圧は、前記第2差動信号のハイレベル電圧よりも高い
ことを特徴とするドライバ回路。 - 請求項5に記載のドライバ回路において、
前記第1差動信号および前記第3差動信号がローレベルであるとき、前記第1トランジスタの前記第1主電極と前記第2主電極との間の電圧は、前記第2トランジスタの前記第1主電極と前記第2主電極との間の電圧と等しく、
前記第2差動信号および前記第4差動信号がローレベルであるとき、前記第3トランジスタの前記第1主電極と前記第2主電極との間の電圧は、前記第4トランジスタの前記第1主電極と前記第2主電極との間の電圧と等しい
ことを特徴とするドライバ回路。 - 請求項5または6に記載のドライバ回路において、
前記第1乃至第4トランジスタは、電界効果トランジスタであり、
前記第1乃至第4トランジスタの前記第1主電極はソース電極であり、前記第1乃至第4トランジスタの前記第2主電極はドレイン電極であり、前記第1乃至第4トランジスタの前記制御電極はゲート電極である
ことを特徴とするドライバ回路。 - 請求項5または6に記載のドライバ回路において、
前記第1乃至第4トランジスタは、バイポーラトランジスタであり、
前記第1乃至第4トランジスタの前記第1主電極はエミッタ電極であり、前記第1乃至第4トランジスタの前記第2主電極はコレクタ電極であり、前記第1乃至第4トランジスタの前記制御電極はベース電極である
ことを特徴とするドライバ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014097373A JP2015216476A (ja) | 2014-05-09 | 2014-05-09 | ドライバ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014097373A JP2015216476A (ja) | 2014-05-09 | 2014-05-09 | ドライバ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015216476A true JP2015216476A (ja) | 2015-12-03 |
Family
ID=54752991
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014097373A Pending JP2015216476A (ja) | 2014-05-09 | 2014-05-09 | ドライバ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015216476A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3531516A4 (en) * | 2016-10-20 | 2020-07-08 | Nippon Telegraph And Telephone Corporation | DIRECTLY MODULATED DRIVER CIRCUIT |
-
2014
- 2014-05-09 JP JP2014097373A patent/JP2015216476A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3531516A4 (en) * | 2016-10-20 | 2020-07-08 | Nippon Telegraph And Telephone Corporation | DIRECTLY MODULATED DRIVER CIRCUIT |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6347497B2 (ja) | 広範な入力電流レンジを伴うトランスインピーダンス増幅器のための装置及び方法 | |
US20120229214A1 (en) | Amplifier Circuit and Method | |
JP4991785B2 (ja) | 半導体集積回路装置 | |
US7132860B2 (en) | Differential-mode current feedback amplifiers | |
JP6274320B2 (ja) | 送信回路及び半導体集積回路 | |
US20100109779A1 (en) | Hybrid class ab super follower | |
TW200935752A (en) | Current steering DAC and voltage booster for current steering DAC | |
US7295067B2 (en) | Current source circuit and differential amplifier | |
JP5504229B2 (ja) | トランスインピーダンスアンプおよび受光回路 | |
US9231532B2 (en) | Amplifier circuit | |
US9654092B1 (en) | High speed gain stage with analog input and determinable digital output using regenerative feedback | |
JP2019036839A (ja) | トランスインピーダンスアンプ | |
US7501860B2 (en) | Differential input driver using current feedback and cross-coupled common base devices | |
US20230092750A1 (en) | Reception circuit for optical communication | |
JP2015216476A (ja) | ドライバ回路 | |
US9843297B2 (en) | Balanced differential transimpedance amplifier with single ended input and balancing method | |
US20060119431A1 (en) | Differential operational amplifier | |
JP6359928B2 (ja) | ドライバ回路 | |
US8593201B2 (en) | Signal output circuit | |
KR100668455B1 (ko) | 가변 이득 증폭기 | |
JP2007306086A (ja) | 入力バッファ | |
JP2012156826A (ja) | コンパレータ | |
US20080265990A1 (en) | Semiconductor circuit | |
US20050207261A1 (en) | Common-mode current feedback amplifiers | |
JP3583359B2 (ja) | 論理レベル変換回路 |