JP2015211186A - Group iii nitride semiconductor device and manufacturing method of the same - Google Patents

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邦亮 石原
Kuniaki Ishihara
邦亮 石原
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Abstract

PROBLEM TO BE SOLVED: To provide a group III nitride semiconductor device which includes a plated metal layer and a group III nitride semiconductor layer having a low dislocation density and has high characteristics; and provide a group III nitride semiconductor device manufacturing method which enables manufacturing of the group III nitride semiconductor device with high efficiency and high yield.SOLUTION: A group III nitride semiconductor device 4 includes a plated metal layer 60, a plated seed layer 50, a first electrode 40, at least one layer of a group III nitride semiconductor layer 20 and a second electrode 70 in this order, in which a dislocation density of the group III nitride semiconductor layer 20 is less than 1×10cm.

Description

本発明は、ＩＩＩ族窒化物半導体デバイスおよびその製造方法に関し、詳しくは、高特性のＩＩＩ族窒化物半導体デバイスおよびかかるＩＩＩ族窒化物半導体デバイスを高歩留まりで製造するＩＩＩ族窒化物半導体デバイスの製造方法に関する。   The present invention relates to a group III nitride semiconductor device and a method for manufacturing the same, and more particularly, to manufacture a high-performance group III nitride semiconductor device and a group III nitride semiconductor device for manufacturing such a group III nitride semiconductor device with high yield. Regarding the method.

ＧａＮなどのＩＩＩ族窒化物半導体は、そのバンドギャップエネルギーが紫外光領域およびその近傍領域にありＳｉに比べて約３倍大きく、その絶縁破壊電界強度がＳｉに比べて約１０倍大きいため、ＬＥＤ（発光ダイオード）、ＬＤ（レーザダイオード）などの発光デバイス、ＳＢＤ（ショットキーバリアダイオード）、ＨＥＭＴ（高電子移動度トランジスタ）などの電子デバイスなどに好適に用いられる。   A group III nitride semiconductor such as GaN has a band gap energy in the ultraviolet light region and the vicinity thereof, which is about 3 times larger than that of Si, and its breakdown electric field strength is about 10 times larger than that of Si. (Light-emitting diodes), light-emitting devices such as LD (laser diodes), and electronic devices such as SBD (Schottky barrier diodes) and HEMTs (high electron mobility transistors).

特開２０１２−２３０９６９号公報（特許文献１）は、高特性のＧａＮ系半導体デバイスを効率よく製造する観点から、支持基板と支持基板に貼り合わされたＧａＮ層とを含む複合基板を準備する工程と、複合基板のＧａＮ層上に少なくとも１層のＧａＮ系半導体層を成長させる工程と、ＧａＮ系半導体層に転写支持基板を貼り合わせる工程と、複合基板の支持基板を溶解することにより除去する工程とを含むＧａＮ系デバイスの製造方法を開示する。   JP 2012-230969 A (Patent Document 1) provides a step of preparing a composite substrate including a support substrate and a GaN layer bonded to the support substrate from the viewpoint of efficiently producing a high-performance GaN-based semiconductor device. A step of growing at least one GaN-based semiconductor layer on the GaN layer of the composite substrate, a step of attaching a transfer support substrate to the GaN-based semiconductor layer, and a step of removing the composite substrate by dissolving the support substrate A method for manufacturing a GaN-based device including the above is disclosed.

さらに、特開２０１３−１１５１１２号公報（特許文献２）は、高特性の半導体デバイスを歩留まりよく製造する観点から、支持基板と、支持基板の主面の少なくとも一部上に配置された中間層およびＩＩＩ族窒化物層とを含み、露出している支持基板の主面の部分が所定の深さまで選択的にエッチングにより除去された複合基板を準備する工程、および複合基板のＩＩＩ族窒化物層の主面上に少なくとも１層のＩＩＩ族窒化物半導体層をエピタキシャル成長させる工程を含む半導体デバイスの製造方法を開示する。   Furthermore, JP2013-115112A (Patent Document 2) discloses a support substrate and an intermediate layer disposed on at least a part of the main surface of the support substrate from the viewpoint of manufacturing a high-performance semiconductor device with a high yield. Providing a composite substrate including a group III nitride layer, wherein a portion of the exposed main surface of the support substrate is selectively etched away to a predetermined depth, and a group III nitride layer of the composite substrate Disclosed is a method for manufacturing a semiconductor device, comprising the step of epitaxially growing at least one group III nitride semiconductor layer on a main surface.

また、国際公開第２０１３／０９４０８３号（特許文献３）は、任意の基板に実装した後にＩＩＩ族窒化物半導体層にクラックが生じにくいＩＩＩ族窒化物半導体素子を提供する観点から、Ｃｕを主材料とする導電性サポート体と、導電性サポート体上に設けられたＩＩＩ族窒化物半導体層と、を有し、導電性サポート体の厚みが１４０μｍ以上であり、かつ、ＩＩＩ族窒化物半導体層の厚みが６μｍ以上であるＩＩＩ族窒化物半導体素子を開示するとともに、成長用基板上にリフトオフ層およびＩＩＩ族窒化物半導体層をこの順に形成する第１工程と、ＩＩＩ族窒化物半導体層上にＣｕを主材料とする導電性サポート体をメッキ法により形成する第２工程と、リフトオフ層を除去することで成長用基板をＩＩＩ族窒化物半導体層から剥離する第３工程と、を有し、導電性サポート体の厚みを１４０μｍ以上とし、かつ、ＩＩＩ族窒化物半導体層の厚みを６μｍ以上とするＩＩＩ族窒化物半導体素子の製造方法を開示する。   In addition, International Publication No. 2013/094083 (Patent Document 3) is based on Cu from the viewpoint of providing a group III nitride semiconductor element in which a group III nitride semiconductor layer is hardly cracked after being mounted on an arbitrary substrate. A conductive support body and a group III nitride semiconductor layer provided on the conductive support body, the thickness of the conductive support body is 140 μm or more, and the group III nitride semiconductor layer Disclosed is a group III nitride semiconductor device having a thickness of 6 μm or more, a first step of forming a lift-off layer and a group III nitride semiconductor layer on the growth substrate in this order, and a Cu layer on the group III nitride semiconductor layer. And a second step of forming a conductive support body mainly composed of copper by a plating method, and removing the lift-off layer to peel off the growth substrate from the group III nitride semiconductor layer And a third step, wherein the thickness of the conductive support body is 140 μm or more and the thickness of the group III nitride semiconductor layer is 6 μm or more.

特開２０１２−２３０９６９号公報JP 2012-230969 A 特開２０１３−１１５１１２号公報JP2013-115112A 国際公開第２０１３／０９４０８３号International Publication No. 2013/094083

特開２０１２−２３０９６９号公報（特許文献１）で開示されるＧａＮ系半導体デバイスの製造方法においては、支持基板とＧａＮ層とが貼り合わされた複合基板のＧａＮ層上に少なくとも１層のＧａＮ系半導体層を成長させ、かかるＧａＮ系半導体層に転写支持基板を貼り合わせることが必要である。ここで、実際の複合基板には、支持基板にＧａＮ層が貼り合わされていない部分、すなわち支持基板または接合層（支持基板とＧａＮ層とを接合する層）が露出している部分があり、かかる部分には均一に成長したＧａＮ系半導体層ではなく異常成長（不均一に成長）したＧａＮ系半導体が形成される。かかるＧａＮ系半導体は、ＧａＮ系半導体層に比べて成長速度が高く、ＧａＮ系半導体層よりも突出する。このため、ＧａＮ系半導体層に転写支持基板を歩留まりよく貼り合わせることが困難となり、ＧａＮ系半導体デバイスの歩留まりが低くなるという問題点があった。   In the method for manufacturing a GaN-based semiconductor device disclosed in Japanese Patent Application Laid-Open No. 2012-230969 (Patent Document 1), at least one GaN-based semiconductor is formed on a GaN layer of a composite substrate in which a support substrate and a GaN layer are bonded together. It is necessary to grow a layer and attach a transfer support substrate to the GaN-based semiconductor layer. Here, the actual composite substrate has a portion where the GaN layer is not bonded to the support substrate, that is, a portion where the support substrate or the bonding layer (layer that bonds the support substrate and the GaN layer) is exposed. In this portion, a GaN-based semiconductor that is abnormally grown (non-uniformly grown) is formed instead of a GaN-based semiconductor layer that is uniformly grown. Such a GaN-based semiconductor has a higher growth rate than the GaN-based semiconductor layer and protrudes from the GaN-based semiconductor layer. For this reason, it is difficult to bond the transfer support substrate to the GaN-based semiconductor layer with a high yield, and there is a problem in that the yield of the GaN-based semiconductor device is lowered.

特開２０１３−１１５１１２号公報（特許文献２）で開示される半導体デバイスの製造方法においては、複合基板のＩＩＩ族窒化物層の主面上にエピタキシャル成長（均一に成長）させた少なくとも１層のＩＩＩ族窒化物半導体層の最上主面の高さが、複合基板において主面の部分が所定の深さまで除去されて露出している支持基板上に異常成長（不均一に成長）したＩＩＩ族窒化物半導体の最高高さよりも高いため、ＩＩＩ族窒化物半導体層にデバイス用支持基板を歩留まりよく貼り合わせることができ、半導体デバイスの歩留まりが高くなる。しかしながら、支持基板の露出した部分が所定の深さまで除去された複合基板を準備する必要があるため、製造効率が低下し製造コストが増大するという問題点があった。   In the method of manufacturing a semiconductor device disclosed in Japanese Patent Laid-Open No. 2013-115112 (Patent Document 2), at least one layer of III epitaxially grown (uniformly grown) on the main surface of the group III nitride layer of the composite substrate. A group III nitride in which the height of the uppermost main surface of the group nitride semiconductor layer is abnormally grown (non-uniformly grown) on the support substrate exposed by removing the main surface portion to a predetermined depth in the composite substrate Since the height is higher than the maximum height of the semiconductor, the device support substrate can be bonded to the group III nitride semiconductor layer with a high yield, and the yield of the semiconductor device is increased. However, since it is necessary to prepare a composite substrate from which the exposed portion of the support substrate is removed to a predetermined depth, there is a problem in that manufacturing efficiency is reduced and manufacturing cost is increased.

なお、国際公開第２０１３／０９４０８３号（特許文献３）で開示されるＩＩＩ族窒化物半導体素子は、ＩＩＩ族窒化物半導体層上にメッキ法により形成されたＣｕを主材料とする導電性サポート体を有するが、成長用基板上に形成されたリフトオフ層上に形成されたＩＩＩ族窒化物層の転位密度が高いため、高い特性が得られないという問題点があった。   The group III nitride semiconductor device disclosed in International Publication No. 2013/094083 (Patent Document 3) is a conductive support body mainly made of Cu formed by plating on the group III nitride semiconductor layer. However, since the group III nitride layer formed on the lift-off layer formed on the growth substrate has a high dislocation density, high characteristics cannot be obtained.

本発明は、上記問題点を解決して、めっき金属層と転位密度が低いＩＩＩ族窒化物半導体層とを含む高特性のＩＩＩ族窒化物半導体デバイスおよびかかるＩＩＩ族窒化物半導体デバイスを効率よくかつ高歩留まりで製造できるＩＩＩ族窒化物半導体デバイスの製造方法を提供することを目的とする。   The present invention solves the above-mentioned problems and efficiently provides a high-performance group III nitride semiconductor device including a plated metal layer and a group III nitride semiconductor layer having a low dislocation density, and such a group III nitride semiconductor device. It is an object of the present invention to provide a method for manufacturing a group III nitride semiconductor device that can be manufactured with a high yield.

本発明は、ある局面に従えば、めっき金属層と、めっきシード層と、第１の電極と、少なくとも１層のＩＩＩ族窒化物半導体層と、第２の電極と、をこの順の配置で含み、ＩＩＩ族窒化物半導体層の転位密度が１×１０9ｃｍ-2未満であるＩＩＩ族窒化物半導体デバイスである。 According to one aspect of the present invention, a plating metal layer, a plating seed layer, a first electrode, at least one group III nitride semiconductor layer, and a second electrode are arranged in this order. And a group III nitride semiconductor device having a dislocation density of the group III nitride semiconductor layer of less than 1 × 10 9 cm −2 .

本発明は、別の局面に従えば、支持基板とＩＩＩ族窒化物膜とが貼り合わされた複合基板を準備する工程と、複合基板のＩＩＩ族窒化物膜上に少なくとも１層のＩＩＩ族窒化物半導体層を形成する工程と、ＩＩＩ族窒化物半導体層上に第１の電極を形成する工程と、第１の電極上にめっきシード層を形成する工程と、めっきシード層上にめっき金属層を形成する工程と、複合基板から支持基板を除去する工程と、ＩＩＩ族窒化物半導体層の第１の電極が形成されている主面と反対側の主面側に第２の電極を形成する工程と、を含むＩＩＩ族窒化物半導体デバイスの製造方法である。   According to another aspect of the present invention, there is provided a step of preparing a composite substrate in which a support substrate and a group III nitride film are bonded together, and at least one group III nitride on the group III nitride film of the composite substrate A step of forming a semiconductor layer, a step of forming a first electrode on the group III nitride semiconductor layer, a step of forming a plating seed layer on the first electrode, and a plating metal layer on the plating seed layer. A step of forming, a step of removing the support substrate from the composite substrate, and a step of forming the second electrode on the main surface side opposite to the main surface on which the first electrode of the group III nitride semiconductor layer is formed. And a method for manufacturing a group III nitride semiconductor device.

本発明によれば、めっき金属層と転位密度が低いＩＩＩ族窒化物半導体層とを含む高特性のＩＩＩ族窒化物半導体デバイスおよびかかるＩＩＩ族窒化物半導体デバイスを効率よくかつ高歩留まりで製造できるＩＩＩ族窒化物半導体デバイスの製造方法が提供される。   According to the present invention, a high-performance group III nitride semiconductor device including a plated metal layer and a group III nitride semiconductor layer having a low dislocation density, and such a group III nitride semiconductor device can be manufactured efficiently and with a high yield. A method of manufacturing a group nitride semiconductor device is provided.

本発明のある局面に従うＩＩＩ族窒化物半導体デバイスのある例を示す概略断面図である。It is a schematic sectional drawing which shows an example of the group III nitride semiconductor device according to an aspect of the present invention. 本発明の別の局面に従うＩＩＩ族窒化物半導体デバイスの製造方法のある例を示す概略断面図である。It is a schematic sectional drawing which shows a certain example of the manufacturing method of the group III nitride semiconductor device according to another situation of this invention. 本発明の別の局面に従うＩＩＩ族窒化物デバイスの製造方法において、複合基板を準備する工程のある例を示す概略断面図である。In the manufacturing method of the group III nitride device according to another situation of this invention, it is a schematic sectional drawing which shows an example with the process of preparing a composite substrate.

＜本発明の実施形態の説明＞
本発明のある実施形態であるＩＩＩ族窒化物半導体デバイス４は、めっき金属層６０と、めっきシード層５０と、第１の電極４０と、少なくとも１層のＩＩＩ族窒化物半導体層２０と、第２の電極７０と、をこの順の配置で含み、ＩＩＩ族窒化物半導体層２０の転位密度が１×１０9ｃｍ-2未満である。本実施形態のＩＩＩ族窒化物半導体デバイス４は、ＩＩＩ族窒化物半導体層２０の転位密度が１×１０9ｃｍ-2未満と低いため、高い特性を有する。 <Description of Embodiment of the Present Invention>
A group III nitride semiconductor device 4 according to an embodiment of the present invention includes a plating metal layer 60, a plating seed layer 50, a first electrode 40, at least one group III nitride semiconductor layer 20, And the dislocation density of the group III nitride semiconductor layer 20 is less than 1 × 10 9 cm −2 . The group III nitride semiconductor device 4 of this embodiment has high characteristics because the dislocation density of the group III nitride semiconductor layer 20 is as low as less than 1 × 10 9 cm −2 .

本実施形態のＩＩＩ族窒化物半導体デバイス４において、ＩＩＩ族窒化物半導体層の全体の厚さを２０μｍ未満とすることができる。これにより、ＩＩＩ族窒化物半導体デバイス４のオン抵抗を低くすることができる。   In the group III nitride semiconductor device 4 of the present embodiment, the entire thickness of the group III nitride semiconductor layer can be less than 20 μm. Thereby, the on-resistance of the group III nitride semiconductor device 4 can be lowered.

本実施形態のＩＩＩ族窒化物半導体デバイス４において、めっき金属層６０の厚さを１０μｍ以上５００μｍ以下とすることができる。これにより、ＩＩＩ族窒化物半導体デバイス４は自立可能な機械的強度を有するとともにＩＩＩ族窒化物半導体層２０のクラック発生を防止できる。   In the group III nitride semiconductor device 4 of the present embodiment, the thickness of the plated metal layer 60 can be set to 10 μm or more and 500 μm or less. As a result, the group III nitride semiconductor device 4 has a mechanical strength capable of supporting itself and can prevent the group III nitride semiconductor layer 20 from cracking.

本実施形態のＩＩＩ族窒化物半導体デバイス４において、めっき金属層６０の主面の算術平均粗さＲａを１０μｍ未満とすることができる。これにより、ＩＩＩ族窒化物半導体デバイス４の実装が容易になる。   In the group III nitride semiconductor device 4 of the present embodiment, the arithmetic average roughness Ra of the main surface of the plated metal layer 60 can be less than 10 μm. This facilitates the mounting of the group III nitride semiconductor device 4.

本実施形態のＩＩＩ族窒化物半導体デバイス４において、めっき金属層６０は、ニッケル、金、タングステン、モリブデン、銅、スズ、銀、コバルト、クロム、鉄、および亜鉛からなる群から選ばれる少なくとも１種類の金属元素を含むことができる。これにより、ＩＩＩ族窒化物半導体デバイス４は、良好な電気特性および放熱性、実装に適した裏面状態を有することができる。   In the group III nitride semiconductor device 4 of this embodiment, the plating metal layer 60 is at least one selected from the group consisting of nickel, gold, tungsten, molybdenum, copper, tin, silver, cobalt, chromium, iron, and zinc. The metal element can be included. Thereby, the group III nitride semiconductor device 4 can have a favorable electrical property, heat dissipation, and a back surface state suitable for mounting.

本発明の別の実施形態であるＩＩＩ族窒化物半導体デバイス４の製造方法は、支持基板１１とＩＩＩ族窒化物膜１３とが貼り合わされた複合基板１０を準備する工程と、複合基板１０のＩＩＩ族窒化物膜１３上に少なくとも１層のＩＩＩ族窒化物半導体層２０を形成する工程と、ＩＩＩ族窒化物半導体層２０上に第１の電極４０を形成する工程と、第１の電極４０上にめっきシード層５０を形成する工程と、めっきシード層５０上にめっき金属層６０を形成する工程と、複合基板１０から支持基板１１を除去する工程と、ＩＩＩ族窒化物半導体層２０の第１の電極４０が形成されている主面と反対側の主面側に第２の電極７０を形成する工程と、を含む。本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、高特性のＩＩＩ族窒化物半導体デバイス４を高歩留まりで製造することができる。   The method for manufacturing a group III nitride semiconductor device 4 according to another embodiment of the present invention includes a step of preparing a composite substrate 10 on which a support substrate 11 and a group III nitride film 13 are bonded, and III of the composite substrate 10. Forming at least one group III nitride semiconductor layer 20 on the group nitride film 13, forming the first electrode 40 on the group III nitride semiconductor layer 20, and on the first electrode 40. The step of forming the plating seed layer 50 on the substrate, the step of forming the plating metal layer 60 on the plating seed layer 50, the step of removing the support substrate 11 from the composite substrate 10, and the first of the group III nitride semiconductor layer 20 Forming a second electrode 70 on the main surface opposite to the main surface on which the electrode 40 is formed. The manufacturing method of the group III nitride semiconductor device 4 of this embodiment can manufacture the group III nitride semiconductor device 4 of high characteristics with a high yield.

＜本発明の実施形態の詳細＞
［実施形態１：ＩＩＩ族窒化物半導体デバイス］
図１を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４は、めっき金属層６０と、めっきシード層５０と、第１の電極４０と、少なくとも１層のＩＩＩ族窒化物半導体層２０と、第２の電極７０と、をこの順の配置で含み、ＩＩＩ族窒化物半導体層２０の転位密度が１×１０9ｃｍ-2未満である。 <Details of Embodiment of the Present Invention>
[Embodiment 1: Group III nitride semiconductor device]
With reference to FIG. 1, the group III nitride semiconductor device 4 of the present embodiment includes a plating metal layer 60, a plating seed layer 50, a first electrode 40, and at least one group III nitride semiconductor layer 20. And the second electrode 70 in this order, and the dislocation density of the group III nitride semiconductor layer 20 is less than 1 × 10 9 cm −2 .

本実施形態のＩＩＩ族窒化物半導体デバイス４は、めっき金属層６０と、めっきシード層５０と、第１の電極４０と、少なくとも１層のＩＩＩ族窒化物半導体層２０と、第２の電極７０と、をこの順の配置で含み、ＩＩＩ族窒化物半導体層２０の転位密度が１×１０9ｃｍ-2未満であるため、特性が高い。 The group III nitride semiconductor device 4 of this embodiment includes a plating metal layer 60, a plating seed layer 50, a first electrode 40, at least one group III nitride semiconductor layer 20, and a second electrode 70. And the dislocation density of the group III nitride semiconductor layer 20 is less than 1 × 10 9 cm −2 , so that the characteristics are high.

（めっき金属層）
本実施形態のＩＩＩ族窒化物半導体デバイス４に含まれるめっき金属層６０は、めっきにより形成される金属層であれば特に制限はないが、第１の電極４０と良好な密着性を有し、かつ良好な電気特性および放熱性、実装に適した裏面状態を有することができる観点から、ニッケル（Ｎｉ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、スズ（Ｓｎ）、銀（Ａｇ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、および亜鉛（Ｚｎ）からなる群から選ばれる少なくとも１種類の金属元素を含むことが好ましい。かかる金属元素の分析は、特に制限はなく、誘導結合プラズマ質量分析（ＩＣＰ−ＭＳ）法、エネルギー分散型Ｘ線分析（ＥＤＸ）法、グロー放電質量分析（ＧＤＭＳ）法などにより行なう。 (Plating metal layer)
The plated metal layer 60 included in the group III nitride semiconductor device 4 of the present embodiment is not particularly limited as long as it is a metal layer formed by plating, but has good adhesion to the first electrode 40, From the viewpoint of having good electrical characteristics and heat dissipation, and a back surface suitable for mounting, nickel (Ni), gold (Au), tungsten (W), molybdenum (Mo), copper (Cu), tin ( It is preferable to include at least one metal element selected from the group consisting of Sn), silver (Ag), cobalt (Co), chromium (Cr), iron (Fe), and zinc (Zn). The analysis of the metal element is not particularly limited, and is performed by inductively coupled plasma mass spectrometry (ICP-MS), energy dispersive X-ray analysis (EDX), glow discharge mass spectrometry (GDMS), or the like.

めっき金属層６０であること、すなわち、めっきで形成されている金属層であることは、めっき金属層６０におけるめっき由来の不純物を分析することにより、確認する。めっき由来の不純物は、電気めっき、無電解めっき、溶融めっきなどのめっき方法、硝酸ニッケル、硫酸銅、硝酸銀などのめっき原料などによって異なる。めっき由来の不純物の分析は、特に制限はなく、ＩＣＰ−ＭＳ法、ＧＤＭＳ法などにより行なう。たとえば、ワット浴やスルファミン酸浴によるニッケルの電気めっきの場合、硫酸ニッケルやスルファミン酸ニッケルを用いるためそれらの化合物の主元素である硫黄やそれらの化合物の混入元素であるコバルトが混入し、また、添加剤としてクマリンやサッカリンなどの有機添加剤を用いるため炭素が混入する。これらはたとえば、めっき金属層６０を溶解させた液体をＩＣＰ−ＭＳ法により分析させることで検出される。   It is confirmed by analyzing impurities derived from plating in the plated metal layer 60 that the plated metal layer 60 is a metal layer formed by plating. Impurities derived from plating differ depending on plating methods such as electroplating, electroless plating, and hot dipping, and plating raw materials such as nickel nitrate, copper sulfate, and silver nitrate. The analysis of the impurities derived from plating is not particularly limited, and is performed by an ICP-MS method, a GDMS method, or the like. For example, in the case of electroplating of nickel using a watt bath or a sulfamic acid bath, since nickel sulfate or nickel sulfamate is used, sulfur which is the main element of those compounds or cobalt which is an element mixed with those compounds is mixed, Carbon is mixed because organic additives such as coumarin and saccharin are used as additives. These are detected, for example, by analyzing the liquid in which the plated metal layer 60 is dissolved by the ICP-MS method.

めっき金属層６０は、単層であっても、２層以上の複層であってもよい。ここで、めっき金属層６０は、実装時にはんだ濡れ性をよりよくするなどの観点から、第１のめっき金属層として厚い内部層と第２のめっき金属層として薄い表面層との２層構造を有することも好ましい。   The plated metal layer 60 may be a single layer or a multilayer of two or more layers. Here, the plated metal layer 60 has a two-layer structure of a thick inner layer as the first plated metal layer and a thin surface layer as the second plated metal layer from the viewpoint of improving solder wettability during mounting. It is also preferable to have it.

めっき金属層６０の厚さは、特に制限はないが、ＩＩＩ族窒化物半導体デバイスが自立可能でかつＩＩＩ族窒化物半導体層のクラック発生を抑制可能な観点から、１０μｍ以上５００μｍ以下が好ましく、２０μｍ以上１００μｍ以下がより好ましい。   The thickness of the plated metal layer 60 is not particularly limited, but is preferably 10 μm or more and 500 μm or less, and 20 μm from the viewpoint of allowing the group III nitride semiconductor device to be self-supporting and suppressing the generation of cracks in the group III nitride semiconductor layer. More preferably, it is 100 μm or less.

めっき金属層６０の主面６０ｍの算術平均粗さＲａは、特に制限はないが、ＩＩＩ族窒化物半導体デバイスの実装が容易になる観点から、１０μｍ未満が好ましく、５μｍ未満がより好ましい。ここで、算術平均粗さＲａとは、ＪＩＳ Ｂ０６０１：２０１３で定義される算術平均粗さＲａをいい、具体的には、粗さ曲面から、その平均平面の方向に標準面積だけ抜き取り、この抜き取り部分の平均平面から測定曲面までの偏差の絶対値（距離）を合計して平均した値をいう。算術平均粗さＲａは、ＡＦＭ（原子間力顕微鏡）、触針式表面粗さ計（いわゆる段差計）、レーザ顕微鏡などにより測定できる。   The arithmetic average roughness Ra of the main surface 60m of the plated metal layer 60 is not particularly limited, but is preferably less than 10 μm and more preferably less than 5 μm from the viewpoint of facilitating mounting of the group III nitride semiconductor device. Here, the arithmetic average roughness Ra means the arithmetic average roughness Ra defined in JIS B0601: 2013. Specifically, a standard area is extracted from the roughness curved surface in the direction of the average plane, and this sampling is performed. A value obtained by summing and averaging the absolute values (distances) of deviations from the average plane of the part to the measurement curved surface. The arithmetic average roughness Ra can be measured by an AFM (atomic force microscope), a stylus type surface roughness meter (so-called level difference meter), a laser microscope, or the like.

（めっきシード層）
本実施形態のＩＩＩ族窒化物半導体デバイス４に含まれるめっきシード層５０は、その上にめっき金属層６０を形成するためのシード層であれば特に制限はないが、高品質のめっき金属層６０を効率よく形成する観点から、めっき金属層６０と同一または類似の化学組成を有することが好ましい。ここで、化学組成が同一とは、９５質量％までを占める構成元素の組み合わせが同じであり、かつ、それぞれの元素の占有比率の違いが１０％未満であることをいう。化学組成が類似とは、上記構成元素のうち最も質量％が高い元素の種類が同じであり、かつ、それらの占有比率がそれぞれ５０質量％以上であることをいう。 (Plating seed layer)
The plating seed layer 50 included in the group III nitride semiconductor device 4 of the present embodiment is not particularly limited as long as it is a seed layer for forming the plating metal layer 60 thereon, but the high-quality plating metal layer 60 is not limited. From the viewpoint of efficiently forming the metal layer, it is preferable to have the same or similar chemical composition as the plated metal layer 60. Here, the same chemical composition means that the combination of constituent elements occupying up to 95% by mass is the same, and the difference in the occupation ratio of each element is less than 10%. “Similar chemical composition” means that among the above constituent elements, the elements having the highest mass% are the same, and their occupation ratios are 50 mass% or more, respectively.

また、めっきシード層５０は、第１の電極４０と密着性が高く、かつメッキの開始表面として適しているとの観点から、ニッケル（Ｎｉ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、スズ（Ｓｎ）、銀（Ａｇ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、鉄（Ｆｅ）、および亜鉛（Ｚｎ）からなる群から選ばれる少なくとも１種類の金属元素を含むことが好ましい。かかる金属元素の分析は、特に制限はなく、ＩＣＰ−ＭＳ法、ＥＤＸ法、ＧＤＭＳ法などにより行う。   In addition, the plating seed layer 50 has high adhesion to the first electrode 40 and is suitable as a plating starting surface, so that nickel (Ni), gold (Au), tungsten (W), molybdenum ( At least one metal element selected from the group consisting of Mo), copper (Cu), tin (Sn), silver (Ag), cobalt (Co), chromium (Cr), iron (Fe), and zinc (Zn) It is preferable to contain. The analysis of the metal element is not particularly limited, and is performed by an ICP-MS method, an EDX method, a GDMS method, or the like.

（めっき金属層およびめっきシード層の構成）
本実施形態のＩＩＩ族窒化物半導体デバイス４に含まれるめっき金属層６０およびめっきシード層５０の構成は、特に制限はないが、再現性よく均一なめっき膜が得られる観点から、表１に示す構成を有することが好ましい。 (Configuration of plating metal layer and plating seed layer)
The configurations of the plating metal layer 60 and the plating seed layer 50 included in the group III nitride semiconductor device 4 of the present embodiment are not particularly limited, but are shown in Table 1 from the viewpoint of obtaining a uniform plating film with good reproducibility. It is preferable to have a configuration.

Figure 2015211186
Figure 2015211186

（第１の電極）
本実施形態のＩＩＩ族窒化物半導体デバイス４に含まれる第１の電極４０は、ＩＩＩ族窒化物半導体層２０とめっきシード層５０およびめっき金属層６０とを電気的に接続するものであれば特に制限はなく、ＩＩＩ族窒化物半導体層２０に対してショットキー接触（ショットキー電極）であってもオーミック接触（オーミック電極）であってもよい。 (First electrode)
The first electrode 40 included in the group III nitride semiconductor device 4 of the present embodiment is particularly suitable if it electrically connects the group III nitride semiconductor layer 20, the plating seed layer 50, and the plating metal layer 60. There is no limitation, and the group III nitride semiconductor layer 20 may be in Schottky contact (Schottky electrode) or ohmic contact (ohmic electrode).

第１の電極４０は、特に制限はないが、ＩＩＩ族窒化物半導体層２０に対してショットキー接触する観点から、Ｎｉ電極、Ｐｄ電極、Ｐｔ電極、Ａｕ電極、Ｗ電極、Ｎｉ／Ａｕ電極などが好ましく、ＩＩＩ族窒化物半導体層２０に対してオーミック接触する観点から、Ａｌ電極、Ｐｄ電極、Ａｕ電極、Ｎｉ電極、Ａｇ電極、Ｍｇ電極、Ｎｉ／Ａｕ電極、Ｔｉ／Ａｌ電極、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ電極、Ｔｉ／Ａｌ／Ｔｉ／Ｐｔ／Ａｕ電極、ＩＴＯ（インジウムスズ酸化物）電極などが好ましい。   Although there is no restriction | limiting in particular in the 1st electrode 40, from a viewpoint which carries out a Schottky contact with the group III nitride semiconductor layer 20, Ni electrode, Pd electrode, Pt electrode, Au electrode, W electrode, Ni / Au electrode, etc. From the viewpoint of ohmic contact with the group III nitride semiconductor layer 20, Al electrode, Pd electrode, Au electrode, Ni electrode, Ag electrode, Mg electrode, Ni / Au electrode, Ti / Al electrode, Ti / Al / Ti / Au electrode, Ti / Al / Ti / Pt / Au electrode, ITO (indium tin oxide) electrode, etc. are preferable.

（ＩＩＩ族窒化物半導体層）
本実施形態のＩＩＩ族窒化物半導体デバイス４に含まれるＩＩＩ族窒化物半導体層２０は、ＩＩＩ族窒化物半導体デバイス４の種類に応じたものであれば特に制限はない。たとえば、図１を参照して、ＩＩＩ族窒化物半導体デバイス４が電子デバイスであるＳＢＤ（ショットキーバリアダイオード）は、ＩＩＩ族窒化物半導体層２０として、第１のＩＩＩ族窒化物半導体層２１であるｎ-型ＧａＮバッファ層と、第２のＩＩＩ族窒化物半導体層２２であるｎ+型ＧａＮドリフト層とを含む。ここで、第２のＩＩＩ族窒化物半導体層２２に第１の電極４０がショットキー接触している。また、ＩＩＩ族窒化物半導体デバイスが発光デバイスであるＬＥＤ（発光ダイオード）（図示せず）は、ＩＩＩ族窒化物半導体層として、ｐ+型ＧａＮコンタクト層、ｐ型ＡｌＧａＮキャリアブロック層、発光層、ｎ型ＧａＮクラッド層などを含む。 (Group III nitride semiconductor layer)
The group III nitride semiconductor layer 20 included in the group III nitride semiconductor device 4 of the present embodiment is not particularly limited as long as it corresponds to the type of the group III nitride semiconductor device 4. For example, referring to FIG. 1, an SBD (Schottky barrier diode) in which a group III nitride semiconductor device 4 is an electronic device includes a first group III nitride semiconductor layer 21 as a group III nitride semiconductor layer 20. An n − -type GaN buffer layer and an n + -type GaN drift layer that is the second group III nitride semiconductor layer 22 are included. Here, the first electrode 40 is in Schottky contact with the second group III nitride semiconductor layer 22. Further, an LED (light emitting diode) (not shown) in which the group III nitride semiconductor device is a light emitting device includes a p + -type GaN contact layer, a p-type AlGaN carrier block layer, a light emitting layer, as a group III nitride semiconductor layer, Including an n-type GaN cladding layer.

ＩＩＩ族窒化物半導体層２０の転位密度は、ＩＩＩ族窒化物半導体デバイス４の特性を高くする観点から、１×１０9ｃｍ-2未満であり、１×１０7ｃｍ-2未満が好ましく、８×１０5ｃｍ-2未満でがより好ましい。ここで、ＩＩＩ族窒化物半導体層２０の転位密度は、ＣＬ（カソードルミネッセンス）法で測定される。 The dislocation density of the group III nitride semiconductor layer 20 is less than 1 × 10 9 cm −2 , preferably less than 1 × 10 7 cm −2 , from the viewpoint of enhancing the characteristics of the group III nitride semiconductor device 4. More preferably, it is less than 10 5 cm −2 . Here, the dislocation density of the group III nitride semiconductor layer 20 is measured by a CL (cathode luminescence) method.

ＩＩＩ族窒化物半導体層２０の全体の厚さは、特に制限はないが、ＩＩＩ族窒化物半導体デバイス４のオン抵抗を低くする観点から、２０μｍ未満が好ましく、１０μｍ未満がより好ましい。   The total thickness of group III nitride semiconductor layer 20 is not particularly limited, but is preferably less than 20 μm and more preferably less than 10 μm from the viewpoint of reducing the on-resistance of group III nitride semiconductor device 4.

（第２の電極）
本実施形態のＩＩＩ族窒化物半導体デバイス４に含まれる第２の電極７０は、ＩＩＩ族窒化物半導体層２０と電気的に接続するものであれば特に制限はなく、ＩＩＩ族窒化物膜１３の一部が除去されて露出したＩＩＩ族窒化物半導体層２０上に配置されていてもよく（図２（Ｈ）および（Ｉ）を参照）、ＩＩＩ族窒化物膜１３上に配置されていてもよい（図示せず）。 (Second electrode)
The second electrode 70 included in the group III nitride semiconductor device 4 of the present embodiment is not particularly limited as long as it is electrically connected to the group III nitride semiconductor layer 20. It may be disposed on group III nitride semiconductor layer 20 that is partially removed and exposed (see FIGS. 2H and 1I), or may be disposed on group III nitride film 13. Good (not shown).

ここで、第２の電極７０は、ＩＩＩ族窒化物半導体層２０またはＩＩＩ族窒化物膜１３に対してショットキー接触（ショットキー電極）であってもオーミック接触（オーミック電極）であってもよい。第２の電極７０は、特に制限はないが、ＩＩＩ族窒化物半導体層２０に対してショットキー接触する観点から、Ｎｉ電極、Ｐｄ電極、Ｐｔ電極、Ａｕ電極、Ｗ電極、Ｎｉ／Ａｕ電極などが好ましく、ＩＩＩ族窒化物半導体層２０に対してオーミック接触する観点から、Ａｌ電極、Ｐｄ電極、Ａｕ電極、Ｎｉ電極、Ａｇ電極、Ｍｇ電極、Ｎｉ／Ａｕ電極、Ｔｉ／Ａｌ電極、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ電極、Ｔｉ／Ａｌ／Ｔｉ／Ｐｔ／Ａｕ電極、ＩＴＯ（インジウムスズ酸化物）電極などが好ましい。   Here, the second electrode 70 may be a Schottky contact (Schottky electrode) or an ohmic contact (ohmic electrode) with respect to the group III nitride semiconductor layer 20 or the group III nitride film 13. . The second electrode 70 is not particularly limited, but is Ni electrode, Pd electrode, Pt electrode, Au electrode, W electrode, Ni / Au electrode, etc. from the viewpoint of making Schottky contact with the group III nitride semiconductor layer 20. From the viewpoint of ohmic contact with the group III nitride semiconductor layer 20, Al electrode, Pd electrode, Au electrode, Ni electrode, Ag electrode, Mg electrode, Ni / Au electrode, Ti / Al electrode, Ti / Al / Ti / Au electrode, Ti / Al / Ti / Pt / Au electrode, ITO (indium tin oxide) electrode, etc. are preferable.

（絶縁膜）
本実施形態のＩＩＩ族窒化物半導体デバイス４は、特に制限はないが、チップ化工程でのチップ外周への加工ダメージがデバイス特性に影響を及ぼさないようにする観点から、ＩＩＩ族窒化物半導体層２０とめっきシード層５０との間に第１の電極４０を取り囲むように形成されている絶縁膜３０を含むことが好ましい。 (Insulating film)
The group III nitride semiconductor device 4 of the present embodiment is not particularly limited, but from the viewpoint of preventing the processing damage to the outer periphery of the chip in the chip forming process from affecting the device characteristics, the group III nitride semiconductor layer Preferably, the insulating film 30 formed so as to surround the first electrode 40 is included between the plating seed layer 50 and the plating seed layer 50.

絶縁膜３０は、ＩＩ族窒化物半導体層２０とめっきシード層５０との直接的な電気的接続を防止するものであれば特に制限はなく、窒化ケイ素（ＳｉＮx）膜、酸化ケイ素（ＳｉＯ2）膜、酸窒化ケイ素（ＳｉＯxＮy）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化ジルコニウム（ＺｒＯ2）膜などが挙げられる。 The insulating film 30 is not particularly limited as long as it prevents direct electrical connection between the group II nitride semiconductor layer 20 and the plating seed layer 50, and is a silicon nitride (SiN x ) film, silicon oxide (SiO 2). ) Film, silicon oxynitride (SiO x N y ) film, aluminum oxide (Al 2 O 3 ) film, zirconium oxide (ZrO 2 ) film, and the like.

［実施形態２：ＩＩＩ族窒化物半導体デバイスの製造方法］
図２および図３を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、支持基板１１とＩＩＩ族窒化物膜１３とが貼り合わされた複合基板１０を準備する工程（図２（Ａ）および図３）と、複合基板１０のＩＩＩ族窒化物膜１３上に、少なくとも１層のＩＩＩ族窒化物半導体層２０を形成する工程（図２（Ｂ））と、ＩＩＩ族窒化物半導体層２０上に、第１の電極４０を形成する工程（図２（Ｄ））と、第１の電極４０上に、めっきシード層５０を形成する工程（図２（Ｅ））と、めっきシード層５０上に、めっき金属層６０を形成する工程（図２（Ｆ））と、複合基板１０から支持基板１１を除去する工程（図２（Ｇ））と、ＩＩＩ族窒化物半導体層２０の第１の電極４０が形成されている主面と反対側の主面側に第２の電極７０を形成する工程（図２（Ｈ））と、を含む。 [Embodiment 2: Manufacturing Method of Group III Nitride Semiconductor Device]
Referring to FIGS. 2 and 3, in the method of manufacturing group III nitride semiconductor device 4 of this embodiment, a step of preparing composite substrate 10 in which support substrate 11 and group III nitride film 13 are bonded together (FIG. 2). 2 (A) and FIG. 3), a step of forming at least one group III nitride semiconductor layer 20 on the group III nitride film 13 of the composite substrate 10 (FIG. 2B), and group III nitridation. A step of forming the first electrode 40 on the physical semiconductor layer 20 (FIG. 2D), a step of forming the plating seed layer 50 on the first electrode 40 (FIG. 2E), A step of forming a plating metal layer 60 on the plating seed layer 50 (FIG. 2F), a step of removing the support substrate 11 from the composite substrate 10 (FIG. 2G), and a group III nitride semiconductor layer 20 on the main surface side opposite to the main surface on which the first electrodes 40 are formed. Comprising the step of forming the electrodes 70 (FIG. 2 (H)) and, the.

本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、上記工程を含むことにより、高特性のＩＩＩ族窒化物半導体デバイス４を高歩留まりで製造することができる。   The manufacturing method of the group III nitride semiconductor device 4 of this embodiment can manufacture the group III nitride semiconductor device 4 of a high characteristic with a high yield by including the said process.

（複合基板を準備する工程）
図２（Ａ）および図３を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、支持基板１１とＩＩＩ族窒化物膜１３とが貼り合わされた複合基板１０を準備する工程を含む。かかる工程により、ＩＩＩ族窒化物膜１３上に転位密度がたとえば１×１０9ｃｍ-3未満と低く品質の高い少なくとも１層のＩＩＩ族窒化物半導体層２０を成長させることができる複合基板１０が得られる。 (Process to prepare composite substrate)
Referring to FIGS. 2A and 3, in the method for manufacturing group III nitride semiconductor device 4 of this embodiment, composite substrate 10 in which support substrate 11 and group III nitride film 13 are bonded is prepared. Process. Through this step, the composite substrate 10 capable of growing at least one group III nitride semiconductor layer 20 having a low dislocation density of, for example, less than 1 × 10 9 cm −3 and high quality on the group III nitride film 13 is obtained. can get.

図３を参照して、複合基板１０を準備する工程は、特に制限はないが、転位密度が低く品質の高いＩＩＩ族窒化物膜１３を含む複合基板１０を得る観点から、イオン注入法として、支持基板１１に接合膜１２ａを形成するサブ工程（図３（Ａ））と、ＩＩＩ族窒化物膜ドナー基板１３Ｄに接合膜１２ｂおよびイオン注入領域１３ｉを形成するサブ工程（図３（Ｂ））と、支持基板１１とＩＩＩ族窒化物膜ドナー基板１３Ｄとを接合膜１２を介在させて貼り合わせるサブ工程（図３（Ｃ））と、ＩＩＩ族窒化物膜ドナー基板１３Ｄをイオン注入領域１３ｉで分離することにより、ＩＩＩ族窒化物膜１３が接合膜１２を介在させて支持基板１１に貼り合わされた複合基板１０を得るサブ工程（図３（Ｄ）および（Ｅ））と、を含むことが好ましい。   Referring to FIG. 3, the step of preparing composite substrate 10 is not particularly limited, but from the viewpoint of obtaining composite substrate 10 including group III nitride film 13 having a low dislocation density and high quality, as an ion implantation method, A sub-process for forming the bonding film 12a on the support substrate 11 (FIG. 3A) and a sub-process for forming the bonding film 12b and the ion implantation region 13i on the group III nitride film donor substrate 13D (FIG. 3B). And a sub-process (FIG. 3C) for bonding the support substrate 11 and the group III nitride film donor substrate 13D with the bonding film 12 interposed therebetween, and the group III nitride film donor substrate 13D in the ion implantation region 13i. And a sub-process (FIGS. 3D and 3E) for obtaining the composite substrate 10 in which the group III nitride film 13 is bonded to the support substrate 11 with the bonding film 12 interposed therebetween. preferable

図３（Ａ）を参照して、支持基板１１に接合膜１２ａを形成するサブ工程は、支持基板１１の主面上に接合膜１２ａを形成することにより行なう。接合膜１２ａを形成することにより支持基板１１とＩＩＩ族窒化物膜ドナー基板１３Ｄとの接合強度を高くできる。   With reference to FIG. 3A, the sub-process for forming the bonding film 12 a on the support substrate 11 is performed by forming the bonding film 12 a on the main surface of the support substrate 11. By forming the bonding film 12a, the bonding strength between the support substrate 11 and the group III nitride film donor substrate 13D can be increased.

支持基板１１は、それに貼り合わされるＩＩＩ族窒化物膜１３を支持できる基板であれば特に制限はないが、ＩＩＩ族窒化物膜１３上に転位密度が低く品質の高いＩＩＩ族窒化物半導体層を成長させる観点から、ＩＩＩ族窒化物膜１３およびその上に成長させるＩＩＩ族窒化物半導体層の熱膨張係数と同一または近似の熱膨張係数を有することが好ましく、シリカ（ＳｉＯ2）などのケイ素酸化物、アルミナ（Ａｌ2Ｏ3）、ジルコニア（ＺｒＯ2）、イットリア（Ｙ2Ｏ3）などの金属酸化物、ムライト（３Ａｌ2Ｏ3・２ＳｉＯ2〜２Ａｌ2Ｏ3・ＳｉＯ2）、ジルコン（ＺｒＯ2・ＳｉＯ2）、スピネル（ＭｇＯ・Ａｌ2Ｏ3）、イットリア安定化ジルコニアなどの複合酸化物、銅（Ｃｕ）、タングステン（Ｗ）、Ｍｏ（モリブデン）などの金属、多結晶ＧａＮなどの多結晶ＩＩＩ−Ｖ族化合物、多結晶ＳｉＣなどの多結晶ＩＶ族化合物などの少なくとも１つを含むことが好ましい。 The supporting substrate 11 is not particularly limited as long as it can support the group III nitride film 13 bonded thereto, but a group III nitride semiconductor layer having a low dislocation density and a high quality is formed on the group III nitride film 13. From the viewpoint of growth, it is preferable that the group III nitride film 13 and the group III nitride semiconductor layer grown on the group III nitride film 13 have the same or similar thermal expansion coefficient as that of silicon oxide such as silica (SiO 2 ). , Metal oxides such as alumina (Al 2 O 3 ), zirconia (ZrO 2 ), yttria (Y 2 O 3 ), mullite (3Al 2 O 3 .2SiO 2 to 2Al 2 O 3 .SiO 2 ), zircon ( ZrO 2 · SiO 2), spinel (MgO · Al 2 O 3) , a composite oxide such as yttria-stabilized zirconia, copper (Cu), tungsten (W), a Mo (molybdenum) Metal, polycrystalline group III-V compound such as polycrystalline GaN, it is preferred to include at least one of such as polycrystalline IV compound such as polycrystalline SiC.

接合膜１２ａは、特に制限はないが、支持基板１１とＩＩＩ族窒化物膜１３との接合強度を高くする観点から、シリカ（ＳｉＯ2）などのケイ素酸化物、窒化ケイ素（ＳｉＮx）などのケイ素窒化物、チタニア（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、ジルコニア（ＺｒＯ2）、イットリア（Ｙ2Ｏ3）などの金属酸化物、窒化チタン（ＴｉＮ）、窒化アルミニウム（ＡｌＮ）などの金属窒化物などが好ましい。 The bonding film 12a is not particularly limited, but from the viewpoint of increasing the bonding strength between the support substrate 11 and the group III nitride film 13, a silicon oxide such as silica (SiO 2 ), silicon nitride (SiN x ), or the like. Metal oxides such as silicon nitride, titania (TiO 2 ), alumina (Al 2 O 3 ), zirconia (ZrO 2 ), yttria (Y 2 O 3 ), titanium nitride (TiN), aluminum nitride (AlN), etc. Metal nitride or the like is preferable.

接合膜１２ａを形成する方法は、特に制限はないが、品質のよい接合膜１２ａを効率的に形成する観点から、スパッタ法、ＣＶＤ（化学気相堆積）法、ＰＬＤ（パルスレーザ堆積）法、ＭＢＥ（分子線成長）法、電子線蒸着法などが好ましい。   The method for forming the bonding film 12a is not particularly limited, but from the viewpoint of efficiently forming the high-quality bonding film 12a, a sputtering method, a CVD (chemical vapor deposition) method, a PLD (pulse laser deposition) method, MBE (molecular beam growth) method, electron beam evaporation method and the like are preferable.

さらに、接合膜１２ａは、支持基板１１とＩＩＩ族窒化物膜ドナー基板１３Ｄとの接合強度を高める観点から、その主面を鏡面（たとえば、算術平均粗さＲａが１０ｎｍ以下の鏡面）に研磨することが好ましい。接合膜１２ａの主面を研磨する方法は、特に制限はなく、たとえばＣＭＰ（化学機械的研磨）などが挙げられる。   Further, the main surface of the bonding film 12a is polished to a mirror surface (for example, a mirror surface having an arithmetic average roughness Ra of 10 nm or less) from the viewpoint of increasing the bonding strength between the support substrate 11 and the group III nitride film donor substrate 13D. It is preferable. The method for polishing the main surface of the bonding film 12a is not particularly limited, and examples thereof include CMP (Chemical Mechanical Polishing).

図３（Ｂ）を参照して、ＩＩＩ族窒化物膜ドナー基板１３Ｄに接合膜１２ｂおよびイオン注入領域１３ｉを形成するサブ工程は、ＩＩＩ族窒化物膜ドナー基板１３Ｄの主面上に接合膜１２ｂを形成するとともに、ＩＩＩ族窒化物膜ドナー基板１３Ｄの接合膜１２ｂが形成された主面側からイオンＩを注入することにより接合膜１２ｂとの界面となるＩＩＩ族窒化物膜ドナー基板１３Ｄの主面から所定の深さの位置にイオン注入領域１３ｉ形成することにより行なう。接合膜１２ｂを形成することによりＩＩＩ族窒化物膜ドナー基板１３Ｄと支持基板１１との接合強度を高くできる。また、イオン注入領域１３ｉを形成することにより、ＩＩＩ族窒化物膜ドナー基板１３Ｄから効率的にＩＩＩ族窒化物膜１３が得られる。   Referring to FIG. 3B, the sub-process for forming the bonding film 12b and the ion implantation region 13i on the group III nitride film donor substrate 13D is performed on the main surface of the group III nitride film donor substrate 13D. And a main group of the group III nitride film donor substrate 13D serving as an interface with the bonding film 12b by implanting ions I from the main surface side where the bonding film 12b of the group III nitride film donor substrate 13D is formed. The ion implantation region 13i is formed at a predetermined depth from the surface. By forming the bonding film 12b, the bonding strength between the group III nitride film donor substrate 13D and the support substrate 11 can be increased. Further, by forming the ion implantation region 13i, the group III nitride film 13 can be efficiently obtained from the group III nitride film donor substrate 13D.

ＩＩＩ族窒化物膜ドナー基板１３Ｄは、後サブ工程においてＩＩＩ族窒化物膜１３を形成するための基板であり、転位密度が低く品質の高いＩＩＩ族窒化物膜１３を得る観点から、その転位密度が１×１０9ｃｍ-2未満が好ましく、１×１０7ｃｍ-2未満がより好ましく、８×１０5ｃｍ-2未満がさらに好ましい。ＩＩＩ族窒化物膜ドナー基板１３Ｄを準備する方法は、特に制限はないが、転位密度が低く品質の高いＩＩＩ族窒化物膜ドナー基板１３Ｄを得る観点から、ＨＶＰＥ（ハイドライド気相成長）法、ＭＯＣＶＤ（有機金属化学気相堆積）法、ＭＢＥ法、昇華法などの気相法、フラックス法、高窒素圧溶液法などの液相などが好ましい。 The group III nitride film donor substrate 13D is a substrate for forming the group III nitride film 13 in a subsequent sub-process. From the viewpoint of obtaining a group III nitride film 13 having a low dislocation density and a high quality, the dislocation density thereof Is preferably less than 1 × 10 9 cm −2 , more preferably less than 1 × 10 7 cm −2 , and even more preferably less than 8 × 10 5 cm −2 . The method for preparing the group III nitride film donor substrate 13D is not particularly limited, but from the viewpoint of obtaining a group III nitride film donor substrate 13D having a low dislocation density and a high quality, an HVPE (hydride vapor phase epitaxy) method, MOCVD A liquid phase such as a (organic metal chemical vapor deposition) method, a vapor phase method such as an MBE method or a sublimation method, a flux method or a high nitrogen pressure solution method is preferred.

接合膜１２ｂ、その形成方法およびその研磨方法は、上記の接合膜１２ａ、その形成方法およびその研磨方法とそれぞれ同様であるため、ここでは繰り返さない。   The bonding film 12b, its formation method, and its polishing method are the same as the bonding film 12a, its formation method, and its polishing method, respectively, and therefore will not be repeated here.

ＩＩＩ族窒化物膜ドナー基板１３Ｄに注入するイオンＩは、イオン注入されるＩＩＩ族窒化物膜１３の結晶性の低下を抑制する観点から、質量の小さいイオンが好ましく、たとえば水素イオン、ヘリウムイオンなどが好ましい。また、イオンＩが注入される深さ（すなわちイオン注入領域１３ｉの深さ）は、適正な厚さのＩＩＩ族窒化物膜１３を得る観点から、５０ｎｍ以上２５０ｎｍ以下であることが好ましい。   The ions I implanted into the group III nitride film donor substrate 13D are preferably ions having a small mass from the viewpoint of suppressing the decrease in crystallinity of the group III nitride film 13 to be ion implanted, such as hydrogen ions and helium ions. Is preferred. Further, the depth at which the ions I are implanted (that is, the depth of the ion implantation region 13i) is preferably 50 nm or more and 250 nm or less from the viewpoint of obtaining the group III nitride film 13 having an appropriate thickness.

図３（Ｃ）を参照して、支持基板１１とＩＩＩ族窒化物膜ドナー基板１３Ｄとを接合膜１２を介在させて貼り合わせるサブ工程は、支持基板１１の主面上に形成された接合膜１２ａの主面と、ＩＩＩ族窒化物膜ドナー基板１３Ｄの主面上に形成された接合膜１２ｂの主面と、を貼り合わせることにより行なう。かかるサブ工程により、接合膜１２ａと接合膜１２ｂとが一体化して接合膜１２が形成され、支持基板１１とＩＩＩ族窒化物膜ドナー基板１３Ｄとが接合膜１２を介在させて接合された接合基板１０Ｌが得られる。   Referring to FIG. 3C, the sub-process of bonding the supporting substrate 11 and the group III nitride film donor substrate 13D with the bonding film 12 interposed therebetween is a bonding film formed on the main surface of the supporting substrate 11. This is performed by bonding the main surface of 12a and the main surface of the bonding film 12b formed on the main surface of the group III nitride film donor substrate 13D. By this sub-process, the bonding film 12a and the bonding film 12b are integrated to form the bonding film 12, and the support substrate 11 and the group III nitride film donor substrate 13D are bonded with the bonding film 12 interposed therebetween. 10L is obtained.

支持基板１１の主面上に形成された接合膜１２ａの主面とＩＩＩ族窒化物膜ドナー基板１３Ｄの主面上に形成された接合膜１２ｂの主面とを貼り合わせる方法は、特に制限はなく、貼り合わせ面を洗浄しそのまま貼り合わせた後６００℃〜１２００℃程度に昇温して接合する直接接合法、貼り合わせ面を洗浄しプラズマやイオンなどで活性化処理した後に室温（たとえば２５℃）〜４００℃程度の低温雰囲気下で接合する表面活性化接合法、貼り合わせ面を薬液と純水で洗浄処理した後、０．１ＭＰａ〜１０ＭＰａ程度の高圧力を掛けて接合する高圧接合法、貼り合わせ面を薬液と純水で洗浄処理した後、１０-6Ｐａ〜１０-3Ｐａ程度の高真空雰囲気下で接合する高真空接合法、などが挙げられる。 The method of bonding the main surface of the bonding film 12a formed on the main surface of the support substrate 11 and the main surface of the bonding film 12b formed on the main surface of the group III nitride film donor substrate 13D is particularly limited. Rather, the bonded surfaces are washed and bonded together, and then heated directly to about 600 ° C. to 1200 ° C. for bonding, or the bonded surfaces are cleaned and activated with plasma, ions, or the like, and then room temperature (for example, 25 ° C) -400 ° C. Surface activated bonding method for bonding in a low temperature atmosphere, and high pressure bonding method for bonding the bonded surface with a chemical solution and pure water and then applying a high pressure of about 0.1 MPa to 10 MPa. Examples include a high vacuum bonding method in which the bonded surface is washed with a chemical solution and pure water and then bonded in a high vacuum atmosphere of about 10 −6 Pa to 10 −3 Pa.

図３（Ｄ）および（Ｅ）を参照して、複合基板１０を得るサブ工程は、接合基板１０ＬにおけるＩＩＩ族窒化物膜ドナー基板１３Ｄをイオン注入領域１３ｉで分離することにより行なう。かかるサブ工程により、接合基板１０ＬのＩＩＩ族窒化物膜ドナー基板１３Ｄが、接合膜１２を介在させて支持基板１１と接合しているＩＩＩ族窒化物膜１３と残りのＩＩＩ族窒化物膜ドナー基板１３Ｄｒとに分離される。このようにして、支持基板１１とＩＩＩ族窒化物膜１３とが接合膜１２を介在させて接合された複合基板１０が得られる。ここで、ＩＩＩ族窒化物膜１３の厚さは、ＩＩＩ族窒化物膜ドナー基板１３Ｄにおけるイオン注入領域１３ｉの深さとほぼ同じであり、好ましくは５０ｎｍ以上２５０ｎｍ以下である。   Referring to FIGS. 3D and 3E, the sub-step of obtaining composite substrate 10 is performed by separating group III nitride film donor substrate 13D in bonding substrate 10L at ion implantation region 13i. Through this sub-process, the group III nitride film donor substrate 13D of the bonding substrate 10L is bonded to the support substrate 11 with the bonding film 12 interposed therebetween and the remaining group III nitride film donor substrate. It is separated into 13 Dr. Thus, the composite substrate 10 in which the support substrate 11 and the group III nitride film 13 are bonded with the bonding film 12 interposed therebetween is obtained. Here, the thickness of the group III nitride film 13 is substantially the same as the depth of the ion implantation region 13i in the group III nitride film donor substrate 13D, and is preferably 50 nm or more and 250 nm or less.

ＩＩＩ族窒化物膜ドナー基板１３Ｄをイオン注入領域１３ｉで分離する方法は、ＩＩＩ族窒化物膜ドナー基板１３Ｄのイオン注入領域１３ｉに何らかのエネルギーを与える方法であれば特に制限なく、イオン注入領域１３ｉに、応力を加える方法、熱を加える方法、超音波を印加する方法などが挙げられる。   The method for separating the group III nitride film donor substrate 13D by the ion implantation region 13i is not particularly limited as long as it is a method for applying some energy to the ion implantation region 13i of the group III nitride film donor substrate 13D. , A method of applying stress, a method of applying heat, a method of applying ultrasonic waves, and the like.

このようにして得られる複合基板１０は、ＩＩＩ族窒化物膜ドナー基板１３Ｄのイオン注入領域１３ｉにおけるイオン注入の不均一、支持基板１１、接合膜１２およびＩＩＩ族窒化物膜ドナー基板１３Ｄ間の接合の不均一などより、複合基板１０において支持基板１１にＩＩＩ族窒化物膜１３が貼り合わされていない部分、すなわちＩＩＩ族窒化物膜１３の欠落部分（接合膜１２などが露出している部分、以下ボイド１０ｖともいう。）が含まれている。   The composite substrate 10 obtained in this way is a non-uniform ion implantation in the ion implantation region 13i of the group III nitride film donor substrate 13D, and the bonding between the support substrate 11, the bonding film 12, and the group III nitride film donor substrate 13D. Due to the non-uniformity of the substrate, the portion of the composite substrate 10 where the group III nitride film 13 is not bonded to the support substrate 11, that is, the missing portion of the group III nitride film 13 (the portion where the bonding film 12 or the like is exposed, the following) Also referred to as a void 10v).

なお、上記の複合基板１０の準備工程においては、ＩＩＩ族窒化物膜ドナー基板１３ＤからＩＩＩ族窒化物膜１３を形成する際にイオン注入を用いるイオン注入法について説明した。しかし、図示はしないが、ＩＩＩ族窒化物膜ドナー基板へのイオン注入を行なわずに、支持基板とＩＩＩ族窒化物膜ドナー基板と接合膜を介在させてを貼り合わせた後に、ＩＩＩ族窒化物膜ドナー基板を貼り合わせ面から所定の深さの位置で切断することによりＩＩＩ族窒化物膜を形成する切断法、または、ＩＩＩ族窒化物膜ドナー基板の貼り合わせ面と反対側の主面から貼り合わせ面から所定の深さの面までＩＩＩ族窒化物膜ドナー基板を研削、研磨、およびエッチングの少なくとも１つを用いてＩＩＩ族窒化物膜ドナー基板の厚さを減少させることによりＩＩＩ族窒化物膜を形成する減厚法などを用いることもできる。かかる切断法および減厚法により形成される複合基板おいても、上記のイオン注入法と同様に、ボイド（ＩＩＩ族窒化物膜の欠落部分、すなわち接合膜などが露出している部分）が含まれている。   In the preparation step of the composite substrate 10 described above, the ion implantation method using ion implantation when forming the group III nitride film 13 from the group III nitride film donor substrate 13D has been described. However, although not shown, the group III nitride film is bonded after bonding the support substrate, the group III nitride film donor substrate, and the bonding film without performing ion implantation into the group III nitride film donor substrate. A cutting method for forming a group III nitride film by cutting the film donor substrate at a predetermined depth from the bonding surface, or from a main surface opposite to the bonding surface of the group III nitride film donor substrate III-nitride by reducing the thickness of the III-nitride film donor substrate using at least one of grinding, polishing, and etching the III-nitride film donor substrate from the bonding surface to a surface of a predetermined depth A thickness reducing method for forming a material film can also be used. Even in the composite substrate formed by the cutting method and the thinning method, as in the above-described ion implantation method, voids (a missing portion of the group III nitride film, that is, a portion where the bonding film or the like is exposed) are included. It is.

（ＩＩＩ族窒化物半導体層を形成する工程）
図２（Ｂ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、複合基板１０のＩＩＩ族窒化物膜１３上に、少なくとも１層のＩＩＩ族窒化物半導体層２０を形成する工程を含む。 (Step of forming group III nitride semiconductor layer)
Referring to FIG. 2B, in the method for manufacturing group III nitride semiconductor device 4 of this embodiment, at least one group III nitride semiconductor layer 20 is formed on group III nitride film 13 of composite substrate 10. Forming a step.

ＩＩＩ族窒化物半導体層２０を成長させる方法は、特に制限はないが、転位密度が低く品質が高いＩＩＩ族窒化物半導体層２０をエピタキシャル成長させる観点から、ＭＯＣＶＤ法、ＭＢＥ法、ＨＶＰＥ法、昇華法などの気相法、フラックス法、高窒素圧溶液法などの液相法などが好ましい。   The method for growing the group III nitride semiconductor layer 20 is not particularly limited. From the viewpoint of epitaxially growing the group III nitride semiconductor layer 20 having a low dislocation density and high quality, the MOCVD method, the MBE method, the HVPE method, and the sublimation method. A liquid phase method such as a gas phase method such as a flux method or a high nitrogen pressure solution method is preferable.

ボイド１０ｖ（ＩＩＩ族窒化物膜１３の欠落部分）を有する複合基板１０のＩＩＩ族窒化物膜１３上に少なくとも１層のＩＩＩ族窒化物半導体層２０を成長させると、ＩＩＩ族窒化物膜１３上にはＩＩＩ族窒化物半導体層２０が均一に成長するが、ボイド１０ｖ（ＩＩＩ族窒化物膜１３の欠落部分である接合膜１２などの露出部分）上にはＩＩＩ族窒化物体２０Ｂが不均一に成長（異常成長）し、ボイド１０ｖ近傍のＩＩＩ族窒化物膜１３上のＩＩＩ族窒化物半導体層２０にはＩＩＩ族窒化物突起２０ｐが不均一に成長（異常成長）する。   When at least one group III nitride semiconductor layer 20 is grown on the group III nitride film 13 of the composite substrate 10 having the void 10v (the missing portion of the group III nitride film 13), the group III nitride film 13 The group III nitride semiconductor layer 20 grows uniformly, but the group III nitride object 20B is nonuniformly formed on the void 10v (the exposed portion of the bonding film 12, which is a missing portion of the group III nitride film 13). The group III nitride protrusions 20p grow unevenly (abnormally grow) in the group III nitride semiconductor layer 20 on the group III nitride film 13 near the void 10v.

ここで、不均一に成長したＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐは、均一に成長したＩＩＩ族窒化物半導体層２０に比べて成長速度が高いため、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐはＩＩＩ族窒化物半導体層２０よりも突出する。ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐがＩＩＩ族窒化物半導体層２０の主面に対して突出している高さ（以下、突出高さという。）は、ＩＩＩ族窒化物半導体層２０の成長条件や成長させる厚さにもよるが、標準的なＬＥＤやＳＢＤの場合、すなわち成長させるＩＩＩ族窒化物半導体層２０の厚さが２μｍ〜５μｍの場合、１μｍ〜５０μｍ程度であり、よりしばしば３μｍ〜２０μｍ程度である。ここで、ＩＩＩ族窒化物体２０Ｂの突出高さは５μｍ〜２０μｍ程度であることが多く、ＩＩＩ族窒化物突起２０ｐの突出高さは３μｍ〜１０μｍ程度であることが多い。ＩＩＩ族窒化物突起２０ｐおよびＩＩＩ族窒化物体２０Ｂの突出高さは、レーザ顕微鏡、段差計、ＳＥＭ（走査型電子顕微鏡）などにより測定される。   Here, the group III nitride body 20B and the group III nitride protrusion 20p grown non-uniformly have a higher growth rate than the group III nitride semiconductor layer 20 grown uniformly, and therefore the group III nitride body 20B and group III The nitride protrusion 20 p protrudes from the group III nitride semiconductor layer 20. The height at which group III nitride body 20B and group III nitride protrusion 20p protrude from the main surface of group III nitride semiconductor layer 20 (hereinafter referred to as the protrusion height) is the same as that of group III nitride semiconductor layer 20. Depending on the growth conditions and the thickness to be grown, in the case of a standard LED or SBD, that is, when the thickness of the group III nitride semiconductor layer 20 to be grown is 2 μm to 5 μm, it is about 1 μm to 50 μm, and more often It is about 3 μm to 20 μm. Here, the protrusion height of the group III nitride object 20B is often about 5 μm to 20 μm, and the protrusion height of the group III nitride protrusion 20p is often about 3 μm to 10 μm. The protruding heights of the group III nitride protrusion 20p and the group III nitride object 20B are measured by a laser microscope, a step meter, a SEM (scanning electron microscope), or the like.

（絶縁膜を形成する工程）
図２（Ｃ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、上記ＩＩＩ族窒化物半導体層２０を形成する工程（図２（Ｂ））の後、後記する第１の電極４０を形成する工程（図２（Ｄ））の前に、ＩＩＩ族窒化物半導体層２０上に絶縁膜３０を形成する工程を含むことができる。絶縁膜３０を形成する方法は、特に制限はなく、プラズマＣＶＤ（化学気相堆積）法、スパッタ法などが挙げられる。
上記のようにＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐはＩＩＩ族窒化物半導体層２０よりも突出しているため、形成された絶縁膜３０において、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上に形成された絶縁膜部分はＩＩＩ族窒化物半導体層２０上に形成された絶縁膜部分よりも突出する。 (Process for forming an insulating film)
Referring to FIG. 2C, the method for manufacturing the group III nitride semiconductor device 4 of the present embodiment will be described later after the step of forming the group III nitride semiconductor layer 20 (FIG. 2B). Before the step of forming the first electrode 40 (FIG. 2D), a step of forming the insulating film 30 on the group III nitride semiconductor layer 20 can be included. A method for forming the insulating film 30 is not particularly limited, and examples thereof include a plasma CVD (chemical vapor deposition) method and a sputtering method.
As described above, group III nitride object 20B and group III nitride protrusion 20p protrude from group III nitride semiconductor layer 20, and therefore, in formed insulating film 30, group III nitride object 20B and group III nitride protrusion The insulating film portion formed on 20p protrudes more than the insulating film portion formed on group III nitride semiconductor layer 20.

（第１の電極を形成する工程）
図２（Ｄ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、ＩＩＩ族窒化物半導体層２０上に第１の電極４０を形成する工程を含む。第１の電極４０を形成する方法は、特に制限はなく、ＥＢ（電子線）蒸着法、抵抗加熱法、スパッタ法などが挙げられる。 (Step of forming the first electrode)
Referring to FIG. 2D, the method for manufacturing group III nitride semiconductor device 4 of the present embodiment includes a step of forming first electrode 40 on group III nitride semiconductor layer 20. The method for forming the first electrode 40 is not particularly limited, and examples include EB (electron beam) vapor deposition, resistance heating, and sputtering.

ＩＩＩ族窒化物半導体層２０上に絶縁膜３０が形成されている場合は、絶縁膜３０の一部を除去して開口部を形成し、その開口部に露出したＩＩＩ族窒化物半導体層２０上に第１の電極４０を形成する。絶縁膜３０に開口部を形成する方法は、特に制限はなく、フォトリソグラフィー法で形成したレジストマスク（図示せず）を用いて絶縁膜３０をエッチングする方法などが挙げられる。   In the case where the insulating film 30 is formed on the group III nitride semiconductor layer 20, a part of the insulating film 30 is removed to form an opening, and the group III nitride semiconductor layer 20 exposed in the opening is formed. First electrode 40 is formed. The method for forming the opening in the insulating film 30 is not particularly limited, and examples thereof include a method of etching the insulating film 30 using a resist mask (not shown) formed by a photolithography method.

このようにして、複合基板１０のＩＩＩ族窒化物膜１３上に、少なくとも１層のＩＩＩ族窒化物半導体層２０、および第１の電極４０（開口部を有する絶縁膜３０が形成される場合は、その絶縁膜３０および絶縁膜３０の開口部に形成される第１の電極４０）がこの順に配置された電極−ＩＩＩ族窒化物半導体層付複合基板１が得られる。   When at least one group III nitride semiconductor layer 20 and the first electrode 40 (insulating film 30 having an opening are formed on the group III nitride film 13 of the composite substrate 10 in this way. Thus, the composite substrate 1 with an electrode-III nitride semiconductor layer in which the insulating film 30 and the first electrode 40) formed in the opening of the insulating film 30 are arranged in this order is obtained.

電極−ＩＩＩ族窒化物半導体層付複合基板１において、上記のようにＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐはＩＩＩ族窒化物半導体層２０よりも突出しているため、形成された第１の電極４０においては、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上に形成された第１の電極部分はＩＩＩ族窒化物半導体層２０上に形成された第１の電極部分よりも突出する。   In the composite substrate 1 with an electrode-group III nitride semiconductor layer 1, the group III nitride body 20B and the group III nitride protrusion 20p protrude from the group III nitride semiconductor layer 20 as described above. In the electrode 40, the first electrode portion formed on the group III nitride body 20B and the group III nitride protrusion 20p protrudes more than the first electrode portion formed on the group III nitride semiconductor layer 20. To do.

このため、電極−ＩＩＩ族窒化物半導体層付複合基板１の突出した第１の電極部分を含む第１の電極４０が形成されているＩＩＩ族窒化物半導体層２０あるいは突出した絶縁膜部分および第１の電極部分を含む絶縁膜３０および第１の電極４０が形成されているＩＩＩ族窒化物半導体層２０に、別の支持基板を貼り合わせることが困難となる問題が発生する。   Therefore, the III-nitride semiconductor layer 20 on which the first electrode 40 including the protruding first electrode portion of the composite substrate 1 with electrode-III nitride semiconductor layer 1 is formed, or the protruding insulating film portion and the first electrode portion. There arises a problem that it is difficult to attach another support substrate to the group III nitride semiconductor layer 20 on which the insulating film 30 including the first electrode portion and the first electrode 40 are formed.

かかる問題を解決するために、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法においては、電極−ＩＩＩ族窒化物半導体層付複合基板１の突出した部分を有するＩＩＩ族窒化物半導体層２０側にめっき金属層を形成することにより、ＩＩＩ族窒化物半導体層２０側を別の支持基板に貼り合わせる工程を経ることなくＩＩＩ族窒化物半導体デバイス４を製造することを目的とする。   In order to solve such a problem, in the method of manufacturing the group III nitride semiconductor device 4 of the present embodiment, the group III nitride semiconductor layer 20 having the protruding portion of the composite substrate 1 with electrode-group III nitride semiconductor layer 1 is provided. An object of the present invention is to manufacture the group III nitride semiconductor device 4 without forming a plated metal layer on the side without passing through the step of bonding the group III nitride semiconductor layer 20 side to another support substrate.

（めっきシード層を形成する工程）
図２（Ｅ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、第１の電極４０上にめっきシード層５０を形成する工程を含む。めっきシード層５０を形成する方法は、特に制限はなく、電子ビーム蒸着法、抵抗加熱蒸着法、スパッタ法などが挙げられる。 (Process for forming plating seed layer)
With reference to FIG. 2E, the method for manufacturing the group III nitride semiconductor device 4 of this embodiment includes a step of forming a plating seed layer 50 on the first electrode 40. The method for forming the plating seed layer 50 is not particularly limited, and examples thereof include an electron beam vapor deposition method, a resistance heating vapor deposition method, and a sputtering method.

（めっき金属層を形成する工程）
図２（Ｆ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、めっきシード層５０上にめっき金属層６０を形成する工程を含む。めっき金属層６０を形成する方法は、特に制限はなく、電気めっき法、無電解めっき法などが挙げられる。このようにして、複合基板１０のＩＩＩ族窒化物膜１３上に、少なくとも１層のＩＩＩ族窒化物半導体層２０、第１の電極４０（開口部を有する絶縁膜３０が形成される場合は、その絶縁膜３０および絶縁膜３０の開口部に形成される第１の電極４０）、めっきシード層５０、およびめっき金属層６０がこの順に配置されためっき金属層−電極−ＩＩＩ族窒化物半導体層付複合基板２が得られる。 (Process for forming plated metal layer)
With reference to FIG. 2F, the method for manufacturing the group III nitride semiconductor device 4 of this embodiment includes a step of forming a plating metal layer 60 on the plating seed layer 50. The method for forming the plated metal layer 60 is not particularly limited, and examples thereof include an electroplating method and an electroless plating method. Thus, on the group III nitride film 13 of the composite substrate 10, at least one group III nitride semiconductor layer 20, the first electrode 40 (when the insulating film 30 having an opening is formed) Plating metal layer-electrode-group III nitride semiconductor layer in which insulating film 30 and first electrode 40) formed in the opening of insulating film 30, plating seed layer 50, and plating metal layer 60 are arranged in this order. The attached composite substrate 2 is obtained.

なお、めっき金属層−電極−ＩＩＩ族窒化物半導体層付複合基板２において、形成されためっきシード層５０において、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上方に形成されためっきシード層部分はＩＩＩ族窒化物半導体層２０上に形成されためっきシード層部分よりも突出する。これに対し、めっきシード層５０上に形成されためっき金属層６０においては、そのめっき後の主面の粗さが一般的に算術平均粗さＲａで数μｍのレベルになるため、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上方に形成されためっき金属層部分は、ＩＩＩ族窒化物半導体層２０上に形成されためっき金属層部分からの突出が目立たなくなる。   In the plated metal layer-electrode-III-nitride semiconductor layer-attached composite substrate 2, in the formed plating seed layer 50, the plating seed layer formed above the group III nitride body 20B and the group III nitride protrusion 20p. The portion protrudes from the plating seed layer portion formed on the group III nitride semiconductor layer 20. On the other hand, in the plated metal layer 60 formed on the plating seed layer 50, the roughness of the main surface after plating is generally a level of several μm in terms of arithmetic average roughness Ra. In the plated metal layer portion formed above the object 20B and the group III nitride protrusion 20p, the protrusion from the plated metal layer portion formed on the group III nitride semiconductor layer 20 becomes inconspicuous.

さらに、めっき金属層６０の主面を、研削、研磨およびエッチングの少なくとも１つにより、めっき金属層６０の主面の粗さ、たとえば、算術平均粗さＲａを小さくすることができる。これにより、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上方に形成されためっき金属層部分の有無にかかわらずめっき金属層６０の主面はほぼ平坦となる。   Furthermore, the roughness of the main surface of the plated metal layer 60, for example, the arithmetic average roughness Ra can be reduced by grinding, polishing, and etching the main surface of the plated metal layer 60. Thereby, the main surface of the plated metal layer 60 becomes substantially flat regardless of the presence or absence of the plated metal layer portion formed above the group III nitride object 20B and the group III nitride protrusion 20p.

（支持基板を除去する工程）
図２（Ｇ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、複合基板１０から支持基板１１を除去する工程を含む。支持基板１１を除去する工程は、めっき金属層−電極−ＩＩＩ族窒化物半導体層付複合基板２の複合基板１０から支持基板１１および接合膜１２を除去することにより行なう。支持基板１１および接合膜１２を除去する方法は、特に制限はなく、エッチング、研削、研磨などが挙げられる。このようにして、めっき金属層６０、めっきシード層５０、第１の電極４０（開口部を有する絶縁膜３０が形成される場合は、その絶縁膜３０および絶縁膜３０の開口部に形成される第１の電極４０）、少なくとも１層のＩＩＩ族窒化物半導体層２０、およびＩＩＩ族窒化物膜１３がこの順に配置されためっき金属層−電極付ＩＩＩ族窒化物半導体層ウエハ３が得られる。 (Step of removing the support substrate)
Referring to FIG. 2G, the method for manufacturing group III nitride semiconductor device 4 of this embodiment includes a step of removing support substrate 11 from composite substrate 10. The step of removing the support substrate 11 is performed by removing the support substrate 11 and the bonding film 12 from the composite substrate 10 of the composite substrate 2 with the plated metal layer-electrode-III nitride semiconductor layer. A method for removing the support substrate 11 and the bonding film 12 is not particularly limited, and examples thereof include etching, grinding, and polishing. Thus, the plating metal layer 60, the plating seed layer 50, the first electrode 40 (when the insulating film 30 having an opening is formed, the insulating film 30 and the opening of the insulating film 30 are formed. The first electrode 40), at least one group III nitride semiconductor layer 20, and the group III nitride semiconductor layer wafer 3 with the plated metal layer-electrode with the group III nitride film 13 arranged in this order are obtained.

（第２の電極を形成する工程）
図２（Ｈ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、ＩＩＩ族窒化物半導体層２０の第１の電極４０が形成されている主面と反対側の主面側に第２の電極７０を形成する工程を含む。第２の電極７０を形成する工程は、めっき金属層−電極付ＩＩＩ族窒化物半導体層ウエハ３のＩＩＩ族窒化物半導体層２０の第１の電極４０が形成されている主面と反対側の主面に形成されているＩＩＩ族窒化物膜１３の一部を除去して開口部を形成し、その開口部に露出したＩＩＩ族窒化物半導体層２０上に第２の電極７０を形成することにより行なう。また、図示しないが、作製するＩＩＩ族窒化物半導体デバイス４の用途によっては、ＩＩＩ族窒化物膜１３上に第２の電極７０を形成することにより行なってもよい。 (Step of forming second electrode)
Referring to FIG. 2H, in the method of manufacturing group III nitride semiconductor device 4 of the present embodiment, the side opposite to the main surface on which first electrode 40 of group III nitride semiconductor layer 20 is formed. A step of forming the second electrode 70 on the main surface side. The step of forming the second electrode 70 is performed on the opposite side to the main surface of the group III nitride semiconductor layer 20 of the group III nitride semiconductor layer wafer 3 with the plated metal layer-electrode. A part of group III nitride film 13 formed on the main surface is removed to form an opening, and second electrode 70 is formed on group III nitride semiconductor layer 20 exposed in the opening. To do. Although not shown, depending on the use of the group III nitride semiconductor device 4 to be manufactured, the second electrode 70 may be formed on the group III nitride film 13.

第２の電極７０を形成する方法は、特に制限はなく、ＥＢ（電子線）蒸着法、抵抗加熱法、スパッタ法などが挙げられる。   The method for forming the second electrode 70 is not particularly limited, and examples include EB (electron beam) vapor deposition, resistance heating, and sputtering.

このようにして、めっき金属層６０、めっきシード層５０、第１の電極４０（開口部を有する絶縁膜３０が形成される場合は、その絶縁膜３０および絶縁膜３０の開口部に形成される第１の電極４０）、少なくとも１層のＩＩＩ族窒化物半導体層２０、および第２の電極７０がこの順に配置されたＩＩＩ族窒化物半導体デバイス４が得られる。   Thus, the plating metal layer 60, the plating seed layer 50, the first electrode 40 (when the insulating film 30 having an opening is formed, the insulating film 30 and the opening of the insulating film 30 are formed. The group III nitride semiconductor device 4 in which the first electrode 40), at least one group III nitride semiconductor layer 20, and the second electrode 70 are arranged in this order is obtained.

（チップ化する工程）
図２（Ｉ）を参照して、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、さらに、ＩＩＩ族窒化物半導体デバイス４をチップ化する工程を含むことができる。ＩＩＩ族窒化物半導体デバイス４をチップ化する工程は、特に制限はなく、ダイシングブレードを用いたダイシング法、レーザによるダイシング法、ウェットエッチングによる分離法などが挙げられる。このようにして、チップ化されたＩＩＩ族窒化物半導体デバイス４が得られる。 (Process to make chips)
With reference to FIG. 2 (I), the method of manufacturing the group III nitride semiconductor device 4 of the present embodiment may further include a step of chipping the group III nitride semiconductor device 4. The step of forming the group III nitride semiconductor device 4 into a chip is not particularly limited, and examples thereof include a dicing method using a dicing blade, a dicing method using a laser, and a separation method using wet etching. In this way, the grouped group III nitride semiconductor device 4 is obtained.

上記のように、本実施形態のＩＩＩ族窒化物半導体デバイス４の製造方法は、突出した部分を有するＩＩＩ族窒化物半導体層２０側にめっき金属層を形成することにより、ＩＩＩ族窒化物半導体層２０側を別の支持基板に貼り合わせる工程を経ることなくＩＩＩ族窒化物半導体デバイス４を製造することができ、また、第１の電極４０および第２の電極７０の少なくとも１つがＩＩＩ族窒化物半導体層２０のＩＩＩ族窒化物突起２０ｐ上およびＩＩＩ族窒化物体２０Ｂ上の少なくとも１つに形成される場合（たとえば、図２（Ｉ）において、×印を付したＩＩＩ族窒化物半導体デバイス）を除き、特性が高いＩＩＩ族窒化物半導体デバイス４が得られるため、特性の高いＩＩＩ族窒化物半導体デバイス４を効率よくかつ高歩留まりで製造できる。   As described above, in the method of manufacturing the group III nitride semiconductor device 4 of the present embodiment, the group III nitride semiconductor layer is formed by forming the plated metal layer on the group III nitride semiconductor layer 20 side having the protruding portion. The group III nitride semiconductor device 4 can be manufactured without passing the step of bonding the 20 side to another support substrate, and at least one of the first electrode 40 and the second electrode 70 is a group III nitride. When formed on at least one of the group III nitride protrusions 20p and the group III nitride object 20B of the semiconductor layer 20 (for example, a group III nitride semiconductor device marked with an X in FIG. 2I). Since the group III nitride semiconductor device 4 having high characteristics can be obtained, the group III nitride semiconductor device 4 having high characteristics can be manufactured efficiently and at a high yield. .

（実施例１）
１．複合基板の準備
図２（Ａ）および図３を参照して、以下のようにして、支持基板１１である厚さ４００μｍのムライト基板に接合膜１２である厚さ５００ｎｍのＳｉＯ2膜を介在させてＩＩＩ族窒化物膜１３である厚さ２００ｎｍで転位密度が６×１０5ｃｍ-2のＧａＮ膜が貼り合わされた複合基板１０を準備した。 Example 1
1. Preparation of Composite Substrate Referring to FIGS. 2A and 3, a 500 μm thick SiO 2 film as a bonding film 12 is interposed in a 400 μm thick mullite substrate as a support substrate 11 as follows. A composite substrate 10 was prepared, in which a GaN film having a thickness of 200 nm and a dislocation density of 6 × 10 5 cm −2 , which is a group III nitride film 13, was bonded.

図３（Ａ）を参照して、支持基板１１として直径が１００ｍｍで厚さが４００μｍのムライト基板を準備した。かかる支持基板１１の主面上に、厚さ５００ｎｍのＳｉＯ2膜をプラズマＣＶＤ法により形成した後ＣＭＰ（化学機械的研磨）により、接合膜１２ａとして主面の算術平均粗さＲａが１ｎｍ以下で厚さが２５０ｎｍのＳｉＯ2膜を形成した。 Referring to FIG. 3A, a mullite substrate having a diameter of 100 mm and a thickness of 400 μm was prepared as the support substrate 11. An SiO 2 film having a thickness of 500 nm is formed on the main surface of the support substrate 11 by a plasma CVD method, and then an arithmetic average roughness Ra of the main surface as the bonding film 12a is 1 nm or less by CMP (chemical mechanical polishing). A SiO 2 film having a thickness of 250 nm was formed.

また、図３（Ｂ）を参照して、ＩＩＩ族窒化物膜ドナー基板１３ＤとしてＨＶＰＥ法により形成された直径が１００ｍｍで厚さが３００μｍで転位密度が６×１０5ｃｍ-2のＧａＮ基板を準備した。かかるＩＩＩ族窒化物膜ドナー基板１３Ｄの窒素原子面側の主面上に厚さ５００ｎｍのＳｉＯ2膜をプラズマＣＶＤ法により形成した。次いで、ＳｉＯ2膜が形成された窒素原子面側の主面側からイオンＩとして水素イオンを注入することにより、ＩＩＩ族窒化物膜ドナー基板１３ＤのＳｉＯ2膜が形成された窒素原子面側の主面から２００ｎｍの深さの位置にイオン注入領域１３ｉを形成した。次いで、窒素原子面側の主面上に形成されたＳｉＯ2膜をＣＭＰ（化学機械的研磨）により、接合膜１２ｂとして主面の算術平均粗さＲａが１ｎｍ以下で厚さが２５０ｎｍのＳｉＯ2膜を形成した。 Referring to FIG. 3B, a GaN substrate having a diameter of 100 mm, a thickness of 300 μm, and a dislocation density of 6 × 10 5 cm −2 is formed as the group III nitride film donor substrate 13D by the HVPE method. Got ready. A SiO 2 film having a thickness of 500 nm was formed on the main surface on the nitrogen atom surface side of the group III nitride film donor substrate 13D by a plasma CVD method. Next, hydrogen ions are implanted as ions I from the main surface side on the nitrogen atom surface side where the SiO 2 film is formed, so that the group III nitride film donor substrate 13D on the nitrogen atom surface side where the SiO 2 film is formed. Ion implantation region 13i was formed at a position 200 nm deep from the main surface. Then, a SiO 2 film formed on the main surface of the nitrogen atoms side CMP (chemical mechanical polishing), the bonding film 12b as the arithmetic mean roughness Ra of the main surface thickness 250nm in 1nm or less SiO 2 A film was formed.

次に、図３（Ｃ）を参照して、支持基板１１上に形成された接合膜１２ａの主面とＩＩＩ族窒化物膜ドナー基板１３Ｄ上に形成された接合膜１２ｂの主面とを重ね合わせて、７ＭＰａの荷重を掛ける高圧接合法により、貼り合わせた。２つの接合膜１２ａ，１２ｂが一体化して１つの接合膜１２が形成されて、支持基板１１とＩＩＩ族窒化物膜ドナー基板１３Ｄとが接合膜１２を介在させて貼り合わされた接合基板１０Ｌが得られた。   Next, referring to FIG. 3C, the main surface of bonding film 12a formed on support substrate 11 and the main surface of bonding film 12b formed on group III nitride film donor substrate 13D are overlapped. In addition, bonding was performed by a high pressure bonding method in which a load of 7 MPa was applied. The two bonding films 12a and 12b are integrated to form one bonding film 12, and the bonding substrate 10L is obtained in which the support substrate 11 and the group III nitride film donor substrate 13D are bonded with the bonding film 12 interposed therebetween. It was.

次に、図３（Ｄ）および（Ｅ）を参照して、接合基板１０Ｌを５００℃に加熱して熱応力を掛けることにより、ＩＩＩ族窒化物膜ドナー基板１３Ｄをそのイオン注入領域１３ｉでＩＩＩ族窒化物膜１３と残りのＩＩＩ族窒化物膜ドナー基板とに分離した。   Next, referring to FIGS. 3D and 3E, the bonding substrate 10L is heated to 500 ° C. and subjected to thermal stress, whereby the group III nitride film donor substrate 13D is formed in the ion implantation region 13i with III. The group nitride film 13 and the remaining group III nitride film donor substrate were separated.

ここで、図３（Ｅ）および図２（Ａ）を参照して、こうして得られた複合基板１０は、主面の中央部の直径９０ｍｍの領域内にボイド１０ｖ（ＩＩＩ族窒化物膜１３であるＧａＮ膜の欠落部分、すなわち接合膜１２であるＳｉＯ2膜などの露出部分）が約１０００個見られた。ここで、各ボイド１０ｖの直径は１μｍ〜３００μｍ程度であった。 Here, referring to FIG. 3E and FIG. 2A, composite substrate 10 obtained in this way has void 10v (group III nitride film 13) in a region of 90 mm in diameter at the center of the main surface. Approximately 1000 missing portions of a certain GaN film, that is, exposed portions of the SiO 2 film as the bonding film 12 were observed. Here, the diameter of each void 10v was about 1 μm to 300 μm.

２．ＩＩＩ族窒化物半導体層の形成
次に、図２（Ｂ）を参照して、上記で得られたボイド１０ｖを含む複合基板１０のＩＩＩ族窒化物膜１３の主面上に、ＭＯＣＶＤ法により、少なくとも１層のＩＩＩ族窒化物半導体層２０として、第１のＩＩＩ族窒化物半導体層２１である厚さ１μｍのドナー濃度が１×１０18ｃｍ-3のｎ+型ＧａＮバッファ層および第２のＩＩＩ族窒化物半導体層２２である厚さ７μｍのドナー濃度が６×１０15ｃｍ-3のｎ-型ＧａＮドリフト層を形成した。第２のＩＩＩ族窒化物半導体層２２の主面の転位密度は、ＣＬ法により測定したところ、８×１０5ｃｍ-2であった。 2. Formation of Group III Nitride Semiconductor Layer Next, referring to FIG. 2B, on the main surface of the group III nitride film 13 of the composite substrate 10 including the void 10v obtained above, the MOCVD method is used. As the at least one group III nitride semiconductor layer 20, the first group III nitride semiconductor layer 21 is an n + -type GaN buffer layer having a donor concentration of 1 × 10 18 cm −3 having a thickness of 1 μm and the second group III nitride semiconductor layer 21. An n − -type GaN drift layer having a donor concentration of 6 × 10 15 cm −3 having a thickness of 7 μm and being a group III nitride semiconductor layer 22 was formed. The dislocation density of the main surface of the second group III nitride semiconductor layer 22 was 8 × 10 5 cm −2 as measured by the CL method.

このとき、ＩＩＩ族窒化物膜１３の欠陥部分（ボイド１０ｖ）の外縁部上のＩＩＩ族窒化物半導体層２０上にはＩＩＩ族窒化物突起２０ｐであるＧａＮ突起が形成され、直径が約１２０μｍ以上の大きなボイド１０ｖの接合膜１２上にはＩＩＩ族窒化物体２０ＢであるＧａＮ体が形成された。形成されたＩＩＩ族窒化物突起２０ｐおよびＩＩＩ族窒化物体２０Ｂの突出高さ（ＩＩＩ族窒化物半導体層２０の主面に対して突出している高さ）は、レーザ顕微鏡により測定したところ、それぞれ３μｍ〜１０μｍおよび５μｍ〜２０μｍであった。   At this time, a GaN protrusion, which is a group III nitride protrusion 20p, is formed on the group III nitride semiconductor layer 20 on the outer edge of the defect portion (void 10v) of the group III nitride film 13, and has a diameter of about 120 μm or more. A GaN body, which is a group III nitride body 20B, was formed on the bonding film 12 having a large void 10v. The protruding heights of the formed group III nitride protrusions 20p and the group III nitride body 20B (height protruding with respect to the main surface of the group III nitride semiconductor layer 20) were measured with a laser microscope, and each was 3 μm. 10 μm and 5 μm to 20 μm.

３．絶縁膜の形成
次に、図２（Ｃ）を参照して、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐを含むＩＩＩ族窒化物半導体層２０上に、プラズマＣＶＤ法により絶縁膜３０として厚さ５００ｎｍのＳｉＮx膜を形成し、ＲＴＡ（高速アニール炉）を用いて窒素雰囲気中６００℃で３分間アニールした。 3. Formation of Insulating Film Next, referring to FIG. 2C, the insulating film 30 is formed on the group III nitride semiconductor layer 20 including the group III nitride object 20B and the group III nitride protrusion 20p by plasma CVD. A SiN x film having a thickness of 500 nm was formed and annealed at 600 ° C. for 3 minutes in a nitrogen atmosphere using an RTA (rapid annealing furnace).

形成された絶縁膜３０において、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上に形成された絶縁膜部分はＩＩＩ族窒化物半導体層２０上に形成された絶縁膜部分よりも突出していた。   In the formed insulating film 30, the insulating film portion formed on the group III nitride body 20 </ b> B and the group III nitride protrusion 20 p protruded from the insulating film portion formed on the group III nitride semiconductor layer 20. .

４．第１の電極の形成
次に、図２（Ｄ）を参照して、絶縁膜３０上にフォトリソグラフィー法によりパターン化されたレジストマスクを形成し、バッファードフッ酸（ダイキン社製ＢＨＦ−１１０）でエッチングすることにより、絶縁膜３０の一部を除去して開口部を形成し、アセトンを用いてレジストマスクを除去することにより、絶縁膜３０にパターン化された開口部を形成した。 4). Formation of First Electrode Next, referring to FIG. 2D, a resist mask patterned by photolithography is formed on the insulating film 30, and buffered hydrofluoric acid (BHF-110 manufactured by Daikin) is formed. Etching was performed to remove a part of the insulating film 30 to form an opening, and the resist mask was removed using acetone to form a patterned opening in the insulating film 30.

次いで、パターン化された開口部を有する絶縁膜３０上にフォトリソグラフィー法によりパターン化されたレジストマスクを形成し、絶縁膜３０の開口部に露出したＩＩＩ族窒化物半導体層２０の第２のＩＩＩ族窒化物半導体層２２上に、第１の電極４０として、ＥＢ蒸着法により厚さ５０ｎｍのＮｉ層および厚さ３００ｎｍのＡｕ層を形成し、アセトンを用いてレジストマスクを除去することにより、パターン化されたＮｉ／Ａｕ電極を形成した後、ＲＴＡを用いて窒素雰囲気中４００℃で３分間アニールした。第１の電極４０は、ＩＩＩ族窒化物半導体層２０の第２のＩＩＩ族窒化物半導体層２２とショットキー接触するショットキー電極となった。このようにして、電極−ＩＩＩ族窒化物半導体層付複合基板１が得られた。   Next, a resist mask patterned by a photolithography method is formed on the insulating film 30 having the patterned opening, and the second III of the group III nitride semiconductor layer 20 exposed in the opening of the insulating film 30 is formed. A 50 nm thick Ni layer and a 300 nm thick Au layer are formed as the first electrode 40 on the group nitride semiconductor layer 22 by EB vapor deposition, and the resist mask is removed using acetone to form a pattern. After the formed Ni / Au electrode was formed, it was annealed at 400 ° C. for 3 minutes in a nitrogen atmosphere using RTA. The first electrode 40 became a Schottky electrode in Schottky contact with the second group III nitride semiconductor layer 22 of the group III nitride semiconductor layer 20. Thus, composite substrate 1 with an electrode-group III nitride semiconductor layer was obtained.

電極−ＩＩＩ族窒化物半導体層付複合基板１の第１の電極４０において、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上に形成された第１の電極部分はＩＩＩ族窒化物半導体層２０上に形成された第１の電極部分よりも突出していた。   In the first electrode 40 of the electrode-group III nitride semiconductor layer-equipped composite substrate 1, the first electrode portion formed on the group III nitride object 20B and the group III nitride protrusion 20p is a group III nitride semiconductor layer. 20 protruded from the first electrode portion formed on the substrate 20.

５．めっきシード層の形成
次に、図２（Ｅ）を参照し、パターン化された絶縁膜３０および第１の電極４０上に電子ビーム蒸着法によりめっきシード層５０として厚さ２０ｎｍのＴｉ層および厚さ３００ｎｍのＮｉ層を形成した。 5. Formation of Plating Seed Layer Next, referring to FIG. 2E, a 20 nm-thick Ti layer and a thickness as a plating seed layer 50 are formed on the patterned insulating film 30 and the first electrode 40 by an electron beam evaporation method. A 300 nm thick Ni layer was formed.

形成されためっきシード層５０において、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上方に形成されためっきシード層部分はＩＩＩ族窒化物半導体層２０上に形成されためっきシード層部分よりも突出していた。   In the formed plating seed layer 50, the plating seed layer portion formed above the group III nitride object 20B and the group III nitride protrusion 20p is more than the plating seed layer portion formed on the group III nitride semiconductor layer 20. It was protruding.

６．めっき金属層の形成
次に、図２（Ｆ）を参照して、めっきシード層５０上に、電気めっき法により厚さ５０μｍのめっきＮｉ層を形成した。こうして、めっき金属層−電極−ＩＩＩ族窒化物半導体層付複合基板２が得られた。 6). Formation of Plating Metal Layer Next, referring to FIG. 2 (F), a plated Ni layer having a thickness of 50 μm was formed on the plating seed layer 50 by electroplating. Thus, a composite substrate 2 with a plated metal layer-electrode-Group III nitride semiconductor layer was obtained.

形成されためっき金属層６０においては、ＩＩＩ族窒化物体２０ＢおよびＩＩＩ族窒化物突起２０ｐの上方に形成されためっき金属層部分は、ＩＩＩ族窒化物半導体層２０上に形成されためっき金属層部分に埋め込まれており、目視で判別できるほどの特定の突出は見られなかった
次いで、めっき金属層６０の主面を機械研磨により、その算術平均粗さＲａが１μｍ以下に平坦化した。 In the formed plated metal layer 60, the plated metal layer portion formed above the group III nitride object 20B and the group III nitride protrusion 20p is the plated metal layer portion formed on the group III nitride semiconductor layer 20. Then, no specific protrusions that could be visually discerned were found. Next, the main surface of the plated metal layer 60 was flattened to a mechanical average roughness Ra of 1 μm or less by mechanical polishing.

主面が平坦化されためっき金属層６０の電気抵抗率は、四探針法で測定したところ、３×１０-5Ωｃｍ未満であった。 The electrical resistivity of the plated metal layer 60 whose main surface was flattened was less than 3 × 10 −5 Ωcm as measured by the four probe method.

なお、全く同様にして作製した別のめっき金属層−電極−ＩＩＩ族窒化物半導体層付複合基板２を用いて、めっき金属層６０中の不純物を以下のようにして測定した。めっき金属層６０の主面をエッチング液として１０質量％の希硝酸水溶液を用いてエッチングした。最初の１０秒間エッチングした後のエッチング液を捨て、予め調製した新たなエッチング液でさらに３０秒間エッチングして、かかる３０秒間エッチングした後のエッチング液を希釈してＩＣＰ−ＭＳ（誘導結合プラズマ−質量分析）法によりしたところ、炭素と硫黄がそれぞれ０．０１質量％〜０．１質量％の範囲で確認された。しかし、かかる不純物およびその濃度は、我々が目的とする用途（たとえばＳＢＤ）の半導体デバイスにおける電気抵抗率には問題のないレベルであった。   The impurities in the plated metal layer 60 were measured as follows using another plated metal layer-electrode-Group III nitride semiconductor layer-attached composite substrate 2 produced in exactly the same manner. The main surface of the plated metal layer 60 was etched using a 10% by mass dilute nitric acid aqueous solution as an etchant. The etching solution after etching for the first 10 seconds is discarded, etching is further performed for 30 seconds with a new etching solution prepared in advance, and the etching solution after etching for 30 seconds is diluted with ICP-MS (inductively coupled plasma-mass). Analysis) The carbon and sulfur were each confirmed in the range of 0.01% by mass to 0.1% by mass. However, such impurities and their concentrations are at a level that does not cause any problem in the electrical resistivity of the semiconductor device for the intended application (for example, SBD).

７．支持基板の除去
次に、図２（Ｇ）を参照して、めっき金属層−電極−ＩＩＩ族窒化物半導体層付複合基板２のめっき金属層６０側を耐フッ化水素酸性のあるワックス（日化精工社製アルコワックス８１９）で研磨冶具に貼り付けて、支持基板１１をその厚さが４０μｍになるまで研磨した。その後、５０質量％のフッ化水素酸水溶液（ダイキン社製ＨＤＨＦ−５０）に支持基板を浸透エッチングすることにより、接合膜１２を溶解させて、支持基板１１をリフトオフすることにより除去した。こうして、ＩＩＩ族窒化物膜１３が露出しためっき金属層−電極付ＩＩＩ族窒化物半導体層ウエハ３が得られた。 7). Next, referring to FIG. 2G, the plating metal layer 60 side of the plating metal layer-electrode-III-nitride semiconductor layer-attached composite substrate 2 is treated with a hydrogen fluoride-resistant wax (Japan). The support substrate 11 was polished with an Alcowax 819) manufactured by Kasei Seiko Co., Ltd. and polished to a thickness of 40 μm. Thereafter, the support substrate was subjected to penetration etching in a 50% by mass hydrofluoric acid aqueous solution (HDHF-50 manufactured by Daikin) to dissolve the bonding film 12, and the support substrate 11 was removed by lifting off. Thus, the plated metal layer-electrode-provided group III nitride semiconductor layer wafer 3 with the group III nitride film 13 exposed was obtained.

８．第２の電極の形成
次に、図２（Ｈ）を参照して、めっき金属層−電極付ＩＩＩ族窒化物半導体層ウエハ３のＩＩＩ族窒化物膜１３の一部を、Ｃｌ2ガスを原料ガスとする誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−ＲＩＥ）により除去して開口部を形成し、ＩＩＩ族窒化物膜１３の開口部に露出したＩＩＩ族窒化物半導体層２０の第１のＩＩＩ族窒化物半導体層２１上に、電子ビーム蒸着法により第２の電極７０として厚さ５００ｎｍのＡｌ層を形成することにより、Ａｌ電極をを形成した。第２の電極７０は、ＩＩＩ族窒化物半導体層２０の第１のＩＩＩ族窒化物半導体層２１とオーミック接触するオーミック電極となった。このようにして、ＳＢＤ（ショットキーバリアダイオード）として機能するＩＩＩ族窒化物半導体デバイス４が得られた。 8). Formation of Second Electrode Next, referring to FIG. 2 (H), a part of group III nitride film 13 of plating metal layer-group III nitride semiconductor layer wafer with electrode 3 is made from Cl 2 gas as a raw material. An opening is formed by removing the gas by inductively coupled plasma-reactive ion etching (ICP-RIE), and the first III of the group III nitride semiconductor layer 20 exposed at the opening of the group III nitride film 13 is formed. On the group nitride semiconductor layer 21, an Al layer having a thickness of 500 nm was formed as the second electrode 70 by an electron beam evaporation method, thereby forming an Al electrode. The second electrode 70 became an ohmic electrode in ohmic contact with the first group III nitride semiconductor layer 21 of the group III nitride semiconductor layer 20. Thus, a group III nitride semiconductor device 4 functioning as an SBD (Schottky barrier diode) was obtained.

９．チップ化
次に、図２（Ｉ）を参照して、ＩＩＩ族窒化物半導体デバイス４のめっき金属層６０側をダイシングテープに貼り付けて、ダイサーで１．５ｍｍ×１．５ｍｍの正方形のチップパターンに合わせてカットすることにより、チップ化して、１８００個のチップ化されたＩＩＩ族窒化物半導体デバイス４を得た。 9. Next, referring to FIG. 2I, the plated metal layer 60 side of the group III nitride semiconductor device 4 is attached to a dicing tape, and a 1.5 mm × 1.5 mm square chip pattern is obtained with a dicer. The group III nitride semiconductor device 4 was formed into chips by cutting in accordance with the above to obtain 1800 chips.

次いで、チップ化されたＩＩＩ族窒化物半導体デバイス４のボイドの有無の外観検査を行なった。ボイドの有るチップは９９６個であり、このうちボイドの少なくとも一部がショットキー電極である第１の電極４０の少なくとも一部と重複しているチップ（以下、電極重複ボイド含有チップという。たとえば、図２（Ｉ）において×印を付したチップ。）は２９５個であり、ボイドとショットキー電極である第１の電極４０とが重複していないチップ（以下、電極非重複ボイド含有チップという。たとえば、図２（Ｉ）において○印を付したチップ。）は７０１個であった。ボイドの無いチップ（以下、無ボイドチップという。たとえば、図２（Ｉ）において◎印を付したチップ）は８０４個であった。電極重複ボイド含有チップは外観不合格として不良品とカウントした。   Next, the appearance of the group III nitride semiconductor device 4 formed into chips was examined for the presence or absence of voids. There are 996 chips with voids, and among these, at least a part of the voids overlaps at least a part of the first electrode 40 which is a Schottky electrode (hereinafter referred to as an electrode overlapping void-containing chip. For example, In FIG. 2I, there are 295 chips marked with x, and the chips do not overlap the voids and the first electrodes 40 that are Schottky electrodes (hereinafter referred to as non-overlapping void-containing chips). For example, the number of chips marked with a circle in FIG. There were 804 chips without voids (hereinafter referred to as void-free chips. For example, chips marked with “◎” in FIG. 2I). The chip including the electrode overlapping void was counted as a defective product as an appearance failure.

１０．実装
次に、電極非重複ボイド含有チップおよび無ボイドチップを、それぞれのチップのショットキー電極である第１の電極４０側をＳｎ−Ａｇ−Ｃｕはんだによるダイボンディングにより、それぞれのチップのオーミック電極である第２の電極７０側をＡｌワイヤによるワイヤボンディングにより、ステムに実装した。 10. Mounting Next, the electrode-non-overlapping void-containing chip and the non-voided chip are bonded to the ohmic electrode of each chip by die bonding with the Sn-Ag-Cu solder on the first electrode 40 side which is the Schottky electrode of each chip. The second electrode 70 side was mounted on the stem by wire bonding using an Al wire.

１１．評価
ステムに実装したチップの特性をカーブトレーサを用いて測定した。良好に作動したチップにおいて、オン抵抗値は０．９ｍΩｃｍ2以下であり、逆バイアスに対する耐圧は６００Ｖ以上であった。ここで、オン抵抗値は立ち上がり電圧に０．５Ｖを加えた電圧における微分抵抗値とし、耐圧は逆方向電流が１０ｍＡ／ｃｍ2になったときの逆バイアスの電圧値とした。また、上記特性値において上記の測定値が得られるものを良品、上記の測定値が得られないものを不良品として、それぞれのチップ数を算出した。７０１個の電極非重複ボイド含有チップ中、良品は４７３個であり、不良品は２２８個であった。８０４個の無ボイドチップ中、良品は６６２個であり、不良品は１４２個であった。歩留まり率として、チップ総数に対する良品チップ数の百分率を算出したところ、６３％であった。結果を表２にまとめた。 11. Evaluation The characteristics of the chip mounted on the stem were measured using a curve tracer. In a chip that worked well, the on-resistance value was 0.9 mΩcm 2 or less, and the withstand voltage against reverse bias was 600 V or more. Here, the ON resistance value was a differential resistance value at a voltage obtained by adding 0.5 V to the rising voltage, and the withstand voltage was a reverse bias voltage value when the reverse current was 10 mA / cm 2 . In addition, the number of chips was calculated assuming that the above-mentioned measured values obtained in the above characteristic values were non-defective, and the above-mentioned measured values not obtained were defective. Among the 701 non-overlapping void-containing chips, there were 473 good products and 228 defective products. Of the 804 void-free chips, there were 662 non-defective products and 142 defective products. As a yield rate, a percentage of the number of non-defective chips with respect to the total number of chips was calculated and found to be 63%. The results are summarized in Table 2.

Figure 2015211186
Figure 2015211186

（比較例１）
実施例１と同様の複合基板を準備し、実施例１と同様にしてＩＩＩ族窒化物半導体の形成、絶縁膜の形成、および第１の電極の形成を行なうことにより、電極−ＩＩＩ族窒化物半導体層付複合基板を形成し、電極−ＩＩＩ族窒化物半導体層付複合基板の第１の電極側に電子ビーム蒸着法により厚さ２００ｎｍのＴｉ層、厚さ３００ｎｍのＰｔ層、および厚さ５０ｎｍのＡｕ層で構成される金属層を形成した。 (Comparative Example 1)
A composite substrate similar to that in Example 1 was prepared, and a group III nitride semiconductor, an insulating film, and a first electrode were formed in the same manner as in Example 1, thereby forming an electrode-group III nitride. A composite substrate with a semiconductor layer is formed, and a Ti layer with a thickness of 200 nm, a Pt layer with a thickness of 300 nm, and a thickness of 50 nm are formed on the first electrode side of the composite substrate with an electrode-group III nitride semiconductor layer by an electron beam evaporation method. A metal layer composed of the Au layer was formed.

また、別の支持基板として、直径が１００ｍｍで厚さが５２５μｍで電気抵抗率が０．１ｍΩｃｍの一方の主面が算術平均粗さＲａが５ｎｍ以下に鏡面化されたＳｉ基板の両主面に電子ビーム蒸着法により厚さ２００ｎｍのＴｉ層、厚さ３００ｎｍのＰｔ層、および厚さ５０ｎｍのＡｕ層で構成されるオーミック電極が形成され、鏡面化された主面のオーミック電極上には抵抗加熱蒸着法により厚さ２μｍのＡｕＳｎはんだ層が形成されている基板を準備した。   As another support substrate, one main surface having a diameter of 100 mm, a thickness of 525 μm, and an electric resistivity of 0.1 mΩcm is mirrored on both main surfaces of a Si substrate having an arithmetic average roughness Ra of 5 nm or less. An ohmic electrode composed of a Ti layer having a thickness of 200 nm, a Pt layer having a thickness of 300 nm, and an Au layer having a thickness of 50 nm is formed by electron beam evaporation, and resistance heating is performed on the ohmic electrode on the mirrored main surface. A substrate on which a 2 μm thick AuSn solder layer was formed by vapor deposition was prepared.

電極−ＩＩＩ族窒化物半導体層付複合基板に形成された金属層のＡｕ層と別の支持基板に形成されたＡｕＳｎはんだ層と重ね合わせて、ウエハボンディングを用いて３２０℃で共晶接合させた。接合時の荷重は１０００ｋｇｆとした。こうして、積層基板が得られた。   The Au layer of the metal layer formed on the composite substrate with the electrode-group III nitride semiconductor layer and the AuSn solder layer formed on another support substrate were superposed and eutectic bonded at 320 ° C. using wafer bonding. . The load at the time of joining was 1000 kgf. Thus, a laminated substrate was obtained.

積層基板を用いて実施例１と同様にして支持基板の除去、第２の電極の形成、およびチップ化を行なうことにより、チップ化されたＩＩＩ族窒化物半導体デバイスを得た。   Using the multilayer substrate, removal of the support substrate, formation of the second electrode, and chip formation were performed in the same manner as in Example 1 to obtain a chip-formed group III nitride semiconductor device.

次いで、チップ化されたＩＩＩ族窒化物半導体デバイスのボイドの有無の外観検査を行なった。ボイドの有るチップは１０１１個であり、このうち電極重複ボイド含有チップは３１３個であり、電極非重複ボイド含有チップは６９８個であった。ボイドの無いチップ（以下、無ボイドチップという。）は７８９個であった。電極重複ボイド含有チップは外観不合格として不良品とカウントした。   Next, an appearance inspection for the presence or absence of voids in the grouped III-nitride semiconductor device was performed. There were 1011 chips with voids, among which 313 chips with overlapping electrode voids and 698 chips with non-overlapping electrode voids. There were 789 chips without voids (hereinafter referred to as non-voided chips). The chip including the electrode overlapping void was counted as a defective product as an appearance failure.

次に、電極非重複ボイド含有チップおよび無ボイドチップを、実施例１と同様にしてステムに実装した。   Next, the electrode non-overlapping void-containing chip and the non-voided chip were mounted on the stem in the same manner as in Example 1.

ステムに実装したチップの特性を実施例１と同様にして測定した。良好に作動したチップにおいて、オン抵抗値は１．０ｍΩｃｍ2以下であり、逆バイアスに対する耐圧は６００Ｖ以上であった。また、上記特性値において上記の測定値が得られるものを良品、上記の測定値が得られないものを不良品として、それぞれのチップ数を算出した。６９８個の電極非重複ボイド含有チップ中、良品は０個であり、不良品は６９８個であった。７８９個の無ボイドチップ中、良品は５２個であり、不良品は７３７個であった。歩留まり率として、チップ総数に対する良品チップ数の百分率を算出したところ、２．９％であった。結果を表３にまとめた。 The characteristics of the chip mounted on the stem were measured in the same manner as in Example 1. In a chip that worked well, the on-resistance value was 1.0 mΩcm 2 or less, and the withstand voltage against reverse bias was 600 V or more. In addition, the number of chips was calculated assuming that the above-mentioned measured values obtained in the above characteristic values were non-defective, and the above-mentioned measured values not obtained were defective. Among the 698 non-overlapping void-containing chips, there were 0 non-defective products and 698 defective products. Among the 789 void-free chips, there were 52 non-defective products and 737 defective products. As a yield rate, a percentage of the number of non-defective chips relative to the total number of chips was calculated to be 2.9%. The results are summarized in Table 3.

Figure 2015211186
Figure 2015211186

表２および表３を参照して、比較例１に示すＩＩＩ族窒化物半導体デバイスの歩留まり率が２．９％と３％未満であったのに対し、実施例１に示すＩＩＩ族窒化物半導体デバイスの歩留まり率は６３％と６０％以上に著しく高くなった。これは、比較例１に示すＩＩＩ族窒化物半導体デバイスにおいては、ボイド部分だけでなくボイドの周辺部にも別の支持基板との未接合領域が発生したが、実施例１に示すボイド部分およびその周辺部においても別の支持基板となるめっき金属層との未接合領域の発生が抑制されたためと考えられた。   Referring to Tables 2 and 3, the group III nitride semiconductor device shown in Comparative Example 1 had a yield rate of 2.9% and less than 3%, whereas the Group III nitride semiconductor shown in Example 1 The device yield rate was significantly higher, at 63% and over 60%. This is because, in the group III nitride semiconductor device shown in Comparative Example 1, an unbonded region with another support substrate was generated not only in the void portion but also in the peripheral portion of the void. This is thought to be because the generation of unbonded regions with the plated metal layer serving as another support substrate was suppressed in the peripheral portion.

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   It should be understood that the embodiments and examples disclosed herein are illustrative and non-restrictive in every respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１ 電極−ＩＩＩ族窒化物半導体層付複合基板
２ めっき金属層−電極−ＩＩＩ族窒化物半導体層付複合基板
３ めっき金属層−電極付ＩＩＩ族窒化物半導体層ウエハ
４ ＩＩＩ族窒化物半導体デバイス
１０ 複合基板
１０Ｌ 接合基板
１１ 支持基板
１２ 接合膜
１３ ＩＩＩ族窒化物膜
１３ｉ イオン注入領域
１３Ｄ，１３Ｄｒ ＩＩＩ族窒化物膜ドナー基板
２０ ＩＩＩ族窒化物半導体層
２０ｐ ＩＩＩ族窒化物突起
２０Ｂ ＩＩＩ族窒化物体
２１ 第１のＩＩＩ族窒化物半導体層
２２ 第２のＩＩＩ族窒化物半導体層
３０ 絶縁膜
４０ 第１の電極
５０ めっきシード層
６０ めっき金属層
６０ｍ 主面
７０ 第２の電極。 DESCRIPTION OF SYMBOLS 1 Electrode-Group III nitride semiconductor layer composite substrate 2 Plating metal layer-Electrode-Group III nitride semiconductor layer composite substrate 3 Plating metal layer-Group III nitride semiconductor layer wafer 4 Group III nitride semiconductor device 10 Composite substrate 10L Bonding substrate 11 Support substrate 12 Bonding film 13 Group III nitride film 13i Ion implantation region 13D, 13Dr Group III nitride film donor substrate 20 Group III nitride semiconductor layer 20p Group III nitride protrusion 20B Group III nitride object 21 First Group III Nitride Semiconductor Layer 22 Second Group III Nitride Semiconductor Layer 30 Insulating Film 40 First Electrode 50 Plating Seed Layer 60 Plating Metal Layer 60m Main Surface 70 Second Electrode.

Claims (6)

めっき金属層と、めっきシード層と、第１の電極と、少なくとも１層のＩＩＩ族窒化物半導体層と、第２の電極と、をこの順の配置で含み、
前記ＩＩＩ族窒化物半導体層の転位密度が１×１０9ｃｍ-2未満であるＩＩＩ族窒化物半導体デバイス。 A plating metal layer, a plating seed layer, a first electrode, at least one group III nitride semiconductor layer, and a second electrode in this order,
A group III nitride semiconductor device, wherein the group III nitride semiconductor layer has a dislocation density of less than 1 × 10 9 cm −2 . 前記ＩＩＩ族窒化物半導体層の全体の厚さが２０μｍ未満である請求項１に記載のＩＩＩ族窒化物半導体デバイス。   The group III nitride semiconductor device according to claim 1, wherein the total thickness of the group III nitride semiconductor layer is less than 20 μm. 前記めっき金属層の厚さが１０μｍ以上５００μｍ以下である請求項１または請求項２に記載のＩＩＩ族窒化物半導体デバイス。   The group III nitride semiconductor device according to claim 1 or 2, wherein the plating metal layer has a thickness of 10 µm or more and 500 µm or less. 前記めっき金属層の主面の算術平均粗さＲａが１０μｍ未満である請求項１から請求項３のいずれか１項に記載のＩＩＩ族窒化物半導体デバイス。   The group III nitride semiconductor device according to any one of claims 1 to 3, wherein an arithmetic average roughness Ra of a main surface of the plated metal layer is less than 10 µm. 前記めっき金属層は、ニッケル、金、タングステン、モリブデン、銅、スズ、銀、コバルト、クロム、鉄、および亜鉛からなる群から選ばれる少なくとも１種類の金属元素を含む請求項１から請求項４のいずれか１項に記載のＩＩＩ族窒化物半導体デバイス。   The plated metal layer includes at least one metal element selected from the group consisting of nickel, gold, tungsten, molybdenum, copper, tin, silver, cobalt, chromium, iron, and zinc. The group III nitride semiconductor device according to any one of the above. 支持基板とＩＩＩ族窒化物膜とが貼り合わされた複合基板を準備する工程と、
前記複合基板のＩＩＩ族窒化物膜上に、少なくとも１層のＩＩＩ族窒化物半導体層を形成する工程と、
前記ＩＩＩ族窒化物半導体層上に、第１の電極を形成する工程と、
前記第１の電極上に、めっきシード層を形成する工程と、
前記めっきシード層上に、めっき金属層を形成する工程と、
前記複合基板から支持基板を除去する工程と、
前記ＩＩＩ族窒化物半導体層の前記第１の電極が形成されている主面と反対側の主面側に第２の電極を形成する工程と、を含むＩＩＩ族窒化物半導体デバイスの製造方法。 Preparing a composite substrate on which a support substrate and a group III nitride film are bonded;
Forming at least one group III nitride semiconductor layer on the group III nitride film of the composite substrate;
Forming a first electrode on the group III nitride semiconductor layer;
Forming a plating seed layer on the first electrode;
Forming a plating metal layer on the plating seed layer;
Removing the support substrate from the composite substrate;
Forming a second electrode on the main surface of the group III nitride semiconductor layer opposite to the main surface on which the first electrode is formed. A method for manufacturing a group III nitride semiconductor device.
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