JP5423390B2

JP5423390B2 - Group III nitride compound semiconductor device and method for manufacturing the same

Info

Publication number: JP5423390B2
Application number: JP2009296505A
Authority: JP
Inventors: 俊也上村; 直棋荒添
Original assignee: Toyoda Gosei Co Ltd
Current assignee: Toyoda Gosei Co Ltd
Priority date: 2009-12-26
Filing date: 2009-12-26
Publication date: 2014-02-19
Anticipated expiration: 2029-12-26
Also published as: JP2011138839A; CN102142361A

Description

本発明は、成長基板上にIII族窒化物系化合物半導体層を形成した後、最上層を導電性の支持基板に接合して、成長基板を除去することにより製造される半導体素子における絶縁性保護膜の密着性を改善した半導体素子及びその製造方法に関する。 The present invention relates to insulating protection in a semiconductor device manufactured by forming a group III nitride compound semiconductor layer on a growth substrate and then bonding the uppermost layer to a conductive support substrate and removing the growth substrate. The present invention relates to a semiconductor element having improved film adhesion and a method for manufacturing the same.

従来、成長基板上にIII族窒化物系化合物半導体層をエピタキシャル成長させた後に、エピタキシャル成長層の最終成長層を、導電性の支持基板に接合して、成長基板を除去する製造方法が知られている。この成長基板には、サファイア基板などが用いれる。また、支持基板としては、銅などの金属、導電性のシリコン基板などが用いられている。成長基板をエピタキシャル成長層から除去させる方法としては、レーザリフトオフ法や、成長基板とエピタキシャル成長層との間にウエットエッチングが可能な犠牲層を設けて犠牲層をエッチングして成長基板を剥離させる方法や、成長基板自体をエッチングして除去する方法がある。 Conventionally, a manufacturing method is known in which after a group III nitride compound semiconductor layer is epitaxially grown on a growth substrate, the final growth layer of the epitaxial growth layer is bonded to a conductive support substrate and the growth substrate is removed. . A sapphire substrate or the like is used as the growth substrate. As the support substrate, a metal such as copper, a conductive silicon substrate, or the like is used. As a method of removing the growth substrate from the epitaxial growth layer, a laser lift-off method, a method of providing a sacrificial layer capable of wet etching between the growth substrate and the epitaxial growth layer, etching the sacrificial layer, and peeling the growth substrate, There is a method of removing the growth substrate itself by etching.

下記特許文献１、２、３に開示の技術は、上記の成長基板上に成長されたエピタキシャル成長層を支持基板に金属層で接合して、成長基板を除去する半導体素子の製造方法である。これらの製造方法においては、支持基板にエピタキシャル成長層を金属層で接合した後、成長基板を除去し、支持基板上のエピタキシャル成長層の最上層から素子分離のための溝が形成される。その溝が形成された後、エピタキシャル成長層の最上層の表面の周囲及び溝の側壁として露出したエピタキシャル成長層の側面を保護するために、絶縁性保護膜が形成される。 The technologies disclosed in the following Patent Documents 1, 2, and 3 are semiconductor device manufacturing methods in which an epitaxial growth layer grown on the growth substrate is bonded to a support substrate with a metal layer, and the growth substrate is removed. In these manufacturing methods, after the epitaxial growth layer is bonded to the support substrate with the metal layer, the growth substrate is removed, and a groove for element isolation is formed from the uppermost layer of the epitaxial growth layer on the support substrate. After the trench is formed, an insulating protective film is formed to protect the periphery of the surface of the uppermost layer of the epitaxial growth layer and the side surface of the epitaxial growth layer exposed as the sidewall of the trench.

特表２００７−５３６７２５Special table 2007-536725 特開２００９−６５１８２JP2009-65182A 特表２００５−５２２８７３Special table 2005-522873

上記の特許文献１の技術では、支持基板を下に、エピタキシャル成長層を上にした状態で、エピタキシャル成長層の上面から、複数の金属の積層からなる金属層の最上層であるＮｉ／Ａｕなどから成るｐ型コンタクト金属が露出するまで、エッチングして、素子間分離溝が形成される。そして、その溝の側面に露出したエピタキシャル成長層の側面と溝の底面に露出したｐ型コンタクト金属の表面とに、絶縁性保護膜が形成される。また、特許文献２の技術では、エピタキシャル成長層と、その下のアルミニウムなどで形成されたコンタクト層（複数の金属層の積層の最上層）をエッチングして、その下の金又は銀などから成る金属反射層を露出して素子間分離溝を形成し、この金属反射層の上面とエピタキシャル成長層の側面とに、二酸化ケイ素などの絶縁性保護膜を形成している。また、特許文献３の技術では、エピタキシャル成長層と支持基板に該当する窒化チタンなどから成る金属支持層との間に存在するｐ−コンタクト層と、エピタキシャル成長層とをエッチングして素子間分離溝を形成し、露出した金属支持層の上面と、エピタキシャル成長層の側面とに絶縁性保護膜に該当する不活性層が形成されている。 In the technique of the above-mentioned patent document 1, with the support substrate facing down and the epitaxial growth layer facing up, the upper surface of the epitaxial growth layer is made of Ni / Au that is the uppermost layer of a metal layer made of a plurality of metal layers. Etching is performed until the p-type contact metal is exposed, and an isolation trench is formed. Then, an insulating protective film is formed on the side surface of the epitaxial growth layer exposed on the side surface of the groove and the surface of the p-type contact metal exposed on the bottom surface of the groove. In the technique of Patent Document 2, a contact layer (the uppermost layer of a plurality of metal layers) formed of an epitaxially grown layer and aluminum underneath it is etched and a metal made of gold or silver underneath is etched. The reflective layer is exposed to form an isolation trench, and an insulating protective film such as silicon dioxide is formed on the upper surface of the metal reflective layer and the side surface of the epitaxial growth layer. In the technique of Patent Document 3, the p-contact layer existing between the epitaxial growth layer and a metal support layer made of titanium nitride or the like corresponding to the support substrate and the epitaxial growth layer are etched to form an element isolation groove. An inactive layer corresponding to the insulating protective film is formed on the exposed upper surface of the metal support layer and the side surface of the epitaxial growth layer.

上記の何れの従来技術においても、絶縁性保護膜は、素子間分離溝の側壁を形成するエピタキシャル成長層の側面と、素子間分離溝の底面に露出した金属層とに接合されている。ところが、この金属層と、絶縁性保護膜との密着性が悪く、絶縁性保護膜が剥離し、半導体素子を適正に保護できないという問題があった。 In any of the above prior arts, the insulating protective film is bonded to the side surface of the epitaxial growth layer that forms the sidewall of the inter-element isolation trench and the metal layer exposed on the bottom surface of the inter-element isolation trench. However, there is a problem that the adhesion between the metal layer and the insulating protective film is poor, the insulating protective film peels off, and the semiconductor element cannot be properly protected.

本発明は上記の課題を解決するために成されたものであり、その目的は、金属層によりエピタキシャル成長層を支持基板に接合して、成長基板を除去した半導体素子において、素子の表面及び周囲を保護する絶縁性保護膜の素子に対する密着性を改善することにより、素子の信頼性を向上させることである。 The present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a semiconductor device in which an epitaxial growth layer is bonded to a support substrate with a metal layer, and the growth substrate is removed. The reliability of the element is improved by improving the adhesion of the insulating protective film to be protected to the element.

本製造方法の発明は、結晶成長基板上に、III族窒化物系化合物半導体層から成るエピタキシャル成長層を結晶成長させ、エピタキシャル成長層の最終の成長層であるｐ型のIII族窒化物系化合物半導体層から成る最終成長層を金属層により支持基板に接合し、結晶成長基板を除去して、エピタキシャル成長層の初期の成長層であるｎ型のIII族窒化物系化合物半導体層から成る基底層を支持基板上のエピタキシャル成長層の最上層とした半導体素子の製造方法において、金属層の形成工程において、最終成長層の側から、窒素反応性を有する金属から成る第１層を形成し、第１層上に、塩素プラズマエッチングに対する耐性を有し、ウエットエッチング可能な金属から成る第２層を形成し、第２層上に、窒素反応性を有し、ウエットエッチングに対して耐性を有する金属から成る第３層を形成し、第３層上に、複数の金属の積層構造から成る第４層を形成し、半導体素子の基底層から第２層をエッチングストッパ層として、底面に、第２層の表面が露出するように塩素プラズマによりエッチングして、素子分離溝を形成し、素子分離溝の底面に露出した第２層をウェットエッチングにより除去して、第３層を素子分離溝の底面に露出させ、少なくとも素子分離溝に面するエピタキシャル成長層の側面と、素子分離溝の底面に位置する第３層の表面とを絶縁性保護膜により被覆し、第１層と第３層は、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、又は、これらの金属のうちの２種以上の合金、から成る単層、又は、複層から成り、絶縁性保護膜は、二酸化ケイ素、窒化ケイ素、酸化チタン、窒化チタンのうち少なくとも１つから成ることを特徴とするIII族窒化物系化合物半導体素子の製造方法である。 According to the present invention, an epitaxial growth layer composed of a group III nitride compound semiconductor layer is grown on a crystal growth substrate, and a p-type group III nitride compound semiconductor layer which is the final growth layer of the epitaxial growth layer The final growth layer made of is bonded to the support substrate by the metal layer, the crystal growth substrate is removed, and the base layer made of the n-type group III nitride compound semiconductor layer, which is the initial growth layer of the epitaxial growth layer, is supported on the support substrate In the method for manufacturing a semiconductor device as the uppermost layer of the epitaxial growth layer, in the metal layer forming step, a first layer made of a metal having nitrogen reactivity is formed from the side of the final growth layer, and the first layer is formed on the first layer. Forming a second layer made of a metal having resistance to chlorine plasma etching and capable of being wet-etched, and having nitrogen reactivity on the second layer. Then, a third layer made of a metal having resistance is formed, a fourth layer made of a laminated structure of a plurality of metals is formed on the third layer, and the second layer from the base layer of the semiconductor element is used as an etching stopper layer. Etching with chlorine plasma so that the surface of the second layer is exposed on the bottom surface to form an element isolation groove, and removing the second layer exposed on the bottom surface of the element isolation groove by wet etching to form a third layer Is exposed to the bottom surface of the element isolation trench, and at least the side surface of the epitaxial growth layer facing the element isolation trench and the surface of the third layer located at the bottom surface of the element isolation trench are covered with an insulating protective film, The third layer is made of titanium (Ti), tantalum (Ta), vanadium (V), zirconium (Zr), tungsten (W), molybdenum (Mo), niobium (Nb), chromium (Cr), or a metal thereof. No Single layer composed of two or more alloys, the, or consists multilayered, insulating protective film, III group, wherein silicon dioxide, silicon nitride, titanium oxide, that comprises at least one of titanium nitride This is a method for manufacturing a nitride-based compound semiconductor device.

また、素子の発明は、結晶成長基板上に、結晶成長したIII族窒化物系化合物半導体層から成るエピタキシャル成長層を有し、エピタキシャル成長層の最終の成長層であるｐ型のIII族窒化物系化合物半導体層から成る最終成長層が金属層により導電性の支持基板に接合され、結晶成長基板が除去されて、エピタキシャル成長層の初期の成長層であるｎ型のIII族窒化物系化合物半導体層から成る基底層が支持基板上のエピタキシャル成長層の最上層となる半導体素子において、金属層は、最終成長層の側から、窒素反応性を有する金属から成る第１層と、塩素プラズマエッチングに対する耐性を有し、ウエットエッチングが可能な金属から成る第２層と、窒素反応性を有し、ウエットエッチングに対して耐性を有する金属から成る第３層と、複数の金属の積層構造から成る第４層とを有し、半導体素子の基底層から第３層の表面に至る素子分離溝と、少なくとも素子分離溝に面するエピタキシャル成長層の側面と、素子分離溝の底面に位置する第３層の表面とを被覆する絶縁性保護膜とを有し、第１層と第３層は、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、又は、これらの金属のうちの２種以上の合金、から成る単層、又は、複層から成り、絶縁性保護膜は、二酸化ケイ素、窒化ケイ素、酸化チタン、窒化チタンのうち少なくとも１つから成ることを特徴とするIII族窒化物系化合物半導体素子である。 Further, the device invention has a p-type group III nitride compound which has an epitaxially grown layer composed of a group III nitride compound semiconductor layer crystallized on a crystal growth substrate and is the final grown layer of the epitaxially grown layer. A final growth layer made of a semiconductor layer is bonded to a conductive support substrate by a metal layer, and the crystal growth substrate is removed to form an n-type group III nitride compound semiconductor layer that is an initial growth layer of the epitaxial growth layer. In the semiconductor device in which the base layer is the uppermost layer of the epitaxial growth layer on the support substrate, the metal layer has a first layer made of a metal having nitrogen reactivity and a resistance to chlorine plasma etching from the side of the final growth layer. A second layer made of metal capable of wet etching, a third layer made of metal having nitrogen reactivity and resistance to wet etching, and a plurality of layers A device isolation groove extending from the base layer of the semiconductor element to the surface of the third layer, at least a side surface of the epitaxial growth layer facing the element isolation groove, and a bottom surface of the element isolation groove. An insulating protective film that covers the surface of the third layer positioned at the first layer, and the first layer and the third layer are made of titanium (Ti), tantalum (Ta), vanadium (V), zirconium (Zr), An insulating protective film consisting of a single layer or multiple layers of tungsten (W), molybdenum (Mo), niobium (Nb), chromium (Cr), or an alloy of two or more of these metals. Is a group III nitride compound semiconductor device comprising at least one of silicon dioxide, silicon nitride, titanium oxide, and titanium nitride .

上記の方法発明及び素子発明の各構成要素に関する説明は、以下の通りである。結晶成長基板は、III族窒化物系化合物半導体層をエピタキシャル成長させる基板であり、サファイア基板、ＳｉＣ、シリコン基板、その他、エピタキシャル成長が可能な、絶縁性基板や導電性基板を用いることができる。III族窒化物系化合物半導体層には、２元系のＧａＮ、ＩｎＮ、ＡｌＮ、３元系のＩｎ_xＧａ_1-xＮ（０＜ｘ＜１）、Ａｌ_xＧａ_1-xＮ（０＜ｘ＜１）、Ｉｎ_xＡｌ_1-xＮ（０＜ｘ＜１）、４元系のＡｌ_xＩｎ_yＧａ_1-x-yＮ（０＜ｘ＜１，０＜ｙ＜１，０＜ｘ＋ｙ＜１）を用いることができる。また、これらのIII 族元素の一部が、他のIII 族元素に置換されていても良い。また、Ｎ元素の一部が他のＶ族元素に置換されていても良い。また、Ｓｉなどのｎ型ドーパント、Ｍｇなどのｐ型ドーパントが添加されていても良い。成長方法は、有機金属ガス気相成長法（ＭＯＣＶＤ）の他、ハライド気相成長法などを用いることができる。支持基板には、基板の裏面に電極を形成する場合には、導電性基板が用いられる。ｐ層に対する電極とｎ層に対する電極とを同一面側に形成する場合には、絶縁性基板であっても良い。その場合には、放熱性や熱伝導率の高い基板が望ましい。したがって、支持基板には、導電性シリコン基板などの導電性半導体基板、銅、アルミニウムなどの金属基板、熱伝導率が高いＡｌＮセラミック基板、人工ダイヤモンド基板などを用いることができる。 The description about each component of said method invention and element invention is as follows. The crystal growth substrate is a substrate on which a group III nitride compound semiconductor layer is epitaxially grown, and a sapphire substrate, SiC, silicon substrate, or other insulating substrate or conductive substrate capable of epitaxial growth can be used. The group III nitride compound semiconductor layer includes binary GaN, InN, AlN, ternary In _x Ga _1-x N (0 <x <1), Al _x Ga _1-x N (0 < x <1), In _x Al _1-x N (0 <x <1), quaternary Al _x In _y Ga _1-xy N (0 <x <1, 0 <y <1, 0 <x + y < 1) can be used. Moreover, some of these Group III elements may be substituted with other Group III elements. Further, a part of the N element may be substituted with another group V element. Further, an n-type dopant such as Si or a p-type dopant such as Mg may be added. As a growth method, a halide vapor phase growth method or the like can be used in addition to a metal organic gas vapor phase growth method (MOCVD). As the support substrate, a conductive substrate is used when an electrode is formed on the back surface of the substrate. When the electrode for the p layer and the electrode for the n layer are formed on the same surface side, an insulating substrate may be used. In that case, a substrate with high heat dissipation and high thermal conductivity is desirable. Therefore, as the support substrate, a conductive semiconductor substrate such as a conductive silicon substrate, a metal substrate such as copper or aluminum, an AlN ceramic substrate having high thermal conductivity, an artificial diamond substrate, or the like can be used.

エピタキシャル成長層の最終成長層は、最後に成長させた半導体層であり、III族窒化物系化合物半導体層の場合には、通常は、ｐ型活性化の関係上、ｐ型層となる。ただし、ｐ型層に限定されない。また、基底層は、素子を構成する各層のベースになる層である。成長基板にサファイア基板を用いた場合には、ＡｌＮ、ＧａＮなどの低温形成バッファ層が形成された後に、そのバッファ層の上に、アンドープのＧａＮ層、ＳｉドープのＧａＮ層などを形成しているが、バッファ層を除く、エピタキシャル成長層のうちの最初に成長させる層を、基底層と定義している。III族窒化物系化合物半導体層の場合には、通常は、ｎ型層である。しかし、ｎ型層には限定されない。 The final growth layer of the epitaxial growth layer is a semiconductor layer grown last, and in the case of a group III nitride compound semiconductor layer, it is usually a p-type layer due to p-type activation. However, it is not limited to the p-type layer. The base layer is a layer that serves as a base for each layer constituting the element. When a sapphire substrate is used as a growth substrate, an undoped GaN layer, a Si-doped GaN layer, etc. are formed on the buffer layer after a low-temperature formation buffer layer such as AlN or GaN is formed. However, a layer to be grown first among the epitaxial growth layers excluding the buffer layer is defined as a base layer. In the case of a group III nitride compound semiconductor layer, it is usually an n-type layer. However, it is not limited to the n-type layer.

金属層は、エピタキシャル成長層と支持基板とを接合させる複数の金属の積層から成る層である。金属層には、はんだなどの低融点合金層を含む。また、金属層には、エピタキシャル成長層の最終成長層に対するコンタクト電極、反射電極、これらの電極のエピタキシャル成長層に対する密着性を向上させる金属層、エレクトロマイグレーションを抑制する金属層、はんだなどの低融点金属のエピタキシャル成長層への拡散を防止するためのバリア金属層などが含まれる。 The metal layer is a layer formed of a stack of a plurality of metals that joins the epitaxial growth layer and the support substrate. The metal layer includes a low melting point alloy layer such as solder. In addition, the metal layer includes a contact electrode, a reflective electrode for the final growth layer of the epitaxial growth layer, a metal layer for improving the adhesion of these electrodes to the epitaxial growth layer, a metal layer for suppressing electromigration, and a low melting point metal such as solder. A barrier metal layer for preventing diffusion to the epitaxial growth layer is included.

本発明は、エピタキシャル成長層の最終成長層の側から窒素反応性を有する金属から成る第１層、塩素プラズマエッチングに対する耐性を有する金属から成る第２層、窒素反応性を有する金属から成る第３層を設けたことが特徴である。窒素反応性を有する金属には、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、又は、これらの金属のうちの２種以上の合金を用いることができる。これらの金属は、ウエットエッチングに対して耐性を有する金属でもある。塩素プラズマエッチングに対して耐性を有する金属には、ニッケル（Ｎｉ）、白金（Ｐｔ）、又は、これらの金属の合金を用いることができる。これらの金属は、ウエットエッチングが可能な金属でもある。第１層と第３層とは、同一金属で構成しても良いし、異なる金属としても良い。第１層と第３層にＴｉを用い、第２層にＮｉを用いることが最も望ましい。第４層は、Ａｕ、Ｐｔ、はんだなどの低融点金属など、第１層、第２層、第３層、以外の第３層と支持基板との間に存在する金属層として定義される。 The present invention includes a first layer made of a metal having nitrogen reactivity from the side of the final growth layer of the epitaxial growth layer, a second layer made of metal having resistance to chlorine plasma etching, and a third layer made of metal having nitrogen reactivity. It is the feature that provided. Examples of the metal having nitrogen reactivity include titanium (Ti), tantalum (Ta), vanadium (V), zirconium (Zr), tungsten (W), molybdenum (Mo), niobium (Nb), chromium (Cr), or Two or more kinds of these metals can be used. These metals are also metals that are resistant to wet etching. Nickel (Ni), platinum (Pt), or an alloy of these metals can be used as the metal resistant to chlorine plasma etching. These metals are also metals that can be wet etched. The first layer and the third layer may be made of the same metal or different metals. Most preferably, Ti is used for the first and third layers, and Ni is used for the second layer. The fourth layer is defined as a metal layer that exists between a supporting layer and a third layer other than the first layer, the second layer, and the third layer, such as a low melting point metal such as Au, Pt, or solder.

素子分離溝は、各素子に分離するためにエピタキシャル成長層に形成される溝であり、さらに、この溝の幅の中において、支持基板が各素子毎に分離されて、素子片が形成される。素子の発明においては、各素子毎に分離されるので、素子分離溝の片側の側面と底面の半分が残される。したがって、素子の発明における素子分離溝は、製造段階で形成された素子分離溝の１／２の領域を、素子分離溝として定義する。即ち、素子周囲のエピタキシャル成長層が除去された部分を素子分離溝としている。絶縁性保護膜には、ＳｉＯ₂、窒化ケイ素、酸化チタン、窒化チタンなど、任意の絶縁性セラミック、誘電体を用いることができる。 The element isolation groove is a groove formed in the epitaxial growth layer for isolation into each element. Further, within the width of the groove, the support substrate is separated for each element to form an element piece. In the element invention, since each element is separated, half of the side surface and the bottom surface of one side of the element isolation groove is left. Therefore, in the element isolation groove in the element invention, a half of the element isolation groove formed in the manufacturing stage is defined as the element isolation groove. That is, the portion where the epitaxial growth layer around the device is removed is used as the device isolation trench. As the insulating protective film, any insulating ceramic and dielectric such as SiO ₂ , silicon nitride, titanium oxide, and titanium nitride can be used.

また、第１層と第２層との総合の厚さは、絶縁性保護膜の厚さよりも薄くすることが望ましい。この条件を満たす場合には、絶縁性保護膜を形成する場合に、素子分離溝の側面と底面との交線の部分で、分離されることがなく、底面から側面に連続して、一様な厚さで、絶縁性保護膜を形成することができる。第１層、第２層ともに、１０００Å以下、５０Å以上が望ましい。第１層の厚さが、１０００Åを越えると、塩素プラズマによりエッチングを行う時に、第１層のエピタキシャル成長層の最終成長層の下方に位置する部分が面に平行な横方向に深くエッチング（サイドエッチング）されるので望ましくない。また、第１層が、５０Åより薄いと、エピタキシャル成長層の最終成長層に対する密着性が低下し、支持基板とエピタキシャル成長層との接着性が低下する。また、銀などで構成されたコンタクト電極や反射電極などを覆って第１層が形成されている場合には、コンタクト電極や反射電極の密着性が低下すると共に、銀などのマイグレーションの防止効果が低下するので望ましくない。また、第２層の厚さは、１０００Å以下、１００Å以上が望ましい。第２層の厚さが、１０００Åを越えると、第２層の成膜時間と、ウエットエッチングにより第２層を除去する時間が増大するので望ましくない。また、第２層が、１００Åより薄いと、エピタキシャル成長層を塩素プラズマによりエッチングして素子分離溝を形成する場合に、エッチングストッパ層としての機能が十分でなくなるため望ましくない。第３層の厚さは、３００Å以上、１μｍÅ以下が望ましい。３００Åより薄いと、絶縁性保護膜に対する密着性が低下し、また、ウエットエッチングに対する耐性が低下するので望ましくない。１μｍより厚いと、成膜に時間が係るので望ましくない。 Further, it is desirable that the total thickness of the first layer and the second layer is thinner than the thickness of the insulating protective film. When this condition is satisfied, when an insulating protective film is formed, there is no separation at the intersection line between the side surface and the bottom surface of the element isolation trench, and it is uniform from the bottom surface to the side surface. An insulating protective film can be formed with a sufficient thickness. Both the first layer and the second layer are desirably 1000 mm or less and 50 mm or more. When the thickness of the first layer exceeds 1000 mm, when etching is performed by chlorine plasma, the portion located below the final growth layer of the first epitaxial growth layer is deeply etched in the lateral direction parallel to the surface (side etching). ) Is not desirable. On the other hand, if the first layer is thinner than 50 mm, the adhesion of the epitaxial growth layer to the final growth layer is lowered, and the adhesion between the support substrate and the epitaxial growth layer is lowered. In addition, when the first layer is formed so as to cover a contact electrode or a reflection electrode made of silver or the like, the adhesion of the contact electrode or the reflection electrode is lowered, and the effect of preventing migration of silver or the like is reduced. This is undesirable because it decreases. The thickness of the second layer is preferably 1000 mm or less and 100 mm or more. If the thickness of the second layer exceeds 1000 mm, the film formation time for the second layer and the time for removing the second layer by wet etching increase, which is not desirable. On the other hand, if the second layer is thinner than 100 mm, it is not desirable because the function as an etching stopper layer is insufficient when the epitaxial growth layer is etched with chlorine plasma to form the element isolation trench. The thickness of the third layer is desirably 300 mm or more and 1 μm mm or less. If the thickness is less than 300 mm, the adhesion to the insulating protective film is lowered and the resistance to wet etching is lowered, which is not desirable. If it is thicker than 1 μm, it takes time to form a film, which is not desirable.

本発明は、エピタキシャル成長層の最終成長層と支持基板との間に形成される金属層において、最終成長層に接合する第１層を、窒素反応性を有する金属で構成したので、III族窒化物系化合物半導体層に対する密着性が高く、素子の信頼性を向上させることができる。また、第２層を塩素プラズマエッチングに対する耐性を有する金属で構成したので、塩素プラズマエッチングによる素子分離溝を形成する場合に、エピタキシャル成長層と第１層とが除去されて、第２層の表面を露出させることができるので、加工精度が向上する。また、第２層は、ウエットエッチングが可能な層とし、第３層は、ウエットエッチングに対して耐性を有する層としているので、素子分離溝の底において、第３層の表面を正確に露出させることができる。この結果、絶縁性保護膜を、エピタキシャル成長層の最上層の表面の少なくとも周囲と、エピタキシャル成長層の側面と、第３層の上面に、被覆させることができる。この時、第３層が窒素反応性を有する金属で構成されているので、絶縁性保護膜の第３層の金属に対する密着性を向上させることができ、素子の信頼性を向上させることができる。 In the present invention, in the metal layer formed between the final growth layer of the epitaxial growth layer and the support substrate, the first layer joined to the final growth layer is made of a metal having nitrogen reactivity. Adhesiveness to the system compound semiconductor layer is high, and the reliability of the element can be improved. In addition, since the second layer is made of a metal having resistance to chlorine plasma etching, when the element isolation groove is formed by chlorine plasma etching, the epitaxial growth layer and the first layer are removed, and the surface of the second layer is formed. Since it can be exposed, the processing accuracy is improved. Further, since the second layer is a wet-etchable layer and the third layer is a layer resistant to wet etching, the surface of the third layer is accurately exposed at the bottom of the element isolation groove. be able to. As a result, the insulating protective film can be coated on at least the periphery of the surface of the uppermost layer of the epitaxial growth layer, the side surface of the epitaxial growth layer, and the upper surface of the third layer. At this time, since the third layer is made of a metal having nitrogen reactivity, the adhesion of the insulating protective film to the metal of the third layer can be improved, and the reliability of the element can be improved. .

本発明に係る製造方法によって得られたIII族窒化物系化合物半導体素子（青色ＬＥＤ）の構成を示す断面図。Sectional drawing which shows the structure of the group III nitride compound semiconductor element (blue LED) obtained by the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention. 本発明に係る製造方法の１工程を示す工程図（断面図）。Process drawing (sectional drawing) which shows 1 process of the manufacturing method which concerns on this invention.

以下、本発明を具体的な実施例に基づいて説明する。本発明は、以下の実施例に限定されるものではない。 Hereinafter, the present invention will be described based on specific examples. The present invention is not limited to the following examples.

図１は、本発明の具体的な一実施例である製造方法により得られたIII族窒化物系化合物半導体素子（青色ＬＥＤ）１０００の構成を示す断面図である。図１のIII族窒化物系化合物半導体素子（青色ＬＥＤ）１０００は、ｐ型シリコン基板である導電性の支持基板２００の表面に、支持基板２００に近い方から、複数の金属の積層から成る第２導電層２２２、低融点合金層であるはんだ層（ソルダ層）５０、複数の金属の積層から成る第１導電層１２２、ｐコンタクト電極１２１、主としてｐ型のIII族窒化物系化合物半導体層の単層又は複層であるｐ型層１２、発光層Ｌ、主としてｎ型のIII族窒化物系化合物半導体層の単層又は複層であるｎ型層１１、ｎコンタクト電極１３０の積層構造を有する。 FIG. 1 is a cross-sectional view showing a configuration of a group III nitride compound semiconductor device (blue LED) 1000 obtained by a manufacturing method according to a specific embodiment of the present invention. A group III nitride compound semiconductor device (blue LED) 1000 in FIG. 1 is formed by stacking a plurality of metals on the surface of a conductive support substrate 200 that is a p-type silicon substrate from the side closer to the support substrate 200. 2 conductive layers 222, a solder layer (solder layer) 50 which is a low melting point alloy layer, a first conductive layer 122 made of a stack of a plurality of metals, a p contact electrode 121, and a p-type group III nitride compound semiconductor layer. It has a laminated structure of a p-type layer 12 that is a single layer or a multiple layer, a light emitting layer L, an n-type layer 11 that is a single layer or multiple layers of an n-type Group III nitride compound semiconductor layer, and an n-contact electrode .

請求項のエピタキシャル成長層は、ｐ型層１２、発光層Ｌ、ｎ型層１１で構成され、請求項のエピタキシャル成長層と支持基板との間に存在する金属層は、第１導電層１２２、はんだ層（ソルダ層）５０、第２導電層１２２及びｐコンタクト電極１２１である。第１導電層１２２の構成が、本発明の特徴部分である。また、基底層は、ｎ型層１１のうち、成長時における最下層（バッファ層を除く）に該当し、最終成長層は、成長時におけるｐ型層１２のうちの最上層に該当する。 The epitaxial growth layer of claim is composed of a p-type layer 12, a light emitting layer L, and an n-type layer 11, and the metal layer existing between the epitaxial growth layer of claim and the support substrate is a first conductive layer 122, a solder layer. (Solder layer) 50, second conductive layer 122, and p-contact electrode 121. The configuration of the first conductive layer 122 is a feature of the present invention. The base layer corresponds to the lowermost layer (excluding the buffer layer) during the growth of the n-type layer 11, and the final growth layer corresponds to the uppermost layer of the p-type layer 12 during the growth.

図１の配置は、エピタキシャル成長、ｐコンタクト電極１２１、第１導電層１２２、はんだ層（ソルダ層）５０、第２導電層２２２の形成時の上下関係と、反対になっている。第１導電層１２２は、エピタキシャル成長層のｐ型層１２のうちの最終成長層に接合するＴｉから成る厚さ３００Åの第１層２１と、第１層に接合するＮｉから成る厚さ５００Åの第２層と、第２層に接合するＴｉから成る厚さ３５００Åの第３層とで形成されている。そして、第３層にＰｔから成る厚さ３０００ÅのＰｔ層２４が接合し、、そのＰｔ層２４に厚さ５００ÅのＡｕ層２５が接合している。そして、Ａｕ層２５が、はんだ層（ソルダ層）５０を介して、第２導電層２２２に接合されて、エピタキシャル成長層１０が支持基板２００に導電性の金属層を介して接続されている。請求項の第４層は、本実施例では、Ｐｔ層２４、Ａｕ層２５、はんだ層（ソルダ層）５０、第２導電層２２２で構成されている。 The arrangement of FIG. 1 is opposite to the vertical relationship when the epitaxial growth, the p contact electrode 121, the first conductive layer 122, the solder layer (solder layer) 50, and the second conductive layer 222 are formed. The first conductive layer 122 has a 300-thickness first layer 21 made of Ti bonded to the final growth layer of the p-type layer 12 of the epitaxial growth layer, and a 500-thickness first layer 21 made of Ni bonded to the first layer. It is formed of two layers and a third layer having a thickness of 3500 mm made of Ti bonded to the second layer. Then, a 3000-thick Pt layer 24 made of Pt is joined to the third layer, and a 500-thick Au layer 25 is joined to the Pt layer 24. The Au layer 25 is bonded to the second conductive layer 222 via the solder layer (solder layer) 50, and the epitaxial growth layer 10 is connected to the support substrate 200 via the conductive metal layer. In the present embodiment, the fourth layer of the claims is composed of a Pt layer 24, an Au layer 25, a solder layer (solder layer) 50, and a second conductive layer 222.

エピタキシャル成長層１０の外周側面１０ａは、素子分離溝４１の側壁を構成しており、素子分離溝４１の底面４１ａは、Ｔｉから成る第３層２３で構成されている。そして、素子分離溝４１の底面４１ａと、エピタキシャル成長層１０の外周側面１０ａと、ｎ型層１１の上面の外郭周辺部１０ｂとは、ＳｉＯ₂から成る厚さ３０００Åの絶縁性保護膜４０により被覆されている。絶縁性保護膜４０は、Ｔｉから成る第１層２１とＮｉから成る第２層２２の総合厚さ８００Åに対して、４倍程度厚いことになる。したがって、素子分離溝４１の側面に露出している第１層２１と第２層２２の側壁は、底面４１ａ上に堆積した絶縁性保護膜４０の側面により完全に被覆されることになる。この結果、素子分離溝４１の底面４１ａとエピタキシャル成長層１０の外周側面１０ａとの交線部分において、外周側面１０ａに堆積した絶縁性保護膜４０と、底面４１ａ上に堆積した絶縁性保護膜４０とが分離されて、絶縁性保護膜４０に隙間を生じ、エピタキシャル成長層１０、第１層２１、第２層２２が露出することが防止される。 The outer peripheral side surface 10a of the epitaxial growth layer 10 constitutes a side wall of the element isolation trench 41, and the bottom surface 41a of the element isolation trench 41 is constituted by a third layer 23 made of Ti. The bottom surface 41a of the element isolation trench 41, the outer peripheral side surface 10a of the epitaxial growth layer 10, and the outer peripheral portion 10b of the upper surface of the n-type layer 11 are covered with an insulating protective film 40 made of SiO ₂ and having a thickness of 3000 mm. ing. The insulating protective film 40 is about four times thicker than the total thickness 800 mm of the first layer 21 made of Ti and the second layer 22 made of Ni. Therefore, the side walls of the first layer 21 and the second layer 22 exposed on the side surfaces of the element isolation trench 41 are completely covered with the side surfaces of the insulating protective film 40 deposited on the bottom surface 41a. As a result, at the intersection of the bottom surface 41a of the element isolation trench 41 and the outer peripheral side surface 10a of the epitaxial growth layer 10, the insulating protective film 40 deposited on the outer peripheral side surface 10a and the insulating protective film 40 deposited on the bottom surface 41a Are separated, and a gap is formed in the insulating protective film 40, thereby preventing the epitaxial growth layer 10, the first layer 21, and the second layer 22 from being exposed.

エピタキシャル成長層１０の水平断面積は、ｐ型層１２の支持基板側２００側からｎ型層１１のｎコンタクト電極１３０側に向って徐々に減少する。このため、絶縁性保護膜４０で覆われたエピタキシャル成長層の外周側面１０ａは、ｎコンタクト電極１３０の形成された上側から、支持基板側２００側である下側に向って広がるような、傾き（順テーパ）を形成している。尚、ｎ型層１１には、光取り出し効率を向上させるために、微細な凹凸を有する表面１１ｓが形成されている。また、支持基板２００の裏面には、複数の金属の積層から成る第３導電層２３２、はんだ層（ソルダ層）２３５が形成されている。 The horizontal sectional area of the epitaxial growth layer 10 gradually decreases from the support substrate side 200 side of the p-type layer 12 toward the n contact electrode 130 side of the n-type layer 11. For this reason, the outer peripheral side surface 10a of the epitaxial growth layer covered with the insulating protective film 40 is inclined (in order) so as to spread from the upper side where the n contact electrode 130 is formed toward the lower side which is the support substrate side 200 side. Taper). The n-type layer 11 has a surface 11s having fine irregularities in order to improve light extraction efficiency. In addition, a third conductive layer 232 and a solder layer (solder layer) 235 made of a stack of a plurality of metals are formed on the back surface of the support substrate 200.

本実施例においては、各層は次のように構成されている。
複数の金属の積層から成る第２導電層２２２は、支持基板２００側から、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順に積層されたものである。複数の金属の積層から成る第３導電層２３２は、支持基板２００側から、白金（Ｐｔ）、チタン（Ｔｉ）、金（Ａｕ）の順に積層されたものである。はんだ層（ソルダ層）５０と２３５は、いずれも金とスズとの合金（Ａｕ−Ｓｎ）から成るはんだで形成されている。ｐコンタクト電極１２１は、銀（Ａｇ）合金で形成されている。複数の金属の積層から成る第１導電層１２２は、ｐ型層１２及びｐコンタクト電極１２１に近い側から、第１層２１であるチタン（Ｔｉ）、第２層２２であるニッケル（Ｎｉ）、第３層２３であるチタン（Ｔｉ）、第４層の一部である白金（Ｐｔ）、金（Ａｕ）の順に積層されたものである。 In this embodiment, each layer is configured as follows.
The second conductive layer 222 made of a stack of a plurality of metals is stacked in the order of titanium (Ti), nickel (Ni), and gold (Au) from the support substrate 200 side. The third conductive layer 232 made of a stack of a plurality of metals is formed by stacking platinum (Pt), titanium (Ti), and gold (Au) in this order from the support substrate 200 side. The solder layers (solder layers) 50 and 235 are each formed of solder made of an alloy of gold and tin (Au—Sn). The p contact electrode 121 is made of a silver (Ag) alloy. The first conductive layer 122 made of a stack of a plurality of metals includes titanium (Ti) as the first layer 21, nickel (Ni) as the second layer 22, from the side close to the p-type layer 12 and the p contact electrode 121, Titanium (Ti) which is the third layer 23, platinum (Pt) which is a part of the fourth layer, and gold (Au) are laminated in this order.

上記第１導電層１２２、第２導電層２２２、第３導電層２３２において、ニッケル（Ｎｉ）層は、はんだ層（ソルダ層）５０又は２３５中のスズ（Ｓｎ）が適度にニッケル（Ｎｉ）層に拡散し、はんだ層（ソルダ層）５０と強固に接着させる層である。また、チタン（Ｔｉ）層は、導電層の接合面に対する密着性を向上させると共に、スズ（Ｓｎ）の拡散を防止するものである。また、Ｎｉから成る第２層２２は、素子分離溝４１を塩素プラズマでエッチングする時のエッチングストッパの働きもする。また、Ｔｉから成る第３層２３は、第２層２２のＮｉをウエットエッチングする場合に、エッチングストッパの働きもする。ｎコンタクト電極１３０は、タングステン（Ｗ）とチタン（Ｔｉ）と金（Ａｕ）の積層構造から成る。絶縁性保護膜４０は二酸化ケイ素（ＳｉＯ₂）から成る。 In the first conductive layer 122, the second conductive layer 222, and the third conductive layer 232, the nickel (Ni) layer is a nickel (Ni) layer in which the tin (Sn) in the solder layer (solder layer) 50 or 235 is moderate. It is a layer that diffuses into the solder layer and firmly adheres to the solder layer (solder layer) 50. The titanium (Ti) layer improves adhesion to the bonding surface of the conductive layer and prevents the diffusion of tin (Sn). The second layer 22 made of Ni also functions as an etching stopper when the element isolation trench 41 is etched with chlorine plasma. Further, the third layer 23 made of Ti also functions as an etching stopper when the Ni of the second layer 22 is wet-etched. The n-contact electrode 130 has a laminated structure of tungsten (W), titanium (Ti), and gold (Au). The insulating protective film 40 is made of silicon dioxide (SiO ₂ ).

図１のIII族窒化物系化合物半導体素子（青色ＬＥＤ）１０００は、次のようにして製造された。この際の工程図（断面図）を図２．Ａ乃至図２．Ｐで示す。 The group III nitride compound semiconductor device (blue LED) 1000 of FIG. 1 was manufactured as follows. The process drawing (cross-sectional view) at this time is shown in FIG. A to FIG. Indicated by P.

エピタキシャル成長層１０の形成は、ＭＯＣＶＤ法を用いた。厚さ５００μｍのサファイアから成る結晶成長基板であるエピタキシャル成長基板１００にＡｌＮから成る低温バッファ層を形成し、そのバッファ層の上に、複数の層から成るｎ型層１１及び複数の層から成るｐ型層１２を順にエピタキシャル成長させて、エピタキシャル成長層１０とした（図２．Ａ）。発光層ＬはＭＱＷ構造で形成したが、図２．Ａでは単に太破線で示されている。 The epitaxial growth layer 10 was formed by MOCVD. A low-temperature buffer layer made of AlN is formed on an epitaxial growth substrate 100 which is a crystal growth substrate made of sapphire having a thickness of 500 μm, and an n-type layer 11 made of a plurality of layers and a p-type made of a plurality of layers are formed on the buffer layer. The layer 12 was epitaxially grown in order to obtain an epitaxially grown layer 10 (FIG. 2.A). The light emitting layer L is formed with an MQW structure. In A, it is simply indicated by a thick broken line.

次に、レーザリフトオフ時の空気孔となる、第１の溝ｔｒ−１をダイサーにより形成した。第１の溝ｔｒ−１は、ｐ型層１２及びｎ型層１１の合計膜厚約４μｍと、エピタキシャル成長基板１００の深さ１０μｍ程度を除去することにより形成された。第１の溝ｔｒ−１の幅は約２０μｍとした（図２．Ｂ）。次に、スパッタ装置により、Ａｇ合金層を全面に形成し、レジストマスクを形成してＡｇ合金層の不要部分を除去して、発光領域に当たる部分にＡｇ合金層を形成した。次に、レジストマスクを除去し、その後、５５０℃で３分間、加熱して、Ａｇ合金とｐ型層１２の最終成長層とをアロイ化して、Ａｇ合金から成るｐコンタクト電極１２１を形成した（図２．Ｃ）。 Next, the 1st groove | channel tr-1 used as the air hole at the time of laser lift-off was formed with the dicer. The first trench tr-1 was formed by removing the total thickness of the p-type layer 12 and the n-type layer 11 of about 4 μm and the depth of the epitaxial growth substrate 100 of about 10 μm. The width of the first groove tr-1 was about 20 μm (FIG. 2.B). Next, an Ag alloy layer was formed on the entire surface by a sputtering apparatus, a resist mask was formed, an unnecessary portion of the Ag alloy layer was removed, and an Ag alloy layer was formed in a portion corresponding to the light emitting region. Next, the resist mask was removed, and then heated at 550 ° C. for 3 minutes to alloy the Ag alloy and the final growth layer of the p-type layer 12 to form a p-contact electrode 121 made of Ag alloy ( Figure 2.C).

次に、スパッタ装置により、全面に、Ｔｉを厚さ３００Åに成膜し、Ｎｉを厚さ５００Åに成膜し、Ｔｉを厚さ３５００Åに成膜して、図１に示す第１層２１、第２層２２、第３層２３を形成した。続いて、Ｐｔを厚さ３０００Åに成膜し図１に示すＰｔ層２４を形成し、次に、Ａｕを厚さ５００Åに成膜して図１に示すＡｕ層２５を形成した。図２．Ｄ〜図２．Ｐにおいては、この５層を合わせて第１導電層１２２で示している。これらの層は、スパッタ装置により形成したが、蒸着装置で形成しても良い。次に、第１導電層１２２のＡｕ層２５の上に、電子ビーム蒸着装置により、はんだ層１２５として、厚さ１．５μｍのＡｕＳｎ層（Ａｕが８０ｗｔ％、Ｓｎが２０ｗｔ％）と厚さ０．２μｍのＡｕＳｎ層（Ａｕが１０ｗｔ％、Ｓｎが９０ｗｔ％）と、厚さ１００ÅのＡｕ層を全面に形成した。Ａｕ層は、スズ（Ｓｎ）の酸化を防止するための薄膜である（図２．Ｄ）。 Next, a sputtering apparatus is used to form a Ti film with a thickness of 300 mm, a Ni film with a thickness of 500 mm, and a Ti film with a thickness of 3500 mm. The first layer 21 shown in FIG. A second layer 22 and a third layer 23 were formed. Subsequently, Pt was formed to a thickness of 3000 mm to form the Pt layer 24 shown in FIG. 1, and then Au was formed to a thickness of 500 mm to form the Au layer 25 shown in FIG. FIG. D to FIG. In P, these five layers are collectively shown as a first conductive layer 122. These layers are formed by a sputtering apparatus, but may be formed by a vapor deposition apparatus. Next, an AuSn layer having a thickness of 1.5 μm (Au is 80 wt%, Sn is 20 wt%) and a thickness of 0 are formed as a solder layer 125 on the Au layer 25 of the first conductive layer 122 by an electron beam evaporation apparatus. A 2 μm-thick AuSn layer (Au: 10 wt%, Sn: 90 wt%) and an Au layer having a thickness of 100 mm were formed on the entire surface. The Au layer is a thin film for preventing oxidation of tin (Sn) (FIG. 2.D).

次に、厚さ５００μｍのｐ型の導電性シリコンから成る支持基板２００の上に、スパッタ装置により、厚さ２０００ÅにＴｉ、厚さ５００ÅにＰｔを成膜させた。次に、６００℃、１分間、熱処理して、Ｔｉと支持基板２００のＳｉとをアロイ化した。このように処理された支持基板２００の上に、スパッタ装置により、さらに、３０００Åの厚さにＴｉと、３０００Åの厚さにＰｔと、厚さ５００Åの厚さにＡｕを全面に成膜した。このようにして、Ｔｉ、Ｐｔ、Ｔｉ、Ｐｔ、Ａｕの各層から成る第２導電層２２２を形成した。次に、第２導電層２２２の上に、電子ビーム蒸着装置により、はんだ層２２５として、厚さ１．５μｍのＡｕＳｎ層（Ａｕが８０ｗｔ％、Ｓｎが２０ｗｔ％）と厚さ０．２μｍのＡｕＳｎ層（Ａｕが１０ｗｔ％、Ｓｎが９０ｗｔ％）と、厚さ１００ÅのＡｕ層を全面に形成した（図２．Ｅ）。Ａｕ層は、スズ（Ｓｎ）の酸化を防止するための薄膜である。 Next, a Ti film having a thickness of 2000 mm and a Pt film having a thickness of 500 mm were formed on the support substrate 200 made of p-type conductive silicon having a thickness of 500 μm by a sputtering apparatus. Next, heat treatment was performed at 600 ° C. for 1 minute to alloy Ti and Si of the support substrate 200. On the support substrate 200 thus treated, a sputtering apparatus was further used to deposit Ti on the entire surface to a thickness of 3000 mm, Pt to a thickness of 3000 mm, and Au to a thickness of 500 mm. In this way, the second conductive layer 222 made of Ti, Pt, Ti, Pt, and Au was formed. Next, an AuSn layer having a thickness of 1.5 μm (Au is 80 wt%, Sn is 20 wt%) and an AuSn having a thickness of 0.2 μm are formed on the second conductive layer 222 as a solder layer 225 by an electron beam evaporation apparatus. A layer (Au: 10 wt%, Sn: 90 wt%) and an Au layer having a thickness of 100 mm were formed on the entire surface (FIG. 2.E). The Au layer is a thin film for preventing oxidation of tin (Sn).

次に、上記エピタキシャル成長層１０を有するエピタキシャル成長基板１００と支持基板２００を、はんだ層（ソルダ層）１２５及び２２５を向かい合わせて接合する。はんだ層（ソルダ層）１２５及び２２５は、低融点合金層である。加熱温度は３２０℃、圧力は１９６ｋＰａ（約２気圧、２ｋｇｆ／ｃｍ²）とした（図２．Ｅ）。この時、はんだ層（ソルダ層）１２５とはんだ層（ソルダ層）２２５との接合において、それぞれのＡｕＳｎ層の間には、Ａｕ薄膜が２層、存在することになるが、そのＡｕは、ＡｕＳｎ層に吸収され、１つのＡｕＳｎ層となる。図２．Ｆ−２．Ｐにおいては、はんだ層（ソルダ層）１２５及び２２５が接合して、一体化された層を、単一のはんだ層（ソルダ層）５０として示されている。 Next, the epitaxial growth substrate 100 having the epitaxial growth layer 10 and the support substrate 200 are joined with the solder layers (solder layers) 125 and 225 facing each other. The solder layers (solder layers) 125 and 225 are low melting point alloy layers. The heating temperature was 320 ° C., and the pressure was 196 kPa (about 2 atm, 2 kgf / cm ² ) (FIG. 2.E). At this time, in the joining of the solder layer (solder layer) 125 and the solder layer (solder layer) 225, there are two Au thin films between the AuSn layers. The layer is absorbed into one AuSn layer. FIG. F-2. In P, the solder layers (solder layers) 125 and 225 joined together are shown as a single solder layer (solder layer) 50.

次に、レーザリフトオフを行う。ｎ型層１１とエピタキシャル成長基板１００との界面１１ｓｆ付近にレーザ照射して、ｎ型層１１の薄膜状部分を分解する。この際、レーザ照射領域（ショットエリア）としては、５００μｍピッチに形成される正方形状のチップを１６個含む、１辺２ｍｍの正方形領域とした。図２．Ｆにおいて、ｎ型層１１とエピタキシャル成長基板１００との界面１１ｓｆ付近の薄膜状部分を全て分解し、エピタキシャル成長層１０からエピタキシャル成長基板１００を剥離させた（図２．Ｇ）。この剥離工程において、ｎ型層１１の分解により窒素ガスが発生しても、第１の溝ｔｒ−１はウエハ外部に連通しているので、窒素ガスは直ちに第１の溝ｔｒ−１を通じてウエハ外部に排出される。このため、レーザ照射によって、エピタキシャル成長層１０、エピタキシャル成長基板１００、支持基板２００及びそれらの間に形成された導電性の各層には小さな負荷しかかからない。したがって、これらの導電性の各層には、剥離や亀裂は全く生じなかったことが最終的に確かめられた。 Next, laser lift-off is performed. Laser irradiation is performed near the interface 11 sf between the n-type layer 11 and the epitaxial growth substrate 100 to decompose the thin-film portion of the n-type layer 11. At this time, the laser irradiation region (shot area) was a square region having a side of 2 mm including 16 square chips formed at a pitch of 500 μm. FIG. In F, the entire thin film portion near the interface 11sf between the n-type layer 11 and the epitaxial growth substrate 100 was decomposed, and the epitaxial growth substrate 100 was separated from the epitaxial growth layer 10 (FIG. 2.G). Even if nitrogen gas is generated by the decomposition of the n-type layer 11 in this stripping step, the first groove tr-1 communicates with the outside of the wafer, so that the nitrogen gas immediately passes through the first groove tr-1 to the wafer. It is discharged outside. For this reason, only a small load is applied to the epitaxial growth layer 10, the epitaxial growth substrate 100, the support substrate 200, and the conductive layers formed therebetween by the laser irradiation. Therefore, it was finally confirmed that no peeling or cracking occurred in these conductive layers.

次に、マスクを用いて、塩素プラズマによるドライエッチングにより、素子分離溝４１を形成した。素子分離溝４１は、第１の溝ｔｒ−１を含みその幅よりも広い幅を有して、エピタキシャル成長層１０のチップ外周部に形成される（図２．Ｈ）。この時使用されるエッチングマスクは、ＣＶＤにより成膜されたＳｉＯ₂膜を所定形状にしたものが用いられた。塩素プラズマによるエッチングにおいて、素子分離溝４１の底面４１ａに位置するＴｉから成る第１層２１は完全にエッチングされた。しかし、Ｎｉから成る第２層２２はエッチングされないか、エピタキシャル成長層１０やＴｉから成る第１層のエッチング速度に比べて、エッチング速度が極めて遅い。したがって、Ｎｉから成る第２層２２は、素子分離溝４１を塩素プラズマによるエッチングにより形成する場合のエッチングストッパ層として機能する。次に、ＳｉＯ₂マスクを除去した後に、膜硝酸によるウエットエッチングにより、Ｎｉから成る第２層２２をエッチングして、Ｔｉから成る第３層２３を露出させた。Ｔｉは硝酸によってはエッチングされないか、Ｎｉに比べてエッチング速度が極めて遅い。したがって、Ｎｉから成る第２層２２をエッチングで除去するに当たり、Ｔｉから成る第３層２３は硝酸によるウエットエッチングのエッチングストッパ層として機能する。 Next, element isolation trenches 41 were formed by dry etching using chlorine plasma using a mask. The element isolation trench 41 includes the first trench tr-1 and has a width wider than the width of the trench, and is formed in the outer peripheral portion of the epitaxial growth layer 10 (FIG. 2.H). As an etching mask used at this time, a SiO ₂ film formed by CVD having a predetermined shape was used. In the etching using chlorine plasma, the first layer 21 made of Ti located on the bottom surface 41a of the element isolation groove 41 was completely etched. However, the second layer 22 made of Ni is not etched, or the etching rate is very slow compared to the etching rate of the epitaxial growth layer 10 and the first layer made of Ti. Therefore, the second layer 22 made of Ni functions as an etching stopper layer when the element isolation trench 41 is formed by etching with chlorine plasma. Next, after removing the SiO ₂ mask, the second layer 22 made of Ni was etched by wet etching with film nitric acid to expose the third layer 23 made of Ti. Ti is not etched by nitric acid, or the etching rate is very slow compared to Ni. Therefore, when the second layer 22 made of Ni is removed by etching, the third layer 23 made of Ti functions as an etching stopper layer for wet etching with nitric acid.

次に、絶縁性保護膜４０を形成するため、スパッタ装置によりＳｉＯ₂を全面に厚さ３０００Åに形成した（図２．Ｉ）。この際、ＳｉＯ₂から成る絶縁性保護膜４０は、第１の溝ｔｒ−１のはんだ層（ソルダ層）５０側の底部にも堆積する。次に、絶縁性保護膜４０のうち、素子分離溝４１の底面４１ａと、エピタキシャル成長層１０の外周側面１０ａと、ｎ型層１１の上面の外郭周辺部１０ｂ上の絶縁性保護膜４０を残して、他の部分をエッチングして除去した。これにより、ｎ型層１１の発光領域に該当する面１１ｆを露出させた（図２．Ｊ）。ｎ型層１１の面１１ｆはＮ極性面、即ち、（０００−１）面、−ｃ面であり、エッチングされやすい。そこで、ｎ型層１１表面を、ＴＭＡＨ溶液に浸漬した状態で６０℃で放置して、微細な凹凸面１１ｓを形成した（図２．Ｋ）。 Next, in order to form the insulating protective film 40, SiO ₂ was formed on the entire surface to a thickness of 3000 mm by a sputtering apparatus (FIG. 2.I). At this time, the insulating protective film 40 made of SiO ₂ is also deposited on the bottom of the first trench tr-1 on the solder layer (solder layer) 50 side. Next, of the insulating protective film 40, the insulating protective film 40 on the outer peripheral side surface 10a of the upper surface of the n-type layer 11 and the bottom surface 41a of the element isolation trench 41, the outer peripheral side surface 10a of the epitaxial growth layer 10 is left. The other parts were removed by etching. Thus, the surface 11f corresponding to the light emitting region of the n-type layer 11 was exposed (FIG. 2.J). The surface 11f of the n-type layer 11 is an N-polar surface, that is, a (000-1) surface and a -c surface, and is easily etched. Therefore, the surface of the n-type layer 11 was left at 60 ° C. in a state immersed in the TMAH solution to form a fine uneven surface 11s (FIG. 2.K).

次に、スパッタ装置によりＳｉＯ₂を全面に厚さ２０００Åに形成して、第２絶縁性保護膜４２を形成した（図２．Ｌ）。次に、ｎ型層１１の上面の第２絶縁性保護膜４２に、電極１３０を形成する領域に、エッチングにより窓を開けた。次に、ｎ型層１１の微細な凹凸面１１ｓにおいて、第２絶縁性保護膜４２の窓の部分に、シリコンを含む化合物ガスのプラズマ処理して擬似的なシリコンヘビードープ層を形成した。こののち、フッ素イオンを有する薬剤による処理を行わなかった。プラズマ条件は次の通りとした。導入ガスはＳｉＣｌ₄を用い、３０ｓｃｃｍの流量で導入した。プロセス内部の圧力は３Ｐａとした。プロセス内部の電界は、アンテナ電力を３００Ｗの１３．５６ＭＨｚの高周波とした。これとは別にｐ型シリコンから成る支持基板２００に高周波３００Ｗのバイアス電力を供給した。処理時間は６０秒とした。この処理は、ｎ型層１１とｎ電極１３０との間の接触抵抗を低減させるための処理である。ｎ型層１１の面１１ｆはＮ極性面のために、オーミック接触が得られ難い。また、ｎ型層１１とｎ電極１３０とのアロイ化は、はんだ層（ソルダ層）５０を有した状態で行われるため、このはんだ層５０の融点よりも低い温度、例えば、４００℃以下の温度でアロイする必要がある。この処理はｎ型層１１の面１１ｆの電子濃度を向上させることにより、１００℃以上、３５０℃以下の低温でアロイ化しても、低接触抵抗、オーミック接触に優れたｎ電極１３０を形成できるようにするためである。 Next, SiO ₂ was formed on the entire surface with a thickness of 2000 mm by a sputtering apparatus to form a second insulating protective film 42 (FIG. 2.L). Next, a window was opened by etching in the region where the electrode 130 is to be formed in the second insulating protective film 42 on the upper surface of the n-type layer 11. Next, on the fine uneven surface 11s of the n-type layer 11, a pseudo silicon heavy doped layer was formed in the window portion of the second insulating protective film 42 by plasma treatment with a compound gas containing silicon. After this, no treatment with a chemical having fluorine ions was performed. The plasma conditions were as follows. The introduced gas was SiCl ₄ and introduced at a flow rate of 30 sccm. The pressure inside the process was 3 Pa. The electric field inside the process was a high frequency of 13.56 MHz with an antenna power of 300 W. Separately from this, a bias power of a high frequency of 300 W was supplied to the support substrate 200 made of p-type silicon. The processing time was 60 seconds. This process is a process for reducing the contact resistance between the n-type layer 11 and the n-electrode 130. Since the surface 11f of the n-type layer 11 is an N-polar surface, it is difficult to obtain ohmic contact. Further, since the alloying of the n-type layer 11 and the n-electrode 130 is performed with the solder layer (solder layer) 50, the temperature is lower than the melting point of the solder layer 50, for example, a temperature of 400 ° C. or less. Need to be alloyed. This treatment improves the electron concentration of the surface 11f of the n-type layer 11 so that the n-electrode 130 excellent in low contact resistance and ohmic contact can be formed even when alloyed at a low temperature of 100 ° C. or higher and 350 ° C. or lower. It is to make it.

次に、この窓以外の部分にレジストマスクを形成して、タングステン（Ｗ）を１０００Åの厚さ、チタン（Ｔｉ）を５００Åの厚さ、金（Ａｕ）を３μｍの厚さに堆積して、レジストマスクをリフトオフすることで、ｎ電極１３０を形成した（図２．Ｍ）。こののち、３００℃で１分間アニーリングして、ｎ型層１１とタングステン（Ｗ）とをアロイ化した。 Next, a resist mask is formed in a portion other than the window, and tungsten (W) is deposited to a thickness of 1000 mm, titanium (Ti) to a thickness of 500 mm, and gold (Au) to a thickness of 3 μm. The n-electrode 130 was formed by lifting off the resist mask (FIG. 2.M). Thereafter, the n-type layer 11 and tungsten (W) were alloyed by annealing at 300 ° C. for 1 minute.

次に、シリコンから成る支持基板２００の裏面を研磨して、厚さ１３０μｍまで薄肉化した（図２．Ｎ）。次に、スパッタ装置により、シリコンから成る支持基板２００の研磨した面にＰｔを７５０Åの厚さ、Ｔｉを３０００Åの厚さ、Ｐｔを３０００Åの厚さ、Ａｕを５００Åの厚さに成膜して、Ｐｔ層、Ｔｉ層、Ｐｔ層、Ａｕ層から成る第３導電層２３２を形成した。次に、電子ビーム蒸着装置により、はんだ層２３５として、厚さ１．５μｍのＡｕＳｎ層（Ａｕが８０ｗｔ％、Ｓｎが２０ｗｔ％）と厚さ０．２μｍのＡｕＳｎ層（Ａｕが１０ｗｔ％、Ｓｎが９０ｗｔ％）と、厚さ１００ÅのＡｕ層を全面に形成した（図２．Ｏ）。Ａｕ層は、スズ（Ｓｎ）の酸化を防止するための薄膜である。はんだ層（ソルダ層）２３５は、形成しなくても良い。次に、レーザを用いて支持基板２００を切断した（図２．Ｐ）。図２．ＰでＣで示した２本の破線の内側がレーザで分解及び溶融されて各素子が分離された。こうして図１のIII族窒化物系化合物半導体素子（青色ＬＥＤ）１０００を得た。 Next, the back surface of the support substrate 200 made of silicon was polished and thinned to a thickness of 130 μm (FIG. 2.N). Next, a sputtering apparatus is used to deposit Pt with a thickness of 750 mm, Ti with a thickness of 3000 mm, Pt with a thickness of 3000 mm, and Au with a thickness of 500 mm on the polished surface of the support substrate 200 made of silicon. , A third conductive layer 232 including a Pt layer, a Ti layer, a Pt layer, and an Au layer was formed. Next, as a solder layer 235, an AuSn layer (Au is 80 wt%, Sn is 20 wt%) and an AuSn layer (Au is 10 wt%, Sn is formed as a solder layer 235 by an electron beam evaporation apparatus. 90 wt%) and an Au layer having a thickness of 100 mm was formed on the entire surface (FIG. 2.O). The Au layer is a thin film for preventing oxidation of tin (Sn). The solder layer (solder layer) 235 may not be formed. Next, the support substrate 200 was cut using a laser (FIG. 2.P). FIG. The inside of the two broken lines indicated by P and C was decomposed and melted by a laser to separate each element. Thus, a group III nitride compound semiconductor device (blue LED) 1000 of FIG. 1 was obtained.

なお、上記III族窒化物系化合物半導体素子（青色ＬＥＤ）１０００において、図１におけるｎ型層１１の最上層、即ち、基底層は、ｎ型ＧａＮから成るコンタクト層で構成し、ｐ型層１２の図１の配置での最下層にある最終成長層は、ｐ型ＧａＮから成るコンタクト層で構成している。これらの層は、ＩｎＧａＮ、ＡｌＧａＮなどのコンタクト層であっても良い。このこのようにして製造されたIII族窒化物系化合物半導体素子（青色ＬＥＤ）１０００では、エピタキシャル成長層１０の側面１０ａ、ｎ型層１１の上面、Ｔｉから成る第３層２３にＳｉＯ₂から成る絶縁性保護膜４０が接合している。この結果、ＳｉＯ₂とＴｉとは接合強度が強いので、絶縁保護膜４０の剥離が防止でき、水分、汚染原子などが、エピタキシャル成長層１０に外部から侵入することが防止され、素子の信頼性が向上する。 In the group III nitride compound semiconductor device (blue LED) 1000, the uppermost layer of the n-type layer 11 in FIG. 1, that is, the base layer, is constituted by a contact layer made of n-type GaN, and the p-type layer 12 The final growth layer in the lowermost layer in the arrangement of FIG. 1 is composed of a contact layer made of p-type GaN. These layers may be contact layers such as InGaN and AlGaN. In the group III nitride compound semiconductor device (blue LED) 1000 manufactured in this way, the side surface 10a of the epitaxial growth layer 10, the upper surface of the n-type layer 11, and the third layer 23 made of Ti are insulated from SiO _2. The protective film 40 is bonded. As a result, since the bonding strength between SiO ₂ and Ti is strong, the insulating protective film 40 can be prevented from peeling off, and moisture, contaminating atoms, etc. can be prevented from entering the epitaxial growth layer 10 from the outside, and the reliability of the device can be improved. improves.

上記の実施例において、第１層２１は、Ｔｉで構成したが、Ｔｉの他、窒素反応性を有する金属を用いることができる。たとえば、第１層２１には、Ｔｉ、Ｔａ、Ｖ、Ｚｒ、Ｗ、Ｍｏ、Ｎｂ、Ｃｒ、又は、これらの金属のうちの２種以上の合金を用いることができる。また、第２層２２には、Ｎｉを用いたが、Ｎｉの他、塩素プラズマエッチングによる耐性があり、ウエットエッチングが可能な金属を用いることができる。たとえば、第２層２２には、Ｎｉ、Ｐｔ、又は、これらの金属の合金を用いることができる。また、第３層２３には、Ｔｉを用いたが、Ｔｉの他、窒素反応性を有し、第２層のウエットエッチングに対する耐性を有する金属を用いることができる。たとえば、第３層２３には、Ｔｉ、Ｔａ、Ｖ、Ｚｒ、Ｗ、Ｍｏ、Ｎｂ、Ｃｒ、又は、これらの金属のうちの２種以上の合金を用いることができる。 In the above embodiment, the first layer 21 is made of Ti. However, in addition to Ti, a metal having nitrogen reactivity can be used. For example, for the first layer 21, Ti, Ta, V, Zr, W, Mo, Nb, Cr, or an alloy of two or more of these metals can be used. In addition, Ni is used for the second layer 22, but in addition to Ni, a metal that is resistant to chlorine plasma etching and can be wet etched can be used. For example, Ni, Pt, or an alloy of these metals can be used for the second layer 22. Further, although Ti is used for the third layer 23, in addition to Ti, a metal having nitrogen reactivity and resistance to wet etching of the second layer can be used. For example, for the third layer 23, Ti, Ta, V, Zr, W, Mo, Nb, Cr, or an alloy of two or more of these metals can be used.

上記実施例において、絶縁性保護膜４０、第２絶縁性保護膜４２は、ＳｉＯ₂で形成したが、ＳｉＮ_xで形成しても良い。また、絶縁性保護膜４０をＳｉＯ₂として、第２絶縁性保護膜４２をＳｉＮ_xで形成しても良い。上記実施例において、第１層２１の厚さは３００Åとしたが、１０００Å以下、５０Å以上が望ましい。第２層２２の厚さは５００Åとしたが、１０００Å以下、１００Å以上が望ましい。第３層２３の厚さは３５００Åとしたが、３００Å以上、１μｍ以下の厚さが望ましい。エピタキシャル成長基板１００には、サファイア基板を用いたが、III族窒化物系化合物半導体を成長させる基板であれば、導電性基板、絶縁性基板など、任意の基板を用いることができる。また、支持基板２００には、シリコンドープのｎ型シリコン基板を用いたが、銅などの金属、ＡｌＮ、人工ダイヤモンドなどの熱伝導率の高いセラミックス、結晶を用いても良い。 In the above embodiment, the insulating protective film 40 and the second insulating protective film 42 are formed of SiO ₂ , but may be formed of SiN _x . Alternatively, the insulating protective film 40 may be made of SiO ₂ and the second insulating protective film 42 may be made of SiN _x . In the above embodiment, the thickness of the first layer 21 is 300 mm, but is preferably 1000 mm or less and 50 mm or more. The thickness of the second layer 22 is 500 mm, but is preferably 1000 mm or less and 100 mm or more. Although the thickness of the third layer 23 is 3500 mm, a thickness of 300 mm or more and 1 μm or less is desirable. Although a sapphire substrate is used as the epitaxial growth substrate 100, any substrate such as a conductive substrate or an insulating substrate can be used as long as it is a substrate on which a group III nitride compound semiconductor is grown. Further, although the silicon-doped n-type silicon substrate is used as the support substrate 200, a metal such as copper, ceramics or crystal having high thermal conductivity such as AlN, artificial diamond, or the like may be used.

また、上記実施例では、ｎ型層１１の面１１ｆに微細な凹凸面１１ｓを形成するのに、ＴＭＡＨ溶液を用いたが、濃度１ｍｏｌ／Ｌ（１Ｍ）の水酸化カリウム水溶液（ＫＯＨａｑ）を用いて良い。また、ｎ電極１３０には、タングステン（Ｗ）、チタン（Ｔｉ）、金（Ａｕ）をｎ型層１１側から積層した金属層を用いたが、ｎ型層１１に接触する最初に積層する金属には、バナジウム（Ｖ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニオブ（Ｎｂ）又は鉄（Ｆｅ）を用いて、次に、チタン（Ｔｉ）、金（Ａｕ）を積層させた金属層を用いても良い。 Moreover, in the said Example, although the TMAH solution was used to form the fine uneven surface 11s on the surface 11f of the n-type layer 11, a potassium hydroxide aqueous solution (KOHaq) having a concentration of 1 mol / L (1M) was used. Good. The n electrode 130 is a metal layer in which tungsten (W), titanium (Ti), and gold (Au) are stacked from the n-type layer 11 side. Is made of vanadium (V), chromium (Cr), nickel (Ni), platinum (Pt), niobium (Nb) or iron (Fe), and then laminated with titanium (Ti) and gold (Au). You may use the made metal layer.

本発明の方法及び構造は、発光素子などの電子素子の製法及び構造に用いることができ、素子の信頼性を向上するのに有効である。 The method and structure of the present invention can be used for the manufacturing method and structure of an electronic device such as a light emitting device, and is effective in improving the reliability of the device.

１０００：III族窒化物系化合物半導体素子（青色ＬＥＤ）
１００：サファイア基板（エピタキシャル成長基板）
１１：ｎ型層
１１ｆ：ｎ型層１１のＮ極性面
１１ｓ：微細な凹凸を有する面
Ｌ：発光層
１２：ｐ型層
２１：第１層
２２：第２層
２３：第３層
１２１：ｐコンタクト電極
１２２：第１導電層
２２２：第２導電層
２３２：第３導電層
１２５、２２５、２３５、５０：はんだ層（ソルダ層）
１３０：ｎ電極
２００：シリコン基板（支持基板）
４０：絶縁性保護膜
４１：素子分離溝
４２：第２絶縁性保護膜
1000: Group III nitride compound semiconductor device (blue LED)
100: Sapphire substrate (epitaxial growth substrate)
11: n-type layer 11f: N-polar surface of n-type layer 11 11s: surface with fine irregularities L: light-emitting layer 12: p-type layer 21: first layer 22: second layer 23: third layer 121: p Contact electrode 122: first conductive layer 222: second conductive layer 232: third conductive layer 125, 225, 235, 50: solder layer (solder layer)
130: n-electrode 200: silicon substrate (support substrate)
40: Insulating protective film 41: Element isolation groove 42: Second insulating protective film

Claims

結晶成長基板上に、III族窒化物系化合物半導体層から成るエピタキシャル成長層を結晶成長させ、エピタキシャル成長層の最終の成長層であるｐ型のIII族窒化物系化合物半導体層から成る最終成長層を金属層により支持基板に接合し、前記結晶成長基板を除去して、エピタキシャル成長層の初期の成長層であるｎ型のIII族窒化物系化合物半導体層から成る基底層を前記支持基板上のエピタキシャル成長層の最上層とした半導体素子の製造方法において、
前記金属層の形成工程において、
前記最終成長層の側から、窒素反応性を有する金属から成る第１層を形成し、
前記第１層上に、塩素プラズマエッチングに対する耐性を有し、ウエットエッチング可能な金属から成る第２層を形成し、
前記第２層上に、窒素反応性を有し、ウエットエッチングに対して耐性を有する金属から成る第３層を形成し、
前記第３層上に、複数の金属の積層構造から成る第４層を形成し、
前記半導体素子の前記基底層から前記第２層をエッチングストッパ層として、底面に、前記第２層の表面が露出するように塩素プラズマによりエッチングして、素子分離溝を形成し、
前記素子分離溝の底面に露出した前記第２層をウェットエッチングにより除去して、前記第３層を前記素子分離溝の底面に露出させ、
少なくとも前記素子分離溝に面する前記エピタキシャル成長層の側面と、前記素子分離溝の底面に位置する前記第３層の表面とを絶縁性保護膜により被覆し、
前記第１層と前記第３層は、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、又は、これらの金属のうちの２種以上の合金、から成る単層、又は、複層から成り、
前記絶縁性保護膜は、二酸化ケイ素、窒化ケイ素、酸化チタン、窒化チタンのうち少なくとも１つから成る
ことを特徴とするIII族窒化物系化合物半導体素子の製造方法。 An epitaxial growth layer made of a group III nitride compound semiconductor layer is crystal-grown on the crystal growth substrate, and the final growth layer made of a p-type group III nitride compound semiconductor layer, which is the final growth layer of the epitaxial growth layer, is made of metal. The substrate is bonded to the support substrate by the layer, the crystal growth substrate is removed, and a base layer made of an n-type group III nitride compound semiconductor layer, which is an initial growth layer of the epitaxial growth layer, is formed on the epitaxial growth layer on the support substrate. In the manufacturing method of the semiconductor element as the uppermost layer,
In the step of forming the metal layer,
Forming a first layer of a metal having nitrogen reactivity from the side of the final growth layer;
On the first layer, a second layer made of a metal having resistance to chlorine plasma etching and capable of being wet etched is formed.
Forming a third layer made of a metal having nitrogen reactivity and resistance to wet etching on the second layer;
Forming a fourth layer having a laminated structure of a plurality of metals on the third layer;
Etching with chlorine plasma so that the surface of the second layer is exposed on the bottom surface, using the second layer as an etching stopper layer from the base layer of the semiconductor element to form an element isolation groove,
Removing the second layer exposed on the bottom surface of the element isolation trench by wet etching to expose the third layer on the bottom surface of the element isolation trench;
Covering at least the side surface of the epitaxial growth layer facing the element isolation trench and the surface of the third layer located at the bottom surface of the element isolation trench with an insulating protective film,
The first layer and the third layer include titanium (Ti), tantalum (Ta), vanadium (V), zirconium (Zr), tungsten (W), molybdenum (Mo), niobium (Nb), and chromium (Cr). Or a single layer composed of an alloy of two or more of these metals, or a multilayer .
The method of manufacturing a group III nitride compound semiconductor device, wherein the insulating protective film is made of at least one of silicon dioxide, silicon nitride, titanium oxide, and titanium nitride .

前記第２層は、ニッケル（Ｎｉ）、白金（Ｐｔ）、又は、これらの金属の合金、から成る単層、又は、複層から成ることを特徴とす請求項１に記載のIII族窒化物系化合物半導体素子の製造方法。 2. The group III nitride according to claim 1, wherein the second layer is formed of a single layer or a plurality of layers made of nickel (Ni), platinum (Pt), or an alloy of these metals. For manufacturing a semiconductor compound semiconductor device.

前記第１層と前記第２層との総合厚さは、前記絶縁性保護膜の厚さよりも薄くすることを特徴とする請求項１又は請求項２に記載のIII族窒化物系化合物半導体素子の製造方法。 3. The group III nitride compound semiconductor device according to claim 1, wherein a total thickness of the first layer and the second layer is made thinner than a thickness of the insulating protective film. Manufacturing method.

前記第１層を形成する前に、前記最終成長層の上に、少なくともその最終成長層の周囲を除いて、光反射性のコンタクト電極を形成し、前記第１層はそのコンタクト電極を覆い、前記最終成長層の少なくとも周囲において、前記最終成長層と接合させることを特徴とする請求項１乃至請求項３の何れか１項に記載のIII族窒化物系化合物半導体素子の製造方法。 Before forming the first layer, a light-reflective contact electrode is formed on the final growth layer except at least around the final growth layer, and the first layer covers the contact electrode, The method for producing a group III nitride compound semiconductor device according to any one of claims 1 to 3, wherein the final growth layer is bonded to at least the periphery of the final growth layer.

結晶成長基板上に、結晶成長したIII族窒化物系化合物半導体層から成るエピタキシャル成長層を有し、エピタキシャル成長層の最終の成長層であるｐ型のIII族窒化物系化合物半導体層から成る最終成長層が金属層により導電性の支持基板に接合され、前記結晶成長基板が除去されて、エピタキシャル成長層の初期の成長層であるｎ型のIII族窒化物系化合物半導体層から成る基底層が前記支持基板上のエピタキシャル成長層の最上層となる半導体素子において、
前記金属層は、前記最終成長層の側から、窒素反応性を有する金属から成る第１層と、塩素プラズマエッチングに対する耐性を有し、ウエットエッチングが可能な金属から成る第２層と、窒素反応性を有し、ウエットエッチングに対して耐性を有する金属から成る第３層と、複数の金属の積層構造から成る第４層とを有し、
前記半導体素子の前記基底層から前記第３層の表面に至る素子分離溝と、
少なくとも前記素子分離溝に面する前記エピタキシャル成長層の側面と、前記素子分離溝の底面に位置する前記第３層の表面とを被覆する絶縁性保護膜と
を有し、
前記第１層と前記第３層は、チタン（Ｔｉ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、又は、これらの金属のうちの２種以上の合金、から成る単層、又は、複層から成り、
前記絶縁性保護膜は、二酸化ケイ素、窒化ケイ素、酸化チタン、窒化チタンのうち少なくとも１つから成る
ことを特徴とするIII族窒化物系化合物半導体素子。 A final growth layer comprising a p-type group III nitride compound semiconductor layer having an epitaxial growth layer composed of a crystal-grown group III nitride compound semiconductor layer on a crystal growth substrate and being a final growth layer of the epitaxial growth layer Is bonded to a conductive support substrate by a metal layer, the crystal growth substrate is removed, and a base layer made of an n-type group III nitride compound semiconductor layer, which is an initial growth layer of the epitaxial growth layer, is formed on the support substrate. In the semiconductor element that is the uppermost layer of the upper epitaxial growth layer,
The metal layer includes, from the side of the final growth layer, a first layer made of a metal having nitrogen reactivity, a second layer made of a metal having resistance to chlorine plasma etching and capable of wet etching, and a nitrogen reaction. And a third layer made of a metal having resistance to wet etching and a fourth layer made of a laminated structure of a plurality of metals,
An element isolation groove extending from the base layer of the semiconductor element to the surface of the third layer;
An insulating protective film that covers at least a side surface of the epitaxial growth layer facing the element isolation trench and a surface of the third layer located at the bottom surface of the element isolation trench;
The first layer and the third layer are made of titanium (Ti), tantalum (Ta), vanadium (V), zirconium (Zr), tungsten (W), molybdenum (Mo), niobium (Nb), chromium (Cr). Or a single layer composed of an alloy of two or more of these metals, or a multilayer .
The group III nitride compound semiconductor device, wherein the insulating protective film is made of at least one of silicon dioxide, silicon nitride, titanium oxide, and titanium nitride .

前記第２層は、ニッケル（Ｎｉ）、白金（Ｐｔ）、又は、これらの金属の合金、から成る単層、又は、複層から成ることを特徴とする請求項５に記載のIII族窒化物系化合物半導体素子。 6. The group III nitride according to claim 5, wherein the second layer is formed of a single layer or a plurality of layers made of nickel (Ni), platinum (Pt), or an alloy of these metals. Compound semiconductor device.

前記第１層と前記第２層との総合厚さは、前記絶縁性保護膜の厚さよりも薄いことを特徴とする請求項５又は請求項６に記載のIII族窒化物系化合物半導体素子。 The group III nitride compound semiconductor device according to claim 5 or 6, wherein a total thickness of the first layer and the second layer is thinner than a thickness of the insulating protective film.

前記最終成長層の少なくとも周囲を除いて、前記最終成長層の上に形成された光反射性のコンタクト電極を有し、前記コンタクト電極は前記第１層により覆われ、前記第１層は、前記最終成長層の少なくとも周囲において、前記最終成長層と接合していることを特徴とする請求項５乃至請求項７の何れか１項に記載のIII族窒化物系化合物半導体素子。 A light-reflective contact electrode formed on the final growth layer except at least the periphery of the final growth layer, the contact electrode being covered with the first layer, and the first layer being 8. The group III nitride compound semiconductor device according to claim 5, wherein the group III nitride compound semiconductor element is bonded to the final growth layer at least around the final growth layer.