JP2015195070A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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安広 志村
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Abstract

【課題】読み出し動作に要する時間を短縮し、また誤読み出しの虞を小さくすることができる不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルを配列してなるメモリセルアレイと、メモリセルアレイを制御する制御回路とを備える。制御回路は、メモリセルの本読み出し動作Ｓ５を実行する前に、メモリセルのうち一部の第１メモリセル群を読み出す予備読み出し動作Ｓ１を実行し、その結果に基づいて、読み出し動作時において前記メモリセルに印加する読み出し電圧を変更する。
【選択図】図１２

Description

本明細書に記載の実施の形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリでは、微細化の進展や３次元構造における積層数の増加に伴い、メモリセルにおけるデータの信頼性が問題となっている。例えば、メモリセルの閾値電圧に変動が生じた場合、再度読み出し動作を実行する必要が生じ（リトライリード）、その分読み出し動作の時間が長くなる可能性がある。
特開２０１０−１１８５８０号公報
以下に記載の実施の形態は、誤読み出しの虞を小さくすることができる不揮発性半導体記憶装置を提供するものである。
以下に説明する実施の形態の不揮発性半導体記憶装置は、メモリセルを配列してなるメモリセルアレイと、メモリセルアレイを制御する制御回路とを備える。制御回路は、メモリセルの読み出し動作を実行する前に、メモリセルのうち一部の第１メモリセル群を読み出す予備読み出し動作を実行し、その結果に基づいて、読み出し動作時において前記メモリセルに印加する読み出し電圧を変更するよう構成されている。
第１の実施の形態に係る不揮発性半導体記憶装置１００のブロック図の一例である。 メモリセルアレイ１１の等価回路図の一例である。 メモリセルアレイ１１の概略斜視図の一例である。 図３の断面図の一例である。 第１の実施の形態の不揮発性半導体記憶装置１００の回路図の一例である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の書き込み動作について説明する波形図の一例である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の読み出しみ動作について説明する波形図の一例である。 第１の実施の形態に係る不揮発性半導体記憶装置１００の消去動作について説明する波形図の一例である。 書き込み動作時の書き込み電圧Ｖｐｇｍと閾値電圧の変化量ΔＶｔｈｔの関係を示すグラフの一例である。 消去動作時の消去電圧Ｖｅｒａと閾値電圧の変化量ΔＶｔｈｔの関係を示すグラフの一例である。 データ保持特性とメモリホール径との関係を示すグラフの一例である。 ディスターブ特性とメモリホール径との関係を示すグラフの一例である。 第１の実施の形態の読み出し動作の手順を示す概念図の一例である。 第１の実施の形態の読み出し動作の手順を示す概念図の一例である。 第１の実施の形態の読み出し動作の手順を示すフローチャートの一例である。 第２の実施の形態の不揮発性半導体記憶装置１００の回路図の一例である。 第３の実施の形態の読み出し動作の手順を示すフローチャートの一例である。 第４の実施の形態の読み出し動作の手順を示す概略図の一例である。 第４の実施の形態の読み出し動作の手順を示すフローチャートの一例である。 第５の実施の形態の読み出し動作の手順を示すフローチャートの一例である。 第６の実施の形態の読み出し動作の手法を示すグラフの一例である。 第６の実施の形態の読み出し動作の手順を示すフローチャートの一例である。 第１の実施の形態の変形例を示す。
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００について説明する。
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置１００のブロック図である。第１の実施の形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、制御部１６を備える。
メモリセルアレイ１１は、データを電気的に記憶するメモリトランジスタＭＴｒを有する。ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号及びゲートアドレス信号をデコードし、メモリセルアレイ１１を制御する。また、不揮発性半導体記憶装置１００にはメモリコントローラまたはホストＨＭからコマンドなどが送付される。不揮発性半導体記憶装置１００の制御部１６はこのコマンドに基づき、メモリセルアレイ１１などを制御する。
センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成する機能を有する。さらに、制御回路１６は、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５等を制御するための制御信号を生成し、これをそれらの周辺回路に向けて送信する。また、制御部１６は、メモリセルアレイ１１に対し書込み動作又は消去動作を行った累積回数ＮＷＥをカウントするカウンタ１６Ａと、読み出されたデータに対する誤り検出動作及び誤り訂正動作を実行するためのＥＣＣ回路１６Ｂとを備えている。
次に、図２乃至図４を参照し、メモリセルアレイ１１の積層構造及び回路構成について説明する。図２は、メモリセルアレイ１１の等価回路図である。図３は、メモリセルアレイ１１の概略斜視図である。図４は、図３の断面図である。以下、積層方向に直交する方向をロウ方向とし、積層方向及びロウ方向に直交する方向をカラム方向とする。なお図３は、配線間に設けられた層間絶縁層を省略して記載している。
メモリセルアレイ１１は、図２に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、カラム方向に配列されている。換言すると、メモリブロックＭＢは、半導体基板Ｂａ上に所定領域毎に形成されている。
メモリブロックＭＢは、図２に示すように、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成され、積層方向を長手方向として延びる。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。
ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、複数列のマトリクス状に配列されている。なお、メモリストリングＭＳは、４つ以上のメモリトランジスタにて構成してもよい。
図２に示すように、メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２の制御ゲートは、ワード線ＷＬ２に共通接続されている。メモリトランジスタＭＴｒ３の制御ゲートは、ワード線ＷＬ３に共通接続されている。メモリトランジスタＭＴｒ４の制御ゲートは、ワード線ＷＬ４に共通接続されている。ワード線ＷＬ１〜４の各々は、ロウ方向及びカラム方向に延びる板状の電極として形成されている。ワード線ＷＬ１〜ＷＬ４は、各々独立の信号で制御される。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された複数のドレイン側選択トランジスタＳＤＴｒの制御ゲートは、１本のドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、カラム方向に複数本設けられ、各々独立の信号で制御される。また、カラム方向に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続される。ビット線ＢＬは、メモリブロックＭＢを跨いでカラム方向に延びるように形成される。ビット線ＢＬは、ロウ方向に複数本設けられ、各々独立の信号で制御される。
図２に示すように、メモリブロックＭＢにおいて、ロウ方向に一列に配列された複数のソース側選択トランジスタＳＳＴｒの制御ゲートは、１本のソース側選択ゲート線ＳＧＳに共通接続されている。ソース側選択ゲート線ＳＧＳは、カラム方向に複数本設けられ、各々独立の信号で制御されている。また、カラム方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソースＳＬに共通に接続されている。
上記のようなメモリブロックＭＢの回路構成は、図３及び図４に示す積層構造により実現されている。各メモリブロックＭＢは、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を有する。
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。
ソース側選択トランジスタ層２０は、図３及び図４に示すように、半導体基板Ｂａ上に順次形成されたソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を有する。ソース側導電層２２は、ロウ方向に延びるように形成されている。
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）にて構成されている。ソース側導電層２２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されたソース側ホール２５を有する。ソース側ホール２５は、ロウ方向及びカラム方向にマトリクス状に形成されている。
さらに、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２５の側壁に順次形成されたソース側ゲート絶縁層２６、及びソース側半導体層２７を有する。ソース側ゲート絶縁層２６は、ソース側ホール２５の側壁に所定の厚みをもって形成されている。ソース側半導体層２７は、ソース側ホール２５を埋めるように形成されている。ソース側半導体層２７は、積層方向に延びる略柱状に形成されている。ソース側半導体層２７の上面は、後述するメモリ半導体層３５の下面に接するように形成されている。ソース側半導体層２７は、半導体基板Ｂａ上の拡散層Ｂａ１上に形成されている。拡散層Ｂａ１は、ソース線ＳＬとして機能する。
ソース側ゲート絶縁層２５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側半導体層２７は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
ソース側選択トランジスタ層２０の構成において、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲートとして機能する。また、ソース側導電層２２は、ソース側選択ゲート線ＳＧＳとして機能する。
メモリトランジスタ層３０は、図３及び図４に示すように、ソース側選択トランジスタ層２０上に順次積層された第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを有する。第１〜第４ワード線導電層３２ａ〜３２ｄは、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
第１〜第５ワード線間絶縁層３１ａ〜３１ｅは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ワード線導電層３２ａ〜３２ｄは、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、メモリトランジスタ層３０は、図４に示すように、第１〜第５ワード線間絶縁層３１ａ〜３１ｅ、及び第１〜第４ワード線導電層３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３３は、積層方向から見てソース側ホール２５と重なる位置に形成されている。
さらに、メモリトランジスタ層３０は、図４に示すように、メモリホール３３の側壁に順次形成されたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃ、及びメモリ半導体層３５を有する。ブロック絶縁層３４ａは、メモリホール３３の側壁に所定の厚みをもって形成されている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側壁に所定の厚みをもって形成されている。メモリ半導体層３５は、メモリホール３３を埋めるように形成されている。メモリ半導体層３５は、積層方向を長手方向として延びるように略柱状に形成されている。メモリ半導体層３５の下面は、ソース側半導体層２７の上面に接するように形成されている。また、メモリ半導体層３５の上面は、後述するドレイン側柱状半導体層４７の下面に接するように形成されている。
ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃは、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４ｂは、例えば、窒化シリコン（ＳｉＮ）にて構成されている。メモリ半導体層３５は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
メモリトランジスタ層３０の構成において、第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲートとして機能する。また、第１〜第４ワード線導電層３２ａ〜３２ｄは、ワード線ＷＬ１〜ＷＬ４の一部として機能する。
ドレイン側選択トランジスタ層４０は、図３及び図４に示すように、メモリトランジスタ層３０の上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を有する。ドレイン側導電層４２は、積層方向から見てメモリ半導体層３５と重なる位置に形成されている。ドレイン側導電層４２は、ロウ方向に延びるように形成されている。
ドレイン側第１絶縁層４１、及びドレイン側第２絶縁層４３は、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）にて構成されている。ドレイン側導電層４２は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側第１絶縁層４１、ドレイン側導電層４２、及びドレイン側第２絶縁層４３を貫通するように形成されたドレイン側ホール４５を有する。ドレイン側ホール４５は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４５は、メモリホール３３に整合する位置に形成されている。
さらに、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４５の側壁に形成されたドレイン側ゲート絶縁層４６、及びドレイン側半導体層４７を有する。ドレイン側ゲート絶縁層４６は、ドレイン側ホール４５の側壁に所定の厚みをもって形成されている。ドレイン側半導体層４７は、ドレイン側ホール４５を埋めるように形成されている。ドレイン側半導体層４７は、積層方向に延びるように略柱状に形成されている。ドレイン側半導体層４７の下面は、メモリ半導体層３５の上面に接するように形成されている。ドレイン側半導体層４７の上面には、ビット線層５１が形成されている。ビット線層５１は、カラム方向に延びるようにロウ方向に所定ピッチをもって形成されている。ビット線層５１は、ビット線ＢＬとして機能する。
ドレイン側ゲート絶縁層４６は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側半導体層４７は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
ドレイン側選択トランジスタ層４０の構成において、ドレイン側導電層４２は、ドレイン側選択トランジスタＳＤＴｒの制御ゲートとして機能する。また、ドレイン側導電層４２は、ドレイン側選択ゲート線ＳＧＤの一部として機能する。
次に、図５を参照して、ロウデコーダ１２、１３の回路構成について説明する。図５は、不揮発性半導体記憶装置１００の回路図である。
ロウデコーダ１２は、図５に示すように、メモリブロックＭＢ毎に、ＮＡＮＤ回路１２１、ＮＯＴ回路１２２、及び電圧変換回路１２３を有する。
ＮＡＮＤ回路１２１は、制御部１６からアドレス信号Ａｄｄｒｅｓｓを受け付け、ＮＯＴ回路１２２に出力する。ＮＯＴ回路１２２は、ＮＡＮＤ回路１２１から信号を受け付け、電圧変換回路１２３に出力する。電圧変換回路１２３は、ＮＯＴ回路１２２から受け付けた信号により、電圧出力する。
また、ロウデコーダ１２は、図５に示すように、同一のドレイン側選択ゲート線ＳＧＤに接続されたメモリストリングＭＳ毎に、第１、第２転送トランジスタ１２４ａ、１２４ｂを有する。
第１転送トランジスタ１２４ａの一端は、制御部１６から電圧ＳｇＳＧＤを受け付ける。電圧ＳｇＳＧＤは、特定のドレイン側選択ゲート線ＳＧＤを駆動させるための電圧である。第１転送トランジスタ１２４ａの他端は、ドレイン側選択ゲート線ＳＧＤに接続されている。第１転送トランジスタ１２４ａの制御ゲートは、電圧変換回路１２３のからの電圧を受け付ける。
第２転送トランジスタ１２４ｂの一端は、制御部１６から電圧ＳｇＳＧＤＯＦＦを受け付ける。電圧ＳｇＳＧＤＯＦＦは、ドレイン側選択ゲート線ＳＧＤを非駆動とするための電圧である。第２転送トランジスタ１２４ｂの他端は、ドレイン側選択ゲート線ＳＧＤに接続されている。第２転送トランジスタ１２４ｂの制御ゲートは、ＮＡＮＤ回路１２１からの電圧を受け付ける。
また、ロウデコーダ１２は、図５に示すように、メモリブロックＭＢ毎に、第３、第４転送トランジスタ１２４ｃ、１２４ｄを有する。
第３、第４転送トランジスタ１２４ｃ、１２４ｄの一端は、制御部１６から電圧ＳｇＷＬ３、電圧ＳｇＷＬ４を受け付ける。電圧ＳｇＷＬ３、電圧ＳｇＷＬ４は、ワード線ＷＬ３、ＷＬ４を駆動させるための電圧である。第３、第４転送トランジスタ１２４ｃ、１２４ｄの他端は、ワード線ＷＬ３、ＷＬ４に接続されている。第３、第４転送トランジスタ１２４ｃ、１２４ｄの制御ゲートは、電圧変換回路１２３からの電圧を受け付ける。
ロウデコーダ１３は、図５に示すように、メモリブロックＭＢ毎に、ＮＡＮＤ回路１３１、ＮＯＴ回路１３２、及び電圧変換回路１３３を有する。
ＮＡＮＤ回路１３１は、制御部１６からアドレス信号Ａｄｄｒｅｓｓを受け付け、ＮＯＴ回路１３２に出力する。ＮＯＴ回路１３２は、ＮＡＮＤ回路１３１から信号を受け付け、電圧変換回路１３３に出力する。電圧変換回路１３３は、ＮＯＴ回路１３２から受け付けた信号により電圧を出力する。
また、ロウデコーダ１３は、図５に示すように、同一のソース側選択ゲート線ＳＧＳに接続されたメモリストリングＭＳ毎に、第１、第２転送トランジスタ１３４ａ、１３４ｂを有する。
第１転送トランジスタ１３４ａの一端は、制御部１６から電圧ＳｇＳＧＳを受け付ける。電圧ＳｇＳＧＳは、特定のソース側選択ゲート線ＳＧＳを駆動させるための信号である。第１転送トランジスタ１３４ａの他端は、ソース側選択ゲート線ＳＧＳに接続されている。第１転送トランジスタ１３４ａの制御ゲートは、電圧変換回路１３３のからの電圧を受け付ける。
第２転送トランジスタ１３４ｂの一端は、制御部１６から電圧ＳｇＳＧＳＯＦＦを受け付ける。電圧ＳｇＳＧＳＯＦＦは、ソース側選択ゲート線ＳＧＳを非駆動とするための電圧である。第２転送トランジスタ１３４ｂの他端は、ソース側選択ゲート線ＳＧＳに接続されている。第２転送トランジスタ１３４ｂの制御ゲートは、ＮＡＮＤ回路１３１からの電圧を受け付ける。
また、ロウデコーダ１３は、図５に示すように、メモリブロックＭＢ毎に、第３、第４転送トランジスタ１３４ｃ、１３４ｄを有する。
第３、第４転送トランジスタ１３４ｃ、１３４ｄの一端は、制御部１６から電圧ＳｇＷＬ１、電圧ＳｇＷＬ２を受け付ける。電圧ＳｇＷＬ１、電圧ＳｇＷＬ２は、ワード線ＷＬ１、ＷＬ２を駆動させるための電圧である。第３、第４転送トランジスタ１３４ｃ、１３４ｄの他端は、ワード線ＷＬ１、ＷＬ２に接続されている。第３、第４転送トランジスタ１３４ｃ、１３４ｄの制御ゲートは、電圧変換回路１３３からの電圧を受け付ける。
（第1の実施の形態に係る不揮発性半導体記憶装置１００の動作）
次に、第1の実施の形態に係る不揮発性半導体記憶装置１００の動作について説明する。先ず、図６〜図８の波形図を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の書き込み動作、読み出し動作、及び消去動作について説明する。図６〜図８に示す動作は、制御部１６によって行われる。図６は、第1の実施の形態に係る不揮発性半導体記憶装置１００の書き込み動作を示すタイミングチャートの一例であり、図７は、その読み出し動作を示すタイミングチャートであり、図８は、その消去動作を示すタイミングチャートの一例である。
以下では、書き込み動作、読み出し動作、及び消去動作のために選択されたワード線ＷＬ１〜ＷＬ４を「選択ワード線ＷＬ（ｓｅｌ）」と表記する。一方、非選択のワード線ＷＬ１〜ＷＬ４を「非選択ワード線ＷＬ（ｎ−ｓｅｌ）」と表記する。また、書き込み動作、読み出し動作、及び消去動作のために選択されたドレイン側選択ゲート線ＳＧＤを、「選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）」と表記する。一方、非選択のドレイン側選択ゲート線ＳＧＤを、「非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたソース側選択ゲート線ＳＧＳを「選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）」と表記する。一方、非選択のソース側選択ゲート線ＳＧＳを「非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）」と表記する。
さらに、書き込み動作、読み出し動作、及び消去動作のために選択されたメモリブロックＭＢを「選択メモリブロックＭＢ（ｓｅｌ）」と表記する。一方、非選択のメモリブロックＭＢを「非選択メモリブロックＭＢ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたメモリストリングＭＳを「選択メモリストリングＭＳ（ｓｅｌ）」と表記する。一方、非選択のメモリストリングＭＳを「非選択メモリストリングＭＳ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたドレイン側選択トランジスタＳＤＴｒを「選択ドレイン側選択トランジスタＳＤＴｒ（ｓｅｌ）」と表記する。一方、非選択のドレイン側選択トランジスタＳＤＴｒを「非選択ドレイン側選択トランジスタＳＤＴｒ（ｎ−ｓｅｌ）」と表記する。書き込み動作、読み出し動作、及び消去動作のために選択されたソース側選択トランジスタＳＳＴｒを「選択ソース側選択トランジスタＳＳＴｒ（ｓｅｌ）」と表記する。一方、非選択のソース側選択トランジスタＳＤＴｒを「非選択ソース側選択トランジスタＳＳＴｒ（ｎ−ｓｅｌ）」と表記する。
書き込み動作においては、はじめに、図６に示すように、ソース線ＳＬは電圧Ｖｄｄとされ、その他は接地電圧Ｖｓｓとされている。次に、時刻ｔ１１において、”１”書き込みを行う場合、ビット線ＢＬが、電圧Ｖｄｄに上げられる。或いは、時刻ｔ１１において、”０”書き込みを行う場合、ビット線ＢＬは、接地電圧Ｖｓｓに維持される。また、時刻ｔ１１において、選択ワード線ＷＬ（ｓｅｌ）、及び非選択ワード線ＷＬ（ｎ−ｓｅｌ）が、電圧Ｖｄｄまで上げられる。また、時刻ｔ１１において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が、電圧Ｖｓｇまで上げられる。一例として、電圧Ｖｄｄは３Ｖ〜４Ｖ程度であり、電圧Ｖｓｇは４Ｖ程度である。
なお、非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）及び非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）は、接地電圧Ｖｓｓとされている。また、非選択ブロックＭＢ（ｎ−ｓｅｌ）のワード線ＷＬはフローティング状態とされている。
続いて、時刻ｔ１２において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が、電圧Ｖｄｄまで下げられる。次に、時刻ｔ１３において、選択ワード線ＷＬ（ｓｅｌ）、及び非選択ワード線ＷＬ（ｎ−ｓｅｌ）が、電圧Ｖｐａｓｓまで上げられる。続いて、時刻ｔ１４において、選択ワード線ＷＬ（ｓｅｌ）が、電圧Ｖｐｇｍまで上げられる。例えば、電圧Ｖｐａｓｓは１０Ｖ程度、電圧Ｖｐｇｍは１８Ｖ程度である。
次に、時刻ｔ１５において、選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、及び選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が、接地電圧Ｖｓｓまで下げられる。
上記動作により、選択メモリストリングＭＳ（ｓｅｌ）における選択ワード線ＷＬ（ｓｅｌ）に接続されたメモリトランジスタＭＴｒの電荷蓄積層３４ｂに電荷が蓄積され、データが書き込まれる。
次に、読み出し動作について図７を参照して説明する。はじめに、ビット線ＢＬ、ソース線ＳＬ，選択ワード線ＷＬ（ｓｅｌ）、非選択ワード線（ｎ−ｓｅｌ）、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は、接地電圧Ｖｓｓとされる。なお、非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）及び非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）は、接地電圧Ｖｓｓとされている。非選択メモリブロックＭＢ（ｎ−ｓｅｌ）のワード線ＷＬは、フローティング状態とされている。
次に、時刻ｔ２１において、ビット線ＢＬが電圧Ｖｐｒｅまで上げられる。例えば、電圧Ｖｐｒｅは１Ｖ程度の電圧である。また、時刻ｔ２１において、非選択ワード線ＷＬ（ｎ−ｓｅｌ）が電圧Ｖｒｅａｄまで上げられる。例えば、電圧Ｖｒｅａｄは４Ｖ程度である。また、時刻ｔ２１において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が電圧Ｖｓｇまで上げられる。続いて、時刻ｔ２２において、選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）が電圧Ｖｓｇまで上げられる。このとき、ビット線ＢＬが、選択メモリセルの保持データによって、電圧Ｖｐｒｅに維持されるか、又は電圧Ｖｓｓに向けて放電される。
次に、時刻ｔ２３において、非選択ワード線ＷＬ（ｎ−ｓｅｌ）、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）が、接地電圧Ｖｓｓまで下げられる。
上記動作により、ビット線ＢＬから選択メモリストリングＭＳ（ｓｅｌ）を介してソース線ＳＬ（メモリストリングＭＳの一方から他方）へと流れる電流を検知し、その大小を比較することで、データが読み出される。
次に、消去動作について、図８を参照して説明する。はじめに、ソース線ＳＬ、ワード線ＷＬ、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は接地電圧Ｖｓｓとされる。なお、ビット線ＢＬは、フローティング状態とすることができる。また、非選択ドレイン側選択ゲート線ＳＧＤ（ｎ−ｓｅｌ）及び非選択ソース側選択ゲート線ＳＧＳ（ｎ−ｓｅｌ）は、フローティング状態とされている。また、非選択ブロックＭＢ（ｎ−ｓｅｌ）のワード線ＷＬはフローティング状態とされている。
次に、時刻ｔ３１において、ソース線ＳＬが電圧Ｖｅｒａまで上げられる。続いて、時刻ｔ３２において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は、電圧Ｖｅｒａｓｇまで上げられる。一例として、電圧Ｖｅｒａは２０Ｖ程度であり、電圧Ｖｅｒａｓｇは１５Ｖ程度である。
次に、時刻ｔ３３において、ソース線ＳＬが接地電圧Ｖｓｓまで下げられる。続いて、時刻ｔ３４において、選択ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、及び選択ソース側選択ゲート線ＳＧＳ（ｓｅｌ）は、接地電圧Ｖｓｓまで下げられる。
上記動作により、ソース側選択トランジスタＳＳＴｒのゲート付近にて、ＧＩＤＬ（Gate Induced Drain Leak）電流が発生し、生成したホールがメモリ半導体層３５へと流れる。その結果、メモリ半導体層３５の電位が上昇する。一方、電子が、半導体基板Ｂａ方向に流れる。これにより、メモリ半導体層３５と第１〜第４ワード線導電層３２ａ〜３２ｄ（例えば、０Ｖに設定）の間の電位差により、メモリトランジスタＭＴｒ１〜ＭＴｒ４を構成する電荷蓄積層３４ｂから電子が引き抜かれる。すなわち、消去動作がなされる。
ところで、図１〜図５に示すような３次元構造のＮＡＮＤ型フラッシュメモリは、前述の通り、積層方向を長手方向として延びメモリセルのボディとして機能する半導体層３５（図４）を備えている。この半導体層３５は、その製造工程上の制約から、半導体層３５の直径（メモリホール径）が下方から上方に行くにつれ大きくなる場合が多い。半導体層３５は、いわゆる逆テーパ形状を備えることが多い。製造工程によっては、逆テーパ形状ではなく順テーパ形状となることもある。いずれの場合であっても、積層方向においてその直径を略均一にすることは容易ではない。以下では、逆テーパ形状を有する場合を例に取って説明するが、順テーパ形状や、その他、積層方向で直径が異なる場合でも、同様の問題が生じる。
半導体層３５の逆テーパ形状が顕著となると、上下方向のメモリセルにおいて、書き込み特性、消去特性が変化してしまうという問題がある。
例えば、書き込み特性については、図９Ａに示すように、メモリホール径が小さいメモリセルでは、比較的低い書き込み電圧Ｖｐｇｍにより所望の閾値電圧の変化ΔＶｔｈが得られるが、メモリホール径が大きいメモリセルでは、より高い書き込み電圧Ｖｐｇｍを印加しないと、所望の閾値電圧の変化ΔＶｔｈが得られない。また、消去特性については、図９Ｂに示すように、メモリホール径が小さいメモリセルでは、比較的低い消去電圧Ｖｅｒａにより所望の閾値電圧の変化ΔＶｔｈが得られるが、メモリホール径が大きいメモリセルでは、より高い消去電圧Ｖｅｒａを印加しないと、所望の閾値電圧の変化ΔＶｔｈが得られない。
また、半導体層３５の逆テーパ形状が顕著となると、上下方向のメモリセルにおいて、データ保持特性及びディスターブ特性が変化してしまうという問題がある。ディスターブ特性とは、あるメモリセルにおける書き込み動作、消去動作、又は読み出し動作により、他のメモリセルの閾値電圧分布が変化してしまう特性である。半導体層３５の逆テーパ形状が顕著になると、図１０Ａに示すように、メモリホール径が大きいメモリセルよりも、メモリホール径が小さいメモリセルにおいてデータ保持特性が劣化する。具体的は、メモリホール径が小さいメモリセルでは、メモリホール径が大きいメモリセルに比べ、電荷蓄積膜３４ｂに保持された電荷が逃げやすく、特に閾値電圧分布の下裾部分が負側に変動しやすくなる。
また、半導体層３５の逆テーパ形状が顕著になると、図１０Ｂに示すように、メモリホール径が大きいメモリセルよりも、メモリホール径が小さいメモリセルにおいてディスターブ特性が劣化する。図１０Ｂは、例えば、読み出し動作を繰り返し行った後における閾値電圧分布Ｅｒの変化を示している。具体的は、メモリホール径が小さいメモリセルでは、メモリホール径が大きいメモリセルに比べ、特に消去状態の閾値電圧分布Ｅｒが正側に移動しやすい。
このような閾値電圧分布の変動が生じた場合において、読み出し動作時に選択ワード線（読み出し対象として選択される選択メモリセルに接続されるワード線）に印加する読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３の値が初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０から不変のままであると、誤読み出しが生じる可能性が高くなる。誤読み出しは、誤り率が所定値以下であれば誤り訂正技術（ＥＣＣ）により対応することができるが、誤り率が所定値を超えてしまうと、ＥＣＣによる対応は不可能となる。この場合には、読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３の値を変化させて再度読み出し動作を行う必要がある（リトライリード）。このリトライリードの回数が増えると、読み出し動作の平均所要時間が長くなってしまう。
そこで、本実施の形態では、１つのワード線ＷＬに接続されたメモリセルに対する読み出し動作（本読み出し動作）を開始する前に、当該ワード線に接続されたメモリセルの内の一部のメモリセルのみを読み出し対象とする予備読み出し動作を実行する。そして、その後に行われる本読み出し動作では、この予備読み出し動作の読み出し結果に基づき、当該選択ワード線に沿ったメモリセルに対する読み出し動作において使用される読み出し電圧の値を変化させる。具体的な動作の内容を、図１１及び図１２を参照して説明する。
予備読み出し動作（図１２のステップＳ１）においては、最初に、読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３を、初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０に設定した後、読み出し対象の選択ワード線ＷＬに接続されるメモリセルの一部（例えば特定の予備読み出し用ページＰｐｒｅ）を読み出す。その予備読み出し用ページＰｐｒｅのメモリセルには、予め実データと、誤り検出のためのパリティデータとが記憶されている。
ここで、メモリセルの閾値電圧分布は書き込み直後においては、図１１Ａに示す分布Ａ、Ｂ、Ｃのように、メモリセルの閾値電圧分布は各閾値電圧分布の幅が狭い分布となっている。その後、電荷蓄積層３４ｂからの電荷漏れなどにより、メモリセルの閾値電圧分布は閾値電圧分布Ａ、Ｂ、Ｃから閾値電圧分布Ａ’、Ｂ’、Ｃ’のように電圧が低い側にその分布幅が広がるように移動する。
なお、予備読み出し用ページの閾値電圧分布は、図１１に示すように、読み出し対象のメモリセルの閾値電圧分布Ａ’、Ｂ’、Ｃ’（読み出し閾値電圧分布）よりも小さい分布Ａ’’、Ｂ’’、Ｃ’’ （予備読み出し閾値電圧分布）となる。ここで、予備読み出し閾値電圧分布Ａ’’、Ｂ’’、Ｃ’’の中心値と読み出し閾値電圧分布Ａ’、Ｂ’、Ｃ’の中心値はほぼ同じ位置にある。すなわち、予備読み出し閾値電圧分布Ａ’’、Ｂ’’、Ｃ’’は読み出し閾値電圧分布Ａ’、Ｂ’、Ｃ’をサンプリングにより抜き出したものであり、予備読み出し閾値電圧分布Ａ’’、Ｂ’’、Ｃ’’は、読み出し閾値電圧分布Ａ’、Ｂ’、Ｃ’の中心値と同じ中心値を有したままでその分布の高さ及び幅が一回り小さくなった分布と言える。予備読み出し閾値分布Ａ’’、Ｂ’’、Ｃ’’の上限は、読み出し閾値分布Ａ’、Ｂ’、Ｃ’の上限よりも低い場合が多い。同様に、予備読み出し閾値分布Ａ’’、Ｂ’’、Ｃ’’の下限は、読み出し閾値分布Ａ’、Ｂ’、Ｃ’の下限よりも高い場合が多い。
予備読み出し用ページＰｐｒｅ中のメモリセルを対象として予備読み出し動作を行い、その読み出された実データにおける誤りの数（フェイルビット数）ＣｓｔａｔｅＦＢＣを、同時に読み出されたパリティデータに基づいて制御部１６においてカウントする。このフェイルビット数ＣｓｔａｔｅＦＢＣは、メモリセルのデータ保持特性を判断するための指標となる。そして制御部１６は、フェイルビット数ＣｓｔａｔｅＦＢＣが、閾値Ｃ＿ＤＲ＿ＦＢＣよりも大きいか否か（ＣｓｔａｔｅＦＢＣ＞Ｃ＿ＤＲ＿ＦＢＣ？）を判断する（ステップＳ２）。ここでは、データ保持特性が最も悪くなる閾値電圧分布Ｃを用いて判断する。その結果、閾値電圧分布Ａ、Ｂのフェイルビット数を数える必要が無いので、読み出し動作を高速化することができる。また、制御部１６は、閾値電圧分布Ａ、Ｂを用いてフェイルビット数ＣｓｔａｔｅＦＢＣをカウントしても良い。
もし、ＣｓｔａｔｅＦＢＣ＞Ｃ＿ＤＲ＿ＦＢＣと判断されれば、ステップＳ３に移行して、読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３に対し与えるシフト量ΔＡＤＲ、ΔＢＤＲ、ΔＣＤＲを決定する（ステップＳ３）。シフト量ΔＡＤＲ、ΔＢＤＲ、ΔＣＤＲは、フェイルビット数ＣｓｔａｔｅＦＢＣと閾値Ｃ＿ＤＲ＿ＦＢＣとの間の差に基づいて決定してもよいし、当該差に拘わらず一定値に設定してもよい。このシフト量ΔＡＤＲ、ΔＢＤＲ、ΔＣＤＲは、通常、負の値となる。
シフト量ΔＡＤＲ、ΔＢＤＲ、ΔＣＤＲが決定されると、制御部１６は、初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０にそれぞれシフト量ΔＡＤＲ、ΔＢＤＲ、ΔＣＤＲを加算して、この加算した値ＶＣＧ＿ＡＲ３'、ＶＣＧ＿ＢＲ３'、ＶＣＧ＿ＣＲ３'を読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３とし（ステップＳ４）、この読み出し電圧ＶＣＧ＿ＡＲ３'、ＶＣＧ＿ＢＲ３'、ＶＣＧ＿ＣＲ３'を用いて本読み出し動作を行う（ステップＳ５）。
一方、ステップＳ２でＣｓｔａｔｅＦＢＣ＝＜Ｃ＿ＤＲ＿ＦＢＣと判断されれば、制御部１６はデータ保持特性による閾値電圧の変動は無いと判断し、ステップＳ６に移行する。ステップＳ６では主にディスターブによる閾値電圧の変動を判断する。
ここで、消去状態のメモリセルの閾値電圧分布は書き込み直後においては、図１１Ｂに示すように、閾値電圧分布Ｅｒのようになっている。その後、他のメモリセルの書き込み、読み出し動作によるディスターブになどにより、メモリセルの閾値分布は閾値電圧分布Ｅｒから閾値電圧分布Ｅｒ’のように電圧が高い側にその分布幅が広がるように移動する。
また、予備読み出し用ページの閾値電圧分布は、図１１Ｂに示すように、読み出し対象のメモリセルの閾値電圧分布Ｅｒ’（読み出し閾値電圧分布）よりも小さい分布Ｅｒ’’（予備読み出し閾値電圧分布）となる。ここで、予備読み出し閾値電圧分布Ｅｒ’’の中心値と読み出し閾値電圧分布Ｅｒ’の中心値はほぼ同じ位置にある。すなわち、予備読み出し閾値電圧分布Ｅｒ’’は読み出し閾値電圧分布Ｅｒ’をサンプリングにより抜き出したものであり、予備読み出し閾値電圧分布Ｅｒ’’は、読み出し閾値電圧分布Ｅｒ’の中心値と同じ中心値を有したままでその分布の高さ及び幅が一回り小さくなった分布と言える。予備読み出し閾値分布Ｅｒ’’の上限は、読み出し閾値分布Ｅｒ’の上限よりも低い場合が多い。同様に、予備読み出し閾値分布Ｅｒ’’の下限は、読み出し閾値分布Ｅｒ’の下限よりも高い場合が多い。
制御部１６はステップＳ６において、閾値電圧分布Ｅｒ’’を与えられた予備読み出し用ページＰｐｒのメモリセルのうち、閾値電圧分布Ｅｒ’’以外のデータが読み出されたメモリセルの数（フェイルビット数）ＥｓｔａｔｅＦＢＣをカウントする。フェイルビット数ＥｓｔａｔｅＦＢＣは、ディスターブ特性を判断するための指標となる。制御部１６は、フェイルビット数ＥｓｔａｔｅＦＢＣが、閾値Ｅｒ＿ＲＤ＿ＦＢＣよりも大きいか否か（ＥｓｔａｔｅＦＢＣ＞Ｅ＿ＲＤ＿ＦＢＣ？）を判断する（ステップＳ６）。
もし、ステップＳ６においてＥｓｔａｔｅＦＢＣ＝＜Ｅ＿ＲＤ＿ＦＢＣと判断されれば、制御部１６は、読み出しＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３を初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０のまま不変とし、本読み出し動作に移行する（Ｓ５）。本読み出し動作では、前述の予備読み出し用ページＰｐｒｅも読み出し対象とされ、予備読み出し用ページＰｐｒｅに格納されている実データも、本読み出し動作時に読み出される。
一方、ステップＳ６でＥｓｔａｔｅＦＢＣ＞Ｅ＿ＲＤ＿ＦＢＣと判断されれば、ステップＳ７に移行して、読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３に対し与えるシフト量ΔＡＲＤ、ΔＢＲＤ、ΔＣＲＤを決定する（ステップＳ７）。シフト量ΔＡＲＤ、ΔＢＲＤ、ΔＣＲＤは、フェイルビット数ＥｓｔａｔｅＦＢＣと閾値Ｅ＿ＲＤ＿ＦＢＣとの間の差に基づいて決定してもよいし、当該差に拘わらず一定値に設定してもよい。このシフト量ΔＡＲＤ、ΔＢＲＤ、ΔＣＲＤは、正の値に設定され、ΔＡＲＤ＞ΔＢＲＤ＞ΔＣＲＤの関係となるように設定することができる。
シフト量ΔＡＲＤ、ΔＢＲＤ、ΔＣＲＤが決定されると、制御部１６は、初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０にそれぞれシフト量ΔＡＲＤ、ΔＢＲＤ、ΔＣＲＤを加算して、この加算した値ＶＣＧ＿ＡＲ３'、ＶＣＧ＿ＢＲ３'、ＶＣＧ＿ＣＲ３'を読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３とし（ステップＳ８）、この読み出し電圧ＶＣＧ＿ＡＲ３'、ＶＣＧ＿ＢＲ３'、ＶＣＧ＿ＣＲ３'を用いて本読み出し動作を行う（ステップＳ５）。
［効果］
次に、この第１の実施の形態の効果について説明する。第１の実施の形態によれば、読み出し対象とされた１つのワード線ＷＬに沿ったメモリセルに対する本読み出し動作の前に、当該ワード線ＷＬに沿ったメモリセルの内の一部のメモリセル、例えば予備読み出し用ページＰｐｒｅを読み出す予備読み出し動作を実行し、この予備読み出し動作の読み出し結果に基づき、本読み出し動作において用いる読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３を決定する。この手順によれば、閾値電圧分布の変動の度合が予備読み出し動作により判断され、この判断結果に従った適切な読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３が設定される。したがって、メモリセルに記憶されたデータの信頼性を向上させることができる。また、リトライリード率を減らすことができる。
また、予備読み出し動作で読み出すメモリセルの数は読み出す全メモリセルの数よりも少ない。すなわち、フェイルビット数をカウントする時間は、予備読み出し動作の方が全メモリセルを読み出すよりも短い。よって、読み出すメモリセルからサンプリングすることにより、正確かつ高速に、リトライリード率を減らすことができる。
［第２の実施の形態］
次に、図１３を参照して、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。図１３は、第２の実施の形態の不揮発性半導体装置の全体構成を示している。この第２の実施の形態の不揮発性半導体記憶装置は、ドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒに隣接するメモリトランジスタは、通常のデータを保持するメモリセルとしては用いられないダミーメモリセルＤＭＣとされている。このダミーメモリセルＤＭＣには、ダミーワード線ＤＷＬが接続されている。そして、この第２の実施の形態では、このダミーメモリセルＤＭＣの一部が、前述の予備読み出し用ページとして設定されている。その他の点は第１の実施の形態と同様である。なお、ダミーメモリセルＤＭＣに記憶されたデータは、ダミーデータである。そのため、ダミーメモリセルＤＭＣは、本読み出し動作時においては、読み出しの対象とはされない。例えば、ダミーメモリセルＤＭＣには書き込み回数などを記憶しておくことができる。
また、例えば、ダミーメモリセルに予備読み出し用のデータパターンを記憶しておく。具体的には、あるダミーワード線ＤＷＬに接続するダミーメモリセルＤＭＣに閾値電圧Ｅｒレベルを、他のダミーワード線ＤＷＬに接続するダミーメモリセルＤＭＣに閾値電圧Ｃを記憶しておく。ここで、制御部１６はダミーメモリセルＤＭＣのデータのみを予備読み出し用のデータをして用い、図１２のステップＳ２、Ｓ６の判断を行う。その結果、ランダムな実データとは異なり、ダミーメモリセルのデータ（閾値電圧）は既知のため、フェイルビット数を正確に数えることができる。
［第３の実施の形態］
次に、図１４を参照して、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。この第３の実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態（図１〜図５）と略同一であるので、重複する説明は以下では省略する。なお、第１の実施の形態（図１２）と同一のステップについては同一の符号を付しているので、重複する説明は省略する。
この第３の実施の形態では、シフト量ΔＡＤＲ〜ΔＣＤＲ、ΔＡＲＤ〜ΔＣＲＤを決定することに加え、補正量αＤＲ、βＤＲ、γＤＲ、及び／又はαＲＤ、βＲＤ、γＲDを決定する。これらの補正量は、シフト量ΔＡＤＲ〜ΔＣＤＲ、ΔＡＲＤ〜ΔＣＲＤと共に読み出し電圧の初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０に加算され、新しい読み出し電圧ＶＣＧ＿ＡＲ３’、ＶＣＧ＿ＢＲ３’、ＶＣＧ＿ＣＲ３’の算出に用いられる。この補正量αＤＲ、βＤＲ、γＤＲ、及びαＲＤ、βＲＤ、γＲDは、一例として、書き込み動作又は消去動作の累計実行回数ＮＷＥ、読み出し対象とされる選択ワード線ＷＬの積層方向における高さ、選択ワード線ＷＬが接続されたメモリセルＭＣにおける半導体層３５の直径、その他閾値電圧分布の変動に影響する情報に基づいて決定される。あるいは、そのような複数種類の情報の組み合わせに従って、補正量を決定することも可能である。
この補正量αＤＲ、βＤＲ、γＤＲ、及びαＲＤ、βＲＤ、γＲD、は不揮発性半導体記憶装置１００のＲＯＭ領域に記憶することができる。また、補正量αＤＲ、βＤＲ、γＤＲ、及びαＲＤ、βＲＤ、γＲDはメモリコントローラＨＭなどが保持し、不揮発性半導体記憶装置１００にコマンドとして送付することもできる。
このように、補正量αＤＲ、βＤＲ、γＤＲ、及びαＲＤ、βＲＤ、γＲDにより、選択ワード線ＷＬの積層位置が異なっても、選択メモリセルＭＣのデータを正確に読み出すことができる。
［第４の実施の形態］
次に、図１５Ａ及び図１５Ｂを参照して、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。この第４の実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態（図１〜図５）と略同一であるので、重複する説明は以下では省略する。ただし、この第４の実施の形態は、１つのメモリブロックＭＢ中のあるワード線（例えばワード線ＷＬ１）に対する予備読み出し動作の結果に基づき、他の全てのワード線（例えばワード線ＷＬ２〜ＷＬ４）における読み出し電圧のシフト量の設定を行う。
第４の実施の形態における読み出し動作の具体的な内容を、図１５Ａ及び図１５Ｂを参照して説明する。
まず、読み出し動作の説明を開始する前に、図１５Ａを参照して、読み出し動作時においてワード線ＷＬ１〜４に印加される読み出し電圧を定義する。ワード線ＷＬ１が選択されて読み出し動作が行われる場合、ワード線ＷＬ１には、読み出し電圧ＶＣＧ＿ＡＲ３１、ＶＣＧ＿ＢＲ３１、ＶＣＧ＿ＣＲ３１が順次印加される（非選択の他のワード線ＷＬ２〜４には、読み出しパス電圧Ｖｒｅａｄが印加される）。ワード線ＷＬ２が選択されて読み出し動作が行われる場合、ワード線ＷＬ２には、読み出し電圧ＶＣＧ＿ＡＲ３２、ＶＣＧ＿ＢＲ３２、ＶＣＧ＿ＣＲ３２が順次印加される（非選択の他のワード線ＷＬ１、ＷＬ３〜４には、読み出しパス電圧Ｖｒｅａｄが印加される）。
ワード線ＷＬ３が選択されて読み出し動作が行われる場合、ワード線ＷＬ３には、読み出し電圧ＶＣＧ＿ＡＲ３３、ＶＣＧ＿ＢＲ３３、ＶＣＧ＿ＣＲ３３が順次印加される（非選択の他のワード線ＷＬ１〜２、ＷＬ４には、読み出しパス電圧Ｖｒｅａｄが印加される）。ワード線ＷＬ４が選択されて読み出し動作が行われる場合、ワード線ＷＬ４には、読み出し電圧ＶＣＧ＿ＡＲ３４、ＶＣＧ＿ＢＲ３４、ＶＣＧ＿ＣＲ３４が順次印加される（非選択の他のワード線ＷＬ１〜３には、読み出しパス電圧Ｖｒｅａｄが印加される）。
以上のような読み出し電圧が印加されるとした場合において、本実施の形態の読み出し動作では、次のような手順で予備読み出し動作及び本読み出し動作が実行される。
図１５Ｂに示すように、予備読み出し動作（図１４のステップＳ１）においては、最初に、読み出し電圧ＶＣＧ＿ＡＲ３１、ＶＣＧ＿ＢＲ３１、ＶＣＧ＿ＣＲ３１を、初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０に設定した後、予備読み出し動作の対象のワード線ＷＬ１に接続されるメモリセル（予備読み出し用ページＰｐｒｅ）を読み出す。その予備読み出し用ページＰｐｒｅのメモリセルには、予め実データと、誤り検出のためのパリティデータとが記憶されている。
予備読み出し用ページＰｐｒｅを対象として予備読み出し動作を行い、その読み出された実データにおける誤りの数（フェイルビット数）ＣｓｔａｔｅＦＢＣを、同時に読み出されたパリティデータに基づいて制御部１６においてカウントする。そして制御部１６は、フェイルビット数ＣｓｔａｔｅＦＢＣが、閾値Ｃ＿ＤＲ＿ＦＢＣよりも大きいか否か（ＣｓｔａｔｅＦＢＣ＞Ｃ＿ＤＲ＿ＦＢＣ？）を判断する（ステップＳ２）。ここで、第１の実施の形態と同様に、閾値電圧分布Ｃを用いてステップＳ２の判断を行う代りに、閾値電圧分布Ａ、Ｂを用いてフェイルビット数ＣｓｔａｔｅＦＢＣをカウントしてもよい。
もし、ＣｓｔａｔｅＦＢＣ＞Ｃ＿ＤＲ＿ＦＢＣと判断されれば、ステップＳ３に移行して、読み出し電圧ＶＣＧ＿ＡＲ３ｉ、ＶＣＧ＿ＢＲ３ｉ、ＶＣＧ＿ＣＲ３ｉ（ｉ＝１〜４）に対し与えるシフト量ΔＡＤＲｉ、ΔＢＤＲｉ、ΔＣＤＲｉ（ｉ＝１〜４）を決定する（ステップＳ３）。すなわち、全てのワード線ＷＬ１〜ＷＬ４について、それぞれシフト量が決定される。
シフト量ΔＡＤＲ１、ΔＡＤＲ２、ΔＡＤＲ３、ΔＡＤＲ４は、それぞれワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に沿ったメモリセルに対し本読み出し動作を行う場合に読み出し電圧ＶＣＧ＿ＡＲ３ｉ（ｉ＝１〜４）に与えられるシフト量であり、互いに異なる値になる場合がある。シフト量ΔＡＤＲ１、ΔＡＤＲ２、ΔＡＤＲ３、ΔＡＤＲ４の間の差異は、例えば半導体層３５の積層方向における直径の変化の度合に応じて決定される。一例として、半導体層３５が逆テーパ形状を有する場合、シフト量ΔＡＤＲ１、ΔＡＤＲ２、ΔＡＤＲ３、ΔＡＤＲ４は、多くの場合、ΔＡＤＲ１＜ΔＡＤＲ２＜ΔＡＤＲ３＜ΔＡＤＲ４の関係を有するように設定される。
同様に、シフト量ΔＢＤＲ１、ΔＢＤＲ２、ΔＢＤＲ３、ΔＢＤＲ４は、それぞれワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に沿ったメモリセルに対し本読み出し動作を行う場合に読み出し電圧ＶＣＧ＿ＢＲ３ｉ（i＝１〜４）に与えられるシフト量であり、互いに異なる値になる場合がある。シフト量ΔＢＤＲ１、ΔＢＤＲ２、ΔＢＤＲ３、ΔＢＤＲ４の間の差異は、例えば半導体層３５の積層方向における直径の変化の度合に応じて決定される。
また、シフト量ΔＣＤＲ１、ΔＣＤＲ２、ΔＣＤＲ３、ΔＣＤＲ４は、それぞれワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に沿ったメモリセルに対し本読み出し動作を行う場合に読み出し電圧ＶＣＧ＿ＣＲ３ｉ（ｉ＝１〜４）に与えられるシフト量であり、互いに異なる値になる場合がある。シフト量ΔＣＤＲ１、ΔＣＤＲ２、ΔＣＤＲ３、ΔＣＤＲ４の間の差異は、例えば半導体層３５の積層方向における直径の変化の度合に応じて決定される。
シフト量ΔＡＤＲｉ、ΔＢＤＲｉ、ΔＣＤＲｉ（ｉ＝１〜４）は、前述の実施の形態と同様に、フェイルビット数ＣｓｔａｔｅＦＢＣと閾値Ｃ＿ＤＲ＿ＦＢＣとの間の差に基づいて決定してもよいし、当該差に拘わらず一定値に設定してもよい。このシフト量ΔＡＤＲ、ΔＢＤＲ、ΔＣＤＲは、通常、負の値となる。
シフト量ΔＡＤＲｉ、ΔＢＤＲｉ、ΔＣＤＲｉが決定されると、制御部１６は、初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０にそれぞれシフト量ΔＡＤＲｉ、ΔＢＤＲｉ、ΔＣＤＲｉを加算して、この加算した値ＶＣＧ＿ＡＲ３'ｉ、ＶＣＧ＿ＢＲ３'ｉ、ＶＣＧ＿ＣＲ３'ｉを読み出し電圧ＶＣＧ＿ＡＲ３ｉ、ＶＣＧ＿ＢＲ３ｉ、ＶＣＧ＿ＣＲ３ｉとし（ステップＳ４）、この読み出し電圧ＶＣＧ＿ＡＲ３'ｉ、ＶＣＧ＿ＢＲ３'ｉ、ＶＣＧ＿ＣＲ３'ｉを用いて本読み出し動作を行う（ステップＳ５）。
一方、ステップＳ２でＣｓｔａｔｅＦＢＣ＝＜Ｃ＿ＤＲ＿ＦＢＣと判断されれば、制御部１６はデータ保持特性による閾値電圧の変動は無いと判断し、ステップＳ６に移行する。ステップＳ６では主にディスターブによる閾値電圧の変動を判断する。ステップＳ６では、閾値電圧分布Ｅｒを与えられた予備読み出し用ページＰｐｒのメモリセルのうち、閾値電圧分布Ｅｒ以外のデータが読み出されたメモリセルの数（フェイルビット数）ＥｓｔａｔｅＦＢＣをカウントする。フェイルビット数ＥｓｔａｔｅＦＢＣは、ディスターブ特性を判断するための指標となる。制御部１６は、フェイルビット数ＥｓｔａｔｅＦＢＣが、閾値Ｅｒ＿ＲＤ＿ＦＢＣよりも大きいか否か（ＥｓｔａｔｅＦＢＣ＞Ｅ＿ＲＤ＿ＦＢＣ？）を判断する（ステップＳ６）。
もし、ステップＳ６においてＥｓｔａｔｅＦＢＣ＝＜Ｅ＿ＲＤ＿ＦＢＣと判断されれば、制御部１６は、読み出しＶＣＧ＿ＡＲ３ｉ、ＶＣＧ＿ＢＲ３ｉ、ＶＣＧ＿ＣＲ３ｉを初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０のまま不変とし、本読み出し動作に移行する（Ｓ５）。なお、本読み出し動作において各ワード線ＷＬに印加する読み出し電圧ＶＣＧ＿ＡＲｉ、ＶＣＧ＿ＢＲｉ、及びＶＣＧ＿ＣＲｉは、前述のシフト量とは別の判断基準に従い、ワード線ＷＬ毎に変更することが可能である。
一方、ステップＳ６でＥｓｔａｔｅＦＢＣ＞Ｅ＿ＲＤ＿ＦＢＣと判断されれば、ステップＳ７に移行して、読み出し電圧ＶＣＧ＿ＡＲ３i、ＶＣＧ＿ＢＲ３ｉ、ＶＣＧ＿ＣＲ３ｉに対し与えるシフト量ΔＡＲＤｉ、ΔＢＲＤi、ΔＣＲＤｉを決定する（ステップＳ７）。シフト量ΔＡＲＤｉ、ΔＢＲＤｉ、ΔＣＲＤｉは、フェイルビット数ＥｓｔａｔｅＦＢＣと閾値Ｅ＿ＲＤ＿ＦＢＣとの間の差に基づいて決定してもよいし、当該差に拘わらず一定値に設定してもよい。
シフト量ΔＡＲＤｉ、ΔＢＲＤｉ、ΔＣＲＤｉが決定されると、制御部１６は、初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０にそれぞれシフト量ΔＡＲＤｉ、ΔＢＲＤｉ、ΔＣＲＤｉを加算して、この加算した値ＶＣＧ＿ＡＲ３'ｉ、ＶＣＧ＿ＢＲ３'ｉ、ＶＣＧ＿ＣＲ３'ｉを読み出し電圧ＶＣＧ＿ＡＲ３ｉ、ＶＣＧ＿ＢＲ３ｉ、ＶＣＧ＿ＣＲ３ｉとし（ステップＳ８）、この読み出し電圧ＶＣＧ＿ＡＲ３'、ＶＣＧ＿ＢＲ３'、ＶＣＧ＿ＣＲ３'を用いてワード線ＷＬ１〜４の本読み出し動作を行う（ステップＳ５）。
［効果］
次に、この第４の実施の形態の効果について説明する。第４の実施の形態によれば、１つのワード線ＷＬに接続されるメモリセルに対する予備読み出し動作を行い、その予備読み出し動作の読み出し結果に基づき、メモリブロック中のそれぞれのワード線ＷＬの本読み出し動作において用いる読み出し電圧ＶＣＧ＿ＡＲ３ｉ、ＶＣＧ＿ＢＲ３ｉ、ＶＣＧ＿ＣＲ３ｉを決定する。この手順によれば、前述の実施の形態と同様の効果を奏することが出来る。また、ワード線ＷＬ２〜４の予備読み出し動作を省略することができるので、装置のパフォーマンスを更に向上させることができる。
［第５の実施の形態］
次に、図１６を参照して、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。この第５の実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態（図１〜図５）と略同一であるので、重複する説明は以下では省略する。
図１６は、本実施の形態における読み出し動作の手順を示すフローチャートである。図１６において、図１５Ｂと同一の手順については、同一の参照符号を付しているので、その説明は省略する。
この第５の実施の形態は、第４の実施の形態と同様に、１つのメモリブロックＭＢ中のあるワード線（例えばワード線ＷＬ１）に対して予備読み出し動作を行い、この予備読み出し動作の結果に従い、当該ワード線だけでなく、他のワード線（例えばワード線ＷＬ２〜ＷＬ４）における読み出し電圧のシフト量の設定を行う。
ただし、この第５の実施の形態では、第３の実施の形態と同様に、補正量αＤＲ、βＤＲ、γＤＲ、及び／又はαＲＤ、βＲＤ、γＲDを決定する点において、第４の実施の形態と異なっている。その他は第４の実施の形態と同様である。
［第６の実施の形態］
次に、図１７及び図１８を参照して、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。この第５の実施の形態の不揮発性半導体記憶装置の構成は、第１の実施の形態（図１〜図５）と略同一であるので、重複する説明は以下では省略する。
この第６の実施の形態では、読み出し動作を行う前における予備読み出し動作の手法が、前述の実施の形態と異なっている。具体的に、この第６の実施の形態では、予備読み出し動作において、選択ワード線に印加する読み出し電圧を段階的に変化させて、複数の閾値電圧分布の重なり具合、及び重なりが生じている場合の交差部分の電圧（クロスポイント）を判定する。そして、この判定結果に従い、メモリセルのデータ保持特性及びディスターブ特性を判定し、シフト量ΔＡＤＲ〜ΔＣＤＲ、ΔＡＲＤ〜ΔＣＲＤを決定する。
図１７を参照して、クロスポイントの判定方法について説明する。閾値電圧分布Ｅｒ、Ａ、Ｂ、Ｃが変動し、図１７に示すようなクロスポイントＣＰＥＡ、ＣＰＡＢ、ＣＰＢＣが生じているものとする。このとき、選択ワード線に印加する読み出し電圧ＶＣＧを変化させて読み出し動作を行いデータ”１”を保持していると判定されるメモリセル（読み出し電圧よりも低い閾値電圧を有するメモリセル）の数をカウントする。
読み出し電圧ＶＣＧが大きくなるほど、データ”１”を保持していると判定されるメモリセルの数Ｎ１は多くなる（図１７参照）。ここで、数Ｎ１は閾値電圧が電圧ＶＣＧよりも小さいメモリセルＭＣの数と言うことができる。そして、数Ｎ１は、クロスポイントＣＰＥＡ、ＣＰＡＢ、ＣＰＢＣ付近において、その増加の度合が鈍化する。したがって、数Ｎ１の変化の度合を判定することで、クロスポイントＣＰＥＡ、ＣＰＡＢ、ＣＰＢＣが生じている電圧を見つけることができる。
ここで、制御回路はクロスポイントＣＰＥＡ、ＣＰＡＢ、ＣＰＢＣと閾値と比較する。その比較の結果に基づき、メモリセルのデータ保持特性及びディスターブ特性を判定することができる。
次に、図１８のフローチャートを参照して、第６の実施の形態の予備読み出し動作及び本読み出し動作の手順を説明する。第１の実施の形態と同一のステップについては同一の符号を付しているので、説明は省略する。
ステップＳ１’の予備読み出し動作では、図１７で説明した予備読み出し動作を行い、クロスポイントを判定する。なお、ここでは、図１７に示すクロスポイントＣＰＥＡ、ＣＰＢＣの２つを判定する場合を例に挙げて説明する。ここで、クロスポイントＣＰＢＣはデータ保持特性の判断に用いられ、クロスポイントＣＰＥＡはディスターブ特性の判断に用いられる。
もし、ステップＳ２’においてＣＰＢＣが閾値Ｃ＿ＤＲ＿ＣＰより小さいと判断されれば、ステップＳ３に移行して、読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３に対し与えるシフト量ΔＡＤＲ、ΔＢＤＲ、ΔＣＤＲを決定する（ステップＳ３）。
一方、ステップＳ２でＣＰＢＣ＜Ｃ＿ＤＲ＿ＣＰでないと判断されれば、ステップＳ６’に移行して、ＣＰＥＡが閾値Ｅｒ＿ＲＤ＿ＣＰより大きいか否かが判断される。ＣＰＥＡ＞Ｅｒ＿ＲＤ＿ＣＰと判断されれば、制御部１６は、読み出しＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３を初期値ＶＣＧ＿ＡＲ３０、ＶＣＧ＿ＢＲ３０、ＶＣＧ＿ＣＲ３０のまま不変とし、本読み出し動作に移行する（Ｓ５）。
一方、ステップＳ６’でＣＰＥＡ＞Ｅｒ＿ＲＤ＿ＣＰと判断されれば、ステップＳ７に移行して、読み出し電圧ＶＣＧ＿ＡＲ３、ＶＣＧ＿ＢＲ３、ＶＣＧ＿ＣＲ３に対し与えるシフト量ΔＡＲＤ、ΔＢＲＤ、ΔＣＲＤを決定する（ステップＳ７）。この点は第１の実施の形態と同様である。
図１８では、クロスポイントＣＰＥＡ、ＣＰＢＣを判定する手順を説明したが、クロスポイントＣＰＢＣの代りに、又はこれに加えてクロスポイントＣＰＡＢを判定することが可能であることは言うまでもない。
以上説明したように、第６の実施の形態によれば、予備読み出し動作において、閾値電圧分布のクロスポイントを判定し、この判定結果に基づいて本読み出し動作における読み出し電圧のシフト量を決定する。この実施の形態によっても、前述の実施の形態と同様の効果を得ることができる。
［その他］
以上、いくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、第１の実施形態を、図１９に示すように、ステップＳ２とステップＳ６の位置を入れ替えることもできる。第２乃至第６の実施の形態においても同様にステップＳ２とステップＳ６の位置を入れ替えることができる。
また、例えば、上記の実施の形態においては、ワード線毎に異なるシフト量を読み出し電圧に与える。しかし、複数のワード線毎のグループを形成し、そのグループごとに同一のシフト量を与えるようにしてもよい。
また、上記の実施の形態では、不揮発性半導体記憶装置の例として、半導体層３５が直線状に延びた３次元型のＮＡＮＤ型フラッシュメモリを例示したが、本発明はこれに限定される趣旨ではなく、半導体層３５がＵ字状に延びたＮＡＮＤ型フラッシュメモリにも、上記の技術は適用され得る。
また、上記の実施の形態では、予備読み出し動作において、予備読み出し用ページＰｐｒｅのデータを読み出して、フェイルビット数をカウントすることにより、閾値電圧分布の変動の程度を判断したが、これに限定される趣旨ではない。例えば、予備読み出し動作において、予備読み出し用ページＰｐｒｅ内のメモリセル閾値電圧分布の形状自体を判断することも可能である。
１００・・・不揮発性半導体記憶装置、 １１・・・メモリセルアレイ、 １２、１３・・・ロウデコーダ、 １４・・・センスアンプ、 １５・・・カラムデコーダ、 １６・・・制御部、 ＷＬ１〜ＷＬ４・・・ワード線、 ＢＬ・・・ビット線、 ＭＴｒ１〜ＭＴｒ４、ＭＴｒｂ１〜ＭＴｒｂ８・・・メモリトランジスタ、 ＳＳＴｒ、ＳＳＴｒｂ・・・ソース側選択トランジスタ、 ＳＤＴｒ、ＳＤＴｒｂ・・・ドレイン側選択トランジスタ、 ２０・・・ソース側選択トランジスタ層、 ３０・・・メモリトランジスタ層、 ４０・・・ドレイン側選択トランジスタ層、 Ｂａ・・・半導体基板。

Claims (9)

  1. メモリセルを配列してなるメモリセルアレイと、
    前記メモリセルアレイを制御する制御回路と
    を備え、
    前記制御回路は、
    前記メモリセルの読み出し動作を実行する前に、
    前記メモリセルのうち一部の第１メモリセル群を読み出す予備読み出し動作を実行し、その結果に基づいて、前記読み出し動作時において前記メモリセルに印加する読み出し電圧を変更するよう構成された
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１メモリセル群は、前記読み出し動作においても読み出しの対象とされるメモリセルである請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリセルアレイは、前記読み出し動作において読み出し対象とされるメモリセルとは別のダミーメモリセルを備え、
    前記ダミーメモリセルは前記予備読み出し動作の対象とする
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記制御回路は、前記メモリセルアレイに対する書き込み動作又は消去動作の実行回数に基づき、前記本読み出し動作における読み出し電圧の変更量を補正する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記メモリセルアレイは、第１方向を長手方向として延びる半導体層と、前記半導体層の側面に形成され電荷蓄積膜及びゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層の側面に形成されたワード線と、を備えた
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  6. 前記制御回路は、前記ワード線の積層方向の高さによって、前記読み出し動作における読み出し電圧の変更量を補正する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  7. 前記半導体層は、長手方向においてその直径が異なり、
    前記制御回路は、選択されたメモリセルの前記直径により、前記本読み出し動作における読み出し電圧の変更量を補正する
    事を特徴とする請求項１記載の不揮発性半導体記憶装置。
  8. 前記予備読み出し動作は、フェイルビット数を計数するものであり、
    前記本読み出し動作は、前記フェイルビット数に従い前記メモリセルに印加する読み出し電圧を変更する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  9. 前記予備読み出し動作は、前記読み出し電圧を段階的に変化させて読み出し動作を実行し、
    前記段階的に変化させた前記読み出し電圧よりも低い閾値電圧を有するメモリセルの数の増加量に応じて前記メモリセルに印加する読み出し電圧を変更する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018028956A (ja) * 2016-08-19 2018-02-22 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
CN111896291A (zh) * 2020-08-10 2020-11-06 长江存储科技有限责任公司 一种样品制备方法及装置
JP7499197B2 (ja) 2021-02-08 2024-06-13 株式会社メガチップス 不揮発性半導体記憶装置及び読み出し電圧補正方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150133941A (ko) * 2014-05-20 2015-12-01 삼성디스플레이 주식회사 전원 공급 장치 및 전원 공급 장치 구동방법
US9887002B1 (en) * 2017-05-02 2018-02-06 Sandisk Technologies Llc Dummy word line bias ramp rate during programming
CN108877863B (zh) * 2017-05-16 2020-08-04 华邦电子股份有限公司 快闪存储器存储装置及其操作方法
US10331345B2 (en) * 2017-09-29 2019-06-25 Intel Corporation Method and apparatus for reducing silent data errors in non-volatile memory systems
JP2019109952A (ja) * 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
KR102471276B1 (ko) * 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
KR102492033B1 (ko) * 2018-03-26 2023-01-26 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP7158965B2 (ja) * 2018-09-14 2022-10-24 キオクシア株式会社 メモリシステム
US10910076B2 (en) * 2019-05-16 2021-02-02 Sandisk Technologies Llc Memory cell mis-shape mitigation
US10741257B1 (en) * 2019-06-26 2020-08-11 Sandisk Technologies Llc Dynamic bit line voltage and sensing time enhanced read for data recovery

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118580A (ja) 2008-11-14 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
JP2013012267A (ja) * 2011-06-29 2013-01-17 Toshiba Corp 不揮発性半導体記憶装置
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
KR20140064434A (ko) * 2012-11-20 2014-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018028956A (ja) * 2016-08-19 2018-02-22 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10643715B2 (en) 2016-08-19 2020-05-05 Toshiba Memory Corporation Semiconductor memory device and memory system configured to perform tracking read on first memory cells followed by shift read on second memory cells using read voltage correction value determined during the tracking read
CN111896291A (zh) * 2020-08-10 2020-11-06 长江存储科技有限责任公司 一种样品制备方法及装置
JP7499197B2 (ja) 2021-02-08 2024-06-13 株式会社メガチップス 不揮発性半導体記憶装置及び読み出し電圧補正方法

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