JP2015176626A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】動作信頼性を向上させる不揮発性半導体記憶装置を提供すること。
【解決手段】第1範囲内に設けられたメモリセルと、前記第1範囲外に設けられたメモリセルと、から構成されるメモリストリングを複数含むメモリセルアレイと、書き込み電圧、第1電圧、及び第2電圧(9V)を生成する電圧発生回路と、書き込み対象の前記メモリセルの両側に隣接する非選択メモリセルに前記カットオフ電圧を供給し、前記第1範囲内の前記書き込み対象外の前記メモリセルに前記第2電圧を供給する、よう前記電圧発生回路を制御する制御部とを具備し、前記第1範囲には、第1ダミーセル、第1メモリセル、第2メモリセル、及び第3メモリセル、第2ダミーセル、第4メモリセル、第5メモリセル、及び第6メモリセル、並びにバックゲートトランジスタと、が設けられる。
【選択図】図4C
【解決手段】第1範囲内に設けられたメモリセルと、前記第1範囲外に設けられたメモリセルと、から構成されるメモリストリングを複数含むメモリセルアレイと、書き込み電圧、第1電圧、及び第2電圧(9V)を生成する電圧発生回路と、書き込み対象の前記メモリセルの両側に隣接する非選択メモリセルに前記カットオフ電圧を供給し、前記第1範囲内の前記書き込み対象外の前記メモリセルに前記第2電圧を供給する、よう前記電圧発生回路を制御する制御部とを具備し、前記第1範囲には、第1ダミーセル、第1メモリセル、第2メモリセル、及び第3メモリセル、第2ダミーセル、第4メモリセル、第5メモリセル、及び第6メモリセル、並びにバックゲートトランジスタと、が設けられる。
【選択図】図4C
Description
実施形態は、不揮発性半導体記憶装置に関する。
近年、メモリセルを積層した積層型の半導体メモリ(BiCS:Bit Cost Scalable Flash Memory)が開発されている。このBiCSは、低コストで大容量な半導体メモリを実現することが出来る。
動作信頼性を向上させる不揮発性半導体記憶装置を提供する。
実施形態の不揮発性半導体記憶装置によれば、半導体層上に配置され、第1範囲内に設けられたメモリセルと、前記第1範囲外に設けられたメモリセルと、から構成されるメモリストリングを複数含むメモリセルアレイと、書き込み電圧、第1電圧、及び前記第1電圧よりも大きな第2電圧を生成する電圧発生回路と、前記第1範囲外に位置するメモリセルを書き込み対象とする場合、書き込み対象の前記メモリセルの両側に隣接する非選択メモリセルに前記カットオフ電圧を供給し、前記第1範囲内のいずれかメモリセルを書き込み対象とした場合、前記第1範囲内の前記書き込み対象外の前記メモリセルに前記第2電圧を供給する、よう前記電圧発生回路を制御する制御部とを具備し、前記第1範囲には、下から順に形成された第1ダミーセル、第1メモリセル、第2メモリセル、及び第3メモリセル、下から順に形成された第2ダミーセル、第4メモリセル、第5メモリセル、及び第6メモリセル、並びに前記第1ダミーセルと前記第2ダミーセルとの間に形成され、前記半導体層内に形成されたバックゲートトランジスタと、が設けられる。
以下、第1の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通の構成には共通の参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下説明する実施形態は、第1の実施形態は、データの書き込み時において、隣接する積層構造のメモリセルを結合させるバックゲート素子を構成するゲートに適切な電圧を印加するものである。
[第1の実施形態]
[全体構成例]
図1を用いて第1の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。
[全体構成例]
図1を用いて第1の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置のブロック図である。
図1に示すように、第1の実施形態に係る不揮発性半導体記憶装置はメモリセルアレイ11、ロウデコーダ12、データ回路・ページバッファ13、カラムデコーダ14、制御回路15、入出力回路16、アドレス・コマンドレジスタ17、及び内部電圧発生回路18を備える。
1.<メモリセルアレイ11>
図1に示すように、メモリセルアレイ11は、例えばプレーンP0及びプレーンP1(図1中、Plane0、Plane1と表記)を備える。これらプレーンP0、及びプレーンP1は複数のメモリストリングMSを備え、このメモリストリングMSに電気的にビット線BL、及びワード線WL、ソース線CELSRCが接続される。
図1に示すように、メモリセルアレイ11は、例えばプレーンP0及びプレーンP1(図1中、Plane0、Plane1と表記)を備える。これらプレーンP0、及びプレーンP1は複数のメモリストリングMSを備え、このメモリストリングMSに電気的にビット線BL、及びワード線WL、ソース線CELSRCが接続される。
後述するが、メモリストリングMSは直列接続された複数のメモリセルMCを備え、このメモリセルMCを構成する制御ゲートCGに上述したワード線WLが接続される。
ここでは、プレーンP0、及びプレーンP1を備える場合について挙げるが、この不揮発性半導体記憶装置が備えるプレーンPの数に限りはない。なお、プレーンP0、及びプレーンP1を区別しない場合には、単にプレーンPと述べる。
以下、図2を用いてプレーンPの詳細な構成について説明する。
以下、図2を用いてプレーンPの詳細な構成について説明する。
1.1<サブブロックBLKの断面図>
次に、ここでは図2を用いてビット線BL0に着目したメモリセルアレイ11の断面図の概念図を示す。図示するようにビット線BL0には複数のメモリストリングMSが設けられ、複数メモリストリングの集合体(例えば12ストリング)をサブブロックSBと呼ぶ。
次に、ここでは図2を用いてビット線BL0に着目したメモリセルアレイ11の断面図の概念図を示す。図示するようにビット線BL0には複数のメモリストリングMSが設けられ、複数メモリストリングの集合体(例えば12ストリング)をサブブロックSBと呼ぶ。
このサブブロックSBは各ビット線BLに設けられる。すなわち、ビット線BL1〜BLnにもサブブロックSBが形成される。
そして、サブブロックSBの集合体をブロックBLKと呼ぶ。すなわち、図示せぬビット線BL1〜BLn(n:自然数)の各々に接続された複数メモリストリングMSから構成される集合体がブロックBLKである。
サブブロックSBは、例えば12個のメモリストリングMS、すなわちメモリストリングMS0〜MS11を備えるが、ここでは便宜上メモリストリングMS0〜MS5を示す。
<1.1.1>メモリストリングMS0〜MS5について
図2に示すように断面方向に沿ってメモリストリングMS0〜MS5(太枠)が設けられる。
図2に示すように断面方向に沿ってメモリストリングMS0〜MS5(太枠)が設けられる。
各々のメモリストリングMSは、半導体層BG上であって、第1方向及び第2方向にそれぞれ直交する第3方向に向かって柱状の半導体層SC11〜SC12が形成される。以下、半導体層SC11〜SC12を区別しない場合には単に半導体層SCと呼ぶ。
次いで、第1方向に沿って互いに隣接する半導体層SC同士が半導体層BG内に設けられる結合部JPを介して結合される。例えば、半導体層SC11とSC12とが半導体層BG内の結合部JP0を介して結合される。このような構成を以てU字形状のメモリストリングMS0が形成される。
その他、半導体層SC13とSC14との組、…、半導体層SC21とSC22との組についても同様の構成であるため、説明を省略する。
また各々のメモリストリングMS内には第3方向に沿って形成されたポリシリコン層が複数設けられる。一部のポリシリコン層はワード線WLとして機能し、他のポリシリコン層は選択信号線SGS、SGDとして機能する。
選択信号線SGS、SGDは、ワード線WLを挟むような位置に設けられる。すなわち図2に示すようにワード線WLの数を、例えば4本とすると、半導体層BG上に下からワード線WL3、WL2、WL1、WL0、及び選択信号線SGSの順で各々が絶縁膜を介在して積層され、同様に半導体層BG上に下からワード線WL4、WL5、WL6、WL7、及び選択信号線SGDの順で各々が絶縁膜を介在して積層されている。
従って、半導体層SCとこれら選択信号線SGS、SGD、及びワード線WLにより、選択トランジスタST1、メモリセルMC7、メモリセルMC6、…、メモリセルMC1、メモリセルMC0、及び選択トランジスタST2が設けられる。
なお、これら選択信号線SGS、SGDは、メモリストリングMSの選択・非選択を制御する選択信号線SGS、SGDとして機能する。
図2では、一例としてメモリストリングMS0がメモリセルMC0〜メモリセルMC7を保持している場合を示したが、これに限られない。以下説明する書き込み動作では、メモリストリングMSが、48個のメモリセルMC、すなわちメモリセルMC0〜MC47を備えているものとする。
なお、メモリセルアレイ11の構成については、例えば、“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号、“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
<1.1.2>ビット線BL、ソース線SLについて
選択信号線SGD及びSGDを貫通する半導体層SC11及び半導体層SC14、半導体層SC15及び半導体層SC18、並びに半導体層SC19及びSC22の一端はそれぞれビット線BL0で共通接続される。
選択信号線SGD及びSGDを貫通する半導体層SC11及び半導体層SC14、半導体層SC15及び半導体層SC18、並びに半導体層SC19及びSC22の一端はそれぞれビット線BL0で共通接続される。
また選択信号線SGS及び選択信号線SGSをそれぞれ貫通した半導体層SC12及びSC13、半導体層SC16及びSC17、並びに半導体層SC20の一端のそれぞれはソース線SLに接続される。つまり、例えば隣接する半導体層SC11、SC12と半導体層SC13、SC14とが、このソース線SLで共通接続される。
<1.1.3>ビット線BL1〜BLm−1について
以上では、ビット線BL0に着目したが、ビット線BL1〜BLm−1についても同様の構成である。
以上では、ビット線BL0に着目したが、ビット線BL1〜BLm−1についても同様の構成である。
すなわち、ビット線BLi(i:自然数、1≦i≦m−1)に接続される半導体層SCを半導体層SCi1〜SCi+1とする。この場合、上述した選択信号線SGS、ワード線WL0〜7、及び選択信号線SGDがこれら半導体層SCi1〜SC(i+1 0)を貫通することで、各ビット線BLiに対応するように複数のメモリストリングMSが形成される。
なお、ビット線BLiに対応する各々のメモリストリングMSにおいても、隣接する半導体層SCi1、SCi2と半導体層SCi3、SCi4とが、ソース線SLで共通接続される。
ここで、各メモリストリングMSがメモリセルMC0〜MC7、並びに選択トランジスタST1、及びST2によって構成されている場合を一例に説明したが、メモリセルMCの数に限りはない。つまり、メモリセルMCは16個でも、32個でもよい。以下、必要に応じてメモリセルMCの数をs個(s:自然数)とする場合がある。
このようにPlane0は、データを電気的に記憶するメモリセルMCを3次元マトリクス状に配列することで構成される。すなわち、メモリセルMCは、積層方向に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。このように積層方向に並ぶ複数個のメモリセルMCは直列接続され、直列接続された複数のメモリセルMCによってメモリストリングMSを構成する。
またなお、後述するダミー選択トランジスタ(以下、ダミー選択トランジスタDD、DBDと呼ぶ)については図から省略する。
<1.1.4><メモリセルアレイ11の回路図>
次に図3を用いて、上述したプレーンPの等価回路について説明する。ここでは、ビット線BL0に着目し、メモリストリングMS0〜MSi(図中、MS0〜MSi,i:正の実数)の各々の構成は同一であるため、以下ではメモリストリングMS0について説明する。また各メモリストリングMSが備えるメモリセルMCは48個(s=48)とする。
次に図3を用いて、上述したプレーンPの等価回路について説明する。ここでは、ビット線BL0に着目し、メモリストリングMS0〜MSi(図中、MS0〜MSi,i:正の実数)の各々の構成は同一であるため、以下ではメモリストリングMS0について説明する。また各メモリストリングMSが備えるメモリセルMCは48個(s=48)とする。
<メモリストリングMS0について>
図3に示すように、メモリストリングMS0は、メモリセルMC0〜MC47、バックゲートトランジスタBG(以下、単にBGと称する)、ダミーメモリセルMCDD、MSDS、MCDBD、及びMCDBS、並びに選択トランジスタST1及び選択トランジスタST2を備える。なお、ダミーメモリセルMCDDは、ダミーメモリセルMCDD0、及びダミーメモリセルMCDD1の二つ備えるが、ここでは便宜上ダミーメモリセルMCDDと記載する。ダミーメモリセルMCDSについても同様である。
図3に示すように、メモリストリングMS0は、メモリセルMC0〜MC47、バックゲートトランジスタBG(以下、単にBGと称する)、ダミーメモリセルMCDD、MSDS、MCDBD、及びMCDBS、並びに選択トランジスタST1及び選択トランジスタST2を備える。なお、ダミーメモリセルMCDDは、ダミーメモリセルMCDD0、及びダミーメモリセルMCDD1の二つ備えるが、ここでは便宜上ダミーメモリセルMCDDと記載する。ダミーメモリセルMCDSについても同様である。
上述したように、メモリセルMC0〜MC47の制御ゲートCGの各々は対応するワード線WLに接続される。すなわち、メモリストリングMS0には、48本のワード線WLが接続されている。
メモリセルMC0〜MC23は、選択トランジスタST2及びダミーメモリセルMCDSと、ダミーメモリセルMCDBS及びBGと、の間で直列接続される。
選択トランジスタST2の電流経路の他端はソース線SLに接続され、選択トランジスタST2のゲートには信号SGS_0が供給される。メモリセルMC23の電流経路の一端は、BGの電流経路の一端に接続され、このBGのゲートBGには信号BGが供給される。
更に、ダミーメモリセルMCDSのゲートには信号線DSが接続される。また、ダミーメモリセルMCDBSのゲートには信号線DBSが接続される。
また、メモリセルMC24〜MC47は、選択トランジスタST1及びダミーメモリセルMCDDと、ダミーメモリセルMCDBD及びBGと、の間で直列接続される。
選択トランジスタST1の電流経路の一端はビット線BLに接続され、ゲートには信号SGD_0が供給される。メモリセルMC24の電流経路の一端はBGの電流経路の他端が接続される。
更に、ダミーメモリセルMCDDのゲートには信号線DDが接続される。また、ダミーメモリセルMCDBDのゲートには信号線DBDが接続される。
次いで、上記説明したメモリストリングMS0〜メモリストリングMSi内に設けられるメモリセルMC0〜メモリセルMC47の各々の制御ゲートCGは互いに共通接続される。すなわち、メモリストリングMS0〜メモリストリングMSi内の、例えばメモリセルMC0の制御ゲートCGに着目すると、この制御ゲートCGはワード線WL0に共通接続される。
なおメモリセルMC1〜メモリセルMC47の制御ゲートCGのそれぞれについても、ワード線WL1〜ワード線WL47のそれぞれに共通接続される。
そして、このワード線WL0は、図示せぬ他のビット線BL_1〜BL_mに接続されるメモリストリングMS0〜メモリストリングMSi内の全てのメモリセルMC0とも共通接続される。
このようにワード線WLが共通接続される範囲は、例えば、不揮発性半導体記憶装置の仕様や、メモリセルMCのサイズや配線、およびトランジスタのサイズなどによって決定される。例えば、ビット線BLが並ぶ方向に対応するページ長(ページとはデータアクセスの単位)を8kバイト、メモリストリングMSの長さをメモリセル16個の直列、ビット線BLに沿った方向のメモリストリングMS間の共有範囲を4ストリング、個々のメモリセルMCのデータ記憶容量を2ビット/セルと仮定すると、ワード線WLが共有されるメモリストリングMS内の記憶容量は1Mバイト(=8kバイト×16×4×2)となる。この範囲をここではブロックBLKと称する。
この不揮発性半導体記憶装置は、上記ページ長の単位で読み出し動作や書き込み動作を行うが、消去動作においては、上記ブロックBLKの単位で行うものとする。尚、上記のブロックBLKのサイズは、一例であって、そのサイズを限定するものではない。
1.2.<ロウデコーダ12>
図1に戻ってロウデコーダ12(以下、ブロックデコーダ12と呼ぶことがある)の説明をする。ロウデコーダ12は、アドレス・コマンドレジスタ17から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて所望のワード線WLを選択する。
図1に戻ってロウデコーダ12(以下、ブロックデコーダ12と呼ぶことがある)の説明をする。ロウデコーダ12は、アドレス・コマンドレジスタ17から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて所望のワード線WLを選択する。
選択されたワード線WLには、内部電圧発生回路18が生成した電圧が印加される。
1.3.<データ回路・ページバッファ13>
データ回路・ページバッファ13は、図示せぬセンスアンプSA、及びデータキャッシュDCを備える。すなわち、データ回路・ページバッファ13はセンスアンプSA、データキャッシュDCを用いてデータの読み出し及びデータ書き込み、並びに読み出しの外部転送・書き込みデータの取り込みを行う。
データ回路・ページバッファ13は、図示せぬセンスアンプSA、及びデータキャッシュDCを備える。すなわち、データ回路・ページバッファ13はセンスアンプSA、データキャッシュDCを用いてデータの読み出し及びデータ書き込み、並びに読み出しの外部転送・書き込みデータの取り込みを行う。
ここでは、データ書き込みの場合について具体的に説明する。
不揮発性半導体記憶装置1はメモリコントローラ2から転送されたデータをロードするためのコマンドやアドレスに続いて、データを受信する。
データ回路・ページバッファ13は、入出力回路16を介してデータを受信し、当該書き込みデータをデータキャッシュDCに取り込む。
その後、センスアンプSAは制御回路15からの指示に従ったタイミングで所定の動作を行って、データキャッシュDCに取り込まれたデータを選択メモリセルMCに書き込む。
1.4.<カラムデコーダ14>
カラムデコーダ14は、アドレス・コマンドレジスタ17から入力されたカラムアドレス信号をデコードし、メモリセルアレイ11のカラム方向を選択する。
カラムデコーダ14は、アドレス・コマンドレジスタ17から入力されたカラムアドレス信号をデコードし、メモリセルアレイ11のカラム方向を選択する。
1.5.<制御回路15>
制御回路15は、不揮発性半導体記憶装置全体の動作を制御する。すなわち、アドレス・コマンドレジスタ17から供給された制御信号、コマンド、及びアドレスに基づいて、データの書き込み動作における動作シーケンスを実行する。
制御回路15は、不揮発性半導体記憶装置全体の動作を制御する。すなわち、アドレス・コマンドレジスタ17から供給された制御信号、コマンド、及びアドレスに基づいて、データの書き込み動作における動作シーケンスを実行する。
制御回路15はこのシーケンスを実行するために、不揮発性半導体記憶装置1内に含まれる各回路ブロックの動作を制御する。
例えば、制御回路15は内部電圧発生回路18に対し、所定の電圧を生成するよう制御し、ロウデコーダ12、及びデータ回路・ページバッファ13を介して当該所定の電圧をワード線WLやビット線BLに出力するための所定のタイミングを制御する。
また制御回路15は、書き込み動作時において、ワード線WL、ダミーワード線WLD、及び信号線BGに所定の電圧を出力するためのシーケンスプログラムを保持する。
制御回路15は、このシーケンスプログラムに基づいて複数のルールを生成するものとする。シーケンスプログラムに基づいたルール(第1電圧印加ルール〜第5電圧印加ルール)ついては、後述する図4A〜図4G乃至図6A〜図6Gの書き込み動作にて説明する。
更に、入出力回路16の入出力の状態制御にも関与する。
1.6.<入出力回路16>
入出力回路16は、コマンド、アドレス、及び書き込みデータを外部のホスト機器(図示しない)から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ17に供給し、また書き込みデータをデータ回路・ページバッファ13に供給する。
入出力回路16は、コマンド、アドレス、及び書き込みデータを外部のホスト機器(図示しない)から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ17に供給し、また書き込みデータをデータ回路・ページバッファ13に供給する。
更に、制御回路15の制御に応じて、データ回路・ページバッファ13から供給された読み出しデータをホスト機器へと出力する。
1.7.<アドレス・コマンドレジスタ17>
アドレス・コマンドレジスタ17は、入出力回路16から供給されたコマンド、及びアドレスを一端保持し、次いでコマンドを制御回路15へ、アドレスをロウデコーダ12、及びカラムデコーダ14へと供給する。
アドレス・コマンドレジスタ17は、入出力回路16から供給されたコマンド、及びアドレスを一端保持し、次いでコマンドを制御回路15へ、アドレスをロウデコーダ12、及びカラムデコーダ14へと供給する。
1.8.<内部電圧発生回路18>
内部電圧発生回路18は、制御回路15の制御に基づいて、書き込み動作、読み出し動作、及び消去動作において所定の電圧を発生する。
内部電圧発生回路18は、制御回路15の制御に基づいて、書き込み動作、読み出し動作、及び消去動作において所定の電圧を発生する。
書き込み動作では、内部電圧発生回路18は電圧VPGM(15.0V〜23.0V)、電圧VPASS1(10V)、電圧VPASS2(9V)、電圧VPASS3(6V)、電圧VPASS4(7V)、及び電圧VISO(2V)を発生する。
そして、内部電圧発生回路18は選択ワード線WLに電圧VPGMを、そして非選択ワード線WLに電圧VPASS1〜電圧VPASS3、及び電圧VISO(2V)のいずれか電圧を、そしてダミーワード線WLDBD、及びWLDBSに電圧VPASS4を供給する。
なお、電圧VPGMとは、後述するメモリセルMCが備える電荷蓄積層に電荷を注入し、このメモリセルMCの閾値を別レベルに遷移する程度の大きさの電圧である。
前記VPGM、VPASS1等のそれぞれの電圧は、ここでは、ある書き込みパルス印加動作を行った場合の電圧の一例である。
書き込み動作においては、不揮発性半導体記憶装置が書き込みデータを受信して書き込み動作を開始すると、書き込みパルス印加動作と書き込みベリファイ動作を含む書き込みサイクルを実行して、同時に書きこまれる複数のメモリセルが書き込み終了状態になるまで、書き込みサイクルを繰り返す。
通常、書き込み電圧VPGMは、最初の書き込みサイクルでは、メモリセルがオーバープログラムしない低い電圧が印加され、書き込みサイクルが繰り返される度に、書き込み電圧を所定の電圧だけ増加させて、効率よくすべてのメモリセルに書き込みが行われるように制御される。
また電圧VPASSとは、選択されたメモリストリングMSの中の非選択ワード線WLに印加され、選択されたメモリセルMCが前記閾値のシフトを伴う書き込みの対象となる場合には書き込みが行われ、選択されたメモリセルMCに閾値の上昇をさせない非書き込みに場合や非選択メモリセルに対しては誤書き込みが生じないように最適化された電圧である。
更に電圧VISOとは、メモリストリングMS内に連続するチャネルを電気的に切り離す電圧である。
電圧VISOも前記VPASSと同様に、選択メモリセルの書き込みと非書き込み、および非選択メモリセルへの誤書き込み防止に対して最適化された電圧となる。
3.書き込み動作
次に図4A〜図4Gを用いて書き込み動作について説明する。
図4A〜図4Gは、書き込み動作時でのダミーメモリセルMCDD、MCDS、メモリセルMC、ボトムダミーメモリセルMCDBD、及びMCDBS、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。
次に図4A〜図4Gを用いて書き込み動作について説明する。
図4A〜図4Gは、書き込み動作時でのダミーメモリセルMCDD、MCDS、メモリセルMC、ボトムダミーメモリセルMCDBD、及びMCDBS、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。
図4A〜図4Gに示すように書き込み動作は、矢印のようにメモリストリングMSのソース側からドレイン側に向かって順次実行する。
<メモリセルMC0〜MC20、及びメモリセルMC27〜MC47への書き込み>
図4Aに示すように、ワード線WL0選択時における書き込み動作では、選択ワード線WLの両側±3つに位置する、非選択ワード線WLにそれぞれ2V、6V、及び10Vの電圧をそれぞれ供給し、またダミーワード線WLDBD、及びWLDBSに7Vの電圧を供給する。
図4Aに示すように、ワード線WL0選択時における書き込み動作では、選択ワード線WLの両側±3つに位置する、非選択ワード線WLにそれぞれ2V、6V、及び10Vの電圧をそれぞれ供給し、またダミーワード線WLDBD、及びWLDBSに7Vの電圧を供給する。
具体的には、例えば図4Aの例に従えば、制御回路15に従って内部電圧発生回路18は選択ワード線WL20に書き込み電圧VPGM(23V)を印加し、これに隣接する非選択ワード線WL19、及びWL21に電圧VPASS1(10V)を印加し、更に非選択ワード線WL18、及びWL22に電圧VPASS2(6V)を印加し、更に非選択ワード線WL17、及びWL23に電圧VISO(2V)を印加し、ダミーワード線WLDBD、及びWLDBSに電圧VPASS4(7V)の電圧に印加する。
これを以下では第1電圧印加ルールと呼ぶ。
また、ここでは図示しないメモリセルMC0〜MC19、及びメモリセルMC27〜MC47への書き込みについても、図4Aと同様に第1電圧印加ルールに従って各WLに電圧が印加されて書き込み動作が行われる。
すなわち、メモリセルMC0〜MC20、及びメモリセルMC27〜MC47への書き込みでは、ダミーワード線WLDBD、及びWLDBSに電圧VPASS4(7V)の電圧に印加しつつ、選択ワード線WLには書き込み電圧VPGM(23V)、及びこの選択ワード線WLを中心とした±3までに位置する非選択ワード線WLには、選択ワード線WLに近いものから順に10V、6V、2Vが印加される。ダミーワード線WLDD0、WLDD1、WLDS0、WLDS1に印加される電圧は、選択ワード線がそれらのダミーワード線より±3本より多く離れている場合には、所定の電圧(例えば、VPASS4)が印加され、選択ワード線が±3本以内の範囲にある場合には、選択ワード線からの距離にしたがって、10V、6V、2Vのいずれかが印加されることにしてもよいし、あるいは、選択ワード線の位置によらず、所定の電圧が印加されることにしてもよい。
<メモリセルMC21、及びMC26への書き込み>
図4BにメモリセルMC21を選択した場合、図4GにメモリセルMC26を選択した場合の各ワード線への印加電圧を示す。
図4BにメモリセルMC21を選択した場合、図4GにメモリセルMC26を選択した場合の各ワード線への印加電圧を示す。
この場合、メモリセルMC21、及びMC26への書き込み動作では、制御回路15は上記第1電圧印加ルールを採用せず、後述する第2電圧印加ルールを採用する。
具体的には、第2電圧印加ルールを採用した制御回路15に従って内部電圧発生回路18はダミーワード線WLDBD、及びWLDBSに供給される予定だった電圧VISOではなく、非選択電圧VPASS4(7V)をダミーワード線WLDBD、及びWLDBSに供給する(図4B、及び図4G)。
これは、選択ワード線を基準にした周囲の非選択ワード線電圧(ここでは±3本の範囲の非選択ワード線電圧)よりも、通常、ダミーワード線WLDBD、およびWLDBSに印加している電圧を印加することを優先した結果である。
<メモリセルMC22〜MC25への書き込み>
図4C〜図4Fに、メモリセルMC22〜MC25を選択した時の書き込み時の印加電圧の関係を示す。
図4C〜図4Fに、メモリセルMC22〜MC25を選択した時の書き込み時の印加電圧の関係を示す。
この場合、制御回路15は上記印加ルールと異なる第3電圧印加ルールを採用する。
具体的に説明すると、ワード線WL22〜WL25までを選択して書き込む場合、書き込み対象となったメモリセルMCに隣接する非選択メモリセルMCに上記10Vの電圧を供給しつつ、選択ワード線WLの周囲に位置する非選択ワード線WLに同一の電圧(9V)を供給する(図4C〜図4F参照)。
図4Dを一例に説明すると、第3電圧印加ルールを採用した制御回路15に従って内部電圧発生回路18は選択ワード線WL23に書き込み電圧VPGM(23V)を印加し、これに隣接する非選択ワード線WL22、及びダミーワード線WLDBSに電圧VPASS1(10V)を印加し、更に選択ワード線WL23に対向、及び斜めに位置する非選択ワード線WL24、及びWL25に電圧VPASS2(9V)を印加する。
また、制御回路15に従って内部電圧発生回路18は非選択ワード線WL0〜16、及びWL24〜WL47に電圧VPASS2(9V)を印加する。
ここでは、一例として図4Dを用いて説明したが、図4E、及び図4Fについても同様である。
このような制御は、選択ワード線が、ワード線WL22〜WL25の領域にある場合を制御回路15が識別することによって実現される。この例では、第3電圧印加ルールを適用する選択ワード線の範囲は、ワード線WL22〜25としたが、ワード線WL21〜WL26の範囲としてもよいし、ワード線WL20〜WL27の範囲としてもよい。
この範囲は、第1電圧印加ルールにおいて選択ワード線を基準にした非選択ワード線電圧の適用範囲(±N本、Nは1以上の自然数)を考慮して定められる。すなわち、選択ワード線からどれだけ離れたところにワード線間耐圧に影響する低い電圧(VISO等)が印加されるかによって範囲が決まる。
また、この例では、選択ワード線がワード線WL22〜WL25にあるときに、VPASS2を選択ワード線に対向する非選択ワード線WL24等に印加したが、ワード線間耐圧を緩和できる電圧であればVPASS2でなくてもよく、VISOより高い他の電圧を印加することにしてもよい。
更にセンスアンプSAを含めた書き込み動作での詳細について述べると、図示せぬセンスアンプSAが、ビット線BLに書き込み許可電圧(0V)、又は非書き込み電圧(例えばVDD=2.2V)を転送する。
例えば、ビット線BLに書き込み電圧が転送された場合、メモリストリングMS0に生じたチャネル電位は0Vである。このため、選択ワード線WL23とチャネル電位との電位差によって、“0”データがメモリセルMC23に書き込まれる。
また例えば、ビット線BLに非書き込み電圧が転送された場合、メモリストリングMS0に生じたチャネル電位は図示されていないドレイン側(ビット線側)の選択ゲートにより、フローティング状態となる。
ドレイン側選択ゲートには、ビット線に印加される前述の“0”データ書き込みのための電位は必ずオン状態となって転送でき、また、“1”書きこみのビット線電位が印加された場合には、必ずオフ状態となってフローティング状態になるような最適化されたゲート電圧が印加されている。
例えば、ドレイン側選択ゲートの閾値電圧が、1〜2Vの範囲にある場合には、たとえば、2.5V程度の電圧がゲートに印加される。
この場合、メモリストリングMS0のチャネル電位は、“1”書きこみの場合に、0.5〜1.5V程度に充電された後フローティング状態となる。
その後、図4に示す各ワード線電圧が書き込みパルス印加動作の中で印加されたとき、“1”書きこみこみのチャネル電位は、各ワード線とチャネルの間の容量結合によりフローティングの状態を保って上昇するため、書き込み電圧VPGMが印加されたメモリセルにおいても、書き込みが生じないように非書き込み状態とすることができる。
ここで、図4Aや図4Gのような第1電圧印加ルールを適用した場合のメリットについて述べる。
まず、“1”書きこみ(非書き込み)のメモリストリングにおいては、VPASS等が印加されると、フローティング状態のチャネル電位が容量結合によりブーストされるが、VISOが印加された非選択ワード線部はチャネルブーストをほとんど生じない。
このため、VISOが印加されたメモリセルのところで、メモリストリング内のチャネル電位を分離することができることである。
したがって、VISOが選択ワード線よりもソース側の非選択ワード線に印加されれば、先に書き込みが終了したソース側のチャネル電位を切り離し、選択セルを含むドレイン側チャネル領域を効率よくブーストさせることができる。
また、VISOが選択ワード線から所定本数離れたソース側とドレイン側の両方の非選択ワード線に印加された場合には、選択セルを含むチャネル領域を狭くすることで、ローカルなチャネルブーストになる。
これにより、ローカルなチャネル領域を効率よくブーストできるようになったり、あるいは、選択セルがメモリストリング内のどこにあっても、ブーストされるチャネル電位が同様に制御されて、メモリストリング内全体の誤書き込みに対する設定マージンが広くとれる可能性がある。
しかし、一方でVISOを使うことによる注意点もある。
注意点とは、メモリストリングの複数のワード線に印加する電圧の範囲が広がり、ワード線間の電位差が大きくなり耐圧に関して2つのケアが必要になることである。
まず1点目は、上下のWL間に印加される電位差が大きくなるため耐圧条件が厳しくなるだけでなく、メモリストリング内でバンド間トンネル電流が流れVPGMを印加したワード線WLと、VISOを印加したワード線WL間で誤書き込みが生じる可能性がある。
そこで、図4Aに示すように、書き込み電圧VPGMが印加される選択ワード線とVISOが印加される非選択ワード線の間にVPASS1等の電圧が印加される1本以上の非選択ワード線を設定する。
2点目は、メモリセルアレイの構造上、生じてしまうワード線WL間の電位差である。すなわち、書き込み電圧を印加するワード線WLとVISOを印加するワード線WLとが狭い間隔で向かい合うといった問題がある。
以下では第1電圧印加ルールを保ったまま、バックゲートBG近くのメモリセルMCを選択して書き込み動作を行うことを考える。
例えば、ワード線WL22を選択する場合を考える。
この場合、ワード線WL22に電圧VPGM、ワード線WL23に電圧VPASS1、ワード線WL24に電圧VPASS2、ワード線WL25にVISOが印加される。
あるいは、ワード線WL23を選択した時は以下のようである。
すなわち、ワード線WL23に電圧VPGM、ダミーワード線WLDBSに電圧VPASS4、WLDBDに電圧VPASS4、ワード線WL24にVISOが印加される。
このような電圧印加ルールにより、非選択ワード線に印加されるVISOがバックゲートで折り返された後、書き込み電圧を印加するワード線の真横、あるいは、斜めの非選択ワード線の位置にきてしまうことがある。
3Dメモリにおいては、ワードWL線を分離するスリットのサイズやメモリーホールのサイズが、セルサイズを決めている。
ワード線WLのスリットに関しては、上層のワード線WLよりも下層のワード線WLの方が狭くなる傾向がある。
すなわち、スリットを介したワード線WL間の耐圧に関しては、下層のワード線WL間の方が低くなる傾向がある。したがって、第1電圧印加ルールのみでワード線WLへの印加電圧を決めると、スリットを介したワード線WL間でショートを引き起こす可能性がある。
あるいは、そのショートが生じないようにスリットのサイズを大きくして、つまり、セルサイズを大きく設定する必要があった。
そこで、今回の実施形態のように、バックゲートBGに近い所定領域に選択ワードWLがあった場合には、VISOを印加しない特別な電圧印加ルールを適用する。
ワード線WLのショートが生じた場合には、そのメモリブロックは使えない領域となってしまうので、バックゲートBG近くの所定領域ではVISOを使わない電圧印加ルールを適用する。
各ワード線WLに印加する電圧は、その電圧印加ルールに基づいて最適化を行う。
<第1の実施形態に係る効果>
第1の実施形態に係る不揮発性半導体記憶装置であると、(1)の効果を得ることが出来る。
(1)ワード線WL間のショートを抑制することが出来る。
図2に示すメモリストリングMSの構造上、隣接ワード線WL間の距離は非常に狭い。
第1の実施形態に係る不揮発性半導体記憶装置であると、(1)の効果を得ることが出来る。
(1)ワード線WL間のショートを抑制することが出来る。
図2に示すメモリストリングMSの構造上、隣接ワード線WL間の距離は非常に狭い。
このため、書き込み電圧VPGM(23V)が供給されたメモリセルMCと、それに対向、及び斜めに位置し、例えば電圧VISO(2V)が供給されたメモリセルMCと、の間の電位差によりショートを起こしてしまう恐れがある。
これに対し、第1の実施形態に係る不揮発性半導体記憶装置であると、制御回路15は上述した第3電圧印加ルールに従って、各ワード線WLに所定の電圧を供給する。
つまり、図4C〜図4Fに示すように、選択ワード線WLに対向、及び斜めに位置するメモリセルMCに例えば9V、10Vの電圧を供給しているため、ワード線間に印加される電位差を緩和することができ、メモリセルMC間のショートを抑制することが出来る。
[第2の実施形態]
次に図5A〜図5Gを用いて第2の実施形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態では、上記第1の実施形態において更に誤書き込み耐性を改善したものである。第2の実施形態では構成が同一であるため、説明を省略する。
次に図5A〜図5Gを用いて第2の実施形態に係る不揮発性半導体記憶装置について説明する。第2の実施形態では、上記第1の実施形態において更に誤書き込み耐性を改善したものである。第2の実施形態では構成が同一であるため、説明を省略する。
1.書き込み動作
図5A〜図5Gは、書き込み動作時でのダミーメモリセルMCDD、MCDS、メモリセルMC、ボトムダミーメモリセルMCDBD、及びMCDBS、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。
図5A〜図5Gは、書き込み動作時でのダミーメモリセルMCDD、MCDS、メモリセルMC、ボトムダミーメモリセルMCDBD、及びMCDBS、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。
上記同様、図5A〜図5GはメモリセルMC20〜MC26のそれぞれを選択した場合の書き込み動作である。
<メモリセルMC0〜MC20、及びメモリセルMC27〜MC47への書き込み>
図5Aに示すように、ワード線WL20選択時における書き込み動作、及びここでは図示しないメモリセルMC0〜MC19、及びメモリセルMC27〜MC47への書き込みについては、上記第1の実施形態と同一であるため説明を省略する。
図5Aに示すように、ワード線WL20選択時における書き込み動作、及びここでは図示しないメモリセルMC0〜MC19、及びメモリセルMC27〜MC47への書き込みについては、上記第1の実施形態と同一であるため説明を省略する。
<メモリセルMC21、及びMC26への書き込み>
図5B、及び図5Gに示すように、メモリセルMC21、及びMC26への書き込み動作は、上記第1の実施形態と同様に第2電圧印加ルールを採用した書き込み動作であるため説明を省略する。
図5B、及び図5Gに示すように、メモリセルMC21、及びMC26への書き込み動作は、上記第1の実施形態と同様に第2電圧印加ルールを採用した書き込み動作であるため説明を省略する。
<メモリセルMC22、MC23、MC24、及びMC25への書き込み>
図5C、図5D、図5E、及び図5Fでの書き込み動作は、後述する第4電圧印加ルールを採用する。
図5C、図5D、図5E、及び図5Fでの書き込み動作は、後述する第4電圧印加ルールを採用する。
具体的には、上記第3電圧印加ルール採用していた電圧VPASS2(9V)に代えて、電圧VPASS1(10V)を非選択ワード線WL及びダミーワード線WLに印加するものである。この第4電圧印加ルールは、メモリストリングMSの上層に位置するメモリセルMC(非選択メモリセルMC)にも及ぶ。以下ではこの電圧供給ルールを、第4電圧印加ルールと呼ぶ。
つまり、例えば図5Dの例に従えば、制御回路15に従って内部電圧発生回路18は選択ワード線WL23に書き込み電圧VPGM(23V)を印加し、これに隣接する非選択ワード線WL22、及びWL24に電圧VPASS1(10V)を印加し、更に選択ワード線WL23に対向、及び斜めに位置する非選択ワード線WL24、25、及びダミーワード線WLWLDBDにもVPASS1(10V)を印加する。
また、制御回路15に従って内部電圧発生回路18は非選択ワード線WL0〜21、及びWL26〜WL47に電圧VPASS1(10V)を印加する。
ここで、メモリストリングMS全体に電圧VPASS1(10V)を供給する理由について図5A、図5Dを用いて定性的に説明する。
まず図5Aについて説明する。
図5Aでは選択ワード線WL20の両端に位置する非選択ワード線WL17、及びWL23に電圧VISO(2V)が供給されている。
図5Aでは選択ワード線WL20の両端に位置する非選択ワード線WL17、及びWL23に電圧VISO(2V)が供給されている。
このため、このストリングが非書き込みとなる場合には、メモリセルMC17、及びMC23によって、メモリセル18〜メモリセルMC22のチャネルが電気的に閉じられた領域となり、前述のローカルなチャネルブーストが生じる状況になっている。
しかし、図5Dのように選択ワード線WLに隣接するワード線WL(例えば、WL20、WL25)に供給する電圧を電圧VISO(2V)=≫電圧VPASS1(10V)に切り替えると、上記電気的に閉じられた空間が消滅する。
すなわち、図5DにおけるメモリセルMC0〜MC19、及びメモリセルMC27〜MC47、とチャネルが電気的に接続されうる状態となる。
従って、非書き込み動作では選択メモリセルMC23のチャネルがほとんどすべてのワード線によるチャネルブーストによって決まる電位となる。この時、図5Aの電圧印加ルールにおいて最適化された各非選択ワード線電圧をそのまま、第4の電圧印加ルールに適用すると、十分なチャネル電位に昇圧されない可能性があり、そのチャネル電位が適切な範囲に入っていなければ誤書き込みが生じる可能性がある。
ここで、図4Dの非書き込み時のチャネル電位が、図5Aの非書き込み時のチャネル電位よりも低くなる場合には、図5Dに示すように、非選択ワード線WL0〜WL20、WL24〜WL47等に印加する非選択ワード線電圧を高めて、誤書き込みが生じない十分なチャネル電位になるように制御する。この例では、ダミーワード線WLDBS,WLDBD、および、バックゲートも含めて、図5Aよりも高い電圧が印加されている。
ここで、たとえば、WL24〜WL47のように、10Vが印加されているところは、VPASS2がVPASS1に変更された、としてもよいし、VPASS2のままであるが選択ワード線が所定の範囲(これの例ではWL22〜25)にある場合には、出力電圧が9Vから10Vに変更される、としてもよい。
これにより、非書き込みであっても選択メモリセルMC23のチャネル電位を上昇させることで、誤書き込みを抑制させることが出来る。
逆に、図5Aの非書き込み時の昇圧されたチャネル電位が、図4Dの非書き込み時の昇圧されたチャネル電位よりも低くなる場合には、図5Dの電圧印加ルール適用時の非選択ワード線電圧は、逆に低い電圧へと変更されることもある。
非書き込み時のチャネル電位は、非選択ワード線に印加する電圧、ワード線に書きこむ順番、電圧印加ルールの適用ワード線範囲によって、変化するため、このように電圧印加ルールを変更する場合の調整の仕方は、その状況によって調整、最適化される。
なお、ここでは、一例として図5Dを用いて書き込み動作について説明したが、図5C、図5E、及び図5Fについても同様であるため、説明を省略する。
<第2の実施形態に係る効果>
第2の実施形態に係る不揮発性半導体記憶装置であると、上記(1)の効果に加え、下記(2)の効果を得る異が出来る。
(2)誤書き込みを抑制させることが出来る。(その1)
上述したように、第2の実施形態に係る不揮発性半導体記憶装置であると、非選択ワード線WLに印加する電圧を変更する。
第2の実施形態に係る不揮発性半導体記憶装置であると、上記(1)の効果に加え、下記(2)の効果を得る異が出来る。
(2)誤書き込みを抑制させることが出来る。(その1)
上述したように、第2の実施形態に係る不揮発性半導体記憶装置であると、非選択ワード線WLに印加する電圧を変更する。
このため、実施例1で記載のワード線間の電位差を緩和しつつ、選択メモリセルMCのチャネル電位を適切に調節することが出来る。従って、誤書き込みを抑制させることが出来る。
[第3の実施形態]
次に図6A〜図6Gを用いて第3の実施形態に係る不揮発性半導体記憶装置について説明する。第3の実施形態では、BGのゲートに印加する電圧(9Vに固定)との兼ね合いを考慮し、ダミーワード線WLDBD、WLDBSへ供給する電圧を一定条件下固定させるものである。これにより、ダミーワード線WLに供給する電圧の値を最適化する。
次に図6A〜図6Gを用いて第3の実施形態に係る不揮発性半導体記憶装置について説明する。第3の実施形態では、BGのゲートに印加する電圧(9Vに固定)との兼ね合いを考慮し、ダミーワード線WLDBD、WLDBSへ供給する電圧を一定条件下固定させるものである。これにより、ダミーワード線WLに供給する電圧の値を最適化する。
第3の実施形態についても上記第1、第2の実施形態と構成が同一であるため、説明を省略する。以下、第3の実施形態に係る書き込み動作について説明する。
1.書き込み動作
図6A〜図6Gを用いて書き込み動作について説明する。
図6A〜図6Gは、メモリセルMC20〜MC26のそれぞれを選択した場合の書き込み動作であって、ダミーメモリセルMCDD、MCDS、メモリセルMC、ボトムダミーメモリセルMCDBD、及びMCDBS、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。
図6A〜図6Gを用いて書き込み動作について説明する。
図6A〜図6Gは、メモリセルMC20〜MC26のそれぞれを選択した場合の書き込み動作であって、ダミーメモリセルMCDD、MCDS、メモリセルMC、ボトムダミーメモリセルMCDBD、及びMCDBS、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。
<メモリセルMC0〜MC20、及びメモリセルMC27〜MC47への書き込み>
図6Aに示すように、ワード線WL20選択時における書き込み動作、及びここでは図示しないメモリセルMC0〜MC19、及びメモリセルMC27〜MC47への書き込みについては、上記第1、及び第2の実施形態と同一であるため説明を省略する。
図6Aに示すように、ワード線WL20選択時における書き込み動作、及びここでは図示しないメモリセルMC0〜MC19、及びメモリセルMC27〜MC47への書き込みについては、上記第1、及び第2の実施形態と同一であるため説明を省略する。
<メモリセルMC21、及びMC26への書き込み>
図6B、及び図6Gに示すように、メモリセルMC21、及びMC26への書き込み動作は、上記第1、及び第2の実施形態と同様に第2電圧印加ルールを採用した書き込み動作であるため説明を省略する。
図6B、及び図6Gに示すように、メモリセルMC21、及びMC26への書き込み動作は、上記第1、及び第2の実施形態と同様に第2電圧印加ルールを採用した書き込み動作であるため説明を省略する。
<メモリセルMC22、MC23、MC24、及びMC25への書き込み>
次にメモリセルMC22、MC23、MC24、及びMC25への書き込み動作について説明する。図6C、図6D、図6E、及び図6Fでの書き込み動作は、後述する第5電圧印加ルールを採用する。
次にメモリセルMC22、MC23、MC24、及びMC25への書き込み動作について説明する。図6C、図6D、図6E、及び図6Fでの書き込み動作は、後述する第5電圧印加ルールを採用する。
第5電圧印加ルールは、制御回路15に従って内部電圧発生回路18がバックゲートトランジスタBGのゲートに9Vを固定して供給しつつ、ダミーワード線WLDBD、及びWLDBSが、選択ワード線WLに隣接する場合、そのダミーワード線WLDBD、及びDBSに供給する電圧をそれまで印加された電圧VPASS4(7V)から電圧VPASS1(10V)に切り替えるものである。
すなわち、ダミーワード線WLDBD、及びWLBDSが選択ワード線WLに隣接する場合には、選択ワード線と隣接する非選択ワード線電圧の関係を一定のものにするために、電圧VPASS1(10V)を優先するものである。一方で、それ以外の場合には、バックゲートとそれに隣接するダミーワード線WLDBDおよびWLDBSへの印加電圧の関係を一定のものとする電圧印加ルールである。
具体的には、例えばワード線WL23選択時を示した図6Dを例に挙げると、制御回路15に従って内部電圧発生回路18は選択ワード線WL23に書き込み電圧VPGM(23V)を印加し、これに隣接するダミーワード線WLWLDBSに印加する電圧をVPASS4(7V)からVPASS1(10V)に切り替える。
更に例えば図6Eを例に挙げて説明すると、制御回路15に従って内部電圧発生回路18は選択ワード線WL24に書き込み電圧VPGM(23V)を印加し、これに隣接するダミーワード線WLWLDBDに印加する電圧をVPASS4(7V)からVPASS1(10V)に切り替える。
ここで、ダミーワード線WLDBSは選択ワード線WLに隣接しないため、内部電圧発生回路18は、それまで印加していた電圧VPASS1(10V)を電圧VPASS4(7V)に切り替える。
<第3の実施形態に係る効果>
第3の実施形態に係る不揮発性半導体記憶装置であると、上記(1)、及び(2)の効果に加え、下記(3)の効果を得る異が出来る。
(3)誤書き込みを低減することが出来る。(その2)
第3の実施形態に係る不揮発性半導体記憶装置であると、図6D、及び図6Eに示すように、ワード線WL23を書き込み対象とした場合であっても、バックゲートトランジスタBGに印加する電圧と、ダミーワード線WLBDB、BDSに印加する電圧を一定条件下固定している。
第3の実施形態に係る不揮発性半導体記憶装置であると、上記(1)、及び(2)の効果に加え、下記(3)の効果を得る異が出来る。
(3)誤書き込みを低減することが出来る。(その2)
第3の実施形態に係る不揮発性半導体記憶装置であると、図6D、及び図6Eに示すように、ワード線WL23を書き込み対象とした場合であっても、バックゲートトランジスタBGに印加する電圧と、ダミーワード線WLBDB、BDSに印加する電圧を一定条件下固定している。
バックゲートトランジスタBGは、他のメモリセルやダミーメモリセルと形状が異なりデバイスの特性も異なっている。したがって、それに隣接するダミーワード線への印加電圧も含めて最適な設定にしておかないと、バックゲートに近いセルを選択した書き込み動作において誤書き込みが生じやすくなる。そこで、バックゲートBGに最適化された印加電圧をできるだけ一定に保つようにして、一方で選択ワード線の隣接ワード線電位だけは、選択ワード線の書き込み・非書き込み特性に影響を与えやすいために所定の印加電圧の関係を保つようにする。
従って、第3の実施形態に係る不揮発性半導体記憶装置であると、下層領域に位置するワード線WL間の電圧緩和をおこないつつ、その下層領域に位置するワード線WLを書き込み対象とした場合のデータ誤書き込みを低減することが出来る。
従って、第3の実施形態に係る不揮発性半導体記憶装置であると、下層領域に位置するワード線WL間の電圧緩和をおこないつつ、その下層領域に位置するワード線WLを書き込み対象とした場合のデータ誤書き込みを低減することが出来る。
なお、上述した書き込み動作では、制御回路15に従って内部電圧発生回路18に所定の電圧を発生し、それを各ワード線WL、ダミーワード線WLDBS、WLBDB、及びBGに印加するよう制御していたが、これに限られない。
例えば、図1において不揮発性半導体記憶装置1内に電圧印加ルール設定ROM(図示せぬ)を更に設け、制御回路15がこの電圧印加ルール設定ROMを参照することで、内部電圧発生回路18を制御してもよい。
この場合、電圧印加ルール設定ROMには、上記第1電圧印加ルール〜第5電圧印加ルールまでを保持することになる。
なお、各実施形態において、
(1)読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V,0.21V〜0.31V,0.31V〜0.4V,0.4V〜0.5V,0.5V〜0.55Vいずれかの間にしてもよい。
(1)読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V,0.21V〜0.31V,0.31V〜0.4V,0.4V〜0.5V,0.5V〜0.55Vいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V,1.8V〜1.95V,1.95V〜2.1V,2.1V〜2.3Vいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V,3.2V〜3.4V,3.4V〜3.5V,3.5V〜3.6V,3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間(tR)としては、例えば25μs〜38μs,38μs〜70μs,70μs〜80μsの間にしてもよい。
(2)書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、上述した15.0V〜23.0Vの他に下記電圧であってもよい。
具体的には、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V,14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
また、非選択のワード線に印加される電圧としては、上述した7.0V〜10.0Vの他に下記電圧であってもよい。
具体的には、非選択のワード線に印加される電圧として例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs,1800μs〜1900μs,1900μs〜2000μsの間にしてもよい。
(3)消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V,14.8V〜19.0V,19.0V〜19.8V,19.8V〜21Vの間であってもよい。
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V,14.8V〜19.0V,19.0V〜19.8V,19.8V〜21Vの間であってもよい。
消去動作の時間(tErase)としては、例えば3000μs〜4000μs,4000μs〜5000μs,4000μs〜9000μsの間にしてもよい。
(4)メモリセルの構造は、
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
11…プレーンP(Plane)、12…ロウデコーダ、13…データ回路・ページバッファ、14…カラムデコーダ、15…制御回路、18…内部電圧発生回路
Claims (4)
- 半導体層上に配置され、第1範囲内に設けられたメモリセルと、前記第1範囲外に設けられたメモリセルと、から構成されるメモリストリングを複数含むメモリセルアレイと、
書き込み電圧、第1電圧、及び前記第1電圧よりも大きな第2電圧を生成する電圧発生回路と、
前記第1範囲外に位置するメモリセルを書き込み対象とする場合、書き込み対象の前記メモリセルの両側に隣接する非選択メモリセルに前記第1電圧を供給し、
前記第1範囲内のいずれかメモリセルを書き込み対象とした場合、前記第1範囲内の前記書き込み対象外の前記メモリセルに前記第2電圧を供給する、よう前記電圧発生回路を制御する制御部と
を具備し、
前記第1範囲には、下から順に形成された第1ダミーセル、第1メモリセル、第2メモリセル、及び第3メモリセル、下から順に形成された第2ダミーセル、第4メモリセル、第5メモリセル、及び第6メモリセル、並びに前記第1ダミーセルと前記第2ダミーセルとの間に形成され、前記半導体層内に形成されたバックゲートトランジスタと、が設けられる不揮発性半導体記憶装置。 - 前記電圧発生回路は、前記第2電圧よりも大きな第3電圧を生成し、
前記制御部は、前記第1範囲内のいずれかメモリセルを書き込み対象とする場合、前記第1範囲内の前記書き込み対象外の前記メモリセルに前記第3電圧を供給するよう前記電圧発生回路を制御する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御部は、前記第1範囲外に位置する前記メモリセルに前記第3電圧を供給するよう前記電圧発生回路を制御する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記電圧発生回路は、前記第2電圧よりも小さく、且つ前記バックゲートトランジスタとの電圧を緩和可能な第4電圧を生成し、
前記第1範囲内のいずれかメモリセルを書き込み対象とする場合、
前記電圧発生回路は、前記第1電圧を前記バックゲートトランジスタのゲートに印加し、
前記第4電圧を前記第3電圧が印加されていない前記第1ダミーセル又は前記第2ダミーセルのゲートに印加する
ことを特徴とする請求項2、又は3記載の不揮発性半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014052946A JP2015176626A (ja) | 2014-03-17 | 2014-03-17 | 不揮発性半導体記憶装置 |
TW103122717A TWI534812B (zh) | 2014-03-17 | 2014-07-01 | Nonvolatile semiconductor memory device |
US14/469,508 US20150262681A1 (en) | 2014-03-17 | 2014-08-26 | Non-volatile semiconductor memory device |
CN201410490067.8A CN104934065B (zh) | 2014-03-17 | 2014-09-23 | 非易失性半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014052946A JP2015176626A (ja) | 2014-03-17 | 2014-03-17 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015176626A true JP2015176626A (ja) | 2015-10-05 |
Family
ID=54069563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014052946A Abandoned JP2015176626A (ja) | 2014-03-17 | 2014-03-17 | 不揮発性半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20150262681A1 (ja) |
JP (1) | JP2015176626A (ja) |
CN (1) | CN104934065B (ja) |
TW (1) | TWI534812B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075169A (ja) * | 2012-10-05 | 2014-04-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
US10424348B2 (en) | 2017-09-08 | 2019-09-24 | Toshiba Memory Corporation | Control method for memory device |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9460805B1 (en) * | 2015-10-19 | 2016-10-04 | Sandisk Technologies Llc | Word line dependent channel pre-charge for memory |
KR102336659B1 (ko) * | 2017-09-05 | 2021-12-07 | 삼성전자 주식회사 | 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법 |
US11232841B2 (en) | 2017-09-05 | 2022-01-25 | Samsung Electronics Co., Ltd. | Methods of operating memory devices based on sub-block positions and related memory system |
US11164638B2 (en) | 2018-07-03 | 2021-11-02 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
US11631465B2 (en) | 2018-07-03 | 2023-04-18 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
KR102601213B1 (ko) * | 2018-07-03 | 2023-11-10 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법 |
US11282849B2 (en) | 2019-09-03 | 2022-03-22 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device utilizing dummy memory block as pool capacitor |
WO2021042264A1 (en) * | 2019-09-03 | 2021-03-11 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device utilizing dummy memory block as pool capacitor |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7511995B2 (en) * | 2006-03-30 | 2009-03-31 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
JP2008146771A (ja) * | 2006-12-12 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
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US8755227B2 (en) * | 2012-01-30 | 2014-06-17 | Phison Electronics Corp. | NAND flash memory unit, NAND flash memory array, and methods for operating them |
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-
2014
- 2014-03-17 JP JP2014052946A patent/JP2015176626A/ja not_active Abandoned
- 2014-07-01 TW TW103122717A patent/TWI534812B/zh not_active IP Right Cessation
- 2014-08-26 US US14/469,508 patent/US20150262681A1/en not_active Abandoned
- 2014-09-23 CN CN201410490067.8A patent/CN104934065B/zh not_active Expired - Fee Related
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US11264061B2 (en) | 2017-09-08 | 2022-03-01 | Kioxia Corporation | Control method for memory device |
Also Published As
Publication number | Publication date |
---|---|
CN104934065B (zh) | 2019-02-01 |
TWI534812B (zh) | 2016-05-21 |
US20150262681A1 (en) | 2015-09-17 |
CN104934065A (zh) | 2015-09-23 |
TW201537572A (zh) | 2015-10-01 |
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A621 | Written request for application examination |
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