JP2015149439A - Electronic component mounting structure and manufacturing method of the same - Google Patents

Electronic component mounting structure and manufacturing method of the same Download PDF

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Abstract

PROBLEM TO BE SOLVED: To provide an electronic component mounting structure which achieves a narrow pitch between electronic components mounted on a wiring board.SOLUTION: A mounting structure 1A includes: an electronic component 10A including external electrodes 15, 16: a wiring board 20 including gaps 27, 28 of a solder resist 22 formed on lands 25, 26; and bonding parts 31, 32 composed of a solder bonding material. Respective external electrodes 15, 16 include coverage parts 15c, 15d and coverage parts 16c, 16d which cover lateral faces 11c1, 11c2 located opposite to each other in a width direction W of an element assembly 11. The bonding parts 31, 32 cover the coverage parts 15c, 15d and the coverage parts 16c, 16d, respectively. Each maximum value of the maximum dimensions in a width direction W of the coverage parts 15c, 15d, 16c, 16d is equal to or less than 6% each maximum outside dimensions of each of parts of the electronic component 10A in a width direction where the external electrodes 15, 16 are formed.

Description

本発明は、直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなる電子部品の実装構造体（以下、単に実装構造体とも称する）およびその製造方法に関する。   The present invention relates to an electronic component mounting structure (hereinafter also simply referred to as a mounting structure) in which a rectangular parallelepiped electronic component is mounted on a wiring board using a solder bonding material, and a method for manufacturing the same.

近年、電子機器のコンパクト化の要請に伴い、受動部品としての抵抗素子やコンデンサ素子等に代表される電子部品の小型化が進んでいる。たとえば、コンデンサ素子の一種である積層セラミックコンデンサにおいては、その小型化が飛躍的に進んでおり、高さ方向、幅方向および奥行き方向における外形寸法のいずれもが３．２［ｍｍ］を下回る積層セラミックコンデンサが汎用されており、さらには、その外形寸法のいずれもが０．６［ｍｍ］を下回る積層セラミックコンデンサが実用化されるに至っている。   2. Description of the Related Art In recent years, electronic components typified by resistance elements and capacitor elements as passive components have been downsized in response to requests for downsizing electronic devices. For example, in a monolithic ceramic capacitor which is a kind of capacitor element, the miniaturization has progressed drastically, and the outer dimensions in the height direction, the width direction and the depth direction are all less than 3.2 [mm]. Ceramic capacitors are widely used, and furthermore, multilayer ceramic capacitors whose outer dimensions are all less than 0.6 mm have been put into practical use.

一般に、受動部品としての電子部品は、部品本体である素体の表面に設けられた一対の外部電極を有しており、配線基板に設けられた一対のランドに対してこれら一対の外部電極が対応付けて半田接合材によって接合されることにより、配線基板に実装される。   In general, an electronic component as a passive component has a pair of external electrodes provided on the surface of an element body that is a component main body, and the pair of external electrodes is connected to a pair of lands provided on a wiring board. The printed circuit board is mounted on the wiring board by being associated and bonded by a solder bonding material.

この種の電子部品においては、上述した一対の外部電極が、所定方向において互いに離間して位置する素体の一対の端部を覆うように（すなわち、当該方向において相対して位置する端面のみならずこれに隣接する面の当該端面寄りに位置する部分を含む素体の表面を覆うように）設けられるか、あるいは、素体の底面のみに互いに離間して位置するように設けられるか、のいずれかの構成が採用されることが一般的である。   In this type of electronic component, the above-described pair of external electrodes may cover only a pair of end portions of the element body that are spaced apart from each other in a predetermined direction (that is, only end surfaces that are positioned relative to each other in that direction). Whether it is provided so as to cover the surface of the element body including the portion located near the end face of the surface adjacent to this), or provided to be separated from each other only on the bottom surface of the element body. In general, either configuration is adopted.

なお、前者の構成が採用された電子部品を具備した実装構造体が開示された文献としては、たとえば特開２００７−４３１４４号公報（特許文献１）があり、後者の構成が採用された電子部品を具備した実装構造体が開示された文献としては、たとえば特開２００６−３３９３３７号公報（特許文献２）がある。   As a document disclosing a mounting structure including an electronic component employing the former configuration, there is, for example, Japanese Patent Laid-Open No. 2007-43144 (Patent Document 1), and an electronic component employing the latter configuration. Japanese Unexamined Patent Application Publication No. 2006-339337 (Patent Document 2) is an example of a document that discloses a mounting structure including the above.

特開２００７−４３１４４号公報JP 2007-43144 A 特開２００６−３３９３３７号公報JP 2006-339337 A

電子部品の実装構造体としての回路基板を可能な限り小型化する観点からは、上述した電子部品の実装に必要となる配線基板上の面積（いわゆる実装面積）を狭小化することが重要になる。当該実装面積を狭小化することが可能になれば、隣り合うように実装される電子部品間の距離を狭くすること（すなわち狭隣接化）が可能になり、回路基板の小型化が可能になる。   From the viewpoint of miniaturizing the circuit board as the electronic component mounting structure as much as possible, it is important to reduce the area (so-called mounting area) on the wiring board necessary for mounting the electronic component described above. . If the mounting area can be reduced, the distance between electronic components mounted so as to be adjacent to each other can be reduced (that is, narrower adjacent), and the circuit board can be reduced in size. .

ここで、上述した前者の構成を採用した場合には、電子部品の実装の際に、素体の端面およびこれに隣接する面を覆うように設けられた外部電極の表面に沿って半田接合材が濡れ上がることになるため、高いセルフアライメント効果が発揮されることになり、電子部品がより適切な位置に実装されることとなって、上述した狭隣接化の観点から有利なものとなる。しかしながら、実装の際に濡れ上がる半田接合材の量が多くなった場合には、電子部品の実装後において当該電子部品の側面に付着した部分の半田接合材の厚みが厚くなってしまい、隣り合って配置される電子部品同士が短絡してしまうことを防止する観点からは、結局のところ十分なマージンを確保することが必要となってしまい、狭隣接化が阻害されてしまうという問題があった。   Here, when the former configuration described above is adopted, a solder bonding material is provided along the surface of the external electrode provided so as to cover the end surface of the element body and the surface adjacent thereto when mounting the electronic component. Therefore, a high self-alignment effect is exhibited, and the electronic component is mounted at a more appropriate position, which is advantageous from the viewpoint of narrowing the above-described narrowing. However, when the amount of solder bonding material that gets wet during mounting increases, the thickness of the solder bonding material that adheres to the side surface of the electronic component after mounting the electronic component becomes thicker and adjacent to each other. From the standpoint of preventing short-circuiting between electronic components that are arranged in the end, it is necessary to secure a sufficient margin in the end, and there is a problem that narrowing of the adjacent parts is hindered. .

一方、上述した後者の構成を採用した場合には、半田接合材の濡れ上がりがないため、上述した如くの問題が発生せず、この意味において上述した狭隣接化の観点から有利なものとなるが、その反面、電子部品の実装の際に得られるセルフアライメント効果が低くなるため、電子部品が傾いた状態で実装されるおそれが高くなり、隣り合って配置される電子部品同士が短絡してしまうことを防止する観点からは、結局のところ十分なマージンを確保することが必要となってしまい、狭隣接化が阻害されてしまうという問題があった。   On the other hand, when the latter configuration described above is employed, the solder joint material does not wet up, so that the problem as described above does not occur, and in this sense, it is advantageous from the viewpoint of the narrowing adjacent. However, since the self-alignment effect obtained when mounting electronic components is low, there is a high risk that the electronic components will be mounted in an inclined state, and adjacent electronic components will be short-circuited. From the viewpoint of preventing this, there is a problem that after all, it is necessary to secure a sufficient margin, and narrowing of the adjacency is hindered.

このような問題は、特に上述した如くの小型化が図られた電子部品が実装されてなる実装構造体を製造する場合に顕在化するものであり、その解決が強く求められているところである。   Such a problem becomes particularly apparent when manufacturing a mounting structure in which electronic components that have been reduced in size as described above are mounted, and there is a strong demand for a solution thereof.

したがって、本発明は、上述した問題点を解決すべくなされたものであり、配線基板上に実装される電子部品間の狭隣接化が図られた電子部品の実装構造体およびその製造方法を提供することを目的とする。   Accordingly, the present invention has been made to solve the above-described problems, and provides an electronic component mounting structure in which electronic components mounted on a wiring board are narrowly adjacent and a method for manufacturing the same. The purpose is to do.

本発明の第１の局面に基づく電子部品の実装構造体は、直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなるものであって、以下の前提となる構成を有している。   The electronic component mounting structure according to the first aspect of the present invention is a structure in which a rectangular parallelepiped electronic component is mounted on a wiring board using a solder bonding material, and has the following assumptions: ing.

上記電子部品は、厚み方向において相対して位置する第１主面および第２主面、上記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、上記厚み方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、上記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含んでいる。上記第１外部電極は、上記第１端面寄りに位置する部分の上記第２主面を覆う第１被覆部と、上記第１端面を覆う第２被覆部と、上記第１端面寄りに位置する部分の上記第１側面を覆う第３被覆部と、上記第１端面寄りに位置する部分の上記第２側面を覆う第４被覆部と、上記第１端面寄りに位置する部分の上記第１主面を覆う第５被覆部とを有している。上記第２外部電極は、上記第２端面寄りに位置する部分の上記第２主面を覆う第６被覆部と、上記第２端面を覆う第７被覆部と、上記第２端面寄りに位置する部分の上記第１側面を覆う第８被覆部と、上記第２端面寄りに位置する部分の上記第２側面を覆う第９被覆部と、上記第２端面寄りに位置する部分の上記第１主面を覆う第１０被覆部とを有している。   The electronic component includes a first main surface and a second main surface that are positioned in the thickness direction, a first end surface and a second end surface that are positioned in the length direction orthogonal to the thickness direction, and the thickness. An element body including a first side surface and a second side surface that are positioned relative to each other in the width direction orthogonal to both the direction and the length direction, and a first external electrode and a first outer electrode that are positioned apart from each other in the length direction 2 external electrodes. The first external electrode is positioned near the first end surface, a first covering portion that covers the second main surface at a portion positioned near the first end surface, a second covering portion that covers the first end surface, and the first end surface. A third covering portion covering the first side surface of the portion, a fourth covering portion covering the second side surface of the portion located near the first end surface, and the first main portion of the portion located near the first end surface. And a fifth covering portion that covers the surface. The second external electrode is located near the second end surface, a sixth covering portion that covers the second main surface, a seventh covering portion that covers the second end surface, and a portion near the second end surface. An eighth covering portion that covers the first side surface of the portion, a ninth covering portion that covers the second side surface of the portion located near the second end surface, and the first main portion of the portion located near the second end surface And a tenth covering portion covering the surface.

上記配線基板は、主表面を有する基材部と、互いに離間して位置するように上記主表面上に形成された第１ランドおよび第２ランドと、上記第１ランドおよび上記第２ランドの各々を取り囲むように上記主表面上に形成された半田レジストとを含んでいる。上記電子部品は、上記第１被覆部が上記第１ランドに対向するとともに上記第６被覆部が上記第２ランドに対向するように配置されている。   The wiring board includes a base portion having a main surface, a first land and a second land formed on the main surface so as to be spaced apart from each other, and each of the first land and the second land And a solder resist formed on the main surface so as to surround the main surface. The electronic component is disposed such that the first covering portion faces the first land and the sixth covering portion faces the second land.

上記半田接合材は、上記第１外部電極と上記第１ランドとを接合する第１接合部、および、上記第２外部電極と上記第２ランドとを接合する第２接合部を含んでいる。上記第１接合部は、上記第１ランドに固着しているとともに、上記第１被覆部、上記第２被覆部、上記第３被覆部、上記第４被覆部および上記第５被覆部に跨るように上記第１外部電極に固着している。上記第２接合部は、上記第２ランドに固着しているとともに、上記第６被覆部、上記第７被覆部、上記第８被覆部、上記第９被覆部および上記第１０被覆部に跨るように上記第２外部電極に固着している。   The solder bonding material includes a first bonding portion that bonds the first external electrode and the first land, and a second bonding portion that bonds the second external electrode and the second land. The first joining portion is fixed to the first land and extends over the first covering portion, the second covering portion, the third covering portion, the fourth covering portion, and the fifth covering portion. Further, it is fixed to the first external electrode. The second joining portion is fixed to the second land and straddles the sixth covering portion, the seventh covering portion, the eighth covering portion, the ninth covering portion, and the tenth covering portion. Further, it is fixed to the second external electrode.

上記本発明の第１の局面に基づく電子部品の実装構造体は、上述した前提となる構成に加え、以下の特徴を有している。   The electronic component mounting structure according to the first aspect of the present invention has the following characteristics in addition to the above-described premise configuration.

上記第１外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ１とし、上記第２外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ２とし、上記第３被覆部を覆う部分の上記第１接合部の上記幅方向における最大寸法をＷＡｓｏｌ１とし、上記第４被覆部を覆う部分の上記第１接合部の上記幅方向における最大寸法をＷＢｓｏｌ１とし、上記第８被覆部を覆う部分の上記第２接合部の上記幅方向における最大寸法をＷＡｓｏｌ２とし、上記第９被覆部を覆う部分の上記第２接合部の上記幅方向における最大寸法をＷＢｓｏｌ２とした場合に、下記式（１）ないし式（４）がいずれも充足されている。
ＷＡｓｏｌ１≦０．０６×Ｗｃ１ ・・・（１）
ＷＢｓｏｌ１≦０．０６×Ｗｃ１ ・・・（２）
ＷＡｓｏｌ２≦０．０６×Ｗｃ２ ・・・（３）
ＷＢｓｏｌ２≦０．０６×Ｗｃ２ ・・・（４） The maximum external dimension in the width direction of the electronic component at the portion where the first external electrode is provided is Wc1, and the maximum external dimension in the width direction of the electronic component at the portion where the second external electrode is provided is Wc2. And WAsol1 is the maximum dimension in the width direction of the first joint portion of the portion covering the third covering portion, and WBsol1 is the maximum dimension in the width direction of the first joint portion of the portion covering the fourth covering portion. And WAsol2 is the maximum dimension in the width direction of the second joint portion of the portion covering the eighth covering portion, and WBsol2 is the maximum dimension in the width direction of the second joint portion of the portion covering the ninth covering portion. In this case, the following formulas (1) to (4) are all satisfied.
WAsol1 ≦ 0.06 × Wc1 (1)
WBsol1 ≦ 0.06 × Wc1 (2)
WAsol2 ≦ 0.06 × Wc2 (3)
WBsol2 ≦ 0.06 × Wc2 (4)

また、上記本発明の第１の局面に基づく電子部品の実装構造体は、上述した特徴に加え、以下の特徴をさらに有していてもよい。なお、その前提として、上記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、上記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、上記第１ランドの表面および上記第１ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第１空隙部の容積をＶｒ１とし、上記第２ランドの表面および上記第２ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第２空隙部の容積をＶｒ２とする。   The electronic component mounting structure according to the first aspect of the present invention may further include the following features in addition to the above-described features. It is assumed that the volume of the solder alloy contained in the first joint is Vsol1, the volume of the solder alloy contained in the second joint is Vsol2, and the surface of the first land and the first land are The volume of the first void portion of the solder resist formed by the wall surface of the solder resist in the surrounding portion is Vr1, and the surface of the second land and the wall surface of the solder resist in the portion surrounding the second land are formed. The volume of the second gap portion of the solder resist is Vr2.

上記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している第１態様にあっては、好適には、下記式（５）および式（６）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．３３ ・・・（５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．３３ ・・・（６） In the first aspect in which the electronic component satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], it is preferable. The following formula (5) and formula (6) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.33 (5)
0.9 ≦ Vsol2 / Vr2 ≦ 1.33 (6)

上記電子部品が、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している第２態様にあっては、好適には、下記式（７）および式（８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６７ ・・・（７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６７ ・・・（８） Suitable for the second aspect in which the electronic component satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm] The following formula (7) and formula (8) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.67 (7)
0.9 ≦ Vsol2 / Vr2 ≦ 1.67 (8)

上記電子部品が、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している第３態様にあっては、好適には、下記式（９）および式（１０）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．８３ ・・・（９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．８３ ・・・（１０） In the third aspect in which the electronic component satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm], it is preferable The following formula (9) and formula (10) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.83 (9)
0.9 ≦ Vsol2 / Vr2 ≦ 1.83 (10)

上記第１態様ないし第３態様にあっては、さらに好適には、下記式（１１）および式（１２）がいずれも充足されている。
１．０≦Ｖｓｏｌ１／Ｖｒ１ ・・・（１１）
１．０≦Ｖｓｏｌ２／Ｖｒ２ ・・・（１２） In the first to third aspects, more preferably, both the following formulas (11) and (12) are satisfied.
1.0 ≦ Vsol1 / Vr1 (11)
1.0 ≦ Vsol2 / Vr2 (12)

上記本発明の第１の局面に基づく電子部品の実装構造体においては、上記電子部品が、積層セラミックコンデンサであってもよい。   In the electronic component mounting structure according to the first aspect of the present invention, the electronic component may be a multilayer ceramic capacitor.

本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法は、それぞれ上記本発明の第１の局面に基づく電子部品の実装構造体の上記第１態様ないし第３態様に係るものを製造するための製造方法であって、以下の前提となる第１工程ないし第３工程を有している。   The manufacturing method of the electronic component mounting structure according to the first aspect to the third aspect of the present invention is the first aspect to third of the electronic component mounting structure according to the first aspect of the present invention. It is a manufacturing method for manufacturing what concerns on an aspect, Comprising: It has the 1st process thru | or 3rd process used as the following premise.

上記第１工程は、上記第１ランド上または上記第１被覆部上、および、上記第２ランド上または上記第６被覆部上に、上記第１接合部および上記第２接合部となる半田ペーストを供給する工程である。   In the first step, the solder paste that becomes the first joint and the second joint on the first land or the first cover, and the second land or the sixth cover Is a step of supplying

上記第２工程は、上記第１接合部となる上記半田ペーストを介して上記第１被覆部が上記第１ランドに対向するとともに、上記第２接合部となる上記半田ペーストを介して上記第２被覆部が上記第２ランドに対向するように、上記電子部品を上記配線基板上に載置する工程である。   In the second step, the first covering portion opposes the first land via the solder paste serving as the first joint portion, and the second step via the solder paste serving as the second joint portion. In this step, the electronic component is placed on the wiring board so that the covering portion faces the second land.

上記第３工程は、上記半田ペーストを溶融および固化させることにより、上記第１外部電極と上記第１ランドとを上記第１接合部を介して接合するとともに、上記第２外部電極と上記第２ランドとを上記第２接合部を介して接合し、これにより上記電子部品を上記配線基板に実装する工程である。   In the third step, the solder paste is melted and solidified to join the first external electrode and the first land via the first joint, and the second external electrode and the second land. In this step, the lands are bonded to each other through the second bonding portion, whereby the electronic component is mounted on the wiring board.

上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法は、上述した前提となる工程に加え、それぞれ以下の特徴を有している。なお、その前提として、上記半田ペーストは、半田合金に加えてフラックスを含有するものとし、上記半田ペーストを供給する工程における、上記第１接合部となる上記半田ペーストの体積供給量をＶｐ１とし、上記第２接合部となる上記半田ペーストの体積供給量をＶｐ２とするとともに、さらに、上記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとする。   The manufacturing method of the electronic component mounting structure according to the first to third aspects of the present invention has the following features in addition to the premise steps described above. As a premise thereof, the solder paste contains flux in addition to the solder alloy, and the volume supply amount of the solder paste serving as the first joint in the step of supplying the solder paste is Vp1, The volume supply amount of the solder paste serving as the second joint is Vp2, and the volume content of the solder alloy in the solder paste is Rsol.

上記本発明の第１の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（１３）および式（１４）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．３３×Ｖｒ１／Ｒｓｏｌ ・・・（１３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．３３×Ｖｒ２／Ｒｓｏｌ ・・・（１４） In the method for manufacturing a mounting structure for an electronic component based on the first aspect of the present invention, both the following formula (13) and formula (14) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.33 × Vr1 / Rsol (13)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.33 × Vr2 / Rsol (14)

上記本発明の第２の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（１７）および式（１８）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６７×Ｖｒ１／Ｒｓｏｌ ・・・（１７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６７×Ｖｒ２／Ｒｓｏｌ ・・・（１８） In the method for manufacturing an electronic component mounting structure according to the second aspect of the present invention, both the following formula (17) and formula (18) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.67 × Vr1 / Rsol (17)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.67 × Vr2 / Rsol (18)

上記本発明の第３の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（２１）および式（２２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．８３×Ｖｒ１／Ｒｓｏｌ ・・・（２１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．８３×Ｖｒ２／Ｒｓｏｌ ・・・（２２） In the manufacturing method of the mounting structure for an electronic component based on the third aspect of the present invention, both the following formula (21) and formula (22) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.83 × Vr1 / Rsol (21)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.83 × Vr2 / Rsol (22)

上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（２５）および式（２６）がいずれも充足される。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１ ・・・（２５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２ ・・・（２６） In the method for manufacturing an electronic component mounting structure according to the first aspect to the third aspect of the present invention, more preferably, both of the following expressions (25) and (26) are satisfied. .
1.0 × Vr1 / Rsol ≦ Vp1 (25)
1.0 × Vr2 / Rsol ≦ Vp2 (26)

また、上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法は、上記特徴に加え、それぞれ以下の特徴をさらに有していてもよい。なお、その前提として、上記半田ペーストを供給する工程は、上記第１ランドに対応して設けられた第１孔部および上記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて上記半田ペーストを上記第１ランド上および上記第２ランド上に印刷することによって行なわれるものとし、上記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足するものとし、さらに、上記第１孔部の容積をＶｓｔ１とし、上記第２孔部の容積をＶｓｔ２とする。   In addition to the above characteristics, the method for manufacturing an electronic component mounting structure according to the first to third aspects of the present invention may further include the following characteristics. As a premise, the step of supplying the solder paste includes a stencil having a first hole provided corresponding to the first land and a second hole provided corresponding to the second land. The solder paste is printed on the first land and the second land, and the solder paste satisfies a condition of 0.45 ≦ Rsol ≦ 0.55, and The volume of the first hole is Vst1, and the volume of the second hole is Vst2.

上記本発明の第１の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（１５）および式（１６）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（１５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（１６） In the method for manufacturing an electronic component mounting structure according to the first aspect of the present invention, more preferably, both of the following formulas (15) and (16) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.33 / Rsol) −1) × Vr1 (15)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.33 / Rsol) −1) × Vr2 (16)

上記本発明の第２の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（１９）および式（２０）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（１９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（２０） In the method of manufacturing an electronic component mounting structure according to the second aspect of the present invention, more preferably, both of the following formulas (19) and (20) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.67 / Rsol) −1) × Vr1 (19)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.67 / Rsol) −1) × Vr2 (20)

上記本発明の第３の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（２３）および式（２４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（２３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（２４） In the method for manufacturing an electronic component mounting structure according to the third aspect of the present invention, more preferably, both of the following formulas (23) and (24) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.83 / Rsol) −1) × Vr1 (23)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.83 / Rsol) −1) × Vr2 (24)

上記本発明の第１の局面ないし第３の局面に基づく電子部品の実装構造体の製造方法においては、上記電子部品が、積層セラミックコンデンサであってもよい。   In the electronic component mounting structure manufacturing method according to the first to third aspects of the present invention, the electronic component may be a multilayer ceramic capacitor.

本発明の第２の局面に基づく電子部品の実装構造体は、直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなるものであって、以下の前提となる構成を有している。   The electronic component mounting structure according to the second aspect of the present invention is a structure in which a rectangular parallelepiped electronic component is mounted on a wiring board using a solder bonding material, and has the following assumptions: ing.

上記電子部品は、厚み方向において相対して位置する第１主面および第２主面、上記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、上記厚み方向および上記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、上記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含んでいる。上記第１外部電極は、上記第１端面寄りに位置する部分の上記第２主面のみを覆っている。上記第２外部電極は、上記第２端面寄りに位置する部分の上記第２主面のみを覆っている。   The electronic component includes a first main surface and a second main surface that are positioned in the thickness direction, a first end surface and a second end surface that are positioned in the length direction orthogonal to the thickness direction, and the thickness. An element body including a first side surface and a second side surface that are positioned relative to each other in the width direction orthogonal to both the direction and the length direction, and a first external electrode and a first outer electrode that are positioned apart from each other in the length direction 2 external electrodes. The first external electrode covers only the second main surface of the portion located near the first end surface. The second external electrode covers only the second main surface at a portion located near the second end surface.

上記配線基板は、主表面を有する基材部と、互いに離間して位置するように上記主表面上に形成された第１ランドおよび第２ランドと、上記第１ランドおよび上記第２ランドの各々を取り囲むように上記主表面上に形成された半田レジストとを含んでいる。上記電子部品は、上記第１外部電極が上記第１ランドに対向するとともに上記第２外部電極が上記第２ランドに対向するように配置されている。   The wiring board includes a base portion having a main surface, a first land and a second land formed on the main surface so as to be spaced apart from each other, and each of the first land and the second land And a solder resist formed on the main surface so as to surround the main surface. The electronic component is disposed such that the first external electrode faces the first land and the second external electrode faces the second land.

上記半田接合材は、上記第１外部電極と上記第１ランドとを接合する第１接合部、および、上記第２外部電極と上記第２ランドとを接合する第２接合部を含んでいる。   The solder bonding material includes a first bonding portion that bonds the first external electrode and the first land, and a second bonding portion that bonds the second external electrode and the second land.

上記本発明の第２の局面に基づく電子部品の実装構造体は、上述した前提となる構成に加え、以下の特徴を有している。   The electronic component mounting structure according to the second aspect of the present invention has the following features in addition to the above-described premise configuration.

上記第１外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ１とし、上記第２外部電極が設けられた部分の上記電子部品の上記幅方向における最大外形寸法をＷｃ２とし、上記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、上記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、上記第１ランドの表面および上記第１ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第１空隙部の容積をＶｒ１とし、上記第２ランドの表面および上記第２ランドを取り囲む部分の上記半田レジストの壁面によって形成された上記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（２７）および式（２８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．９４×（Ｗｃ１）＋１．０３ ・・・（２７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．９４×（Ｗｃ２）＋１．０３ ・・・（２８） The maximum external dimension in the width direction of the electronic component at the portion where the first external electrode is provided is Wc1, and the maximum external dimension in the width direction of the electronic component at the portion where the second external electrode is provided is Wc2. The volume of the solder alloy contained in the first joint is Vsol1, the volume of the solder alloy contained in the second joint is Vsol2, and the surface of the first land and the portion surrounding the first land are The volume of the first void portion of the solder resist formed by the wall surface of the solder resist is Vr1, and the surface of the second land and the portion of the solder resist formed by the surface of the solder resist surrounding the second land are When the volume of the second gap is Vr2, both the following formulas (27) and (28) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.94 × (Wc1) +1.03 (27)
0.9 ≦ Vsol2 / Vr2 ≦ 1.94 × (Wc2) +1.03 (28)

また、上記本発明の第２の局面に基づく電子部品の実装構造体は、上述した特徴に加え、以下の特徴をさらに有していてもよい。   The electronic component mounting structure according to the second aspect of the present invention may further include the following features in addition to the above-described features.

上記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している第１態様にあっては、好適には、下記式（３７）および式（３８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．２８ ・・・（３７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．２８ ・・・（３８） In the first aspect in which the electronic component satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], it is preferable. The following formula (37) and formula (38) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.28 (37)
0.9 ≦ Vsol2 / Vr2 ≦ 1.28 (38)

上記電子部品が、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している第２態様にあっては、好適には、下記式（３９）および式（４０）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．４３ ・・・（３９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．４３ ・・・（４０） Suitable for the second aspect in which the electronic component satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm] The following formula (39) and formula (40) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.43 (39)
0.9 ≦ Vsol2 / Vr2 ≦ 1.43 (40)

上記電子部品が、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している第３態様にあっては、好適には、下記式（４１）および式（４２）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６２ ・・・（４１）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６２ ・・・（４２） In the third aspect in which the electronic component satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm], it is preferable The following formula (41) and formula (42) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.62 (41)
0.9 ≦ Vsol2 / Vr2 ≦ 1.62 (42)

上記電子部品が、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している第４態様にあっては、好適には、下記式（４３）および式（４４）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．０１ ・・・（４３）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．０１ ・・・（４４） In the fourth aspect in which the electronic component satisfies both the conditions of Wc1 = 0.5 ± 0.1 [mm] and Wc2 = 0.5 ± 0.1 [mm], it is preferable. The following formula (43) and formula (44) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 2.01 (43)
0.9 ≦ Vsol2 / Vr2 ≦ 2.01 (44)

上記電子部品が、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している第５態様にあっては、好適には、下記式（４５）および式（４６）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．５８ ・・・（４５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．５８ ・・・（４６） In the fifth aspect in which the electronic component satisfies both the conditions of Wc1 = 0.8 ± 0.16 [mm] and Wc2 = 0.8 ± 0.16 [mm], it is preferable. The following formula (45) and formula (46) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 2.58 (45)
0.9 ≦ Vsol2 / Vr2 ≦ 2.58 (46)

上記電子部品が、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している第６態様にあっては、好適には、下記式（４７）および式（４８）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦３．４５ ・・・（４７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦３．４５ ・・・（４８） In the sixth aspect in which the electronic component satisfies both the conditions of Wc1 = 1.25 ± 0.25 [mm] and Wc2 = 1.25 ± 0.25 [mm], it is preferable The following formula (47) and formula (48) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 3.45 (47)
0.9 ≦ Vsol2 / Vr2 ≦ 3.45 (48)

上記電子部品が、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している第７態様にあっては、好適には、下記式（４９）および式（５０）がいずれも充足されている。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦４．１３ ・・・（４９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦４．１３ ・・・（５０） Preferably, the electronic component is in the seventh mode in which both of the conditions of Wc1 = 1.6 ± 0.32 [mm] and Wc2 = 1.6 ± 0.32 [mm] are satisfied. The following formula (49) and formula (50) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 4.13 (49)
0.9 ≦ Vsol2 / Vr2 ≦ 4.13 (50)

上記第１態様ないし第７態様にあっては、さらに好適には、下記式（２９）および式（３０）がいずれも充足されている。
１．０≦Ｖｓｏｌ１／Ｖｒ１ ・・・（２９）
１．０≦Ｖｓｏｌ２／Ｖｒ２ ・・・（３０） In the first to seventh aspects, more preferably, both the following formula (29) and formula (30) are satisfied.
1.0 ≦ Vsol1 / Vr1 (29)
1.0 ≦ Vsol2 / Vr2 (30)

上記本発明の第２の局面に基づく電子部品の実装構造体においては、上記電子部品が、積層セラミックコンデンサであってもよい。   In the electronic component mounting structure according to the second aspect of the present invention, the electronic component may be a multilayer ceramic capacitor.

本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法は、それぞれ上記本発明の第２の局面に基づく電子部品の実装構造体の上記第１態様ないし第７態様に係るものを製造するための製造方法であって、以下の前提となる第１工程ないし第３工程を有している。   The electronic component mounting structure manufacturing method according to the fourth aspect to the tenth aspect of the present invention is the first embodiment to seventh aspect of the electronic component mounting structure according to the second aspect of the present invention. It is a manufacturing method for manufacturing what concerns on an aspect, Comprising: It has the 1st process thru | or 3rd process used as the following premise.

上記第１工程は、上記第１ランド上または上記第１外部電極上、および、上記第２ランド上または上記第２外部電極上に、上記第１接合部および上記第２接合部となる半田ペーストを供給する工程である。   The first step includes solder paste that becomes the first joint and the second joint on the first land or the first external electrode and on the second land or the second external electrode. Is a step of supplying

上記第２工程は、上記第１接合部となる上記半田ペーストを介して上記第１外部電極が上記第１ランドに対向するとともに、上記第２接合部となる上記半田ペーストを介して上記第２外部電極が上記第２ランドに対向するように、上記電子部品を上記配線基板上に載置する工程である。   In the second step, the first external electrode is opposed to the first land via the solder paste serving as the first joint, and the second step is performed via the solder paste serving as the second joint. In this step, the electronic component is placed on the wiring board so that the external electrode faces the second land.

上記第３工程は、上記半田ペーストを溶融および固化させることにより、上記第１外部電極と上記第１ランドとを上記第１接合部を介して接合するとともに、上記第２外部電極と上記第２ランドとを上記第２接合部を介して接合し、これにより上記電子部品を上記配線基板に実装する工程である。   In the third step, the solder paste is melted and solidified to join the first external electrode and the first land via the first joint, and the second external electrode and the second land. In this step, the lands are bonded to each other through the second bonding portion, whereby the electronic component is mounted on the wiring board.

上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法は、上述した前提となる工程に加え、それぞれ以下の特徴を有している。なお、その前提として、上記半田ペーストは、半田合金に加えてフラックスを含有するものとし、上記半田ペーストを供給する工程における、上記第１接合部となる上記半田ペーストの体積供給量をＶｐ１とし、上記第２接合部となる上記半田ペーストの体積供給量をＶｐ２とするとともに、さらに、上記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとする。   The electronic component mounting structure manufacturing method according to the fourth aspect to the tenth aspect of the present invention has the following characteristics in addition to the premise steps described above. As a premise thereof, the solder paste contains flux in addition to the solder alloy, and the volume supply amount of the solder paste serving as the first joint in the step of supplying the solder paste is Vp1, The volume supply amount of the solder paste serving as the second joint is Vp2, and the volume content of the solder alloy in the solder paste is Rsol.

上記本発明の第４の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（３１）および式（３２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．２８×Ｖｒ１／Ｒｓｏｌ ・・・（３１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．２８×Ｖｒ２／Ｒｓｏｌ ・・・（３２） In the method for manufacturing a mounting structure for an electronic component based on the fourth aspect of the present invention, both the following formula (31) and formula (32) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.28 × Vr1 / Rsol (31)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.28 × Vr2 / Rsol (32)

上記本発明の第５の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（５１）および式（５２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．４３×Ｖｒ１／Ｒｓｏｌ ・・・（５１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．４３×Ｖｒ２／Ｒｓｏｌ ・・・（５２） In the method of manufacturing an electronic component mounting structure according to the fifth aspect of the present invention, both the following formula (51) and formula (52) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.43 × Vr1 / Rsol (51)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.43 × Vr2 / Rsol (52)

上記本発明の第６の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（５５）および式（５６）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６２×Ｖｒ１／Ｒｓｏｌ ・・・（５５）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６２×Ｖｒ２／Ｒｓｏｌ ・・・（５６） In the method for manufacturing an electronic component mounting structure according to the sixth aspect of the present invention, both the following formula (55) and formula (56) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.62 × Vr1 / Rsol (55)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.62 × Vr2 / Rsol (56)

上記本発明の第７の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（５９）および式（６０）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．０１×Ｖｒ１／Ｒｓｏｌ ・・・（５９）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．０１×Ｖｒ２／Ｒｓｏｌ ・・・（６０） In the method for manufacturing an electronic component mounting structure according to the seventh aspect of the present invention, both of the following formulas (59) and (60) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 2.01 × Vr1 / Rsol (59)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 2.01 × Vr2 / Rsol (60)

上記本発明の第８の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（６３）および式（６４）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．５８×Ｖｒ１／Ｒｓｏｌ ・・・（６３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．５８×Ｖｒ２／Ｒｓｏｌ ・・・（６４） In the method for manufacturing an electronic component mounting structure according to the eighth aspect of the present invention, both the following formula (63) and formula (64) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 2.58 × Vr1 / Rsol (63)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 2.58 × Vr2 / Rsol (64)

上記本発明の第９の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（６７）および式（６８）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦３．４５×Ｖｒ１／Ｒｓｏｌ ・・・（６７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦３．４５×Ｖｒ２／Ｒｓｏｌ ・・・（６８） In the method for manufacturing an electronic component mounting structure according to the ninth aspect of the present invention, both the following formula (67) and formula (68) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 3.45 × Vr1 / Rsol (67)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 3.45 × Vr2 / Rsol (68)

上記本発明の第１０の局面に基づく電子部品の実装構造体の製造方法にあっては、下記式（７１）および式（７２）がいずれも充足される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦４．１３×Ｖｒ１／Ｒｓｏｌ ・・・（７１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦４．１３×Ｖｒ２／Ｒｓｏｌ ・・・（７２） In the method for manufacturing an electronic component mounting structure according to the tenth aspect of the present invention, both of the following formulas (71) and (72) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 4.13 × Vr1 / Rsol (71)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 4.13 × Vr2 / Rsol (72)

上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（３５）および式（３６）がいずれも充足される。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１ ・・・（３５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２ ・・・（３６） In the method for manufacturing an electronic component mounting structure according to the fourth to tenth aspects of the present invention, more preferably, both of the following formulas (35) and (36) are satisfied. .
1.0 × Vr1 / Rsol ≦ Vp1 (35)
1.0 × Vr2 / Rsol ≦ Vp2 (36)

また、上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法は、上記特徴に加え、それぞれ以下の特徴をさらに有していてもよい。なお、その前提として、上記半田ペーストを供給する工程は、上記第１ランドに対応して設けられた第１孔部および上記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて上記半田ペーストを上記第１ランド上および上記第２ランド上に印刷することによって行なわれるものとし、上記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足するものとし、さらに、上記第１孔部の容積をＶｓｔ１とし、上記第２孔部の容積をＶｓｔ２とする。   In addition to the above characteristics, the method for manufacturing an electronic component mounting structure according to the fourth to tenth aspects of the present invention may further include the following characteristics. As a premise, the step of supplying the solder paste includes a stencil having a first hole provided corresponding to the first land and a second hole provided corresponding to the second land. The solder paste is printed on the first land and the second land, and the solder paste satisfies a condition of 0.45 ≦ Rsol ≦ 0.55, and The volume of the first hole is Vst1, and the volume of the second hole is Vst2.

上記本発明の第４の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（３３）および式（３４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（３３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（３４） In the method of manufacturing an electronic component mounting structure according to the fourth aspect of the present invention, more preferably, both of the following formulas (33) and (34) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.28 / Rsol) −1) × Vr1 (33)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.28 / Rsol) −1) × Vr2 (34)

上記本発明の第５の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（５３）および式（５４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（５３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（５４） In the method for manufacturing an electronic component mounting structure according to the fifth aspect of the present invention, more preferably, both of the following formulas (53) and (54) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.43 / Rsol) −1) × Vr1 (53)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.43 / Rsol) −1) × Vr2 (54)

上記本発明の第６の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（５７）および式（５８）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（５７）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（５８） In the method of manufacturing an electronic component mounting structure according to the sixth aspect of the present invention, more preferably, both of the following formulas (57) and (58) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.62 / Rsol) −1) × Vr1 (57)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.62 / Rsol) −1) × Vr2 (58)

上記本発明の第７の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（６１）および式（６２）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（６１）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（６２） In the method of manufacturing an electronic component mounting structure according to the seventh aspect of the present invention, more preferably, both of the following formulas (61) and (62) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((2.01 / Rsol) −1) × Vr1 (61)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((2.01 / Rsol) −1) × Vr2 (62)

上記本発明の第８の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（６５）および式（６６）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（６５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（６６） In the electronic component mounting structure manufacturing method according to the eighth aspect of the present invention, more preferably, both of the following formulas (65) and (66) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((2.58 / Rsol) −1) × Vr1 (65)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((2.58 / Rsol) −1) × Vr2 (66)

上記本発明の第９の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（６９）および式（７０）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（６９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（７０） In the method of manufacturing an electronic component mounting structure according to the ninth aspect of the present invention, more preferably, both of the following formulas (69) and (70) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((3.45 / Rsol) −1) × Vr1 (69)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((3.45 / Rsol) −1) × Vr2 (70)

上記本発明の第１０の局面に基づく電子部品の実装構造体の製造方法にあっては、さらに好適には、下記式（７３）および式（７４）がいずれも充足される。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（７３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（７４） In the method for manufacturing an electronic component mounting structure according to the tenth aspect of the present invention, more preferably, both of the following formulas (73) and (74) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((4.13 / Rsol) −1) × Vr1 (73)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((4.13 / Rsol) −1) × Vr2 (74)

上記本発明の第４の局面ないし第１０の局面に基づく電子部品の実装構造体の製造方法においては、上記電子部品が、積層セラミックコンデンサであってもよい。   In the electronic component mounting structure manufacturing method according to the fourth to tenth aspects of the present invention, the electronic component may be a multilayer ceramic capacitor.

本発明によれば、配線基板上に実装される電子部品間の狭隣接化が図られた電子部品の実装構造体およびその製造方法を提供することが可能になる。   ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the mounting structure body of the electronic component in which the narrowing between the electronic components mounted on a wiring board was achieved, and its manufacturing method.

本発明の実施の形態１における実装構造体に具備される積層セラミックコンデンサの斜視図である。1 is a perspective view of a multilayer ceramic capacitor provided in a mounting structure in Embodiment 1 of the present invention. 図１に示すＩＩ−ＩＩ線に沿った模式断面図である。It is a schematic cross section along the II-II line shown in FIG. 図２に示すＩＩＩＡ−ＩＩＩＡ線およびＩＩＩＢ−ＩＩＩＢ線に沿った模式断面図である。It is a schematic cross section along the IIIA-IIIA line and the IIIB-IIIB line shown in FIG. 本発明の実施の形態１における実装構造体に具備される配線基板の概略斜視図である。1 is a schematic perspective view of a wiring board provided in a mounting structure in Embodiment 1 of the present invention. 図４に示すＶ−Ｖ線に沿った模式断面図である。It is a schematic cross section along the VV line shown in FIG. 図５に示すＶＩＡ−ＶＩＡ線およびＶＩＢ−ＶＩＢ線に沿った模式断面図である。FIG. 6 is a schematic cross-sectional view taken along lines VIA-VIA and VIB-VIB shown in FIG. 5. 本発明の実施の形態１における実装構造体の模式断面図である。It is a schematic cross section of the mounting structure in Embodiment 1 of the present invention. 図７に示すＶＩＩＩＡ−ＶＩＩＩＡ線およびＶＩＩＩＢ−ＶＩＩＩＢ線に沿った模式断面図である。It is a schematic cross section along the VIIIA-VIIIA line and VIIIB-VIIIB line shown in FIG. 本発明の実施の形態１における実装構造体の製造方法を示すフロー図である。It is a flowchart which shows the manufacturing method of the mounting structure in Embodiment 1 of this invention. 第１検証試験における検証例１ないし検証例３の製造条件を示す表である。It is a table | surface which shows the manufacturing conditions of the verification example 1 thru | or the verification example 3 in a 1st verification test. 第１検証試験における検証例１の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 1 in a 1st verification test. 第１検証試験における検証例２の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 2 in a 1st verification test. 第１検証試験における検証例３の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 3 in a 1st verification test. 第１検証試験における検証例１ないし検証例３の試験結果を示すグラフである。It is a graph which shows the test result of the verification example 1 thru | or the verification example 3 in a 1st verification test. 本発明の実施の形態２における実装構造体に具備される積層セラミックコンデンサの模式断面図である。It is a schematic cross section of the multilayer ceramic capacitor provided in the mounting structure in Embodiment 2 of the present invention. 図１５に示すＸＶＩＡ−ＸＶＩＡ線およびＸＶＩＢ−ＸＶＩＢ線に沿った模式断面図である。FIG. 16 is a schematic sectional view taken along lines XVIA-XVIA and XVIB-XVIB shown in FIG. 15. 本発明の実施の形態２における実装構造体の模式断面図である。It is a schematic cross section of the mounting structure in Embodiment 2 of the present invention. 図１７に示すＸＶＩＩＩＡ−ＸＶＩＩＩＡ線およびＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った模式断面図である。It is a schematic cross section along the XVIIIA-XVIIIA line and the XVIIIB-XVIIIB line shown in FIG. 積層セラミックコンデンサに傾きが生じた状態にある実装構造体の例を示す模式断面図である。It is a schematic cross section which shows the example of the mounting structure in the state which the inclination produced in the multilayer ceramic capacitor. 第２検証試験における検証例４ないし検証例１０の製造条件を示す表である。It is a table | surface which shows the manufacturing conditions of the verification example 4 thru | or the verification example 10 in a 2nd verification test. 第２検証試験における検証例４の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 4 in a 2nd verification test. 第２検証試験における検証例５の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 5 in a 2nd verification test. 第２検証試験における検証例６の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 6 in a 2nd verification test. 第２検証試験における検証例７の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 7 in a 2nd verification test. 第２検証試験における検証例８の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 8 in a 2nd verification test. 第２検証試験における検証例９の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 9 in a 2nd verification test. 第２検証試験における検証例１０の製造条件および試験結果を示す表である。It is a table | surface which shows the manufacturing conditions and test result of the verification example 10 in a 2nd verification test. 第２検証試験における検証例４ないし検証例１０の試験結果を示すグラフである。It is a graph which shows the test result of the verification example 4 thru | or the verification example 10 in a 2nd verification test. 第２検証試験における検証例４ないし検証例１０の試験結果をさらに整理したグラフである。It is the graph which further arranged the test result of the verification example 4 thru | or the verification example 10 in a 2nd verification test.

以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following embodiments, the same or common parts are denoted by the same reference numerals in the drawings, and description thereof will not be repeated.

以下に示す実施の形態においては、電子部品の実装構造体およびその製造方法として、積層セラミックコンデンサが配線基板に実装されてなる回路基板およびその製造方法を例示して説明を行なう。また、本発明が適用されて配線基板に実装される電子部品としては、その他の種類のコンデンサ素子や各種の抵抗素子等、どのようなものであってもよい。   In the following embodiments, a circuit board in which a multilayer ceramic capacitor is mounted on a wiring board and a method for manufacturing the same will be described as an electronic component mounting structure and a method for manufacturing the same. In addition, the electronic component to which the present invention is applied and mounted on the wiring board may be any type of capacitor element or various resistance elements.

（実施の形態１）
図１は、本発明の実施の形態１における実装構造体に具備される積層セラミックコンデンサの斜視図である。また、図２は、図１に示すＩＩ−ＩＩ線に沿った模式断面図であり、図３は、図２に示すＩＩＩＡ−ＩＩＩＡ線およびＩＩＩＢ−ＩＩＩＢ線に沿った模式断面図である。まず、これら図１ないし図３を参照して、本実施の形態における実装構造体に具備される積層セラミックコンデンサ１０Ａについて説明する。 (Embodiment 1)
FIG. 1 is a perspective view of a multilayer ceramic capacitor provided in a mounting structure according to Embodiment 1 of the present invention. 2 is a schematic cross-sectional view taken along line II-II shown in FIG. 1, and FIG. 3 is a schematic cross-sectional view taken along lines IIIA-IIIA and IIIB-IIIB shown in FIG. First, with reference to these FIG. 1 thru | or FIG. 3, the laminated ceramic capacitor 10A with which the mounting structure in this Embodiment is equipped is demonstrated.

図１ないし図３に示すように、積層セラミックコンデンサ１０Ａは、全体として直方体形状を有する電子部品であり、素体１１と、一対の外部電極としての第１外部電極１５および第２外部電極１６とを備えている。なお、直方体形状には、コーナー部および稜線部が丸みを帯びたものも含まれる。   As shown in FIGS. 1 to 3, the multilayer ceramic capacitor 10 </ b> A is an electronic component having a rectangular parallelepiped shape as a whole, and includes an element body 11, a first external electrode 15 and a second external electrode 16 as a pair of external electrodes. It has. Note that the rectangular parallelepiped shape includes those in which the corner portion and the ridge line portion are rounded.

図２および図３に示すように、素体１１は、直方体形状を有しており、所定方向に沿って交互に積層された誘電体層１２および内部電極層１３にて構成されている。誘電体層１２は、たとえばチタン酸バリウムを主成分とするセラミックス材料にて形成されている。また、誘電体層１２は、後述するセラミックシートの原料となるセラミックス粉末の副成分としてのＭｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物、Ｎｉ化合物、希土類化合物等を含んでいてもよい。一方、内部電極層１３は、たとえばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等に代表される金属材料にて形成されている。   As shown in FIGS. 2 and 3, the element body 11 has a rectangular parallelepiped shape, and is composed of dielectric layers 12 and internal electrode layers 13 that are alternately stacked along a predetermined direction. Dielectric layer 12 is formed of, for example, a ceramic material mainly composed of barium titanate. The dielectric layer 12 may contain a Mn compound, a Mg compound, a Si compound, a Co compound, a Ni compound, a rare earth compound, or the like as a subcomponent of a ceramic powder that is a raw material for a ceramic sheet described later. On the other hand, the internal electrode layer 13 is formed of a metal material typified by Ni, Cu, Ag, Pd, an Ag—Pd alloy, Au, or the like.

素体１１は、誘電体層１２となるセラミックシート（いわゆるグリーンシート）の表面に内部電極層１３となる導電性ペーストが印刷された素材シートを複数準備し、これら複数の素材シートを積層して圧着および焼成することによって製作される。   The element body 11 is prepared by preparing a plurality of material sheets on which a conductive paste serving as the internal electrode layer 13 is printed on the surface of a ceramic sheet (so-called green sheet) serving as the dielectric layer 12, and laminating the plurality of material sheets. Manufactured by crimping and firing.

なお、誘電体層１２の材質は、上述したチタン酸バリウムを主成分とするセラミックス材料に限られず、他の高誘電率のセラミックス材料（たとえば、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３等を主成分とするもの）を誘電体層１２の材質として選択してもよい。また、内部電極層１３の材質も、上述した金属材料に限られず、他の導電材料を内部電極層１３の材質として選択してもよい。 The material of the dielectric layer 12 is not limited to the above-mentioned ceramic material mainly composed of barium titanate, and other high dielectric constant ceramic materials (for example, CaTiO 3 , SrTiO 3 , CaZrO 3, etc.) are mainly used. May be selected as the material of the dielectric layer 12. Further, the material of the internal electrode layer 13 is not limited to the metal material described above, and other conductive materials may be selected as the material of the internal electrode layer 13.

図１および図２に示すように、第１外部電極１５および第２外部電極１６は、素体１１の所定方向の両端部の外表面を覆うように互いに離間して設けられている。第１外部電極１５および第２外部電極１６は、それぞれ導電膜にて構成されている。   As shown in FIGS. 1 and 2, the first external electrode 15 and the second external electrode 16 are provided so as to be separated from each other so as to cover the outer surfaces of both end portions in a predetermined direction of the element body 11. The first external electrode 15 and the second external electrode 16 are each composed of a conductive film.

第１外部電極１５および第２外部電極１６は、たとえば焼結金属層とめっき層の積層膜にて構成される。焼結金属層は、たとえばＣｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等のペーストを焼き付けることで形成される。めっき層は、たとえばＮｉめっき層とこれを覆うＳｎめっき層とによって構成される。めっき層は、これに代えてＣｕめっき層やＡｕめっき層であってもよい。また、第１外部電極１５および第２外部電極１６は、めっき層のみによって構成されていてもよい。   The first external electrode 15 and the second external electrode 16 are composed of, for example, a laminated film of a sintered metal layer and a plating layer. A sintered metal layer is formed by baking pastes, such as Cu, Ni, Ag, Pd, an Ag-Pd alloy, Au, for example. A plating layer is comprised by the Ni plating layer and the Sn plating layer which covers this, for example. Instead of this, the plated layer may be a Cu plated layer or an Au plated layer. Moreover, the 1st external electrode 15 and the 2nd external electrode 16 may be comprised only by the plating layer.

さらには、第１外部電極１５および第２外部電極１６として、導電性樹脂ペーストを利用することも可能である。第１外部電極１５および第２外部電極１６として導電性樹脂ペーストを利用した場合には、導電性樹脂ペーストに含まれる樹脂成分が素体１１において発生した振動を吸収する効果を発揮するため、素体１１から外部に伝播する振動を効果的に減衰させることが可能になり、騒音の低減に有利である。   Furthermore, a conductive resin paste can be used as the first external electrode 15 and the second external electrode 16. When conductive resin paste is used as the first external electrode 15 and the second external electrode 16, the resin component contained in the conductive resin paste exhibits the effect of absorbing vibrations generated in the element body 11. The vibration propagating from the body 11 to the outside can be effectively attenuated, which is advantageous in reducing noise.

図２に示すように、積層方向に沿って誘電体層１２を挟んで隣り合う一対の内部電極層１３のうちの一方は、積層セラミックコンデンサ１０Ａの内部において第１外部電極１５に電気的に接続されており、積層方向に沿って誘電体層１２を挟んで隣り合う一対の内部電極層１３のうちの他方は、積層セラミックコンデンサ１０Ａの内部において第２外部電極１６に電気的に接続されている。これにより、一対の外部電極としての第１外部電極１５および第２外部電極１６間は、複数のコンデンサ要素が電気的に並列に接続された状態となっている。   As shown in FIG. 2, one of a pair of internal electrode layers 13 adjacent to each other across the dielectric layer 12 along the stacking direction is electrically connected to the first external electrode 15 inside the multilayer ceramic capacitor 10A. The other of the pair of internal electrode layers 13 adjacent to each other across the dielectric layer 12 along the stacking direction is electrically connected to the second external electrode 16 inside the multilayer ceramic capacitor 10A. . As a result, a plurality of capacitor elements are electrically connected in parallel between the first external electrode 15 and the second external electrode 16 as a pair of external electrodes.

ここで、図１ないし図３に示すように、素体１１における誘電体層１２と内部電極層１３との積層方向を厚み方向Ｔとして定義し、第１外部電極１５および第２外部電極１６が並ぶ方向を積層セラミックコンデンサ１０Ａの長さ方向Ｌとして定義し、これら長さ方向Ｌおよび厚み方向Ｔのいずれにも直交する方向を幅方向Ｗとして定義し、以降の説明においては、当該用語を使用する。なお、後述する配線基板２０の向きを特定する場合においても、積層セラミックコンデンサ１０Ａが実装される向きに合わせて当該配線基板２０の向きをこれら用語を用いて説明することとする。   Here, as shown in FIGS. 1 to 3, the stacking direction of the dielectric layer 12 and the internal electrode layer 13 in the element body 11 is defined as the thickness direction T, and the first external electrode 15 and the second external electrode 16 are The alignment direction is defined as the length direction L of the multilayer ceramic capacitor 10A, the direction orthogonal to both the length direction L and the thickness direction T is defined as the width direction W, and the term is used in the following description. To do. Even when the orientation of the wiring substrate 20 described later is specified, the orientation of the wiring substrate 20 will be described using these terms in accordance with the orientation in which the multilayer ceramic capacitor 10A is mounted.

また、素体１１が有する６つの表面のうち、厚み方向Ｔにおいて相対して位置する一対の表面を第１主面１１ａ１および第２主面１１ａ２と定義し、長さ方向Ｌにおいて相対して位置する一対の表面を第１端面１１ｂ１および第２端面１１ｂ２と定義し、幅方向Ｗにおいて相対して位置する一対の表面を第１側面１１ｃ１および第２側面１１ｃ２として定義し、以降の説明においては、当該用語を使用する。   In addition, among the six surfaces of the element body 11, a pair of surfaces positioned relative to each other in the thickness direction T is defined as a first main surface 11 a 1 and a second main surface 11 a 2, and positioned relative to each other in the length direction L. A pair of surfaces defined as a first end surface 11b1 and a second end surface 11b2, and a pair of surfaces positioned relative to each other in the width direction W are defined as a first side surface 11c1 and a second side surface 11c2, and in the following description, The term is used.

図１ないし図３に示すように、素体１１の表面を覆うように互いに離間して設けられた第１外部電極１５および第２外部電極１６は、それぞれ素体１１の長さ方向Ｌにおける端部を覆うように設けられている。   As shown in FIGS. 1 to 3, the first external electrode 15 and the second external electrode 16 provided so as to be separated from each other so as to cover the surface of the element body 11 are respectively ends in the length direction L of the element body 11. It is provided so as to cover the part.

具体的には、図２および図３を参照して、第１外部電極１５は、第１端面１１ｂ１寄りに位置する部分の第２主面１１ａ２を覆う第１被覆部１５ａと、第１端面１１ｂ１を覆う第２被覆部１５ｂと、第１端面１１ｂ１寄りに位置する部分の第１側面１１ｃ１を覆う第３被覆部１５ｃと、第１端面１１ｂ１寄りに位置する部分の第２側面１１ｃ２を覆う第４被覆部１５ｄと、第１端面１１ｂ１寄りに位置する部分の第１主面１１ａ１を覆う第５被覆部１５ｅとを有している。   Specifically, referring to FIG. 2 and FIG. 3, the first external electrode 15 includes a first covering portion 15a that covers a portion of the second main surface 11a2 located near the first end surface 11b1, and a first end surface 11b1. A second covering portion 15b covering the first end surface 11b1, a third covering portion 15c covering the first side surface 11c1 located near the first end surface 11b1, and a fourth covering the second side surface 11c2 located near the first end surface 11b1. 15 d of coating | cover parts and the 5th coating | coated part 15e which covers the 1st main surface 11a1 of the part located near the 1st end surface 11b1 are provided.

一方、第２外部電極１６は、第２端面１１ｂ２寄りに位置する部分の第２主面１１ａ２を覆う第６被覆部１６ａと、第２端面１１ｂ２を覆う第７被覆部１６ｂと、第２端面１１ｂ２寄りに位置する部分の第１側面１１ｃ１を覆う第８被覆部１６ｃと、第２端面１１ｂ２寄りに位置する部分の第２側面１１ｃ２を覆う第９被覆部１６ｄと、第２端面１１ｂ２寄りに位置する部分の第１主面１１ａ１を覆う第１０被覆部１６ｅとを有している。   On the other hand, the second external electrode 16 includes a sixth covering portion 16a that covers a portion of the second main surface 11a2 located near the second end surface 11b2, a seventh covering portion 16b that covers the second end surface 11b2, and a second end surface 11b2. An eighth covering portion 16c that covers the first side surface 11c1 of the portion located closer to the second end surface, a ninth covering portion 16d that covers the second side surface 11c2 of the portion located closer to the second end surface 11b2, and a portion closer to the second end surface 11b2. A tenth covering portion 16e covering the first main surface 11a1 of the portion.

これにより、積層セラミックコンデンサ１０Ａの第１外部電極１５が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ１は、第１外部電極１５の第１被覆部１５ａの露出表面と第１外部電極１５の第５被覆部１５ｅの露出表面との間の厚み方向Ｔに沿った距離のうちの最大値Ｔｅ１によって規定され、積層セラミックコンデンサ１０Ａの第２外部電極１６が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ２は、第２外部電極１６の第６被覆部１６ａの露出表面と第２外部電極１６の第１０被覆部１６ｅの露出表面との間の厚み方向Ｔに沿った距離のうちの最大値Ｔｅ２によって規定される。   Thus, the maximum external dimension Tc1 in the thickness direction T of the portion of the multilayer ceramic capacitor 10A where the first external electrode 15 is provided is such that the exposed surface of the first covering portion 15a of the first external electrode 15 and the first external electrode 15 The maximum in the thickness direction T of the portion of the multilayer ceramic capacitor 10A provided with the second external electrode 16 is defined by the maximum value Te1 of the distance along the thickness direction T between the exposed surface of the fifth covering portion 15e. The outer dimension Tc2 is the maximum value among the distances along the thickness direction T between the exposed surface of the sixth covering portion 16a of the second external electrode 16 and the exposed surface of the tenth covering portion 16e of the second external electrode 16. Defined by Te2.

また、積層セラミックコンデンサ１０Ａの長さ方向Ｌにおける最大外形寸法Ｌｃは、第１外部電極１５の第２被覆部１５ｂの露出表面と第２外部電極１６の第７被覆部１６ｂの露出表面との間の長さ方向Ｌに沿った距離のうちの最大値によって規定される。   The maximum external dimension Lc of the multilayer ceramic capacitor 10A in the length direction L is between the exposed surface of the second covering portion 15b of the first external electrode 15 and the exposed surface of the seventh covering portion 16b of the second external electrode 16. Is defined by the maximum value of the distances along the length direction L.

さらに、積層セラミックコンデンサ１０Ａの第１外部電極１５が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ１は、第１外部電極１５の第３被覆部１５ｃの露出表面と第１外部電極１５の第４被覆部１５ｄの露出表面との間の幅方向Ｗに沿った距離のうちの最大値Ｗｅ１によって規定され、積層セラミックコンデンサ１０Ａの第２外部電極１６が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ２は、第２外部電極１６の第８被覆部１６ｃの露出表面と第２外部電極１６の第９被覆部１６ｄの露出表面との間の幅方向Ｗに沿った距離のうちの最大値Ｗｅ２によって規定される。   Furthermore, the maximum external dimension Wc1 in the width direction W of the portion of the multilayer ceramic capacitor 10A where the first external electrode 15 is provided is such that the exposed surface of the third covering portion 15c of the first external electrode 15 and the first external electrode 15 The maximum outer shape in the width direction W of the portion of the multilayer ceramic capacitor 10A provided with the second external electrode 16 is defined by the maximum value We1 of the distance along the width direction W between the exposed surface of the four covering portions 15d. The dimension Wc2 is the maximum value We2 of the distances along the width direction W between the exposed surface of the eighth covering portion 16c of the second external electrode 16 and the exposed surface of the ninth covering portion 16d of the second external electrode 16. It is prescribed by.

ここで、第１外部電極１５の長さ方向Ｌにおける最大外形寸法Ｌｅ１および第２外部電極１６の長さ方向Ｌにおける最大外形寸法Ｌｅ２は、これらが同等となるように構成されることが好ましく、第１外部電極１５と第２外部電極１６との間の距離Ｄｅは、第１外部電極１５と第２外部電極１６との間の絶縁性を確保するのに十分な距離とされる。   Here, the maximum external dimension Le1 in the length direction L of the first external electrode 15 and the maximum external dimension Le2 in the length direction L of the second external electrode 16 are preferably configured to be equivalent to each other, A distance De between the first external electrode 15 and the second external electrode 16 is set to a distance sufficient to ensure insulation between the first external electrode 15 and the second external electrode 16.

なお、本実施の形態における積層セラミックコンデンサ１０Ａは、長さ方向Ｌにおける最大外形寸法Ｌｃが最も長くなるように構成されており、厚み方向Ｔにおける最大外形寸法Ｔｃ１，Ｔｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されており、幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されている。   The multilayer ceramic capacitor 10A in the present embodiment is configured such that the maximum outer dimension Lc in the length direction L is the longest, and the maximum outer dimensions Tc1 and Tc2 in the thickness direction T are both in the length direction. L is configured to be equivalent to about half the maximum outer dimension Lc in L, and the maximum outer dimensions Wc1 and Wc2 in the width direction W are both about the maximum outer dimension Lc in the length direction L. It is comprised so that it may become an equivalent dimension by a half size.

ここで、積層セラミックコンデンサ１０Ａの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）の代表値としては、たとえば０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］等が挙げられる。   Here, as representative values of the maximum outer dimensions Lc, Wc1 (Wc2), Tc1 (Tc2) of the multilayer ceramic capacitor 10A, for example, 0.25 [mm] × 0.125 [mm] × 0.125 [mm], Examples include 0.4 [mm] × 0.2 [mm] × 0.2 [mm], 0.6 [mm] × 0.3 [mm] × 0.3 [mm], and the like.

図４は、本実施の形態における実装構造体に具備される配線基板の概略斜視図である。また、図５は、図４に示すＶ−Ｖ線に沿った模式断面図であり、図６は、図５に示すＶＩＡ−ＶＩＡ線およびＶＩＢ−ＶＩＢ線に沿った模式断面図である。次に、これら図４ないし図６を参照して、本実施の形態における実装構造体に具備される配線基板２０について説明する。   FIG. 4 is a schematic perspective view of a wiring board provided in the mounting structure in the present embodiment. 5 is a schematic cross-sectional view taken along the line VV shown in FIG. 4, and FIG. 6 is a schematic cross-sectional view taken along the lines VIA-VIA and VIB-VIB shown in FIG. Next, with reference to these FIG. 4 thru | or FIG. 6, the wiring board 20 with which the mounting structure in this Embodiment is equipped is demonstrated.

図４ないし図６に示すように、配線基板２０は、全体として平板状の形状を有しており、基材部２１と、半田レジスト２２と、導電パターン２３とを備えている。   As shown in FIGS. 4 to 6, the wiring board 20 has a flat plate shape as a whole, and includes a base portion 21, a solder resist 22, and a conductive pattern 23.

基材部２１は、一対の主表面を有する平板状の形状を有しており、少なくともその一方の主表面上に上述した半田レジスト２２および導電パターン２３が形成されている。基材部２１の材質としては、エポキシ樹脂等の樹脂材料やアルミナ等のセラミックス材料からなるもの、あるいはこれらに無機材料または有機材料からなるフィラーや織布等が添加されたもの等を用いることができる。一般的には、基材部２１としては、エポキシ樹脂からなる母材にガラス製の織布が添加されたガラスエポキシ基板が好適に利用される。   The base material portion 21 has a flat shape having a pair of main surfaces, and the solder resist 22 and the conductive pattern 23 described above are formed on at least one main surface thereof. As the material of the base material portion 21, a material made of a resin material such as an epoxy resin, a ceramic material such as alumina, or a material in which a filler or a woven fabric made of an inorganic material or an organic material is added, or the like is used. it can. Generally, as the base material portion 21, a glass epoxy substrate in which a glass woven fabric is added to a base material made of an epoxy resin is preferably used.

導電パターン２３は、基材部２１の主表面上に設けられており、所定の形状にパターニングされている。導電パターン２３は、後述する第１ランド２５および第２ランド２６を形成する部分と、これら第１ランド２５および第２ランド２６から引き出された配線部２４とを含んでいる。導電パターン２３の材質としては、各種の導電材料が利用できるが、一般的には銅箔等の金属材料が好適に利用される。   The conductive pattern 23 is provided on the main surface of the base member 21 and is patterned into a predetermined shape. The conductive pattern 23 includes a portion for forming a first land 25 and a second land 26 described later, and a wiring portion 24 drawn from the first land 25 and the second land 26. Various conductive materials can be used as the material of the conductive pattern 23, but generally a metal material such as a copper foil is preferably used.

導電パターン２３の第１ランド２５および第２ランド２６を形成する部分は、積層セラミックコンデンサ１０Ａの第１外部電極１５および第２外部電極１６に対応した形状に形成されており、その表面２５ａ，２６ａが半田レジスト２２によって覆われることなく露出した状態となっている。これに対し、第１ランド２５および第２ランド２６を形成する部分の周囲に位置する導電パターン２３と、配線部２４とは、いずれも半田レジスト２２によって覆われている。   The portions of the conductive pattern 23 where the first lands 25 and the second lands 26 are formed are formed in shapes corresponding to the first external electrodes 15 and the second external electrodes 16 of the multilayer ceramic capacitor 10A, and the surfaces 25a and 26a thereof. Is exposed without being covered with the solder resist 22. On the other hand, the conductive pattern 23 located around the portion where the first land 25 and the second land 26 are formed and the wiring portion 24 are both covered with the solder resist 22.

半田レジスト２２は、基材部２１の主表面上および導電パターン２３の主表面上に設けられており、所定の形状にパターニングされている。半田レジスト２２は、積層セラミックコンデンサ１０Ａを配線基板２０に実装する際に、後述する半田接合材が配線基板２０の意図しない部分に付着してしまうことを防止するためのものであり、当該半田接合材が形成される領域を除く部分を主として覆っている。   The solder resist 22 is provided on the main surface of the base material portion 21 and the main surface of the conductive pattern 23, and is patterned into a predetermined shape. The solder resist 22 is for preventing a solder bonding material, which will be described later, from adhering to an unintended portion of the wiring board 20 when the multilayer ceramic capacitor 10A is mounted on the wiring board 20. It mainly covers the portion excluding the region where the material is formed.

半田レジスト２２には、積層セラミックコンデンサ１０Ａの第１外部電極１５および第２外部電極１６に対応した形状の一対の開口部２２ａ，２２ｂが設けられており、当該一対の開口部２２ａ，２２ｂによって上述した第１ランド２５および第２ランド２６の外形が規定されている。   The solder resist 22 is provided with a pair of openings 22a and 22b having shapes corresponding to the first external electrode 15 and the second external electrode 16 of the multilayer ceramic capacitor 10A, and the pair of openings 22a and 22b described above. The outer shapes of the first land 25 and the second land 26 are defined.

以上により、配線基板２０は、導電パターン２３のうちの第１ランド２５の表面２５ａおよび半田レジスト２２の開口部２２ａの壁面２２ａ１によって形成されることになる半田レジスト２２の第１空隙部２７と、導電パターン２３のうちの第２ランド２６の表面２６ａおよび半田レジスト２２の開口部２２ｂの壁面２２ｂ１によって形成されることになる半田レジスト２２の第２空隙部２８とを有することになり、これら第１空隙部２７および第２空隙部２８が、積層セラミックコンデンサ１０Ａが実装されることとなる配線基板２０の長さ方向Ｌに沿って並んで配置されることになる。   As described above, the wiring substrate 20 includes the first gap portion 27 of the solder resist 22 to be formed by the surface 25a of the first land 25 and the wall surface 22a1 of the opening 22a of the solder resist 22 in the conductive pattern 23. Of the conductive pattern 23, the surface 26 a of the second land 26 and the wall surface 22 b 1 of the opening 22 b of the solder resist 22 have a second gap 28 of the solder resist 22. The gap portion 27 and the second gap portion 28 are arranged side by side along the length direction L of the wiring board 20 on which the multilayer ceramic capacitor 10A is to be mounted.

なお、ランドを形成する部分の周囲に位置する導電パターンが半田レジストによって覆われることにより、半田レジストに設けられた開口部によってランドの外形が規定される上記構成は、一般にオーバーレジスト構造と称されるものであるが、ランドを形成する部分の周囲に導電パターンを設けず、ランドを形成する部分の導電パターンの外周縁と開口部の周縁とを合致させたり、あるいはランドを形成する部分の導電パターンの外周縁を開口部の周縁よりも内側に配置されたりした構成の配線基板としてもよい。なお、導電パターン２３が基材部２１から剥離してしまうことを防止する観点からは、上述したオーバーレジスト構造を採用することがより好ましい。   The above configuration in which the outer shape of the land is defined by the opening provided in the solder resist when the conductive pattern located around the land forming portion is covered with the solder resist is generally referred to as an over resist structure. However, the conductive pattern is not provided around the land forming portion, and the outer peripheral edge of the conductive pattern in the land forming portion is matched with the peripheral edge of the opening, or the conductive portion is formed in the land forming portion. A wiring board having a configuration in which the outer peripheral edge of the pattern is arranged inside the peripheral edge of the opening may be used. In addition, from the viewpoint of preventing the conductive pattern 23 from being peeled off from the base material portion 21, it is more preferable to employ the above-described over resist structure.

ここで、上記第１ランド２５および第２ランド２６を平面視した状態におけるこれらの配置位置や形状、寸法は、積層セラミックコンデンサ１０Ａを素体１１の第２主面１１ａ２の法線方向に沿って見た状態における第１外部電極１５および第２外部電極１６の配置位置や形状、寸法と同等とされることが好ましい。   Here, the arrangement position, shape, and dimensions of the first land 25 and the second land 26 in a plan view are such that the multilayer ceramic capacitor 10A is along the normal direction of the second main surface 11a2 of the element body 11. It is preferable that the arrangement positions, shapes, and dimensions of the first external electrode 15 and the second external electrode 16 in the viewed state are the same.

すなわち、第１ランド２５の第２ランド２６が位置しない側の端部から第２ランド２６の第１ランド２５が位置しない側の端部までの長さ方向Ｌに沿った距離Ｌｂは、上述した積層セラミックコンデンサ１０Ａの長さ方向Ｌにおける最大外形寸法Ｌｃと同等となるように構成されることが好ましく、第１ランド２５の長さ方向Ｌにおける外形寸法Ｌｌ１は、積層セラミックコンデンサ１０Ａの第１外部電極１５の長さ方向Ｌにおける最大外形寸法Ｌｅ１と同等となるように構成されることが好ましく、第１ランド２５の幅方向Ｗにおける外形寸法Ｗｌ１は、積層セラミックコンデンサ１０Ａの第１外部電極１５が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ１（すなわちＷｅ１）と同等となるように構成されることが好ましく、第２ランド２６の長さ方向Ｌにおける外形寸法Ｌｌ２は、積層セラミックコンデンサ１０Ａの第２外部電極１６の長さ方向Ｌにおける最大外形寸法Ｌｅ２と同等となるように構成されることが好ましく、第２ランド２６の幅方向Ｗにおける外形寸法Ｗｌ２は、積層セラミックコンデンサ１０Ａの第２外部電極１６が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ２（すなわちＷｅ２）と同等となるように構成されることが好ましく、第１ランド２５と第２ランド２６との間の長さ方向Ｌに沿った距離は、積層セラミックコンデンサ１０Ａの第１外部電極１５と第２外部電極１６との間の距離Ｄｅと同等となるように構成されることが好ましい。   That is, the distance Lb along the length direction L from the end of the first land 25 on the side where the second land 26 is not located to the end of the second land 26 on the side where the first land 25 is not located is as described above. The multilayer ceramic capacitor 10A is preferably configured to be equal to the maximum outer dimension Lc in the length direction L, and the outer dimension Ll1 in the length direction L of the first land 25 is the first external portion of the multilayer ceramic capacitor 10A. It is preferable to be configured to be equal to the maximum outer dimension Le1 in the length direction L of the electrode 15, and the outer dimension Wl1 in the width direction W of the first land 25 is determined by the first external electrode 15 of the multilayer ceramic capacitor 10A. It is preferable to be configured to be equal to the maximum outer dimension Wc1 (that is, We1) in the width direction W of the provided portion. The outer dimension Ll2 in the length direction L of the cable 26 is preferably configured to be equal to the maximum outer dimension Le2 in the length direction L of the second external electrode 16 of the multilayer ceramic capacitor 10A. The outer dimension Wl2 in the width direction W is preferably configured to be equal to the maximum outer dimension Wc2 (that is, We2) in the width direction W of the portion of the multilayer ceramic capacitor 10A where the second external electrode 16 is provided. The distance along the length direction L between the first land 25 and the second land 26 is equivalent to the distance De between the first external electrode 15 and the second external electrode 16 of the multilayer ceramic capacitor 10A. It is preferable to be configured as described above.

また、第１空隙部２７の厚み方向Ｔにおける大きさＴｒ１および第２空隙部２８の厚み方向Ｔにおける大きさＴｒ２は、いずれも導電パターン２３を覆う部分の半田レジスト２２の厚みによって規定されることになり、第１空隙部２７の容積Ｖｒ１は、Ｌｌ１×Ｗｌ１×Ｔｒ１によって求めることができ、第２空隙部２８の容積Ｖｒ２は、Ｌｌ２×Ｗｌ２×Ｔｒ２によって求めることができる。   Further, the size Tr1 in the thickness direction T of the first gap 27 and the size Tr2 in the thickness direction T of the second gap 28 are both defined by the thickness of the solder resist 22 in the portion covering the conductive pattern 23. Therefore, the volume Vr1 of the first gap portion 27 can be obtained by Ll1 × Wl1 × Tr1, and the volume Vr2 of the second gap portion 28 can be obtained by Ll2 × Wl2 × Tr2.

図７は、本実施の形態における実装構造体の模式断面図であり、図８は、図７に示すＶＩＩＩＡ−ＶＩＩＩＡ線およびＶＩＩＩＢ−ＶＩＩＩＢ線に沿った模式断面図である。次に、これら図７および図８を参照して、本実施の形態における実装構造体１Ａについて説明する。   FIG. 7 is a schematic cross-sectional view of the mounting structure in the present embodiment, and FIG. 8 is a schematic cross-sectional view taken along lines VIIIA-VIIIA and VIIIB-VIIIB shown in FIG. Next, the mounting structure 1A in the present embodiment will be described with reference to FIGS.

図７および図８に示すように、実装構造体１Ａは、上述した構成の配線基板２０に上述した構成の積層セラミックコンデンサ１０Ａが実装されてなるものであり、これら積層セラミックコンデンサ１０Ａおよび配線基板２０に加えて、半田接合材からなる第１接合部３１および第２接合部３２を備えている。   As shown in FIG. 7 and FIG. 8, the mounting structure 1A is formed by mounting the multilayer ceramic capacitor 10A having the above-described configuration on the wiring substrate 20 having the above-described configuration. In addition, a first joint 31 and a second joint 32 made of a solder joint material are provided.

積層セラミックコンデンサ１０Ａは、第１外部電極１５の第１被覆部１５ａが配線基板２０の第１ランド２５に対向するとともに、第２外部電極１６の第６被覆部１６ａが配線基板２０の第２ランド２６に対向するように、素体１１の第２主面１１ａ２が配線基板２０に対面した状態で配置されている。   In the multilayer ceramic capacitor 10A, the first covering portion 15a of the first external electrode 15 faces the first land 25 of the wiring substrate 20, and the sixth covering portion 16a of the second external electrode 16 is the second land of the wiring substrate 20. 26, the second main surface 11 a 2 of the element body 11 is disposed so as to face the wiring board 20.

上述した第１接合部３１は、これら対向配置された第１外部電極１５と第１ランド２５とを接合しており、第１ランド２５の表面２５ａに固着するとともに、第１外部電極１５の第１被覆部１５ａ、第２被覆部１５ｂ、第３被覆部１５ｃ、第４被覆部１５ｄおよび第５被覆部１５ｅに跨るように第１外部電極１５の表面に固着している。   The first joint portion 31 described above joins the first external electrode 15 and the first land 25 that are opposed to each other, and is fixed to the surface 25a of the first land 25, and the first external electrode 15 It adheres to the surface of the first external electrode 15 so as to straddle the first covering portion 15a, the second covering portion 15b, the third covering portion 15c, the fourth covering portion 15d, and the fifth covering portion 15e.

一方、上述した第２接合部３２は、これら対向配置された第２外部電極１６と第２ランド２６とを接合しており、第２ランド２６の表面２６ａに固着するとともに、第２外部電極１６の第６被覆部１６ａ、第７被覆部１６ｂ、第８被覆部１６ｃ、第９被覆部１６ｄおよび第１０被覆部１６ｅに跨るように第２外部電極１６の表面に固着している。   On the other hand, the second joint portion 32 described above joins the second external electrode 16 and the second land 26 that are disposed to face each other, and is fixed to the surface 26 a of the second land 26, and the second external electrode 16. The sixth covering portion 16a, the seventh covering portion 16b, the eighth covering portion 16c, the ninth covering portion 16d, and the tenth covering portion 16e are fixed to the surface of the second external electrode 16.

第１接合部３１および第２接合部３２は、上述したように半田接合材によって構成されており、Ｓｎを含む半田合金を主成分としている。当該半田接合材としては、たとえばこれに含まれる金属成分のうち、Ａｇの含有量が０ｗｔ％より大きく３．５ｗｔ％以下であり、Ｃｕの含有量が０．５ｗｔ％以上０．７ｗｔ％以下である３元系のものを用いることが好ましい。   As described above, the first joint portion 31 and the second joint portion 32 are made of a solder joint material, and contain a solder alloy containing Sn as a main component. As the solder bonding material, for example, among the metal components contained therein, the Ag content is greater than 0 wt% and not greater than 3.5 wt%, and the Cu content is not less than 0.5 wt% and not greater than 0.7 wt%. It is preferable to use a certain ternary system.

当該半田接合材は、半田合金と有機材料であるフラックスとの混合物である半田ペーストを溶融および固化させることで形成されるものであり、半田ペースト中における半田合金の体積含有率Ｒｓｏｌは、０．４５以上０．５５以下であることが好ましい。   The solder bonding material is formed by melting and solidifying a solder paste that is a mixture of a solder alloy and a flux that is an organic material. The solder alloy has a volume content Rsol of 0. It is preferable that it is 45 or more and 0.55 or less.

ここで、第１接合部３１となる半田ペーストは、積層セラミックコンデンサ１０Ａの実装時においてこれが溶融することで第１外部電極１５の表面において濡れ広がり、その際に第１被覆部１５ａを覆うばかりでなく第２被覆部１５ｂ、第３被覆部１５ｃ、第４被覆部１５ｄおよび第５被覆部１５ｅを覆うように濡れ上がることになる。そのため、その後に濡れ広がった半田接合材が固化することにより、第１接合部３１は、上述したように第１被覆部１５ａ、第２被覆部１５ｂ、第３被覆部１５ｃ、第４被覆部１５ｄおよび第５被覆部１５ｅに跨るように第１外部電極１５の表面に固着した状態で形成されることになる。   Here, the solder paste that becomes the first joint portion 31 melts when the multilayer ceramic capacitor 10A is mounted, so that it wets and spreads on the surface of the first external electrode 15, and at that time, the solder paste only covers the first covering portion 15a. The second covering portion 15b, the third covering portion 15c, the fourth covering portion 15d, and the fifth covering portion 15e are wetted up. For this reason, the solder joint material that has spread afterwards solidifies, so that the first joint portion 31 has the first covering portion 15a, the second covering portion 15b, the third covering portion 15c, and the fourth covering portion 15d as described above. In addition, it is formed in a state of being fixed to the surface of the first external electrode 15 so as to straddle the fifth covering portion 15e.

また、第２接合部３２となる半田ペーストも、積層セラミックコンデンサ１０Ａの実装時においてこれが溶融することで第２外部電極１６の表面において濡れ広がり、その際に第６被覆部１６ａを覆うばかりでなく第７被覆部１６ｂ、第８被覆部１６ｃ、第９被覆部１６ｄおよび第１０被覆部１６ｅを覆うように濡れ上がることになる。そのため、その後に濡れ広がった半田接合材が固化することにより、第２接合部３２は、上述したように第６被覆部１６ａ、第７被覆部１６ｂ、第８被覆部１６ｃ、第９被覆部１６ｄおよび第１０被覆部１６ｅに跨るように第２外部電極１６の表面に固着した状態で形成されることになる。   Also, the solder paste that becomes the second joint portion 32 melts when the multilayer ceramic capacitor 10A is mounted, so that it wets and spreads on the surface of the second external electrode 16, and not only covers the sixth covering portion 16a. The seventh covering portion 16b, the eighth covering portion 16c, the ninth covering portion 16d, and the tenth covering portion 16e are wetted up. Therefore, the solder joint material that has spread afterwards solidifies, so that the second joint portion 32 has the sixth covering portion 16a, the seventh covering portion 16b, the eighth covering portion 16c, and the ninth covering portion 16d as described above. And it forms in the state fixed to the surface of the 2nd external electrode 16 so that it might straddle the 10th coating | coated part 16e.

図８に示すように、第１外部電極１５の第３被覆部１５ｃを覆う部分の第１接合部３１の幅方向Ｗにおける最大寸法をＷＡｓｏｌ１とし、第１外部電極１５の第４被覆部１５ｄを覆う部分の第１接合部３１の幅方向Ｗにおける最大寸法をＷＢｓｏｌ１とし、第２外部電極１６の第８被覆部１６ｃを覆う部分の第２接合部３２の幅方向Ｗにおける最大寸法をＷＡｓｏｌ２とし、第２外部電極１６の第９被覆部１６ｄを覆う部分の第２接合部３２の幅方向Ｗにおける最大寸法をＷＢｓｏｌ２とした場合に、本実施の形態における実装構造体１Ａにおいては、これら最大寸法ＷＡｓｏｌ１，ＷＢｓｏｌ１，ＷＡｓｏｌ２，ＷＢｓｏｌ２が、上述した第１外部電極１５が設けられた部分の積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１と、第２外部電極１６が設けられた部分の積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ２との間で、それぞれ下記式（１）ないし式（４）の条件を充足している。
ＷＡｓｏｌ１≦０．０６×Ｗｃ１ ・・・（１）
ＷＢｓｏｌ１≦０．０６×Ｗｃ１ ・・・（２）
ＷＡｓｏｌ２≦０．０６×Ｗｃ２ ・・・（３）
ＷＢｓｏｌ２≦０．０６×Ｗｃ２ ・・・（４） As shown in FIG. 8, the maximum dimension in the width direction W of the first joint portion 31 of the portion covering the third covering portion 15c of the first external electrode 15 is WAsol1, and the fourth covering portion 15d of the first external electrode 15 is The maximum dimension in the width direction W of the first joint portion 31 of the covering portion is WBsol1, and the maximum dimension in the width direction W of the second joint portion 32 of the portion covering the second outer electrode 16 is WAsol2. When the maximum dimension in the width direction W of the second joint portion 32 of the second outer electrode 16 covering the ninth covering portion 16d is WBsol2, in the mounting structure 1A in the present embodiment, these maximum dimensions WAsol1. , WBsol1, WAsol2, WBsol2 are the maximum outer dimensions in the width direction W of the multilayer ceramic capacitor 10A in the portion where the first external electrode 15 is provided. The following formulas (1) to (4) are satisfied between the method Wc1 and the maximum outer dimension Wc2 in the width direction W of the multilayer ceramic capacitor 10A where the second external electrode 16 is provided. Yes.
WAsol1 ≦ 0.06 × Wc1 (1)
WBsol1 ≦ 0.06 × Wc1 (2)
WAsol2 ≦ 0.06 × Wc2 (3)
WBsol2 ≦ 0.06 × Wc2 (4)

すなわち、本実施の形態における実装構造体１Ａにおいては、素体１１の第１側面１１ｃ１および第２側面１１ｃ２側に形成される半田接合材からなる第１接合部３１および第２接合部３２の幅方向Ｗにおける厚み（すなわち半田接合材の膨らみ量）の最大値が、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２のそれぞれ６％以下の大きさに抑えられている。   That is, in the mounting structure 1A according to the present embodiment, the widths of the first joint portion 31 and the second joint portion 32 made of the solder joint material formed on the first side surface 11c1 and the second side surface 11c2 side of the element body 11 are used. The maximum value of the thickness in the direction W (that is, the amount of swelling of the solder joint material) is suppressed to 6% or less of each of the maximum external dimensions Wc1 and Wc2 in the width direction W of the multilayer ceramic capacitor 10A.

これにより、本実施の形態における実装構造体１Ａにおいては、積層セラミックコンデンサ１０Ａを実装するために必要となる実装面積が狭小化することになり、隣り合って実装される電子部品との間の距離に大きなマージンを確保することが不要になり、狭隣接化が可能になる。したがって、実装構造体１Ａである回路基板の小型化を図ることが可能になり、当該回路基板を具備する電子機器の小型化に寄与することになる。   Thereby, in the mounting structure 1A in the present embodiment, the mounting area necessary for mounting the multilayer ceramic capacitor 10A is reduced, and the distance between the electronic components mounted adjacent to each other is reduced. Therefore, it is not necessary to secure a large margin, and narrowing of the adjacent area becomes possible. Therefore, it is possible to reduce the size of the circuit board that is the mounting structure 1A, which contributes to the downsizing of the electronic device including the circuit board.

なお、本実施の形態における実装構造体１Ａは、積層セラミックコンデンサ１０Ａの素体１１の第１端面１１ｂ１、第２端面１１ｂ２、および、これらに隣接する第１側面１１ｃ１、第２側面１１ｃ２を覆うように設けられた第１外部電極１５および第２外部電極１６の表面に沿って半田接合材が濡れ上がることで第１接合部３１および第２接合部３２が形成されるものであるため、高いセルフアライメント効果が発揮されることになり、その結果、積層セラミックコンデンサ１０Ａがより適切な位置に実装されるものになり、当該効果と相まって上述した狭隣接化の効果が非常に高いものとなる。   The mounting structure 1A in the present embodiment covers the first end surface 11b1, the second end surface 11b2, and the first side surface 11c1 and the second side surface 11c2 adjacent to the first end surface 11b1, the second end surface 11b2, and the element body 11 of the multilayer ceramic capacitor 10A. Since the first bonding portion 31 and the second bonding portion 32 are formed by wetting the solder bonding material along the surfaces of the first external electrode 15 and the second external electrode 16 provided on the first external electrode 15 and the second external electrode 16. The alignment effect is exhibited, and as a result, the multilayer ceramic capacitor 10A is mounted at a more appropriate position, and in combination with the effect, the above-described narrowing effect is extremely high.

ここで、上記式（１）ないし式（４）の条件を具備するためには、第１接合部３１に含まれる半田合金の体積をＶｓｏｌ１とし、第２接合部３２に含まれる半田合金の体積をＶｓｏｌ２とした場合に、これらＶｓｏｌ１およびＶｓｏｌ２と、上述した第１空隙部２７の容積Ｖｒ１および第２空隙部２８の容積Ｖｒ２とが、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（５）ないし式（１０）を充足することで実現できる。   Here, in order to satisfy the conditions of the above formulas (1) to (4), the volume of the solder alloy contained in the first joint portion 31 is Vsol1, and the volume of the solder alloy contained in the second joint portion 32. , Vsol1 and Vsol2, and the volume Vr1 of the first gap 27 and the volume Vr2 of the second gap 28 described above are the maximum outer dimensions Wc1, Wc2 in the width direction W of the multilayer ceramic capacitor 10A. Depending on the above, it can be realized by satisfying the following formulas (5) to (10).

すなわち、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５）および式（６）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．３３ ・・・（５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．３３ ・・・（６） That is, when the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], It is preferable that both the following formula (5) and formula (6) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.33 (5)
0.9 ≦ Vsol2 / Vr2 ≦ 1.33 (6)

また、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（７）および式（８）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６７ ・・・（７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６７ ・・・（８） When the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm], It is preferable that both the following formula (7) and formula (8) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.67 (7)
0.9 ≦ Vsol2 / Vr2 ≦ 1.67 (8)

さらには、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（９）および式（１０）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．８３ ・・・（９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．８３ ・・・（１０） Furthermore, when the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm] It is preferable that both the following formulas (9) and (10) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.83 (9)
0.9 ≦ Vsol2 / Vr2 ≦ 1.83 (10)

なお、本発明において、Ｘ＝ａ±ｂ（ここで、Ｘは変数、ａ，ｂは定数）と表記した場合、Ｘは、ａ−ｂ以上でａ＋ｂ以下の範囲内であることを意味する。   In the present invention, when X = a ± b (where X is a variable and a and b are constants), it means that X is within a range of a−b and a + b.

ここで、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（５）ないし式（１０）に示す下限値である０．９を下回った場合には、半田合金の供給量が過少となり、十分な大きさの第１接合部３１および第２接合部３２を形成することが困難となってしまう。その場合には、実装後における積層セラミックコンデンサ１０Ａの接合強度を十分に保つことが難しくなる。なお、さらなる接合強度を確保する観点からは、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、下記式（１１）および式（１２）をさらに充足していることが好ましい。
１．０≦Ｖｓｏｌ１／Ｖｒ１ ・・・（１１）
１．０≦Ｖｓｏｌ２／Ｖｒ２ ・・・（１２） Here, when the values of Vsol1 / Vr1 and Vsol2 / Vr2 are less than the lower limit value 0.9 shown in the above formulas (5) to (10), the supply amount of the solder alloy is too small, It becomes difficult to form the first joint portion 31 and the second joint portion 32 having a large size. In that case, it becomes difficult to maintain sufficient bonding strength of the multilayer ceramic capacitor 10A after mounting. From the viewpoint of securing further bonding strength, it is preferable that Vsol1 / Vr1 and Vsol2 / Vr2 further satisfy the following formulas (11) and (12).
1.0 ≦ Vsol1 / Vr1 (11)
1.0 ≦ Vsol2 / Vr2 (12)

一方、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（５）ないし式（１０）に示す上限値を超えた場合には、半田合金の供給量が過多となり、上述した半田接合材の膨らみ量が大きくなってしまう。その場合には上記式（１）ないし式（４）の条件が充足されなくなってしまうことになり、狭隣接化の効果が大幅に損なわれてしまうことになる。なお、上記式（５）ないし式（１０）に示すＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の上限値は、後述する第１検証試験によって導き出されたものである。   On the other hand, when the values of Vsol1 / Vr1 and Vsol2 / Vr2 exceed the upper limit values shown in the above formulas (5) to (10), the supply amount of the solder alloy becomes excessive, and the above-described swelling of the solder joint material The amount will increase. In that case, the conditions of the above formulas (1) to (4) are not satisfied, and the effect of narrowing the adjacency is greatly impaired. The upper limit values of Vsol1 / Vr1 and Vsol2 / Vr2 shown in the above formulas (5) to (10) are derived from the first verification test described later.

図９は、本実施の形態における実装構造体の製造方法を示すフロー図である。次に、この図９を参照して、本実施の形態における実装構造体の製造方法について具体的に説明する。   FIG. 9 is a flowchart showing a method for manufacturing a mounting structure in the present embodiment. Next, with reference to this FIG. 9, the manufacturing method of the mounting structure in this Embodiment is demonstrated concretely.

上述した本実施の形態における実装構造体１Ａを製造するに当たっては、まず、上述した構成の積層セラミックコンデンサ１０Ａと、上述した構成の配線基板２０とが準備される。   In manufacturing the mounting structure 1A in the present embodiment described above, first, the multilayer ceramic capacitor 10A configured as described above and the wiring board 20 configured as described above are prepared.

次に、図９に示すように、配線基板２０に半田ペーストが供給される（工程Ｓ１）。当該工程Ｓ１は、好ましくはステンシルを用いたスクリーン印刷法によって行なわれる。   Next, as shown in FIG. 9, a solder paste is supplied to the wiring board 20 (step S1). The step S1 is preferably performed by a screen printing method using a stencil.

具体的には、配線基板２０の第１空隙部２７および第２空隙部２８に対応した位置および大きさの第１孔部および第２孔部が設けられてなる平板状のステンシル（版）が予め準備され、当該第１孔部および第２孔部がそれぞれ配線基板２０の第１空隙部２７および第２空隙部２８に重なるようにステンシルが配線基板２０上に位置決めして載置され、当該第１孔部および第２孔部、これに重なる第１空隙部２７および第２空隙部２８が半田ペーストによって充填されるように半田ペーストの印刷が行なわれる。その際、ステンシルの表面に半田ペーストが残留することがないようにスキージ等を用いて余剰の半田ペーストが掻き取られる。これにより、配線基板２０の第１ランド２５上および第２ランド２６上に所定量の半田ペーストが供給されることになる。   Specifically, there is a flat plate-like stencil (plate) provided with first holes and second holes having positions and sizes corresponding to the first gap 27 and the second gap 28 of the wiring board 20. Prepared in advance, the stencil is positioned and placed on the wiring board 20 so that the first hole and the second hole overlap the first gap 27 and the second gap 28 of the wiring board 20, respectively. The solder paste is printed so that the first hole and the second hole, and the first gap 27 and the second gap 28 overlapping with the first hole and the second hole are filled with the solder paste. At that time, excessive solder paste is scraped off using a squeegee or the like so that the solder paste does not remain on the surface of the stencil. As a result, a predetermined amount of solder paste is supplied onto the first land 25 and the second land 26 of the wiring board 20.

なお、上述した工程Ｓ１においては、スクリーン印刷法を利用して半田ペーストを第１ランド２５上および第２ランド２６上に供給する場合を例示したが、他の方法を利用して半田ペーストを第１ランド２５上および第２ランド２６上に供給してもよいし、半田ペーストを積層セラミックコンデンサ１０Ａの第１外部電極１５の第１被覆部１５ａ上および第２外部電極１６の第６被覆部１６ａ上に供給することとしてもよいし、これら第１ランド２５および第１被覆部１５ａならびに第２ランド２６および第６被覆部１６ａ上の双方に供給することとしてもよい。   In the above-described step S1, the case where the solder paste is supplied onto the first land 25 and the second land 26 using the screen printing method is illustrated, but the solder paste is applied using the other method. The solder paste may be supplied onto the first land 25 and the second land 26, or the solder coating may be applied to the first covering portion 15a of the first external electrode 15 and the sixth covering portion 16a of the second external electrode 16 of the multilayer ceramic capacitor 10A. It is good also as supplying to the top, and it is good also as supplying both on these 1st land 25 and the 1st coating | coated part 15a, and the 2nd land 26 and the 6th coating | coated part 16a.

次に、配線基板２０に積層セラミックコンデンサ１０Ａが載置される（工程Ｓ２）。当該工程Ｓ２においては、好ましくはチップマウンターが用いられ、積層セラミックコンデンサ１０Ａの第１外部電極１５の第１被覆部１５ａが、第１接合部３１となる半田ペーストを介して配線基板２０の第１ランド２５に対向配置されるとともに、積層セラミックコンデンサ１０Ａの第２外部電極１６の第６被覆部１６ａが、第２接合部３２となる半田ペーストを介して配線基板２０の第２ランド２６に対向配置されることとなるように、高精度に積層セラミックコンデンサ１０Ａが位置決めされて配線基板２０上に載置される。   Next, the multilayer ceramic capacitor 10A is placed on the wiring board 20 (step S2). In the step S2, a chip mounter is preferably used, and the first covering portion 15a of the first external electrode 15 of the multilayer ceramic capacitor 10A is connected to the first of the wiring substrate 20 via the solder paste that becomes the first joint portion 31. The sixth covering portion 16 a of the second external electrode 16 of the multilayer ceramic capacitor 10 </ b> A is disposed to face the second land 26 of the wiring board 20 through the solder paste that becomes the second joint portion 32. Therefore, the multilayer ceramic capacitor 10A is positioned with high accuracy and placed on the wiring board 20.

次に、リフローが行なわれる（工程Ｓ３）。当該工程Ｓ３においては、配線基板２０上に半田ペーストを介して載置された積層セラミックコンデンサ１０Ａが、当該配線基板２０および半田ペーストごとたとえばリフロー炉に投入されることによって行なわれる。これにより、半田ペーストが加熱されて溶融し、その後半田ペーストが冷却されて固化することにより、上述した第１接合部３１および第２接合部３２が形成されることになり、積層セラミックコンデンサ１０Ａが配線基板２０に実装される。   Next, reflow is performed (step S3). In the step S3, the multilayer ceramic capacitor 10A placed on the wiring board 20 via the solder paste is put together with the wiring board 20 and the solder paste, for example, in a reflow furnace. As a result, the solder paste is heated and melted, and then the solder paste is cooled and solidified, whereby the first joint portion 31 and the second joint portion 32 described above are formed. Mounted on the wiring board 20.

ここで、上述したように、狭隣接化のためには半田合金の供給量が適切に管理される必要があり、そのためには、上述した工程Ｓ１において適切な量の半田ペーストが供給されることが重要になる。   Here, as described above, it is necessary to appropriately control the supply amount of the solder alloy for narrowing the adjacency, and for that purpose, an appropriate amount of solder paste is supplied in the above-described step S1. Becomes important.

この点、本実施の形態における実装構造体の製造方法においては、第１接合部３１となる半田ペーストの上記工程Ｓ１における体積供給量をＶｐ１とし、第２接合部３２となる半田ペーストの上記工程Ｓ１における体積供給量をＶｐ２とした場合に、これらＶｐ１およびＶｐ２が、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（１３）、式（１４）、式（１７）、式（１８）、式（２１）および式（２２）を充足するように管理される。   In this regard, in the manufacturing method of the mounting structure in the present embodiment, the volume supply amount in the step S1 of the solder paste that becomes the first joint portion 31 is Vp1, and the step of the solder paste that becomes the second joint portion 32 is described above. When the volume supply amount in S1 is Vp2, these Vp1 and Vp2 are the volume Vr1 of the first gap 27, the volume Vr2 of the second gap 28, and the volume content Rsol of the solder alloy in the solder paste. The following formula (13), formula (14), formula (17), formula (18), formula (21) and formula according to the maximum outer dimensions Wc1 and Wc2 in the width direction W of the multilayer ceramic capacitor 10A It is managed so as to satisfy (22).

すなわち、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１３）および式（１４）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．３３×Ｖｒ１／Ｒｓｏｌ ・・・（１３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．３３×Ｖｒ２／Ｒｓｏｌ ・・・（１４） That is, when the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (13) and (14) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.33 × Vr1 / Rsol (13)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.33 × Vr2 / Rsol (14)

また、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１７）および式（１８）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６７×Ｖｒ１／Ｒｓｏｌ ・・・（１７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６７×Ｖｒ２／Ｒｓｏｌ ・・・（１８） When the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (17) and (18) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.67 × Vr1 / Rsol (17)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.67 × Vr2 / Rsol (18)

さらには、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（２１）および式（２２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．８３×Ｖｒ１／Ｒｓｏｌ ・・・（２１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．８３×Ｖｒ２／Ｒｓｏｌ ・・・（２２） Furthermore, when the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm] The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (21) and (22) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.83 × Vr1 / Rsol (21)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.83 × Vr2 / Rsol (22)

これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（５）ないし式（１０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。   Thereby, the volume Vsol1, Vsol2 of the solder alloy supplied on the first land 25 and the second land 26 in the step S1 satisfies the conditions of the above formulas (5) to (10). Ensuring the bonding strength and narrowing the adjacency can be realized.

なお、さらなる接合強度を確保する観点からは、Ｖｐ１およびＶｐ２が、下記式（２５）および式（２６）をさらに充足していることが好ましい。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１ ・・・（２５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２ ・・・（２６） In addition, from the viewpoint of securing further bonding strength, it is preferable that Vp1 and Vp2 further satisfy the following expressions (25) and (26).
1.0 × Vr1 / Rsol ≦ Vp1 (25)
1.0 × Vr2 / Rsol ≦ Vp2 (26)

これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（１１）および式（１２）の条件を充足することになり、さらなる接合強度の確保が可能になる。   Thereby, the volume Vsol1, Vsol2 of the solder alloy supplied on the first land 25 and the second land 26 in the step S1 satisfies the conditions of the above formulas (11) and (12). It is possible to secure further bonding strength.

また、上述したように、工程Ｓ１においてスクリーン印刷法を利用する場合には、配線基板２０の第１空隙部２７に対応してステンシルに設けられた第１孔部の容積をＶｓｔ１とし、配線基板２０の第２空隙部２８に対応してステンシルに設けられた第２孔部の容積をＶｓｔ２とした場合に、これらＶｓｔ１およびＶｓｔ２が、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（１５）、式（１６）、式（１９）、式（２０）、式（２３）および式（２４）を充足するように調整されていることが好ましい。   Further, as described above, when the screen printing method is used in step S1, the volume of the first hole provided in the stencil corresponding to the first gap portion 27 of the wiring board 20 is Vst1, and the wiring board When the volume of the second hole provided in the stencil corresponding to the 20 second gap portion 28 is Vst2, these Vst1 and Vst2 are the volume Vr1 and the second gap portion of the first gap 27 described above. 28 between the volume Vr2 of 28 and the volume content Rsol of the solder alloy in the solder paste, depending on the maximum outer dimensions Wc1 and Wc2 in the width direction W of the multilayer ceramic capacitor 10A, the following formulas (15) and (16) It is preferable to adjust so as to satisfy the expressions (19), (20), (23) and (24).

すなわち、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１５）および式（１６）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（１５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（１６） That is, when the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following formula (15) and formula (16) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.33 / Rsol) −1) × Vr1 (15)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.33 / Rsol) −1) × Vr2 (16)

また、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（１９）および式（２０）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（１９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（２０） When the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm], It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following expressions (19) and (20) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.67 / Rsol) −1) × Vr1 (19)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.67 / Rsol) −1) × Vr2 (20)

さらには、積層セラミックコンデンサ１０Ａが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（２３）および式（２４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（２３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（２４） Furthermore, when the multilayer ceramic capacitor 10A satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm] It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following expressions (23) and (24) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.83 / Rsol) −1) × Vr1 (23)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.83 / Rsol) −1) × Vr2 (24)

これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（５）ないし式（１０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。   Thereby, the volume Vsol1, Vsol2 of the solder alloy supplied on the first land 25 and the second land 26 in the step S1 satisfies the conditions of the above formulas (5) to (10). Ensuring the bonding strength and narrowing the adjacency can be realized.

以上において説明したように、本実施の形態における実装構造体１Ａとすることにより、また本実施の形態における実装構造体の製造方法を採用することにより、配線基板２０上に実装される積層セラミックコンデンサ１０Ａとこれに隣り合うように配置される電子部品との間の狭隣接化が可能になり、電子機器の小型化を図ることが可能になる。   As described above, the multilayer ceramic capacitor mounted on the wiring board 20 by using the mounting structure 1A in the present embodiment and adopting the manufacturing method of the mounting structure in the present embodiment. Narrowing between 10A and an electronic component arranged adjacent to this is possible, and the electronic device can be downsized.

（第１検証試験）
図１０は、第１検証試験における検証例１ないし検証例３の製造条件を示す表であり、図１１ないし図１３は、それぞれ第１検証試験における検証例１ないし検証例３の製造条件および試験結果を示す表である。また、図１４は、第１検証試験における検証例１ないし検証例３の試験結果を示すグラフである。次に、これら図１０ないし図１４を参照して、上述した本発明の実施の形態１に関連して行なった第１検証試験について説明する。 (First verification test)
FIG. 10 is a table showing the manufacturing conditions of verification examples 1 to 3 in the first verification test, and FIGS. 11 to 13 show the manufacturing conditions and tests of verification examples 1 to 3 in the first verification test, respectively. It is a table | surface which shows a result. FIG. 14 is a graph showing test results of Verification Examples 1 to 3 in the first verification test. Next, the first verification test performed in relation to the above-described first embodiment of the present invention will be described with reference to FIGS.

本第１検証試験は、検証例１ないし検証例３として、図１０に示す各種寸法および容積の積層セラミックコンデンサ、配線基板およびステンシルを準備し、図１０に示す半田合金の体積含有率を有する半田ペーストを用いて配線基板に積層セラミックコンデンサを実際に実装することにより、上述した半田接合材の膨らみ量の最大値（ＷＡｓｏｌ１、ＷＢｓｏｌ１、ＷＡｓｏｌ２およびＷＢｓｏｌ２のうちの最大値）を実測したものである。   In this first verification test, as verification examples 1 to 3, a multilayer ceramic capacitor, a wiring board and a stencil having various dimensions and volumes shown in FIG. 10 were prepared, and the solder having the volume content of the solder alloy shown in FIG. By actually mounting a multilayer ceramic capacitor on a wiring board using a paste, the maximum value of the bulge amount of the solder joint material described above (maximum value of WAsol1, WBsol1, WAsol2, and WBsol2) is actually measured.

検証例１において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］であり、検証例２において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］であり、検証例３において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］である。   The maximum external dimensions Lc, Wc1 (Wc2), and Tc1 (Tc2) of the multilayer ceramic capacitor used in Verification Example 1 are 0.25 [mm] × 0.125 [mm] × 0.125 [mm], and are verified. The maximum outer dimensions Lc, Wc1 (Wc2), and Tc1 (Tc2) of the multilayer ceramic capacitor used in Example 2 are 0.4 [mm] × 0.2 [mm] × 0.2 [mm]. The maximum outer dimensions Lc, Wc1 (Wc2) and Tc1 (Tc2) of the multilayer ceramic capacitor used in 3 are 0.6 [mm] × 0.3 [mm] × 0.3 [mm].

また、配線基板に設けた第１ランドおよび第２ランドならびにステンシルに設けた第１孔部および第２孔部の平面視した場合おける配置位置や形状、寸法は、いずれも積層セラミックコンデンサを素体の第２主面の法線方向に沿って見た状態における第１外部電極および第２外部電極の配置位置や形状、寸法に合致させている。   The first land and the second land provided on the wiring board and the first hole and the second hole provided in the stencil in the plan view are arranged in the same manner as the multilayer ceramic capacitor. The first external electrode and the second external electrode are aligned with the arrangement position, shape, and dimensions of the second external electrode as viewed along the normal direction of the second main surface.

ここで、当該第１検証試験においては、図１１ないし図１３に示すように、半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２に変化をもたせるために、ステンシルとしてその厚みＴｓｔが異なるものを複数準備してこれらを用いることとした。これにより、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２は、いずれも０．８３〜２．５０（ただし、検証例１においては０．８３〜１．８３、検証例２においては０．８３〜２．１７）の間で段階的に変化するようにしている。   Here, in the first verification test, as shown in FIGS. 11 to 13, a plurality of stencils having different thicknesses Tst are prepared to change the solder alloy volumes Vsol1 and Vsol2. I decided to use it. As a result, Vsol1 / Vr1 and Vsol2 / Vr2 are both 0.83 to 2.50 (however, 0.83 to 1.83 in Verification Example 1 and 0.83 to 2.17 in Verification Example 2). It is designed to change step by step.

なお、第１検証試験においては、検証例１ないし検証例３のいずれについても、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値毎に複数のサンプルを製造して半田接合材の膨らみ量の最大値を実測した。図１１ないし図１３において示す試験結果としてのこれらの値は、いずれも上記複数のサンプルにおける半田接合材の膨らみ量の最大値の平均値を算出して示したものである。   In the first verification test, in each of the verification examples 1 to 3, a plurality of samples are manufactured for each value of Vsol1 / Vr1 and Vsol2 / Vr2, and the maximum value of the swelling amount of the solder joint material is measured. did. Each of these values as test results shown in FIGS. 11 to 13 is obtained by calculating an average value of the maximum value of the bulge amount of the solder joint material in the plurality of samples.

図１１および図１４に示されるように、第１検証試験の結果によると、検証例１においては、上記式（１）ないし式（４）を充足する（すなわち、半田接合材の膨らみ量の最大値が積層セラミックコンデンサの最大外形寸法の６％以下（０．００７５［ｍｍ］以下）となる）ためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．３３以下であることが必要であることが分かる。   As shown in FIG. 11 and FIG. 14, according to the result of the first verification test, in the verification example 1, the above formulas (1) to (4) are satisfied (that is, the maximum swelling amount of the solder joint material). It can be seen that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 1.33 or less for the value to be 6% or less (0.0075 [mm] or less) of the maximum external dimension of the multilayer ceramic capacitor. .

また、図１２および図１４に示されるように、第１検証試験の結果によると、検証例２においては、上記式（１）ないし式（４）を充足する（すなわち、半田接合材の膨らみ量の最大値が積層セラミックコンデンサの最大外形寸法の６％以下（０．０１２［ｍｍ］以下）となる）ためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．６７以下であることが必要であることが分かる。   Also, as shown in FIGS. 12 and 14, according to the result of the first verification test, in the verification example 2, the above formulas (1) to (4) are satisfied (that is, the amount of swelling of the solder joint material) Vsol1 / Vr1 and Vsol2 / Vr2 to be 6% or less (0.012 [mm] or less) of the maximum outer dimension of the multilayer ceramic capacitor are required to be 1.67 or less. I understand.

さらに、図１３および図１４に示されるように、第１検証試験の結果によると、検証例３においては、上記式（１）ないし式（４）を充足する（すなわち、半田接合材の膨らみ量の最大値が積層セラミックコンデンサの最大外形寸法の６％以下（０．０１８［ｍｍ］以下）となる）ためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．８３以下であることが必要であることが分かる。   Further, as shown in FIGS. 13 and 14, according to the result of the first verification test, in the verification example 3, the above formulas (1) to (4) are satisfied (that is, the amount of swelling of the solder joint material) Vsol1 / Vr1 and Vsol2 / Vr2 to be 6% or less (0.018 [mm] or less) of the maximum external dimension of the multilayer ceramic capacitor are required to be 1.83 or less. I understand.

以上の結果に基づけば、上記式（１）ないし式（４）を充足するためには、実装する積層セラミックコンデンサの幅方向における最大外形寸法に応じて、上記式（５）ないし式（１０）および上記式（１３）ないし式（２４）を充足することが好適であることが理解される。   Based on the above results, in order to satisfy the above formulas (1) to (4), the above formulas (5) to (10) are selected according to the maximum external dimensions in the width direction of the laminated ceramic capacitor to be mounted. It is understood that it is preferable to satisfy the above formulas (13) to (24).

なお、上述した本発明の実施の形態１においては、内部電極層が配線基板の主表面に対して平行（すなわち、内部電極層の積層方向が当該主表面に垂直）となるように電子部品が配線基板に実装されてなる実装構造体に本発明を適用した場合を例示して説明を行なったが、本発明は、内部電極層が配線基板の主表面に対して垂直（すなわち、内部電極の積層方向が当該主表面に平行）となるように電子部品が配線基板に実装されてなる実装構造体にも当然にその適用が可能である。   In the first embodiment of the present invention described above, the electronic component is mounted so that the internal electrode layer is parallel to the main surface of the wiring board (that is, the stacking direction of the internal electrode layers is perpendicular to the main surface). The case where the present invention is applied to a mounting structure mounted on a wiring board has been described by way of example. However, the present invention is such that the internal electrode layer is perpendicular to the main surface of the wiring board (that is, the internal electrode Of course, the present invention can also be applied to a mounting structure in which electronic components are mounted on a wiring board so that the stacking direction is parallel to the main surface.

（実施の形態２）
図１５は、本発明の実施の形態２における実装構造体に具備される積層セラミックコンデンサの模式断面図であり、図１６は、図１５に示すＸＶＩＡ−ＸＶＩＡ線およびＸＶＩＢ−ＸＶＩＢ線に沿った模式断面図である。まず、これら図１５および図１６を参照して、本実施の形態における実装構造体に具備される積層セラミックコンデンサ１０Ｂについて説明する。 (Embodiment 2)
15 is a schematic cross-sectional view of the multilayer ceramic capacitor provided in the mounting structure according to Embodiment 2 of the present invention, and FIG. 16 is a schematic view taken along lines XVIA-XVIA and XVIB-XVIB shown in FIG. It is sectional drawing. First, with reference to these FIG. 15 and FIG. 16, the laminated ceramic capacitor 10B provided in the mounting structure in the present embodiment will be described.

図１５および図１６に示すように、本実施の形態における積層セラミックコンデンサ１０Ｂは、上述した実施の形態１における積層セラミックコンデンサ１０Ａと基本的に同様の構成の素体１１を有しており、当該素体１１の表面に設けられた第１外部電極１５および第２外部電極の構成と、その詳細な説明は省略するが、積層方向において交互に第１外部電極１５および第２外部電極１６に接続された内部電極層１３の当該第１外部電極１５および第２外部電極１６に対する接続態様とにおいてのみ、上述した実施の形態１における積層セラミックコンデンサ１０Ａのそれと異なっている。   As shown in FIGS. 15 and 16, the multilayer ceramic capacitor 10 </ b> B in the present embodiment has an element body 11 having basically the same configuration as the multilayer ceramic capacitor 10 </ b> A in Embodiment 1 described above. Although the configuration of the first external electrode 15 and the second external electrode provided on the surface of the element body 11 and the detailed description thereof are omitted, they are alternately connected to the first external electrode 15 and the second external electrode 16 in the stacking direction. Only the manner of connection of the internal electrode layer 13 to the first external electrode 15 and the second external electrode 16 is different from that of the multilayer ceramic capacitor 10A in the first embodiment described above.

より詳細には、本実施の形態における積層セラミックコンデンサ１０Ｂにおいては、素体１１の表面を覆うように互いに離間して設けられた第１外部電極１５および第２外部電極１６が、それぞれ素体１１の第２主面１１ａ２の長さ方向Ｌにおける端部のみを覆うように設けられている。すなわち、第１外部電極１５は、第１端面１１ｂ１寄りに位置する部分の第２主面１１ａ２のみを覆うように構成されており、第２外部電極１６は、第２端面１１ｂ２寄りに位置する部分の第２主面１１ａ２を覆うように構成されている。   More specifically, in the multilayer ceramic capacitor 10B according to the present embodiment, the first external electrode 15 and the second external electrode 16 provided so as to cover the surface of the element body 11 are separated from each other. The second main surface 11a2 is provided so as to cover only the end in the length direction L. That is, the first external electrode 15 is configured to cover only the second main surface 11a2 at a portion located near the first end surface 11b1, and the second external electrode 16 is a portion located near the second end surface 11b2. It is comprised so that 2nd main surface 11a2 may be covered.

これにより、積層セラミックコンデンサ１０Ｂの第１外部電極１５が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ１は、第１外部電極１５の露出表面と素体１１の第１主面１１ａ１との間の厚み方向Ｔに沿った距離のうちの最大値によって規定され、積層セラミックコンデンサ１０Ｂの第２外部電極１６が設けられた部分の厚み方向Ｔにおける最大外形寸法Ｔｃ２は、第２外部電極１６の露出表面と素体１１の第１主面１１ａ１との間の厚み方向Ｔに沿った距離のうちの最大値によって規定される。   Thereby, the maximum external dimension Tc1 in the thickness direction T of the portion of the multilayer ceramic capacitor 10B where the first external electrode 15 is provided is between the exposed surface of the first external electrode 15 and the first main surface 11a1 of the element body 11. The maximum external dimension Tc2 in the thickness direction T of the portion provided with the second external electrode 16 of the multilayer ceramic capacitor 10B is defined by the maximum value of the distance along the thickness direction T of the It is defined by the maximum value of the distances along the thickness direction T between the surface and the first major surface 11a1 of the element body 11.

また、積層セラミックコンデンサ１０Ｂの長さ方向Ｌにおける最大外形寸法Ｌｃは、素体１１の第１端面１１ｂ１と第２端面１１ｂ２との間の長さ方向Ｌに沿った距離のうちの最大値によって規定される。   Further, the maximum external dimension Lc in the length direction L of the multilayer ceramic capacitor 10B is defined by the maximum value of the distances along the length direction L between the first end surface 11b1 and the second end surface 11b2 of the element body 11. Is done.

さらに、積層セラミックコンデンサ１０Ｂの第１外部電極１５が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ１は、素体１１の第１側面１１ｃ１と第２側面１１ｃ２との間の幅方向Ｗに沿った距離のうちの最大値によって規定され、積層セラミックコンデンサ１０Ｂの第２外部電極１６が設けられた部分の幅方向Ｗにおける最大外形寸法Ｗｃ２は、素体１１の第１側面１１ｃ１と第２側面１１ｃ２との間の幅方向Ｗに沿った距離のうちの最大値によって規定される。   Furthermore, the maximum external dimension Wc1 in the width direction W of the portion of the multilayer ceramic capacitor 10B where the first external electrode 15 is provided is along the width direction W between the first side surface 11c1 and the second side surface 11c2 of the element body 11. The maximum external dimension Wc2 in the width direction W of the portion provided with the second external electrode 16 of the multilayer ceramic capacitor 10B is defined by the maximum value of the distances, and the first side surface 11c1 and the second side surface 11c2 of the element body 11 Is defined by the maximum value of the distances along the width direction W.

ここで、第１外部電極１５の長さ方向Ｌにおける最大外形寸法Ｌｅ１および第２外部電極１６の長さ方向Ｌにおける最大外形寸法Ｌｅ２は、これらが同等となるように構成されることが好ましく、第１外部電極１５と第２外部電極１６との間の距離Ｄｅは、第１外部電極１５と第２外部電極１６との間の絶縁性を確保するのに十分な距離とされる。   Here, the maximum external dimension Le1 in the length direction L of the first external electrode 15 and the maximum external dimension Le2 in the length direction L of the second external electrode 16 are preferably configured to be equivalent to each other, A distance De between the first external electrode 15 and the second external electrode 16 is set to a distance sufficient to ensure insulation between the first external electrode 15 and the second external electrode 16.

なお、本実施の形態における積層セラミックコンデンサ１０Ｂは、長さ方向Ｌにおける最大外形寸法Ｌｃが最も長くなるように構成されており、厚み方向Ｔにおける最大外形寸法Ｔｃ１，Ｔｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されており、幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２がいずれも上記長さ方向Ｌにおける最大外形寸法Ｌｃの約半分の大きさで同等の寸法となるように構成されている。   The multilayer ceramic capacitor 10B in the present embodiment is configured such that the maximum external dimension Lc in the length direction L is the longest, and the maximum external dimensions Tc1 and Tc2 in the thickness direction T are both in the length direction. The maximum outer dimension Lc is approximately half the maximum outer dimension Lc and is equivalent to the same, and the maximum outer dimensions Wc1 and Wc2 in the width direction W are both about the maximum outer dimension Lc in the length direction L. It is comprised so that it may become an equivalent dimension by a half size.

ここで、積層セラミックコンデンサ１０Ｂの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）の代表値としては、たとえば０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］、１．０［ｍｍ］×０．５［ｍｍ］×０．５［ｍｍ］、１．６［ｍｍ］×０．８［ｍｍ］×０．８［ｍｍ］、２．０［ｍｍ］×１．２５［ｍｍ］×１．２５［ｍｍ］、３．２［ｍｍ］×１．６［ｍｍ］×１．６［ｍｍ］等が挙げられる。   Here, as representative values of the maximum outer dimensions Lc, Wc1 (Wc2), Tc1 (Tc2) of the multilayer ceramic capacitor 10B, for example, 0.25 [mm] × 0.125 [mm] × 0.125 [mm], 0.4 [mm] × 0.2 [mm] × 0.2 [mm], 0.6 [mm] × 0.3 [mm] × 0.3 [mm], 1.0 [mm] × 0 0.5 [mm] × 0.5 [mm], 1.6 [mm] × 0.8 [mm] × 0.8 [mm], 2.0 [mm] × 1.25 [mm] × 1. 25 [mm], 3.2 [mm] × 1.6 [mm] × 1.6 [mm] and the like.

図１７は、本実施の形態における実装構造体の模式断面図であり、図１８は、図１７に示すＸＶＩＩＩＡ−ＸＶＩＩＩＡ線およびＸＶＩＩＩＢ−ＸＶＩＩＩＢ線に沿った模式断面図である。次に、これら図１７および図１８を参照して、本実施の形態における実装構造体１Ｂについて説明する。   FIG. 17 is a schematic cross-sectional view of the mounting structure according to the present embodiment, and FIG. 18 is a schematic cross-sectional view taken along lines XVIIIA-XVIIIA and XVIIIB-XVIIIB shown in FIG. Next, the mounting structure 1B in the present embodiment will be described with reference to FIGS.

図１７および図１８に示すように、実装構造体１Ｂは、配線基板２０に上述した構成の積層セラミックコンデンサ１０Ｂが実装されてなるものであり、これら積層セラミックコンデンサ１０Ｂおよび配線基板２０に加えて、半田接合材からなる第１接合部３１および第２接合部３２を備えている。ここで、配線基板２０は、上述した実施の形態１において示した構成の配線基板２０と同様の構成のものであり、第１ランド２５および第２ランド２６を平面視した状態におけるこれらの配置位置や形状、寸法は、積層セラミックコンデンサ１０Ｂを素体１１の第２主面１１ａ２の法線方向に沿って見た状態における第１外部電極１５および第２外部電極１６の配置位置や形状、寸法と同等とされることが好ましい。   As shown in FIGS. 17 and 18, the mounting structure 1 </ b> B is formed by mounting the multilayer ceramic capacitor 10 </ b> B having the above-described configuration on the wiring board 20. In addition to the multilayer ceramic capacitor 10 </ b> B and the wiring board 20, A first joint 31 and a second joint 32 made of a solder joint material are provided. Here, the wiring board 20 has the same configuration as that of the wiring board 20 having the configuration shown in the first embodiment described above, and these arrangement positions in a state where the first land 25 and the second land 26 are viewed in plan view. The shape, size, and position of the first external electrode 15 and the second external electrode 16 when the multilayer ceramic capacitor 10B is viewed along the normal direction of the second main surface 11a2 of the element body 11 It is preferable to be equivalent.

積層セラミックコンデンサ１０Ｂは、第１外部電極１５が配線基板２０の第１ランド２５に対向するとともに、第２外部電極１６が配線基板２０の第２ランド２６に対向するように、素体１１の第２主面１１ａ２が配線基板２０に対面した状態で配置されている。   The multilayer ceramic capacitor 10 </ b> B includes the first external electrode 15 of the element body 11 so that the first external electrode 15 faces the first land 25 of the wiring board 20 and the second external electrode 16 faces the second land 26 of the wiring board 20. The two main surfaces 11a2 are arranged in a state of facing the wiring board 20.

上述した第１接合部３１は、これら対向配置された第１外部電極１５と第１ランド２５とを接合しており、第１ランド２５の表面２５ａに固着するとともに、第１外部電極１５の表面に固着している。一方、上述した第２接合部３２は、これら対向配置された第２外部電極１６と第２ランド２６とを接合しており、第２ランド２６の表面２６ａに固着するとともに、第２外部電極１６の表面に固着している。   The first joint portion 31 described above joins the first external electrode 15 and the first land 25 arranged opposite to each other, and is fixed to the surface 25 a of the first land 25 and the surface of the first external electrode 15. It is stuck to. On the other hand, the second joint portion 32 described above joins the second external electrode 16 and the second land 26 that are disposed to face each other, and is fixed to the surface 26 a of the second land 26, and the second external electrode 16. It adheres to the surface of

なお、第１接合部３１および第２接合部３２を構成する半田接合材は、上述した実施の形態１におけるそれと同様のものである。当該半田接合材は、半田合金と有機材料であるフラックスとの混合物である半田ペーストを溶融および固化させることで形成されるものであり、半田ペースト中における半田合金の体積含有率Ｒｓｏｌは、０．４５以上０．５５以下であることが好ましい。   The solder bonding material constituting the first bonding portion 31 and the second bonding portion 32 is the same as that in the first embodiment described above. The solder bonding material is formed by melting and solidifying a solder paste that is a mixture of a solder alloy and a flux that is an organic material. The solder alloy has a volume content Rsol of 0. It is preferable that it is 45 or more and 0.55 or less.

本実施の形態における実装構造体１Ｂは、図１８に示すように、実装後において積層セラミックコンデンサ１０Ｂに傾きが一切生じていないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じている場合であってもその傾角が２°以下に抑えられているものであるが、当該傾きについて以下において説明する。図１９は、積層セラミックコンデンサに傾きが生じた状態にある実装構造体の例を示す模式断面図である。   As shown in FIG. 18, the mounting structure 1 </ b> B according to the present embodiment is a case where the multilayer ceramic capacitor 10 </ b> B is not inclined at all after mounting, or the multilayer ceramic capacitor 10 </ b> B is inclined. Although the inclination angle is suppressed to 2 ° or less, the inclination will be described below. FIG. 19 is a schematic cross-sectional view showing an example of a mounting structure in a state in which the multilayer ceramic capacitor is tilted.

図１８に示すように、積層セラミックコンデンサ１０Ｂに傾きが一切生じていない状態においては、積層セラミックコンデンサ１０Ｂの素体１１の第２主面１１ａ２と、配線基板２０の表面（より厳密には、半田レジスト２２の露出表面）とが平行な状態にある。   As shown in FIG. 18, in a state where the multilayer ceramic capacitor 10B is not inclined at all, the second main surface 11a2 of the element body 11 of the multilayer ceramic capacitor 10B and the surface of the wiring board 20 (more precisely, solder The exposed surface of the resist 22 is in a parallel state.

一方、図１９に示すように、積層セラミックコンデンサ１０Ｂに傾きが生じている状態においては、積層セラミックコンデンサ１０Ｂの素体１１の第２主面１１ａ２と、配線基板２０の表面（より厳密には、半田レジスト２２の露出表面）とが所定の傾角θを形成することになる。この傾角θが、２°を超えた場合には、積層セラミックコンデンサ１０Ｂを実装するために必要となる実装面積に相当程度の大きなマージンを確保しておくことが必要になってしまう。   On the other hand, as shown in FIG. 19, in a state where the multilayer ceramic capacitor 10B is inclined, the second main surface 11a2 of the element body 11 of the multilayer ceramic capacitor 10B and the surface of the wiring board 20 (more strictly, The exposed surface of the solder resist 22 forms a predetermined inclination angle θ. When this inclination angle θ exceeds 2 °, it is necessary to secure a large margin corresponding to the mounting area required for mounting the multilayer ceramic capacitor 10B.

したがって、本実施の形態における実装構造体１Ｂにおいては、上述したように、積層セラミックコンデンサ１０Ｂに傾きが一切生じていないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じている場合であってもその傾角θが２°以下に抑えられているものであるため、積層セラミックコンデンサ１０Ｂを実装するために必要となる実装面積が狭小化することになり、隣り合って実装される電子部品との間の距離に大きなマージンを確保することが不要になり、狭隣接化が可能になる。したがって、実装構造体１Ｂである回路基板の小型化を図ることが可能になり、当該回路基板を具備する電子機器の小型化に寄与することになる。   Therefore, in the mounting structure 1B according to the present embodiment, as described above, even if the multilayer ceramic capacitor 10B is not inclined at all, or even if the multilayer ceramic capacitor 10B is inclined. Since the inclination angle θ is suppressed to 2 ° or less, the mounting area required for mounting the multilayer ceramic capacitor 10B is reduced, and the space between the electronic components mounted adjacent to each other is reduced. It becomes unnecessary to secure a large margin in the distance, and narrowing of the adjacent area becomes possible. Therefore, it is possible to reduce the size of the circuit board that is the mounting structure 1B, which contributes to the downsizing of the electronic device including the circuit board.

なお、本実施の形態における実装構造体１Ｂは、上述した実施の形態１における実装構造体１Ａに比較した場合に、積層セラミックコンデンサ１０Ｂの素体１１の第１端面１１ｂ１、第２端面１１ｂ２、第１側面１１ｃ１および第２側面１１ｃ２を覆うように第１外部電極１５および第２外部電極１６が設けられていないものであるため、半田接合材が濡れ上がることもなく、その結果、第１接合部３１および第２接合部が積層セラミックコンデンサ１０Ｂの上記複数の面に形成されることもないことになり、当該効果と相まって上述した狭隣接化の効果が非常に高いものとなる。   Note that the mounting structure 1B in the present embodiment has a first end face 11b1, a second end face 11b2, a first end face of the element body 11 of the multilayer ceramic capacitor 10B, as compared with the mounting structure 1A in the first embodiment described above. Since the first external electrode 15 and the second external electrode 16 are not provided so as to cover the first side surface 11c1 and the second side surface 11c2, the solder joint material does not get wet, and as a result, the first joint portion 31 and the second joint portion are not formed on the plurality of surfaces of the multilayer ceramic capacitor 10B, and the effect of narrowing the above-described narrowing is combined with the effect.

また、本実施の形態における実装構造体１Ｂは、上述したように、積層セラミックコンデンサ１０Ｂに傾きが一切生じていないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じている場合であってもその傾角θが２°以下に抑えられているものであるため、第１接合部３１および第２接合部３２の厚みをその全域にわたって十分に確保することができるものであり、結果として、高い接合強度が発揮されることで接合信頼性が高まったものにもなる。   Further, as described above, the mounting structure 1B according to the present embodiment has no inclination in the multilayer ceramic capacitor 10B, or the inclination angle even when the multilayer ceramic capacitor 10B has an inclination. Since θ is suppressed to 2 ° or less, the thicknesses of the first joint portion 31 and the second joint portion 32 can be sufficiently ensured over the entire region, and as a result, high joint strength is achieved. This will also increase the bonding reliability.

ここで、積層セラミックコンデンサ１０Ｂに傾きが一切生じないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためには、第１接合部３１に含まれる半田合金の体積Ｖｓｏｌ１および第２接合部３２に含まれる半田合金の体積Ｖｓｏｌ２と、配線基板２０に設けられた第１空隙部２７の容積Ｖｒ１および第２空隙部２８の容積Ｖｒ２とが、下記式（２７）および式（２８）を充足することで実現できる。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．９４×（Ｗｃ１）＋１．０３ ・・・（２７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．９４×（Ｗｃ２）＋１．０３ ・・・（２８） Here, in order to suppress the inclination angle θ to 2 ° or less even when the multilayer ceramic capacitor 10B is not inclined at all or even when the multilayer ceramic capacitor 10B is inclined, the first The volume Vsol1 of the solder alloy contained in the joint 31 and the volume Vsol2 of the solder alloy contained in the second joint 32, the volume Vr1 of the first gap 27 and the volume of the second gap 28 provided in the wiring board 20. Vr2 can be realized by satisfying the following expressions (27) and (28).
0.9 ≦ Vsol1 / Vr1 ≦ 1.94 × (Wc1) +1.03 (27)
0.9 ≦ Vsol2 / Vr2 ≦ 1.94 × (Wc2) +1.03 (28)

なお、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３７）および式（３８）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．２８ ・・・（３７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．２８ ・・・（３８） When the multilayer ceramic capacitor 10B satisfies the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], It is preferable that both the following formula (37) and formula (38) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.28 (37)
0.9 ≦ Vsol2 / Vr2 ≦ 1.28 (38)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３９）および式（４０）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．４３ ・・・（３９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．４３ ・・・（４０） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm], It is preferable that both the following formula (39) and formula (40) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.43 (39)
0.9 ≦ Vsol2 / Vr2 ≦ 1.43 (40)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４１）および式（４２）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６２ ・・・（４１）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６２ ・・・（４２） When the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm], It is preferable that the following formula (41) and formula (42) are both satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 1.62 (41)
0.9 ≦ Vsol2 / Vr2 ≦ 1.62 (42)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４３）および式（４４）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．０１ ・・・（４３）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．０１ ・・・（４４） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.5 ± 0.1 [mm] and Wc2 = 0.5 ± 0.1 [mm], It is preferable that both the following formula (43) and formula (44) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 2.01 (43)
0.9 ≦ Vsol2 / Vr2 ≦ 2.01 (44)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４５）および式（４６）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦２．５８ ・・・（４５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦２．５８ ・・・（４６） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.8 ± 0.16 [mm] and Wc2 = 0.8 ± 0.16 [mm] It is preferable that both the following formula (45) and formula (46) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 2.58 (45)
0.9 ≦ Vsol2 / Vr2 ≦ 2.58 (46)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４７）および式（４８）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦３．４５ ・・・（４７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦３．４５ ・・・（４８） When the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 1.25 ± 0.25 [mm] and Wc2 = 1.25 ± 0.25 [mm], It is preferable that both the following formula (47) and formula (48) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 3.45 (47)
0.9 ≦ Vsol2 / Vr2 ≦ 3.45 (48)

さらには、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（４９）および式（５０）がいずれも充足されていることが好ましい。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦４．１３ ・・・（４９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦４．１３ ・・・（５０） Furthermore, when the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 1.6 ± 0.32 [mm] and Wc2 = 1.6 ± 0.32 [mm] It is preferable that both the following formula (49) and formula (50) are satisfied.
0.9 ≦ Vsol1 / Vr1 ≦ 4.13 (49)
0.9 ≦ Vsol2 / Vr2 ≦ 4.13 (50)

ここで、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（３７）ないし式（５０）に示す下限値である０．９を下回った場合には、半田合金の供給量が過少となり、十分な大きさの第１接合部３１および第２接合部３２を形成することが困難となってしまう。その場合には、実装後における積層セラミックコンデンサ１０Ｂの接合強度を十分に保つことが難しくなる。なお、さらなる接合強度を確保する観点からは、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、下記式（２９）および式（３０）をさらに充足していることが好ましい。
１．０≦Ｖｓｏｌ１／Ｖｒ１ ・・・（２９）
１．０≦Ｖｓｏｌ２／Ｖｒ２ ・・・（３０） Here, when the values of Vsol1 / Vr1 and Vsol2 / Vr2 are lower than 0.9 which is the lower limit value shown in the above formulas (37) to (50), the supply amount of the solder alloy becomes too small. It becomes difficult to form the first joint portion 31 and the second joint portion 32 having a large size. In that case, it becomes difficult to maintain sufficient bonding strength of the multilayer ceramic capacitor 10B after mounting. From the viewpoint of securing further bonding strength, it is preferable that Vsol1 / Vr1 and Vsol2 / Vr2 further satisfy the following formulas (29) and (30).
1.0 ≦ Vsol1 / Vr1 (29)
1.0 ≦ Vsol2 / Vr2 (30)

一方、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値が、上記式（３７）ないし式（５０）に示す上限値を超えた場合には、半田合金の供給量が過多となり、上述した積層セラミックコンデンサ１０Ｂの傾角θが大きくなることが懸念される。その場合には、積層セラミックコンデンサ１０Ｂに傾きが一切生じないか、あるいは、積層セラミックコンデンサ１０Ｂに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにすることが困難になり、狭隣接化の効果が場合によっては大幅に損なわれてしまうことになる。なお、上記式（３７）ないし式（５０）に示すＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の上限値は、後述する第２検証試験によって導き出されたものである。   On the other hand, when the values of Vsol1 / Vr1 and Vsol2 / Vr2 exceed the upper limit values shown in the above formulas (37) to (50), the supply amount of the solder alloy becomes excessive, and the multilayer ceramic capacitor 10B described above There is a concern that the inclination angle θ will increase. In that case, it is difficult for the multilayer ceramic capacitor 10B to have no inclination, or even when the multilayer ceramic capacitor 10B has an inclination, the inclination angle θ is suppressed to 2 ° or less. In other words, the effect of narrowing the adjacency is greatly impaired in some cases. The upper limit values of Vsol1 / Vr1 and Vsol2 / Vr2 shown in the above formulas (37) to (50) are derived by the second verification test described later.

本実施の形態における実装構造体１Ｂを製造するに当たっては、上述した実施の形態１における実装構造体の製造方法と同様の製造方法が適用でき、上述した図９に示した製造フローと同様の製造フローを経ることにより、上述した実装構造体１Ｂが製造される。   In manufacturing the mounting structure 1B in the present embodiment, a manufacturing method similar to the manufacturing method of the mounting structure in the first embodiment described above can be applied, and manufacturing similar to the manufacturing flow shown in FIG. 9 described above. The mounting structure 1B described above is manufactured through the flow.

ここで、本実施の形態における製造方法にあっても、上述したように、狭隣接化のためには半田合金の供給量が適切に管理される必要があり、そのためには、上述した工程Ｓ１において適切な量の半田ペーストが供給されることが重要になる。   Here, even in the manufacturing method according to the present embodiment, as described above, it is necessary to appropriately manage the supply amount of the solder alloy for narrowing the adjacency, and for that purpose, the above-described step S1 is required. It is important that an appropriate amount of solder paste is supplied.

この点、本実施の形態における実装構造体の製造方法においては、第１接合部３１となる半田ペーストの上記工程Ｓ１における体積供給量Ｖｐ１と、第２接合部３２となる半田ペーストの上記工程Ｓ１における体積供給量Ｖｐ２とが、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（３１）、式（３２）、式（５１）、式（５２）、式（５５）、式（５６）、式（５９）、式（６０）、式（６３）、式（６４）、式（６７）、式（６８）、式（７１）および式（７２）を充足するように管理される。   In this regard, in the manufacturing method of the mounting structure according to the present embodiment, the volume supply amount Vp1 of the solder paste that becomes the first joint portion 31 in the step S1 and the step S1 of the solder paste that becomes the second joint portion 32. Between the volume Vr1 of the first gap 27, the volume Vr2 of the second gap 28 and the volume content Rsol of the solder alloy in the solder paste, the width of the multilayer ceramic capacitor 10A. In accordance with the maximum outer dimensions Wc1 and Wc2 in the direction W, the following formula (31), formula (32), formula (51), formula (52), formula (55), formula (56), formula (59), formula (60), (63), (64), (67), (68), (71), and (72) are managed to be satisfied.

すなわち、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３１）および式（３２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．２８×Ｖｒ１／Ｒｓｏｌ ・・・（３１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．２８×Ｖｒ２／Ｒｓｏｌ ・・・（３２） That is, when the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (31) and (32) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.28 × Vr1 / Rsol (31)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.28 × Vr2 / Rsol (32)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５１）および式（５２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．４３×Ｖｒ１／Ｒｓｏｌ ・・・（５１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．４３×Ｖｒ２／Ｒｓｏｌ ・・・（５２） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (51) and (52) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.43 × Vr1 / Rsol (51)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.43 × Vr2 / Rsol (52)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５５）および式（５６）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６２×Ｖｒ１／Ｒｓｏｌ ・・・（５５）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６２×Ｖｒ２／Ｒｓｏｌ ・・・（５６） When the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (55) and (56) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.62 × Vr1 / Rsol (55)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.62 × Vr2 / Rsol (56)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５９）および式（６０）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．０１×Ｖｒ１／Ｒｓｏｌ ・・・（５９）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．０１×Ｖｒ２／Ｒｓｏｌ ・・・（６０） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.5 ± 0.1 [mm] and Wc2 = 0.5 ± 0.1 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (59) and (60) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 2.01 × Vr1 / Rsol (59)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 2.01 × Vr2 / Rsol (60)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６３）および式（６４）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦２．５８×Ｖｒ１／Ｒｓｏｌ ・・・（６３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦２．５８×Ｖｒ２／Ｒｓｏｌ ・・・（６４） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.8 ± 0.16 [mm] and Wc2 = 0.8 ± 0.16 [mm] The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (63) and (64) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 2.58 × Vr1 / Rsol (63)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 2.58 × Vr2 / Rsol (64)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６７）および式（６８）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦３．４５×Ｖｒ１／Ｒｓｏｌ ・・・（６７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦３．４５×Ｖｒ２／Ｒｓｏｌ ・・・（６８） When the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 1.25 ± 0.25 [mm] and Wc2 = 1.25 ± 0.25 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formula (67) and formula (68) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 3.45 × Vr1 / Rsol (67)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 3.45 × Vr2 / Rsol (68)

さらに、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（７１）および式（７２）がいずれも充足されるように、半田ペーストの体積供給量Ｖｐ１，Ｖｐ２が管理される。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦４．１３×Ｖｒ１／Ｒｓｏｌ ・・・（７１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦４．１３×Ｖｒ２／Ｒｓｏｌ ・・・（７２） Furthermore, when the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 1.6 ± 0.32 [mm] and Wc2 = 1.6 ± 0.32 [mm], The volume supply amounts Vp1 and Vp2 of the solder paste are managed so that both the following formulas (71) and (72) are satisfied.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 4.13 × Vr1 / Rsol (71)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 4.13 × Vr2 / Rsol (72)

これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（３７）ないし式（５０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。   Thereby, the volume Vsol1, Vsol2 of the solder alloy supplied on the first land 25 and the second land 26 in the step S1 satisfies the conditions of the above formulas (37) to (50). Ensuring the bonding strength and narrowing the adjacency can be realized.

なお、さらなる接合強度を確保する観点からは、Ｖｐ１およびＶｐ２が、下記式（３５）および式（３６）をさらに充足していることが好ましい。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１ ・・・（３５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２ ・・・（３６） In addition, from the viewpoint of securing further bonding strength, it is preferable that Vp1 and Vp2 further satisfy the following expressions (35) and (36).
1.0 × Vr1 / Rsol ≦ Vp1 (35)
1.0 × Vr2 / Rsol ≦ Vp2 (36)

これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（２９）および式（３０）の条件を充足することになり、さらなる接合強度の確保が可能になる。   Thereby, the volume Vsol1, Vsol2 of the solder alloy supplied on the first land 25 and the second land 26 in the step S1 satisfies the conditions of the above formulas (29) and (30). It is possible to secure further bonding strength.

また、上述したように、工程Ｓ１においてスクリーン印刷法を利用する場合には、ステンシルの第１孔部の容積Ｖｓｔ１と、ステンシルの第２孔部の容積Ｖｓｔ２とが、上述した第１空隙部２７の容積Ｖｒ１、第２空隙部２８の容積Ｖｒ２および半田ペースト中における半田合金の体積含有率Ｒｓｏｌとの間で、積層セラミックコンデンサ１０Ａの幅方向Ｗにおける最大外形寸法Ｗｃ１，Ｗｃ２に応じて、下記式（３３）、式（３４）、式（５３）、式（５４）、式（５７）、式（５８）、式（６１）、式（６２）、式（６５）、式（６６）、式（６９）、式（７０）、式（７３）および式（７４）を充足するように調整されていることが好ましい。   Further, as described above, when the screen printing method is used in step S1, the volume Vst1 of the first hole portion of the stencil and the volume Vst2 of the second hole portion of the stencil are equal to the first gap portion 27 described above. Of the second void 28, the volume content Rsol of the solder alloy in the solder paste, and the maximum external dimensions Wc1 and Wc2 in the width direction W of the multilayer ceramic capacitor 10A. (33), Formula (34), Formula (53), Formula (54), Formula (57), Formula (58), Formula (61), Formula (62), Formula (65), Formula (66), Formula It is preferable to adjust so as to satisfy (69), Formula (70), Formula (73), and Formula (74).

すなわち、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（３３）および式（３４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（３３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（３４） That is, when the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm], It is preferable that the volume Vst1 of the first hole and the volume Vst2 of the second hole of the stencil are adjusted so that both the following formula (33) and formula (34) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.28 / Rsol) −1) × Vr1 (33)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.28 / Rsol) −1) × Vr2 (34)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５３）および式（５４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（５３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．４３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（５４） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm], It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following formula (53) and formula (54) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.43 / Rsol) −1) × Vr1 (53)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.43 / Rsol) −1) × Vr2 (54)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（５７）および式（５８）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（５７）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６２／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（５８） When the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm], It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following formula (57) and formula (58) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.62 / Rsol) −1) × Vr1 (57)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.62 / Rsol) −1) × Vr2 (58)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．５±０．１［ｍｍ］、および、Ｗｃ２＝０．５±０．１［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６１）および式（６２）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（６１）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．０１／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（６２） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.5 ± 0.1 [mm] and Wc2 = 0.5 ± 0.1 [mm], It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following formula (61) and formula (62) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((2.01 / Rsol) −1) × Vr1 (61)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((2.01 / Rsol) −1) × Vr2 (62)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝０．８±０．１６［ｍｍ］、および、Ｗｃ２＝０．８±０．１６［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６５）および式（６６）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（６５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（２．５８／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（６６） In the case where the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 0.8 ± 0.16 [mm] and Wc2 = 0.8 ± 0.16 [mm] It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following formula (65) and formula (66) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((2.58 / Rsol) −1) × Vr1 (65)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((2.58 / Rsol) −1) × Vr2 (66)

また、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．２５±０．２５［ｍｍ］、および、Ｗｃ２＝１．２５±０．２５［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（６９）および式（７０）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（６９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（３．４５／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（７０） When the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 1.25 ± 0.25 [mm] and Wc2 = 1.25 ± 0.25 [mm], It is preferable that the volume Vst1 of the first hole and the volume Vst2 of the second hole of the stencil are adjusted so that both the following formula (69) and formula (70) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((3.45 / Rsol) −1) × Vr1 (69)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((3.45 / Rsol) −1) × Vr2 (70)

さらには、積層セラミックコンデンサ１０Ｂが、Ｗｃ１＝１．６±０．３２［ｍｍ］、および、Ｗｃ２＝１．６±０．３２［ｍｍ］の条件をいずれも充足している場合にあっては、下記式（７３）および式（７４）がいずれも充足されるように、ステンシルの第１孔部の容積Ｖｓｔ１および第２孔部の容積Ｖｓｔ２が調整されていることが好ましい。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（７３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（４．１３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（７４） Furthermore, when the multilayer ceramic capacitor 10B satisfies both the conditions of Wc1 = 1.6 ± 0.32 [mm] and Wc2 = 1.6 ± 0.32 [mm] It is preferable that the volume Vst1 of the first hole portion and the volume Vst2 of the second hole portion of the stencil are adjusted so that both the following formula (73) and formula (74) are satisfied.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((4.13 / Rsol) −1) × Vr1 (73)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((4.13 / Rsol) −1) × Vr2 (74)

これにより、上記工程Ｓ１において第１ランド２５上および第２ランド２６上に供給される半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２が、上記式（３７）ないし式（５０）の条件を充足することになり、接合強度の確保と狭隣接化とが実現できることになる。   Thereby, the volume Vsol1, Vsol2 of the solder alloy supplied on the first land 25 and the second land 26 in the step S1 satisfies the conditions of the above formulas (37) to (50). Ensuring the bonding strength and narrowing the adjacency can be realized.

以上において説明したように、本実施の形態における実装構造体１Ｂとすることにより、また本実施の形態における実装構造体の製造方法を採用することにより、配線基板２０上に実装される積層セラミックコンデンサ１０Ｂとこれに隣り合うように配置される電子部品との間の狭隣接化が可能になり、電子機器の小型化を図ることが可能になる。   As described above, the multilayer ceramic capacitor mounted on the wiring board 20 by using the mounting structure 1B in the present embodiment and adopting the manufacturing method of the mounting structure in the present embodiment. Narrowing between 10B and an electronic component arranged adjacent to this is possible, and the electronic device can be downsized.

（第２検証試験）
図２０は、第２検証試験における検証例４ないし検証例１０の製造条件を示す表であり、図２１ないし図２７は、それぞれ第２検証試験における検証例４ないし検証例１０の製造条件および試験結果を示す表である。また、図２８は、第２検証試験における検証例４ないし検証例１０の試験結果を示すグラフであり、図２９は、第２検証試験における検証例４ないし検証例１０の試験結果をさらに整理したグラフである。次に、これら図２０ないし図２９を参照して、上述した本発明の実施の形態２に関連して行なった第２検証試験について説明する。 (Second verification test)
FIG. 20 is a table showing manufacturing conditions of verification examples 4 to 10 in the second verification test, and FIGS. 21 to 27 show manufacturing conditions and tests of verification examples 4 to 10 in the second verification test, respectively. It is a table | surface which shows a result. FIG. 28 is a graph showing the test results of Verification Example 4 to Verification Example 10 in the second verification test, and FIG. 29 further summarizes the test results of Verification Example 4 to Verification Example 10 in the second verification test. It is a graph. Next, with reference to FIGS. 20 to 29, the second verification test performed in relation to the above-described second embodiment of the present invention will be described.

本第２検証試験は、検証例４ないし検証例１０として、図２０に示す各種寸法および容積の積層セラミックコンデンサ、配線基板およびステンシルを準備し、図２０に示す半田合金の体積含有率を有する半田ペーストを用いて配線基板に積層セラミックコンデンサを実際に実装することにより、上述した積層セラミックコンデンサの傾角θを実測したものである。   In this second verification test, as verification examples 4 to 10, a multilayer ceramic capacitor, a wiring board, and a stencil having various dimensions and volumes shown in FIG. 20 were prepared, and the solder having the volume content of the solder alloy shown in FIG. By actually mounting a multilayer ceramic capacitor on a wiring board using a paste, the inclination angle θ of the multilayer ceramic capacitor described above is actually measured.

検証例４において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．２５［ｍｍ］×０．１２５［ｍｍ］×０．１２５［ｍｍ］であり、検証例５において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．４［ｍｍ］×０．２［ｍｍ］×０．２［ｍｍ］であり、検証例６において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、０．６［ｍｍ］×０．３［ｍｍ］×０．３［ｍｍ］であり、検証例７において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、１．０［ｍｍ］×０．５［ｍｍ］×０．５［ｍｍ］であり、検証例８において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、１．６［ｍｍ］×０．８［ｍｍ］×０．８［ｍｍ］であり、検証例９において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、２．０［ｍｍ］×１．２５［ｍｍ］×１．２５［ｍｍ］であり、検証例１０において使用した積層セラミックコンデンサの最大外形寸法Ｌｃ，Ｗｃ１（Ｗｃ２），Ｔｃ１（Ｔｃ２）は、３．２［ｍｍ］×１．６［ｍｍ］×１．６［ｍｍ］である。   The maximum external dimensions Lc, Wc1 (Wc2), and Tc1 (Tc2) of the multilayer ceramic capacitor used in the verification example 4 are 0.25 [mm] × 0.125 [mm] × 0.125 [mm]. The maximum outer dimensions Lc, Wc1 (Wc2), and Tc1 (Tc2) of the multilayer ceramic capacitor used in Example 5 are 0.4 [mm] × 0.2 [mm] × 0.2 [mm]. The maximum outer dimensions Lc, Wc1 (Wc2), and Tc1 (Tc2) of the multilayer ceramic capacitor used in 6 are 0.6 [mm] × 0.3 [mm] × 0.3 [mm]. The maximum outer dimensions Lc, Wc1 (Wc2), and Tc1 (Tc2) of the multilayer ceramic capacitor used in 1 are 1.0 [mm] × 0.5 [mm] × 0.5 [mm]. use The maximum outer dimensions Lc, Wc1 (Wc2), Tc1 (Tc2) of the multilayer ceramic capacitor were 1.6 [mm] × 0.8 [mm] × 0.8 [mm], and were used in the verification example 9. The maximum external dimensions Lc, Wc1 (Wc2), Tc1 (Tc2) of the multilayer ceramic capacitor are 2.0 [mm] × 1.25 [mm] × 1.25 [mm], and the multilayer used in the verification example 10 The maximum external dimensions Lc, Wc1 (Wc2) and Tc1 (Tc2) of the ceramic capacitor are 3.2 [mm] × 1.6 [mm] × 1.6 [mm].

また、配線基板に設けた第１ランドおよび第２ランドならびにステンシルに設けた第１孔部および第２孔部の平面視した場合おける配置位置や形状、寸法は、いずれも積層セラミックコンデンサを素体の第２主面の法線方向に沿って見た状態における第１外部電極および第２外部電極の配置位置や形状、寸法に合致させている。   The first land and the second land provided on the wiring board and the first hole and the second hole provided in the stencil in the plan view are arranged in the same manner as the multilayer ceramic capacitor. The first external electrode and the second external electrode are aligned with the arrangement position, shape, and dimensions of the second external electrode as viewed along the normal direction of the second main surface.

ここで、当該第２検証試験においては、図２１ないし図２７に示すように、半田合金の体積Ｖｓｏｌ１，Ｖｓｏｌ２に変化をもたせるために、ステンシルとしてその厚みＴｓｔが異なるものを複数準備してこれらを用いることとした。これにより、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２は、検証例４ないし検証例６において、いずれも０．６７〜２．１７（ただし、検証例４においては０．６７〜１．６７）の間で段階的に変化するようにし、検証例７ないし検証例１０において、いずれも０．８３〜３．８３の間で段階的に変化するようにしている。   Here, in the second verification test, as shown in FIGS. 21 to 27, in order to change the solder alloy volumes Vsol1 and Vsol2, a plurality of stencils having different thicknesses Tst are prepared and these are prepared. I decided to use it. As a result, Vsol1 / Vr1 and Vsol2 / Vr2 are in stages between 0.67 and 2.17 in the verification examples 4 to 6 (but 0.67 to 1.67 in the verification example 4). In the verification examples 7 to 10, all of them are changed stepwise between 0.83 and 3.83.

なお、第２検証試験においては、検証例４ないし検証例１０のいずれについても、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の値毎に複数のサンプルを製造して積層セラミックコンデンサの傾角を実測した。図２１ないし図２７において示す試験結果としてのこれらの値は、いずれも上記複数のサンプルにおける積層セラミックコンデンサの傾角の平均値を算出して示したものである。なお、図２８に示すグラフから明らかなように、Ｖｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２と傾角θとの関係が、概ねＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２がいずれも１．２以上の範囲で比例関係にあると認められるため、以下において示す傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２は、いずれも近似式を求めることで算出している。   In the second verification test, in any of the verification examples 4 to 10, a plurality of samples were manufactured for each value of Vsol1 / Vr1 and Vsol2 / Vr2, and the tilt angle of the multilayer ceramic capacitor was measured. Each of these values as test results shown in FIGS. 21 to 27 is obtained by calculating an average value of the inclination angles of the multilayer ceramic capacitors in the plurality of samples. As is clear from the graph shown in FIG. 28, the relationship between Vsol1 / Vr1 and Vsol2 / Vr2 and the inclination angle θ is generally proportional in the range where Vsol1 / Vr1 and Vsol2 / Vr2 are both 1.2 or more. Therefore, Vsol1 / Vr1 and Vsol2 / Vr2 for suppressing the inclination angle θ shown below to 2 ° or less are both calculated by calculating an approximate expression.

図２１および図２８に示されるように、第２検証試験の結果によると、検証例４においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．２８以下であることが必要であることが分かる。   As shown in FIGS. 21 and 28, according to the result of the second verification test, in the verification example 4, there was no tilt in the multilayer ceramic capacitor or a tilt occurred in the multilayer ceramic capacitor. However, it is understood that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 1.28 or less so that the inclination angle θ can be suppressed to 2 ° or less.

また、図２２および図２８に示されるように、第２検証試験の結果によると、検証例５においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．４３以下であることが必要であることが分かる。   Further, as shown in FIGS. 22 and 28, according to the result of the second verification test, in the verification example 5, there is no inclination in the multilayer ceramic capacitor, or there is an inclination in the multilayer ceramic capacitor. Even so, it is understood that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 1.43 or less so that the inclination angle θ can be suppressed to 2 ° or less.

また、図２３および図２８に示されるように、第２検証試験の結果によると、検証例６においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、１．６２以下であることが必要であることが分かる。   Further, as shown in FIGS. 23 and 28, according to the result of the second verification test, in the verification example 6, the multilayer ceramic capacitor is not inclined at all or the multilayer ceramic capacitor is inclined. Even so, it is understood that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 1.62 or less so that the inclination angle θ can be suppressed to 2 ° or less.

また、図２４および図２８に示されるように、第２検証試験の結果によると、検証例７においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、２．０１以下であることが必要であることが分かる。   Further, as shown in FIGS. 24 and 28, according to the result of the second verification test, in the verification example 7, when the multilayer ceramic capacitor is not inclined at all or when the multilayer ceramic capacitor is inclined Even so, it is understood that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 2.01 or less so that the inclination angle θ can be suppressed to 2 ° or less.

また、図２５および図２８に示されるように、第２検証試験の結果によると、検証例８においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、２．５８以下であることが必要であることが分かる。   Further, as shown in FIGS. 25 and 28, according to the result of the second verification test, in the verification example 8, there is no inclination in the multilayer ceramic capacitor, or there is an inclination in the multilayer ceramic capacitor. Even so, it is understood that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 2.58 or less so that the inclination angle θ can be suppressed to 2 ° or less.

また、図２６および図２８に示されるように、第２検証試験の結果によると、検証例９においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、３．４５以下であることが必要であることが分かる。   Further, as shown in FIGS. 26 and 28, according to the result of the second verification test, in the verification example 9, there is no inclination in the multilayer ceramic capacitor, or there is an inclination in the multilayer ceramic capacitor. Even so, it is understood that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 3.45 or less so that the inclination angle θ can be suppressed to 2 ° or less.

さらに、図２７および図２８に示されるように、第２検証試験の結果によると、検証例１０においては、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためのＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２が、４．１３以下であることが必要であることが分かる。   Further, as shown in FIG. 27 and FIG. 28, according to the result of the second verification test, in the verification example 10, the multilayer ceramic capacitor is not inclined at all or the multilayer ceramic capacitor is inclined. Even so, it is understood that Vsol1 / Vr1 and Vsol2 / Vr2 are required to be 4.13 or less so that the inclination angle θ can be suppressed to 2 ° or less.

以上の結果に基づけば、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるようにするためには、実装する積層セラミックコンデンサの幅方向における最大外形寸法に応じて、上記式（３７）ないし式（５０）、上記式（３１）ないし式（３４）、および、上記式（５１）ないし式（７４）を充足することが好適であることが理解される。   On the basis of the above results, in order to prevent the inclination of the multilayer ceramic capacitor from occurring at all, or to suppress the inclination angle θ to 2 ° or less even when the multilayer ceramic capacitor is inclined, According to the maximum external dimensions in the width direction of the multilayer ceramic capacitor to be mounted, the above formulas (37) to (50), the above formulas (31) to (34), and the above formulas (51) to (74). It is understood that it is preferable to satisfy

また、図２９に示すように、上述した第２検証試験の結果をさらに整理すると、積層セラミックコンデンサの幅方向における最大外形寸法Ｗｃ１，Ｗｃ２と、上述した積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられるＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の上限値には、比例関係があることが認められる。当該関係を一般化して表わす近似式は、上記式（２７）および式（２８）となる。   Further, as shown in FIG. 29, when the result of the second verification test described above is further arranged, the maximum outer dimensions Wc1 and Wc2 in the width direction of the multilayer ceramic capacitor and the above-described multilayer ceramic capacitor are not inclined at all. Alternatively, it is recognized that there is a proportional relationship between the upper limit values of Vsol1 / Vr1 and Vsol2 / Vr2 at which the inclination angle θ is suppressed to 2 ° or less even when the multilayer ceramic capacitor is inclined. Approximation expressions that generalize the relationship are the above expressions (27) and (28).

ここで、上記式（２７）および式（２８）と、検証例４ないし検証例１０において用いた積層セラミックコンデンサの幅方向における最大外形寸法Ｗｃ１，Ｗｃ２の上限値および下限値と、必要な接合強度が確保できるＶｓｏｌ１／Ｖｒ１およびＶｓｏｌ２／Ｖｒ２の下限値とを考慮すると、図２９に示すグラフにおいて斜線にて表わした領域Ｒの条件を充足することにより、積層セラミックコンデンサに傾きが一切生じないか、あるいは、積層セラミックコンデンサに傾きが生じた場合であってもその傾角θが２°以下に抑えられることになる。   Here, the upper and lower limits of the maximum outer dimensions Wc1 and Wc2 in the width direction of the multilayer ceramic capacitors used in the above-described formulas (27) and (28), and in the verification examples 4 to 10, and the required bonding strength In consideration of the lower limit values of Vsol1 / Vr1 and Vsol2 / Vr2 that can be ensured by satisfying the condition of the region R indicated by the oblique lines in the graph shown in FIG. 29, the multilayer ceramic capacitor is not inclined at all. Alternatively, even when the multilayer ceramic capacitor is tilted, the tilt angle θ is suppressed to 2 ° or less.

今回開示した上記実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。   The above-described embodiment disclosed herein is illustrative in all respects and is not restrictive. The technical scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１Ａ，１Ｂ 実装構造体、１０Ａ，１０Ｂ 積層セラミックコンデンサ、１１ 素体、１１ａ１ 第１主面、１１ａ２ 第２主面、１１ｂ１ 第１端面、１１ｂ２ 第２端面、１１ｃ１ 第１側面、１１ｃ２ 第２側面、１２ 誘電体層、１３ 内部電極層、１５ 第１外部電極、１５ａ 第１被覆部、１５ｂ 第２被覆部、１５ｃ 第３被覆部、１５ｄ 第４被覆部、１５ｅ 第５被覆部、１６ 第２外部電極、１６ａ 第６被覆部、１６ｂ 第７被覆部、１６ｃ 第８被覆部、１６ｄ 第９被覆部、１６ｅ 第１０被覆部、２０ 配線基板、２１ 基材部、２２ 半田レジスト、２２ａ，２２ｂ 開口部、２２ａ１，２２ｂ１ 壁面、２３ 導電パターン、２４ 配線部、２５ 第１ランド、２５ａ 表面、２６ 第２ランド、２６ａ 表面、２７ 第１空隙部、２８ 第２空隙部、３１ 第１接合部、３２ 第２接合部。   1A, 1B mounting structure, 10A, 10B multilayer ceramic capacitor, 11 element body, 11a1 first main surface, 11a2 second main surface, 11b1 first end surface, 11b2 second end surface, 11c1 first side surface, 11c2 second side surface, 12 dielectric layer, 13 internal electrode layer, 15 first external electrode, 15a first covering portion, 15b second covering portion, 15c third covering portion, 15d fourth covering portion, 15e fifth covering portion, 16 second external portion Electrode, 16a 6th covering portion, 16b 7th covering portion, 16c 8th covering portion, 16d 9th covering portion, 16e 10th covering portion, 20 wiring board, 21 base material portion, 22 solder resist, 22a, 22b opening portion 22a1, 22b1 wall surface, 23 conductive pattern, 24 wiring portion, 25 first land, 25a surface, 26 second land, 26a surface, 27 first gap portion, 28 2nd space | gap part, 31 1st junction part, 32 2nd junction part.

Claims (17)

直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなる電子部品の実装構造体であって、
前記電子部品は、厚み方向において相対して位置する第１主面および第２主面、前記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、前記厚み方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、前記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含み、
前記第１外部電極は、前記第１端面寄りに位置する部分の前記第２主面を覆う第１被覆部と、前記第１端面を覆う第２被覆部と、前記第１端面寄りに位置する部分の前記第１側面を覆う第３被覆部と、前記第１端面寄りに位置する部分の前記第２側面を覆う第４被覆部と、前記第１端面寄りに位置する部分の前記第１主面を覆う第５被覆部とを有し、
前記第２外部電極は、前記第２端面寄りに位置する部分の前記第２主面を覆う第６被覆部と、前記第２端面を覆う第７被覆部と、前記第２端面寄りに位置する部分の前記第１側面を覆う第８被覆部と、前記第２端面寄りに位置する部分の前記第２側面を覆う第９被覆部と、前記第２端面寄りに位置する部分の前記第１主面を覆う第１０被覆部とを有し、
前記配線基板は、主表面を有する基材部と、互いに離間して位置するように前記主表面上に形成された第１ランドおよび第２ランドと、前記第１ランドおよび前記第２ランドの各々を取り囲むように前記主表面上に形成された半田レジストとを含み、
前記電子部品は、前記第１被覆部が前記第１ランドに対向するとともに前記第６被覆部が前記第２ランドに対向するように配置され、
前記半田接合材は、前記第１外部電極と前記第１ランドとを接合する第１接合部、および、前記第２外部電極と前記第２ランドとを接合する第２接合部を含み、
前記第１接合部は、前記第１ランドに固着するとともに、前記第１被覆部、前記第２被覆部、前記第３被覆部、前記第４被覆部および前記第５被覆部に跨るように前記第１外部電極に固着し、
前記第２接合部は、前記第２ランドに固着するとともに、前記第６被覆部、前記第７被覆部、前記第８被覆部、前記第９被覆部および前記第１０被覆部に跨るように前記第２外部電極に固着し、
前記第１外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ１とし、前記第２外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ２とし、前記第３被覆部を覆う部分の前記第１接合部の前記幅方向における最大寸法をＷＡｓｏｌ１とし、前記第４被覆部を覆う部分の前記第１接合部の前記幅方向における最大寸法をＷＢｓｏｌ１とし、前記第８被覆部を覆う部分の前記第２接合部の前記幅方向における最大寸法をＷＡｓｏｌ２とし、前記第９被覆部を覆う部分の前記第２接合部の前記幅方向における最大寸法をＷＢｓｏｌ２とした場合に、下記式（１）ないし式（４）をいずれも充足する、電子部品の実装構造体。
ＷＡｓｏｌ１≦０．０６×Ｗｃ１ ・・・（１）
ＷＢｓｏｌ１≦０．０６×Ｗｃ１ ・・・（２）
ＷＡｓｏｌ２≦０．０６×Ｗｃ２ ・・・（３）
ＷＢｓｏｌ２≦０．０６×Ｗｃ２ ・・・（４） An electronic component mounting structure in which a rectangular parallelepiped electronic component is mounted on a wiring board using a solder bonding material,
The electronic component includes a first main surface and a second main surface that are positioned relative to each other in a thickness direction, a first end surface and a second end surface that are positioned relative to each other in a length direction orthogonal to the thickness direction, and the thickness. An element body including a first side surface and a second side surface positioned relative to each other in the width direction orthogonal to both the direction and the length direction, and a first external electrode and a first outer electrode positioned apart from each other in the length direction 2 external electrodes,
The first external electrode is located near the first end surface, a first covering portion that covers the second main surface of the portion located near the first end surface, a second covering portion that covers the first end surface, and the first end surface. A third covering portion covering the first side surface of the portion, a fourth covering portion covering the second side surface of the portion located closer to the first end surface, and the first main portion of the portion located closer to the first end surface A fifth covering portion covering the surface,
The second external electrode is positioned closer to the second end surface, a sixth covering portion that covers the second main surface, a seventh covering portion that covers the second end surface, and a portion closer to the second end surface. An eighth covering portion that covers the first side surface of the portion, a ninth covering portion that covers the second side surface of the portion located near the second end surface, and the first main portion of the portion located near the second end surface A tenth covering portion covering the surface,
The wiring board includes a base portion having a main surface, first lands and second lands formed on the main surface so as to be spaced apart from each other, and each of the first lands and the second lands. A solder resist formed on the main surface so as to surround
The electronic component is disposed such that the first covering portion faces the first land and the sixth covering portion faces the second land.
The solder joint material includes a first joint that joins the first external electrode and the first land, and a second joint that joins the second external electrode and the second land,
The first joint portion is fixed to the first land, and extends across the first covering portion, the second covering portion, the third covering portion, the fourth covering portion, and the fifth covering portion. Fixed to the first external electrode;
The second joint portion is fixed to the second land, and extends across the sixth covering portion, the seventh covering portion, the eighth covering portion, the ninth covering portion, and the tenth covering portion. Fixed to the second external electrode;
The maximum external dimension in the width direction of the electronic component at the portion where the first external electrode is provided is Wc1, and the maximum external dimension in the width direction of the electronic component at the portion where the second external electrode is provided is Wc2. And WAsol1 is the maximum dimension in the width direction of the first joint portion of the portion covering the third covering portion, and WBsol1 is the maximum dimension in the width direction of the first joint portion covering the fourth covering portion. And WAsol2 is the maximum dimension in the width direction of the second joint part of the portion covering the eighth covering part, and WBsol2 is the maximum dimension in the width direction of the second joint part covering the ninth covering part. In such a case, the electronic component mounting structure satisfies all of the following formulas (1) to (4).
WAsol1 ≦ 0.06 × Wc1 (1)
WBsol1 ≦ 0.06 × Wc1 (2)
WAsol2 ≦ 0.06 × Wc2 (3)
WBsol2 ≦ 0.06 × Wc2 (4) 前記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足し、
前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（５）および式（６）をいずれも充足する、請求項１に記載の電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．３３ ・・・（５）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．３３ ・・・（６） The electronic component satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm],
The volume of the solder alloy contained in the first joint is Vsol1, the volume of the solder alloy contained in the second joint is Vsol2, and the solder resist in the surface surrounding the first land and the portion surrounding the first land The volume of the first gap portion of the solder resist formed by the wall surface is Vr1, and the second surface of the solder resist formed by the wall surface of the solder resist in the portion surrounding the surface of the second land and the second land. 2. The electronic component mounting structure according to claim 1, wherein both of the following formulas (5) and (6) are satisfied when the volume of the gap is Vr <b> 2.
0.9 ≦ Vsol1 / Vr1 ≦ 1.33 (5)
0.9 ≦ Vsol2 / Vr2 ≦ 1.33 (6) 前記電子部品が、Ｗｃ１＝０．２±０．０４［ｍｍ］、および、Ｗｃ２＝０．２±０．０４［ｍｍ］の条件をいずれも充足し、
前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（７）および式（８）をいずれも充足する、請求項１に記載の電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．６７ ・・・（７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．６７ ・・・（８） The electronic component satisfies both the conditions of Wc1 = 0.2 ± 0.04 [mm] and Wc2 = 0.2 ± 0.04 [mm],
The volume of the solder alloy contained in the first joint is Vsol1, the volume of the solder alloy contained in the second joint is Vsol2, and the solder resist in the surface surrounding the first land and the portion surrounding the first land The volume of the first gap portion of the solder resist formed by the wall surface is Vr1, and the second surface of the solder resist formed by the wall surface of the solder resist in the portion surrounding the surface of the second land and the second land. The electronic component mounting structure according to claim 1, wherein both of the following formulas (7) and (8) are satisfied when the volume of the gap is Vr2.
0.9 ≦ Vsol1 / Vr1 ≦ 1.67 (7)
0.9 ≦ Vsol2 / Vr2 ≦ 1.67 (8) 前記電子部品が、Ｗｃ１＝０．３±０．０６［ｍｍ］、および、Ｗｃ２＝０．３±０．０６［ｍｍ］の条件をいずれも充足し、
前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（９）および式（１０）をいずれも充足する、請求項１に記載の電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．８３ ・・・（９）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．８３ ・・・（１０） The electronic component satisfies both the conditions of Wc1 = 0.3 ± 0.06 [mm] and Wc2 = 0.3 ± 0.06 [mm],
The volume of the solder alloy contained in the first joint is Vsol1, the volume of the solder alloy contained in the second joint is Vsol2, and the solder resist in the surface surrounding the first land and the portion surrounding the first land The volume of the first gap portion of the solder resist formed by the wall surface is Vr1, and the second surface of the solder resist formed by the wall surface of the solder resist in the portion surrounding the surface of the second land and the second land. 2. The electronic component mounting structure according to claim 1, wherein both of the following formulas (9) and (10) are satisfied when the volume of the gap is Vr <b> 2.
0.9 ≦ Vsol1 / Vr1 ≦ 1.83 (9)
0.9 ≦ Vsol2 / Vr2 ≦ 1.83 (10) 下記式（１１）および式（１２）をいずれもさらに充足する、請求項２から４のいずれかに記載の電子部品の実装構造体。
１．０≦Ｖｓｏｌ１／Ｖｒ１ ・・・（１１）
１．０≦Ｖｓｏｌ２／Ｖｒ２ ・・・（１２） The electronic component mounting structure according to any one of claims 2 to 4, wherein both of the following formulas (11) and (12) are further satisfied.
1.0 ≦ Vsol1 / Vr1 (11)
1.0 ≦ Vsol2 / Vr2 (12) 請求項２に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１被覆部上、および、前記第２ランド上または前記第６被覆部上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１被覆部が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２被覆部が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｖｐ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（１３）および式（１４）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．３３×Ｖｒ１／Ｒｓｏｌ ・・・（１３）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．３３×Ｖｒ２／Ｒｓｏｌ ・・・（１４） A manufacturing method for manufacturing the electronic component mounting structure according to claim 2,
Supplying a solder paste to be the first joint and the second joint on the first land or the first cover, and on the second land or the sixth cover;
The first covering portion faces the first land through the solder paste serving as the first joint portion, and the second covering portion is disposed through the solder paste serving as the second joint portion. Placing the electronic component on the wiring board so as to face the land;
By melting and solidifying the solder paste, the first external electrode and the first land are joined through the first joint portion, and the second external electrode and the second land are joined to the second land. Bonding via a bonding portion, thereby mounting the electronic component on the wiring board,
The solder paste contains a flux in addition to the solder alloy,
In the step of supplying the solder paste, the volume supply amount Vp1 of the solder paste serving as the first joint portion and the volume supply amount Vp2 of the solder paste serving as the second joint portion are solder alloys in the solder paste. The manufacturing method of the mounting structure of an electronic component which satisfies both following formula (13) and Formula (14) when the volume content rate of R is set to Rsol.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.33 × Vr1 / Rsol (13)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.33 × Vr2 / Rsol (14) 前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（１５）および式（１６）をいずれも充足する、請求項６に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（１５）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．３３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（１６） The step of supplying the solder paste includes using a stencil having a first hole portion corresponding to the first land and a second hole portion corresponding to the second land. Done by printing on the first land and the second land,
The solder paste satisfies the condition of 0.45 ≦ Rsol ≦ 0.55,
The electronic component according to claim 6, wherein when the volume of the first hole is Vst1 and the volume of the second hole is Vst2, both of the following expressions (15) and (16) are satisfied. Manufacturing method of mounting structure.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.33 / Rsol) −1) × Vr1 (15)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.33 / Rsol) −1) × Vr2 (16) 請求項３に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１被覆部上、および、前記第２ランド上または前記第６被覆部上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１被覆部が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２被覆部が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｓ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（１７）および式（１８）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．６７×Ｖｒ１／Ｒｓｏｌ ・・・（１７）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．６７×Ｖｒ２／Ｒｓｏｌ ・・・（１８） A manufacturing method for manufacturing the electronic component mounting structure according to claim 3,
Supplying a solder paste to be the first joint and the second joint on the first land or the first cover, and on the second land or the sixth cover;
The first covering portion faces the first land through the solder paste serving as the first joint portion, and the second covering portion is disposed through the solder paste serving as the second joint portion. Placing the electronic component on the wiring board so as to face the land;
By melting and solidifying the solder paste, the first external electrode and the first land are joined through the first joint portion, and the second external electrode and the second land are joined to the second land. Bonding via a bonding portion, thereby mounting the electronic component on the wiring board,
The solder paste contains a flux in addition to the solder alloy,
In the step of supplying the solder paste, the volume supply amount S1 of the solder paste serving as the first joint portion and the volume supply amount Vp2 of the solder paste serving as the second joint portion are solder alloys in the solder paste. The manufacturing method of the mounting structure of an electronic component which satisfy | fills both following formula (17) and Formula (18) when the volume content rate of is set to Rsol.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.67 × Vr1 / Rsol (17)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.67 × Vr2 / Rsol (18) 前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（１９）および式（２０）をいずれも充足する、請求項８に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（１９）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．６７／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（２０） The step of supplying the solder paste includes using a stencil having a first hole portion corresponding to the first land and a second hole portion corresponding to the second land. Done by printing on the first land and the second land,
The solder paste satisfies the condition of 0.45 ≦ Rsol ≦ 0.55,
9. The electronic component according to claim 8, wherein when the volume of the first hole is Vst1 and the volume of the second hole is Vst2, both of the following expressions (19) and (20) are satisfied. Manufacturing method of mounting structure.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.67 / Rsol) −1) × Vr1 (19)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.67 / Rsol) −1) × Vr2 (20) 請求項４に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１被覆部上、および、前記第２ランド上または前記第６被覆部上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１被覆部が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２被覆部が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｖｐ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（２１）および式（２２）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．８３×Ｖｒ１／Ｒｓｏｌ ・・・（２１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．８３×Ｖｒ２／Ｒｓｏｌ ・・・（２２） A manufacturing method for manufacturing a mounting structure for an electronic component according to claim 4,
Supplying a solder paste to be the first joint and the second joint on the first land or the first cover, and on the second land or the sixth cover;
The first covering portion faces the first land through the solder paste serving as the first joint portion, and the second covering portion is disposed through the solder paste serving as the second joint portion. Placing the electronic component on the wiring board so as to face the land;
By melting and solidifying the solder paste, the first external electrode and the first land are joined through the first joint portion, and the second external electrode and the second land are joined to the second land. Bonding via a bonding portion, thereby mounting the electronic component on the wiring board,
The solder paste contains a flux in addition to the solder alloy,
In the step of supplying the solder paste, the volume supply amount Vp1 of the solder paste serving as the first joint portion and the volume supply amount Vp2 of the solder paste serving as the second joint portion are solder alloys in the solder paste. The manufacturing method of the mounting structure of an electronic component which satisfies both following formula (21) and Formula (22) when the volume content rate of R is set to Rsol.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.83 × Vr1 / Rsol (21)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.83 × Vr2 / Rsol (22) 前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（２３）および式（２４）をいずれも充足する、請求項１０に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（２３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．８３／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（２４） The step of supplying the solder paste includes using a stencil having a first hole portion corresponding to the first land and a second hole portion corresponding to the second land. Done by printing on the first land and the second land,
The solder paste satisfies the condition of 0.45 ≦ Rsol ≦ 0.55,
11. The electronic component according to claim 10, wherein when the volume of the first hole is Vst1 and the volume of the second hole is Vst2, both of the following expressions (23) and (24) are satisfied. Manufacturing method of mounting structure.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.83 / Rsol) −1) × Vr1 (23)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.83 / Rsol) −1) × Vr2 (24) 下記式（２５）および式（２６）をいずれもさらに充足する、請求項６，８および１０のいずれかに記載の電子部品の実装構造体の製造方法。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１ ・・・（２５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２ ・・・（２６） The method for manufacturing a mounting structure for an electronic component according to any one of claims 6, 8, and 10, wherein both the following formula (25) and formula (26) are further satisfied.
1.0 × Vr1 / Rsol ≦ Vp1 (25)
1.0 × Vr2 / Rsol ≦ Vp2 (26) 直方体形状の電子部品が半田接合材を用いて配線基板に実装されてなる電子部品の実装構造体であって、
前記電子部品は、厚み方向において相対して位置する第１主面および第２主面、前記厚み方向と直交する長さ方向において相対して位置する第１端面および第２端面、ならびに、前記厚み方向および前記長さ方向のいずれにも直交する幅方向において相対して位置する第１側面および第２側面を含む素体と、前記長さ方向において互いに離間して位置する第１外部電極および第２外部電極とを含み、
前記第１外部電極は、前記第１端面寄りに位置する部分の前記第２主面のみを覆い、
前記第２外部電極は、前記第２端面寄りに位置する部分の前記第２主面のみを覆い、
前記配線基板は、主表面を有する基材部と、互いに離間して位置するように前記主表面上に形成された第１ランドおよび第２ランドと、前記第１ランドおよび前記第２ランドの各々を取り囲むように前記主表面上に形成された半田レジストとを含み、
前記電子部品は、前記第１外部電極が前記第１ランドに対向するとともに前記第２外部電極が前記第２ランドに対向するように配置され、
前記半田接合材は、前記第１外部電極と前記第１ランドとを接合する第１接合部、および、前記第２外部電極と前記第２ランドとを接合する第２接合部を含み、
前記第１外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ１とし、前記第２外部電極が設けられた部分の前記電子部品の前記幅方向における最大外形寸法をＷｃ２とし、前記第１接合部に含まれる半田合金の体積をＶｓｏｌ１とし、前記第２接合部に含まれる半田合金の体積をＶｓｏｌ２とし、前記第１ランドの表面および前記第１ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第１空隙部の容積をＶｒ１とし、前記第２ランドの表面および前記第２ランドを取り囲む部分の前記半田レジストの壁面によって形成された前記半田レジストの第２空隙部の容積をＶｒ２とした場合に、下記式（２７）および式（２８）をいずれも充足する、電子部品の実装構造体。
０．９≦Ｖｓｏｌ１／Ｖｒ１≦１．９４×（Ｗｃ１）＋１．０３ ・・・（２７）
０．９≦Ｖｓｏｌ２／Ｖｒ２≦１．９４×（Ｗｃ２）＋１．０３ ・・・（２８） An electronic component mounting structure in which a rectangular parallelepiped electronic component is mounted on a wiring board using a solder bonding material,
The electronic component includes a first main surface and a second main surface that are positioned relative to each other in a thickness direction, a first end surface and a second end surface that are positioned relative to each other in a length direction orthogonal to the thickness direction, and the thickness. An element body including a first side surface and a second side surface positioned relative to each other in the width direction orthogonal to both the direction and the length direction, and a first external electrode and a first outer electrode positioned apart from each other in the length direction 2 external electrodes,
The first external electrode covers only the second main surface of the portion located near the first end surface,
The second external electrode covers only the second main surface of the portion located near the second end surface,
The wiring board includes a base portion having a main surface, first lands and second lands formed on the main surface so as to be spaced apart from each other, and each of the first lands and the second lands. A solder resist formed on the main surface so as to surround
The electronic component is disposed such that the first external electrode faces the first land and the second external electrode faces the second land.
The solder joint material includes a first joint that joins the first external electrode and the first land, and a second joint that joins the second external electrode and the second land,
The maximum external dimension in the width direction of the electronic component at the portion where the first external electrode is provided is Wc1, and the maximum external dimension in the width direction of the electronic component at the portion where the second external electrode is provided is Wc2. The volume of the solder alloy contained in the first joint is Vsol1, the volume of the solder alloy contained in the second joint is Vsol2, and the surface of the first land and the portion surrounding the first land are The volume of the first gap portion of the solder resist formed by the wall surface of the solder resist is Vr1, and the surface of the second land and the portion of the solder resist formed by the wall surface of the solder resist surrounding the second land are A mounting structure for an electronic component that satisfies both the following formulas (27) and (28) when the volume of the second gap is Vr2.
0.9 ≦ Vsol1 / Vr1 ≦ 1.94 × (Wc1) +1.03 (27)
0.9 ≦ Vsol2 / Vr2 ≦ 1.94 × (Wc2) +1.03 (28) 下記式（２９）および式（３０）をいずれもさらに充足する、請求項１３に記載の電子部品の実装構造体。
１．０≦Ｖｓｏｌ１／Ｖｒ１ ・・・（２９）
１．０≦Ｖｓｏｌ２／Ｖｒ２ ・・・（３０） The electronic component mounting structure according to claim 13, wherein both of the following formulas (29) and (30) are further satisfied.
1.0 ≦ Vsol1 / Vr1 (29)
1.0 ≦ Vsol2 / Vr2 (30) 請求項１３に記載の電子部品の実装構造体を製造するための製造方法であって、
前記第１ランド上または前記第１外部電極上、および、前記第２ランド上または前記第２外部電極上に、前記第１接合部および前記第２接合部となる半田ペーストを供給する工程と、
前記第１接合部となる前記半田ペーストを介して前記第１外部電極が前記第１ランドに対向するとともに、前記第２接合部となる前記半田ペーストを介して前記第２外部電極が前記第２ランドに対向するように、前記電子部品を前記配線基板上に載置する工程と、
前記半田ペーストを溶融および固化させることにより、前記第１外部電極と前記第１ランドとを前記第１接合部を介して接合するとともに、前記第２外部電極と前記第２ランドとを前記第２接合部を介して接合し、これにより前記電子部品を前記配線基板に実装する工程とを備え、
前記電子部品が、Ｗｃ１＝０．１２５±０．０２５［ｍｍ］、および、Ｗｃ２＝０．１２５±０．０２５［ｍｍ］の条件をいずれも充足し、
前記半田ペーストが、半田合金に加えてフラックスを含有し、
前記半田ペーストを供給する工程における、前記第１接合部となる前記半田ペーストの体積供給量Ｖｐ１と、前記第２接合部となる前記半田ペーストの体積供給量Ｖｐ２とが、前記半田ペーストにおける半田合金の体積含有率をＲｓｏｌとした場合に、下記式（３１）および式（３２）をいずれも充足する、電子部品の実装構造体の製造方法。
０．９×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１≦１．２８×Ｖｒ１／Ｒｓｏｌ ・・・（３１）
０．９×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２≦１．２８×Ｖｒ２／Ｒｓｏｌ ・・・（３２） A manufacturing method for manufacturing the electronic component mounting structure according to claim 13,
Supplying a solder paste to be the first joint and the second joint on the first land or the first external electrode, and on the second land or the second external electrode;
The first external electrode faces the first land through the solder paste serving as the first joint, and the second external electrode is disposed through the solder paste serving as the second joint. Placing the electronic component on the wiring board so as to face the land;
By melting and solidifying the solder paste, the first external electrode and the first land are joined through the first joint portion, and the second external electrode and the second land are joined to the second land. Bonding via a bonding portion, thereby mounting the electronic component on the wiring board,
The electronic component satisfies both the conditions of Wc1 = 0.125 ± 0.025 [mm] and Wc2 = 0.125 ± 0.025 [mm],
The solder paste contains a flux in addition to the solder alloy,
In the step of supplying the solder paste, the volume supply amount Vp1 of the solder paste serving as the first joint portion and the volume supply amount Vp2 of the solder paste serving as the second joint portion are solder alloys in the solder paste. The manufacturing method of the mounting structure of an electronic component which satisfy | fills both following formula (31) and Formula (32) when the volume content rate of this is Rsol.
0.9 × Vr1 / Rsol ≦ Vp1 ≦ 1.28 × Vr1 / Rsol (31)
0.9 × Vr2 / Rsol ≦ Vp2 ≦ 1.28 × Vr2 / Rsol (32) 前記半田ペーストを供給する工程は、前記第１ランドに対応して設けられた第１孔部および前記第２ランドに対応して設けられた第２孔部を有するステンシルを用いて前記半田ペーストを前記第１ランド上および前記第２ランド上に印刷することによって行なわれ、
前記半田ペーストは、０．４５≦Ｒｓｏｌ≦０．５５の条件を充足し、
前記第１孔部の容積をＶｓｔ１とし、前記第２孔部の容積をＶｓｔ２とした場合に、下記式（３３）および式（３４）をいずれも充足する、請求項１５に記載の電子部品の実装構造体の製造方法。
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ１≦Ｖｓｔ１≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ１ ・・・（３３）
（（０．９／Ｒｓｏｌ）−１）×Ｖｒ２≦Ｖｓｔ２≦（（１．２８／Ｒｓｏｌ）−１）×Ｖｒ２ ・・・（３４） The step of supplying the solder paste includes using a stencil having a first hole portion corresponding to the first land and a second hole portion corresponding to the second land. Done by printing on the first land and the second land,
The solder paste satisfies the condition of 0.45 ≦ Rsol ≦ 0.55,
The electronic component according to claim 15, wherein when the volume of the first hole is Vst1 and the volume of the second hole is Vst2, both of the following formulas (33) and (34) are satisfied. Manufacturing method of mounting structure.
((0.9 / Rsol) −1) × Vr1 ≦ Vst1 ≦ ((1.28 / Rsol) −1) × Vr1 (33)
((0.9 / Rsol) −1) × Vr2 ≦ Vst2 ≦ ((1.28 / Rsol) −1) × Vr2 (34) 下記式（３５）および式（３６）をいずれもさらに充足する、請求項１５に記載の電子部品の実装構造体の製造方法。
１．０×Ｖｒ１／Ｒｓｏｌ≦Ｖｐ１ ・・・（３５）
１．０×Ｖｒ２／Ｒｓｏｌ≦Ｖｐ２ ・・・（３６） The method for manufacturing a mounting structure for an electronic component according to claim 15, wherein both the following formula (35) and formula (36) are further satisfied.
1.0 × Vr1 / Rsol ≦ Vp1 (35)
1.0 × Vr2 / Rsol ≦ Vp2 (36)
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