JP2015138789A - 半導体装置 - Google Patents
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Abstract
【課題】耐圧を高めると共にスイッチング特性を高めることができる技術を提供する。
【解決手段】同一の半導体基板4にIGBT領域2とダイオード領域3が隣接して形成されている半導体装置1である。IGBT領域2において並んで一方方向に延びる複数の第1ゲートトレンチ11と、第1ゲートトレンチ11と交差する方向に延びる複数の第2ゲートトレンチ12とを備える。第1ゲートトレンチ11と第2ゲートトレンチ12が互いに接触していない。
【選択図】図1
【解決手段】同一の半導体基板4にIGBT領域2とダイオード領域3が隣接して形成されている半導体装置1である。IGBT領域2において並んで一方方向に延びる複数の第1ゲートトレンチ11と、第1ゲートトレンチ11と交差する方向に延びる複数の第2ゲートトレンチ12とを備える。第1ゲートトレンチ11と第2ゲートトレンチ12が互いに接触していない。
【選択図】図1
Description
本明細書に開示の技術は、ゲートトレンチを備える半導体装置に関する。
特許文献1には複数のゲートトレンチを備える半導体装置が開示されている。特許文献1の半導体装置では、複数のゲートトレンチが互いに交差する方向に延びている。この半導体装置は、平面視において縦方向に延びる複数のゲートトレンチと、それらと直交するように横方向に延びる複数のゲートトレンチとを備えている。隣接するゲートトレンチとゲートトレンチの間には、耐圧を高めるためにp型の深い半導体領域が形成されている。
上記の特許文献1の半導体装置では、縦方向のゲートトレンチと横方向のゲートトレンチが交差部分において互いに接触している。このような構成では、縦方向のゲートトレンチと横方向のゲートトレンチとの交差部分において、トレンチの深さが他の部分より深くなることがある。これにより、深くなった交差部分のトレンチの近傍に電界集中が生じてしまい、半導体装置の耐圧が低下してしまうことがある。そこで本明細書は、耐圧を高めると共にスイッチング特性を高めることができる半導体装置を提供することを目的とする。
本明細書に開示する半導体装置では、同一の半導体基板にIGBT領域とダイオード領域が隣接して形成されている。この半導体装置は、前記IGBT領域において並んで一方方向に延びる複数の第1ゲートトレンチと、前記第1ゲートトレンチと交差する方向に延びる複数の第2ゲートトレンチと、を備えている。また、前記第1ゲートトレンチと前記第2ゲートトレンチが互いに接触していない。
このような構成によれば、第1ゲートトレンチと第2ゲートトレンチが互いに接触しておらず、両者が交差する部分がない。これにより、第1ゲートトレンチと第2ゲートトレンチの交差によりトレンチが局所的に深くなることを防ぐことができる。したがって、局所的に電界集中が生じる現象を防ぐことができ、半導体装置の耐圧の低下を防ぐことができる。また、耐圧の低下を防ぐことにより、上記の特許文献1の技術のように、隣接するゲートトレンチとゲートトレンチの間に耐圧を高めるためのp型の深い半導体領域を形成する必要がない。これにより、p型の深い半導体領域からダイオード領域に余分なキャリア(ホール)が注入されることがなく、ダイオードが逆回復動作するときにキャリア(ホール)が消滅する時間を短くすることができる。したがって、逆回復時のスイッチング損失を抑制することができる。以上より、本明細書に開示する半導体装置によれば、耐圧を高めると共にスイッチング特性を高めることができる。
上記の半導体装置において、前記第1ゲートトレンチは、前記第2ゲートトレンチより長く延びていてもよい。また、前記IGBT領域におけるエミッタ層が前記第1ゲートトレンチに沿って延びるように形成されていてもよい。
また、前記IGBT領域におけるエミッタ層が前記第2ゲートトレンチに沿って延びるように形成されていてもよい。
以下、実施形態について添付図面を参照して説明する。なお、以下の説明において、図面に示す一部の構成では、図面を見易くするためにハッチングを省略して示している。実施形態に係る半導体装置は、RC−IGBT(Reverse Conducting Insulated Gate Bipolar Transistor)であり、IGBT(Insulated Gate Bipolar Transistor)としての機能と、FWD(Free Wheeling Diode)としての機能とを備えている。IGBTとFWDは、逆並列の状態で配置されている。図1及び図2に示すように、半導体装置1は、半導体基板4と、半導体基板4の表面側に配置された表面側共通電極41と、半導体基板4の裏面側に配置された裏面側共通電極46とを備えている(なお、図2では表面側共通電極41及び裏面側共通電極46を省略して示している。)。また、半導体装置1は、IGBTとして機能するIGBT領域2と、FWDとして機能するダイオード領域3とを備えている。同一の半導体基板4にIGBT領域2とダイオード領域3が隣接して形成されており、逆導通型の半導体装置1が形成されている。
半導体基板4は、例えばシリコン(Si)等から形成されており、不純物が注入されている。半導体基板4のIGBT領域2には、複数の第1ゲートトレンチ11及び複数の第2ゲートトレンチ12が形成されている(なお、図1には第2ゲートトレンチ12が表れていない。)。また、IGBT領域2には、表面側から順にエミッタ層24、コンタクト層23、ボディ層22、ドリフト層21(IGBTドリフト層21a)、およびコレクタ層25が形成されている。半導体基板4のダイオード領域3には、表面側から順にアノード層31、ドリフト層21(ダイオードドリフト層21b)、およびカソード層32が形成されている。
複数の第1ゲートトレンチ11は、間隔をあけて並んで配置されている。図1に示すように、複数の第1ゲートトレンチ11がx方向に並んでいる。また、図2に示すように、各第1ゲートトレンチ11は、y方向に直線状に延びている。複数の第1ゲートトレンチ11は、一方方向(y方向)に沿って揃って延びている。また、図3に示すように、複数の第1ゲートトレンチ11は平面視において平行に延びている。
複数の第2ゲートトレンチ12は、間隔をあけて並んで配置されている。図3に示すように、複数の第2ゲートトレンチ12がy方向に並んでいる。また、各第2ゲートトレンチ12は、x方向に直線状に延びている。複数の第2ゲートトレンチ12は、一方方向(x方向)に沿って揃って延びている。複数の第2ゲートトレンチ12は、平面視において平行に延びている。また、図4に模式的に示すように、x方向に並んだ複数の第2ゲートトレンチ12は、y方向における位置が揃うように配置されている。
第1ゲートトレンチ11の長手方向の長さ(y方向における長さ)は、第2ゲートトレンチ12の長手方向の長さ(x方向における長さ)より長い(第2ゲートトレンチ12の長手方向の長さは、第1ゲートトレンチ11の長手方向の長さより短い。)。第1ゲートトレンチ11及び第2ゲートトレンチ12は、互いに交差する方向に延びている(第1ゲートトレンチ11の長手方向と第2ゲートトレンチ12の長手方向が交差している。)。図3に示す例では、第1ゲートトレンチ11及び第2ゲートトレンチ12が直交方向に延びている。また、第1ゲートトレンチ11及び第2ゲートトレンチ12は、互いに接触しておらず、離間している。第1ゲートトレンチ11と第2ゲートトレンチ12の間には、半導体層が介在している。第1ゲートトレンチ11及び第2ゲートトレンチ12が離間しているので、両者が交差する部分がない。第1ゲートトレンチ11及び第2ゲートトレンチ12は、それぞれエッチングにより形成されている。
複数の第1ゲートトレンチ11が並ぶ方向(x方向)において、第2ゲートトレンチ12は、隣接する第1ゲートトレンチ11と第1ゲートトレンチ11の間に配置されている。第2ゲートトレンチ12の長手方向の端部121は、第1ゲートトレンチ11から離間している。複数の第2ゲートトレンチ12が並ぶ方向(y方向)において、隣接する第2ゲートトレンチ12と第2ゲートトレンチ12の間には、第1ゲートトレンチ11が配置されていない。第2ゲートトレンチ12が延びる方向(x方向)において、第1ゲートトレンチ11は、隣接する第2ゲートトレンチ12と第2ゲートトレンチ12の間に配置されている。第1ゲートトレンチ11及び第2ゲートトレンチ12は、図3の平面視において梯子状に形成されている。
第1ゲートトレンチ11及び第2ゲートトレンチ12は、深さ方向(z方向)においてボディ層22より深い位置まで形成されている。第1ゲートトレンチ11及び第2ゲートトレンチ12は、ボディ層22を貫通してドリフト層21の内部まで達している。第1ゲートトレンチ11および第2ゲートトレンチ12の底部近傍に電界集中が生じる。
第1ゲートトレンチ11及び第2ゲートトレンチ12の内面には、それぞれゲート絶縁膜14が形成されている。ゲート絶縁膜14は、第1ゲートトレンチ11及び第2ゲートトレンチ12の側面及び底面を被覆している。第1ゲートトレンチ11及び第2ゲートトレンチ12の内部には、それぞれゲート電極15が形成されている。ゲート電極15は、ゲート絶縁膜14により覆われている。ゲート電極15は、第1ゲートトレンチ11及び第2ゲートトレンチ12に充填されている。ゲート電極15の上には層間絶縁膜19が配置されている。層間絶縁膜19は、ゲート電極15と表面側共通電極41を絶縁している。
エミッタ層24は、半導体基板4の表面側に露出する範囲に形成されている。エミッタ層24は、n型であり、不純物濃度が高い。本実施形態では、エミッタ層24の不純物濃度は1×1018〜1×1020[cm−3]程度である。エミッタ層24は、表面側共通電極41に対してオーミック接続されている。エミッタ層24は、ゲート絶縁膜14に接する範囲に形成されている。エミッタ層24は、第1ゲートトレンチ11又は第2ゲートトレンチ12に隣接している。エミッタ層24は、第1エミッタ層241と第2エミッタ層242に区分される。第1エミッタ層241と第2エミッタ層242は、一体的に形成されている。第1ゲートトレンチ11に対して第1エミッタ層241が形成されている。第1エミッタ層241は、第1ゲートトレンチ11に沿って配置され、第1ゲートトレンチ11に接触している。第1エミッタ層241は、第1ゲートトレンチ11が延びる方向(y方向)に沿って連続的に延びている。第2ゲートトレンチ12に対して第2エミッタ層242が形成されている。第2エミッタ層242は、第2ゲートトレンチ12に沿って配置され、第2ゲートトレンチ12に接触している。第2エミッタ層242は、第2ゲートトレンチ12が延びる方向(x方向)に沿って連続的に延びている。
コンタクト層23は、半導体基板4の表面側に露出する範囲に島状に形成されている。コンタクト層23は、エミッタ層24によって囲まれた範囲に形成されている。コンタクト層23は、p型であり、不純物濃度が高い。本実施形態ではコンタクト層23の不純物濃度は1×1017〜1×1020[cm−3]程度である。コンタクト層23は、表面側共通電極41に対してオーミック接続されている。また、コンタクト層23は、ボディ層22と接触している。
ボディ層22は、エミッタ層24及びコンタクト層23の下側に形成されている。ボディ層22は、第1ゲートトレンチ11及び第2ゲートトレンチ12の下端より浅い範囲に形成されている。ボディ層22は、p型であり、ボディ層22の不純物濃度はコンタクト層23よりも低い。本実施形態ではボディ層22の不純物濃度は1×1016〜1×1019[cm−3]程度である。ボディ層22によって、エミッタ層24がIGBTドリフト層21aから分離されている。ボディ層22は、第1ゲートトレンチ11および第2ゲートトレンチ12に隣接して形成されている。ボディ層22はゲート絶縁膜14に接触している。
ドリフト層21は、IGBTドリフト層21aとダイオードドリフト層21bに区分される。IGBTドリフト層21aはIGBT領域2に位置しており、ダイオードドリフト層21bはダイオード領域3に位置している。IGBTドリフト層21aとダイオードドリフト層21bは、一体的に形成されており、連続している。IGBTドリフト層21aとダイオードドリフト層21bは、n型であり、同程度の不純物濃度であり、不純物濃度は1×1012〜1×1015[cm−3]程度である。IGBTドリフト層21aは、ボディ層22の下側に形成されている。ドリフト層21には、第1ゲートトレンチ11および第2ゲートトレンチ12の底部が形成される。
コレクタ層25は、IGBTドリフト層21aの下側に形成されている。コレクタ層25は、半導体基板4の裏面側に露出する範囲に形成されている。コレクタ層25は、p型であり、不純物濃度が高い。本実施形態ではコレクタ層25の不純物濃度は1×1017〜1×1020[cm−3]程度である。コレクタ層25は、裏面側共通電極46に対してオーミック接続されている。
アノード層31は、半導体基板4の表面側に露出している。アノード層31は、p型であり、不純物濃度が低い。本実施形態ではアノード層31の不純物濃度は1×1016〜1×1019[cm−3]程度である。アノード層31は、表面側共通電極41に対してオーミック接続されている。アノード層31の下側には、ダイオードドリフト層21bが形成されている。
カソード層32は、ダイオードドリフト層21bの下側に形成されている。カソード層32は、半導体基板4の裏面側に露出している。カソード層32は、n型であり、不純物濃度が高い。本実施形態ではカソード層32の不純物濃度は1×1017〜5×1020[cm−3]程度である。カソード層32は、裏面側共通電極46に対してオーミック接続されている。
表面側共通電極41及び裏面側共通電極46は、例えばニッケル(Ni)等の導電性を有る金属から形成されている。表面側共通電極41は、エミッタ層24に対するエミッタ電極として機能と、アノード層31に対するアノード電極としての機能とを有している。また、裏面側共通電極46は、コレクタ層25に対するコレクタ電極としての機能と、カソード層32に対するカソード電極としての機能とを有している。表面側共通電極41、裏面側共通電極46およびゲート電極15は、それぞれ図示しない電源に接続されている。
次に、上記の構成を備える半導体装置1の動作について説明する。まず、第1ゲートトレンチ11および第2ゲートトレンチ12におけるゲート電極15に印加する電位をオン電位にすると、ボディ層22において、第1ゲートトレンチ11及び第2ゲートトレンチ12にそれぞれ接する範囲にチャネルが形成される。また、表面側共通電極41と裏面側共通電極46の間に、裏面側(コレクタ層25側)がプラスとなる電圧(すなわち、IGBTに対する順方向の電圧)を印加すると、IGBTがターンオンする。すると、電子が、表面側共通電極41から、エミッタ層24、ボディ層22に形成されたチャネル、IGBTドリフト層21a、及び、コレクタ層25を介して、裏面側共通電極46に流れる。また、ホールが、裏面側共通電極46から、コレクタ層25、IGBTドリフト層21a、ボディ層22、及び、コンタクト層23を介して、表面側共通電極41に流れる。
次に、ゲート電極15に印加する電位をオン電位からオフ電位に切り換えると、ボディ層22に形成されていたチャネルが消失し、IGBTがターンオフする。また、表面側共通電極41と裏面側共通電極46の間に、表面側(アノード層31側)がプラスとなる電圧(すなわち、FWDに対する順方向の電圧)を印加すると、FWDがターンオンする。これによって、表面側共通電極41から、アノード層31、ダイオードドリフト層21b、及び、カソード層32を介して、裏面側共通電極46にホールが流れる。また、裏面側共通電極46から、カソード層32、ダイオードドリフト層21b、及び、アノード層31を介して、表面側共通電極41に電子が流れる。
FWDがオンしているときに、IGBT領域2のボディ層22におけるダイオード領域3に近い部分、IGBTドリフト層21a、並びにダイオード領域3のカソード層32におけるIGBT領域2に近い部分、が寄生ダイオードとして動作する場合がある。この場合、ボディ層22側からIGBTドリフト層21aに注入されたキャリア(ホール)が、ダイオードドリフト層21bを経由して、カソード層32に向かって移動する。このとき、ダイオードドリフト層21b内にキャリア(ホール)が蓄積することがある。
次に、FWDの電圧を切り換え、表面側共通電極41と裏面側共通電極46の間に、裏面側(カソード層32側)がプラスとなる電圧(すなわち、FWDに対する逆方向の電圧)を印加すると、FWDが逆回復動作を行う。すなわち、順方向電圧印加時にダイオードドリフト層21b内に存在していたホールがアノード層31を経由して表面側共通電極41に排出され、ダイオードドリフト層21b内に存在していた電子がカソード層32を経由して裏面側共通電極46に排出される。これによって、ダイオード領域3に逆電流が流れる。以上のように、IGBTとダイオードのオン/オフが切り換わることにより半導体装置1が動作する。
上述の説明から明らかなように、実施形態に係る半導体装置1では、第1ゲートトレンチ11と、第1ゲートトレンチと交差する方向に伸びる第2ゲートトレンチ12が形成されている。このため、IGBTのチャネル密度が高く、IGBTのオン電圧が低減されている。また、第1ゲートトレンチ11と第2ゲートトレンチ12が互いに接触しておらず、両者が交差する部分がない。これにより、第1ゲートトレンチ11と第2ゲートトレンチ12が交差することによりトレンチが局所的に深くなるのを防ぐことができる。したがって、半導体装置1の耐圧の低下を防ぐことができる。すなわち、第1ゲートトレンチ11と第2ゲートトレンチ12が交差していると、第1ゲートトレンチ11と第2ゲートトレンチ12をエッチングで形成するとき等に、両者が交差する部分にエッチャントが多く入り込むため、その部分でトレンチが局所的に深くなる。トレンチに局所的に深い部分があると、その深い部分の近傍に電界集中が生じてしまい、トレンチ部分の耐圧が低下してしまう。このような電界集中を抑制するために、特許文献1のようにp型の深い半導体領域(ボディ領域の一部を深くした領域)を形成することも考えられる。しかしながら、p型の深い半導体領域を形成すると、上述した寄生ダイオードに電流が流れ易くなるため、ダイオード領域3に余分なホールが供給され易くなる。このため、FWDの逆回復動作時に、逆電流が流れ易くなる。このため、特許文献1の構成は、RC−IGBTでは採用することは難しい。これに対し、実施形態に係る半導体装置1では、第1ゲートトレンチ11と第2ゲートトレンチ12が接触していないので、トレンチが局所的に深くなることを防ぐことができる。これにより、局所的に電界集中が生じることを防ぐことができ、耐圧の低下を防ぐことができる。このため、特許文献1の技術のようにp型の深い半導体領域を形成する必要がない。これにより、FWDが逆回復動作するときの逆電流を抑制することができ、スイッチング損失を抑制することができる。以上より、実施形態に係る半導体装置1によれば、耐圧を高めると共にスイッチング特性を高めることができる。
また、実施形態に係る半導体装置1では、第1ゲートトレンチ11の長手方向(y方向)の長さが第2ゲートトレンチ12の長手方向(x方向)の長さより長く、第1ゲートトレンチ11に沿って延びるように第1エミッタ層241が形成されている。これにより、第1ゲートトレンチ11が長いので、第1エミッタ層241の長手方向の長さを自由に調整することができる。すなわち、第1エミッタ層241を形成するときに、その長さの自由度を高くすることができる。これにより、第1エミッタ層241の長さを自由に調整して、第1エミッタ層241からボディ層22のチャネルに流れる電子の量を調整することができる。よって、IGBTをターンオンするときのオン抵抗を低くすることができ、定常損失を抑えることができる。また、実施形態に係る半導体装置1では、第2ゲートトレンチ12に沿って延びるように第2エミッタ層242が形成されている。これにより、第1エミッタ層241と第2エミッタ層242を形成することによって、ボディ層22に形成されるチャネルに流れる電子の量を更に多くすることができ、IGBTをターンオンするときのオン抵抗を低くすることができる。
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態ではダイオード領域3にゲートトレンチが形成されていなかったが、この構成に限定されるものではなく、ダイオード領域3にゲートトレンチが形成されていてもよい。この場合、ダイオード領域3においても、互いに交差する方向に延びるゲートトレンチとゲートトレンチが接触していないことが好ましい。
上記実施形態では複数の第1ゲートトレンチ11が平行に延びていたが、必ずしも厳密に平行である必要はなく、一方方向に揃うように延びていればよい。また、複数の第2ゲートトレンチ12についても同様である。
また、上記実施形態では、第2ゲートトレンチ12に沿って第2エミッタ層242が形成されていたが、第2エミッタ層を省略することもできる。
また、ゲートトレンチの配置は上記実施形態に限定されるものではない。上記実施形態ではx方向に並んだ複数の第2ゲートトレンチ12がy方向における位置が揃うように配置されていたが、この構成に限定されるものではなく、図5に示すように、x方向に並んだ複数の第2ゲートトレンチ12がy方向における位置がずれるように配置されていてもよい。また、図6に示すように、x方向に並んだ複数の第2ゲートトレンチ12は、それぞれの長手方向(x方向)の長さが異なっていてもよい。また、図7に示すように、複数の第1ゲートトレンチ11および複数の第2ゲートトレンチ12の周囲に第3ゲートトレンチ13が配置されていてもよい。第3ゲートトレンチ13は、第1ゲートトレンチ11および第2ゲートトレンチ12を取り囲んでいる。第3ゲートトレンチ13は、平面視において環状に形成されている。
また、上記実施形態では第1ゲートトレンチ11および第2ゲートトレンチ12におけるゲート電極15にオン電位を印加していたが、この構成に限定されるものではなく、第1ゲートトレンチ11または第2ゲートトレンチ12のいずれか一方におけるゲート電極15にオン電位を印加してもよい。例えば、第1ゲートトレンチ11におけるゲート電極15のみにオン電位を印加することができる。この場合、オン電位が印加されていない他方のゲートトレンチにおけるゲート電極15はフローティング状態になる。
また、半導体基板4の積層構造は上記実施形態に限定されるものではない。例えば、図8に示すように、ドリフト層21の下側にバッファ層26が形成されていてもよい。バッファ層26はn型であり、その不純物濃度はドリフト層21の不純物濃度より高い。
また、他の実施形態としては、第2ゲートトレンチ12がダミーゲートトレンチであってもよい。この場合、ダミーゲートトレンチ(第2ゲートトレンチ12)の内部に配置されたゲート電極15及びゲート絶縁膜14は、ダミーの(擬似的な)ゲート電極及びゲート絶縁膜であって実際には機能しない。ダミーのゲート電極15には電源が接続されておらずオン電位が印加されない。したがって、ダミーのゲート電極15はフローティング状態になる。この構成によれば、第2ゲートトレンチ12の内部のゲート電極15がダミーでない場合と比較して高速スイッチングが可能になり、それによってスイッチング損失を低下させることができる。
また、上記実施形態では第1エミッタ層241が第1ゲートトレンチ11に沿って連続的に形成されていたが、この構成に限定されるものではない。他の実施形態では、図9に示すように、第1エミッタ層241が第1ゲートトレンチ11に沿って形成されており、第1エミッタ層241が第1ゲートトレンチ11に沿う方向において分断されていてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1;半導体装置
2;IGBT領域
3;ダイオード領域
4;半導体基板
11;第1ゲートトレンチ
12;第2ゲートトレンチ
13;第3ゲートトレンチ
14;ゲート絶縁膜
15;ゲート電極
19;層間絶縁膜
21;ドリフト層
21a;IGBTドリフト層
21b;ダイオードドリフト層
22;ボディ層
23;コンタクト層
24;エミッタ層
25;コレクタ層
31;アノード層
32;カソード層
41;表面側共通電極
46;裏面側共通電極
121;端部
2;IGBT領域
3;ダイオード領域
4;半導体基板
11;第1ゲートトレンチ
12;第2ゲートトレンチ
13;第3ゲートトレンチ
14;ゲート絶縁膜
15;ゲート電極
19;層間絶縁膜
21;ドリフト層
21a;IGBTドリフト層
21b;ダイオードドリフト層
22;ボディ層
23;コンタクト層
24;エミッタ層
25;コレクタ層
31;アノード層
32;カソード層
41;表面側共通電極
46;裏面側共通電極
121;端部
Claims (4)
- 同一の半導体基板にIGBT領域とダイオード領域が隣接して形成されている半導体装置であって、
前記IGBT領域において並んで一方方向に延びる複数の第1ゲートトレンチと、前記第1ゲートトレンチと交差する方向に延びる複数の第2ゲートトレンチと、を備え、
前記第1ゲートトレンチと前記第2ゲートトレンチが互いに接触していない、半導体装置。 - 前記第1ゲートトレンチは、前記第2ゲートトレンチより長く延びており、
前記IGBT領域におけるエミッタ層が前記第1ゲートトレンチに沿って延びるように形成されている、請求項1に記載の半導体装置。 - 前記IGBT領域におけるエミッタ層が前記第2ゲートトレンチに沿って延びるように形成されている、請求項2に記載の半導体装置。
- 前記第2ゲートトレンチは、その内部に配置されたゲート電極にオン電位が印加されないダミーゲートトレンチである、請求項1から3のいずれか一項に記載の半導体装置。
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Cited By (4)
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---|---|---|---|---|
JP2016219772A (ja) * | 2015-05-15 | 2016-12-22 | 富士電機株式会社 | 半導体装置 |
US10529839B2 (en) | 2015-05-15 | 2020-01-07 | Fuji Electric Co., Ltd. | Semiconductor device |
US10763252B2 (en) | 2017-03-15 | 2020-09-01 | Fuji Electric Co., Ltd. | Semiconductor device |
WO2022201903A1 (ja) * | 2021-03-22 | 2022-09-29 | ローム株式会社 | 半導体装置 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016096307A (ja) * | 2014-11-17 | 2016-05-26 | トヨタ自動車株式会社 | 半導体装置 |
US9929260B2 (en) | 2015-05-15 | 2018-03-27 | Fuji Electric Co., Ltd. | IGBT semiconductor device |
US10217738B2 (en) * | 2015-05-15 | 2019-02-26 | Smk Corporation | IGBT semiconductor device |
CN107636836B (zh) * | 2015-12-11 | 2020-11-27 | 富士电机株式会社 | 半导体装置 |
JP6676947B2 (ja) | 2015-12-14 | 2020-04-08 | 富士電機株式会社 | 半導体装置 |
JP6958093B2 (ja) * | 2017-08-09 | 2021-11-02 | 富士電機株式会社 | 半導体装置 |
CN109545847A (zh) * | 2018-11-08 | 2019-03-29 | 国电南瑞科技股份有限公司 | 一种虚拟沟槽栅结构 |
GB2587646B (en) * | 2019-10-03 | 2022-08-03 | Mqsemi Ag | Semiconductor device with dual trench structure |
GB2587645B (en) | 2019-10-03 | 2022-08-03 | Mqsemi Ag | Semiconductor device having a gate electrode formed in a trench structure |
GB2596295A (en) * | 2020-06-22 | 2021-12-29 | Global Energy Interconnection Res Institute Europe Gmbh | Power semiconductor device with segmented MESA trenches |
JP7459703B2 (ja) * | 2020-07-15 | 2024-04-02 | 富士電機株式会社 | 半導体装置 |
DE102020121309A1 (de) * | 2020-08-13 | 2022-02-17 | Infineon Technologies Ag | Erste und zweite grabenstrukturen enthaltende leistungs-halbleitervorrichtung |
CN112018173A (zh) * | 2020-08-19 | 2020-12-01 | 广东美的白色家电技术创新中心有限公司 | 一种半导体器件及其制作方法、家用电器 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10294456A (ja) * | 1997-04-17 | 1998-11-04 | Toshiba Corp | 半導体装置 |
JPH10326897A (ja) * | 1997-03-25 | 1998-12-08 | Hitachi Ltd | 電流検出セル付トレンチゲート半導体装置 |
JP2007531246A (ja) * | 2003-07-12 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 絶縁ゲートパワー半導体デバイス |
JP2008004772A (ja) * | 2006-06-22 | 2008-01-10 | Denso Corp | 半導体装置および半導体ウエハ |
JP2010199559A (ja) * | 2009-01-27 | 2010-09-09 | Denso Corp | 半導体装置 |
JP2011114027A (ja) * | 2009-11-24 | 2011-06-09 | Toshiba Corp | 電力用半導体装置 |
JP2011165928A (ja) * | 2010-02-10 | 2011-08-25 | Toyota Central R&D Labs Inc | 絶縁ゲートバイポーラトランジスタ |
JP2012190938A (ja) * | 2011-03-09 | 2012-10-04 | Toyota Motor Corp | Igbt |
JP2013021304A (ja) * | 2011-06-15 | 2013-01-31 | Denso Corp | 半導体装置 |
JP2013149836A (ja) * | 2012-01-20 | 2013-08-01 | Toyota Motor Corp | 半導体装置とその製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6180966B1 (en) * | 1997-03-25 | 2001-01-30 | Hitachi, Ltd. | Trench gate type semiconductor device with current sensing cell |
JP5891023B2 (ja) * | 2011-12-07 | 2016-03-22 | 株式会社 日立パワーデバイス | 半導体装置及びそれを用いた電力変換装置 |
-
2014
- 2014-01-20 JP JP2014007713A patent/JP2015138789A/ja active Pending
- 2014-12-09 US US14/564,209 patent/US20150206960A1/en not_active Abandoned
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10326897A (ja) * | 1997-03-25 | 1998-12-08 | Hitachi Ltd | 電流検出セル付トレンチゲート半導体装置 |
JPH10294456A (ja) * | 1997-04-17 | 1998-11-04 | Toshiba Corp | 半導体装置 |
JP2007531246A (ja) * | 2003-07-12 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 絶縁ゲートパワー半導体デバイス |
JP2008004772A (ja) * | 2006-06-22 | 2008-01-10 | Denso Corp | 半導体装置および半導体ウエハ |
JP2010199559A (ja) * | 2009-01-27 | 2010-09-09 | Denso Corp | 半導体装置 |
JP2011114027A (ja) * | 2009-11-24 | 2011-06-09 | Toshiba Corp | 電力用半導体装置 |
JP2011165928A (ja) * | 2010-02-10 | 2011-08-25 | Toyota Central R&D Labs Inc | 絶縁ゲートバイポーラトランジスタ |
JP2012190938A (ja) * | 2011-03-09 | 2012-10-04 | Toyota Motor Corp | Igbt |
JP2013021304A (ja) * | 2011-06-15 | 2013-01-31 | Denso Corp | 半導体装置 |
JP2013149836A (ja) * | 2012-01-20 | 2013-08-01 | Toyota Motor Corp | 半導体装置とその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016219772A (ja) * | 2015-05-15 | 2016-12-22 | 富士電機株式会社 | 半導体装置 |
US10529839B2 (en) | 2015-05-15 | 2020-01-07 | Fuji Electric Co., Ltd. | Semiconductor device |
US10763252B2 (en) | 2017-03-15 | 2020-09-01 | Fuji Electric Co., Ltd. | Semiconductor device |
WO2022201903A1 (ja) * | 2021-03-22 | 2022-09-29 | ローム株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
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US20150206960A1 (en) | 2015-07-23 |
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