JP2015107907A - 酸化物焼結体および半導体デバイス - Google Patents

酸化物焼結体および半導体デバイス Download PDF

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Abstract

【課題】特性の高い半導体デバイスの酸化物半導体膜を形成するのに好適な酸化物焼結体、かかる酸化物焼結体を用いて形成された酸化物半導体膜を含む半導体デバイスを提供する。
【解決手段】酸化物焼結体は、インジウムと、タングステンと、亜鉛およびスズの少なくとも1つと、を含む酸化物焼結体であって、結晶相として、タングステンと、亜鉛およびスズの少なくとも1つと、を含む複酸化物結晶相を含む。半導体デバイス10は、酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜14を含む。
【選択図】図1

Description

本発明は、酸化物半導体膜をスパッタ法で形成するためのターゲットとして好適に用いられる酸化物焼結体およびその酸化物焼結体を用いて形成した酸化物半導体膜を含む半導体デバイスに関する。
液晶表示装置、薄膜EL(エレクトロルミネッセンス)表示装置、有機EL表示装置などにおいて、半導体デバイスであるTFT(薄膜トランジスタ)のチャネル層として機能する半導体膜として、従来では主として非晶質シリコン膜が使用されてきた。
しかし、近年では、そのような半導体膜として、In−Ga−Zn系複合酸化物(以下、IGZOともいう)を主成分とする酸化物半導体膜が、非晶質シリコン膜に比べてキャリアの移動度が大きいという利点から注目されている。
たとえば、特開2008−199005号公報(特許文献1)は、かかるIGZOを主成分とする酸化物半導体膜が、ターゲットを使用するスパッタ法によって形成されることを開示する。
また、特開2004−091265号公報(特許文献2)は、酸化物半導体膜をスパッタ法などにより形成する際に好適に用いられる材料として、主としてインジウムからなりタングステンを含む酸化物焼結体を開示する。
特開2008−199005号公報 特開2004−091265号公報
特開2008−199005号公報(特許文献1)に開示するIGZOを主成分とする酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)には、市場価格が高い金属ガリウムを原料とする酸化ガリウムを原料として用いているため、製造コストが高いという問題点があった。
また、特開2004−091265号公報(特許文献2)に開示する主としてインジウムからなりタングステンを含む酸化物焼結体を用いて作製した酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTには、OFF電流が1×10-11A程度と高く、駆動電圧を70V程度に高くしないとOFF電流に対するON電流の比を十分に大きくすることができないという問題点があった。
本発明は、上記問題点を解決し、特性の高い半導体デバイスの酸化物半導体膜を形成するのに好適な酸化物焼結体、かかる酸化物焼結体を用いて形成された酸化物半導体膜を含む半導体デバイスを提供することを目的とする。
本発明は、ある局面に従えば、インジウムと、タングステンと、亜鉛およびスズの少なくとも1つと、を含む酸化物焼結体であって、結晶相として、タングステンと、亜鉛およびスズの少なくとも1つと、を含む複酸化物結晶相を含む酸化物焼結体である。
また、本発明は、別の局面に従えば、上記の局面に従う酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜を含む半導体デバイスである。
本発明は、特性の高い半導体デバイスの酸化物半導体膜を形成するのに好適な酸化物焼結体、かかる酸化物焼結体を用いて形成された酸化物半導体膜を含む半導体デバイスを提供できる。
本発明にかかる半導体デバイスの一例を示す概略図である。ここで、(A)は概略平面図を示し、(B)はIB−IBにおける概略断面図を示すものである。 本発明にかかる半導体デバイスの製造方法の一例を示す概略断面図である。
<本発明の実施形態の説明>
本発明のある実施形態である酸化物焼結体は、インジウムと、タングステンと、亜鉛およびスズの少なくとも1つと、を含む酸化物焼結体であって、結晶相として、タングステンと、亜鉛およびスズの少なくとも1つと、を含む複酸化物結晶相を含む。本実施形態の酸化物焼結体は、結晶相としてタングステンと亜鉛およびスズの少なくとも1つとを含む複酸化物結晶相を含むため、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)について、そのOFF電流を低下させることができるとともに、低い駆動電圧でOFF電流に対するON電流の比を高くすることができる。また、酸化物焼結体の熱伝導率を高くすることができる。
本実施形態の酸化物焼結体においては、結晶相としてさらにビックスバイト型相を含むことができる。これにより、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させることができるとともに、低い駆動電圧でOFF電流に対するON電流の比を高くすることができる。また、酸化物焼結体の熱伝導率を高くすることができる。
本実施形態の酸化物焼結体が結晶相としてタングステンと亜鉛およびスズの少なくとも1つとを含む複酸化物結晶相およびビックスバイト型相を含む場合において、酸化物焼結体のある断面におけるその断面の面積に対する複酸化物結晶相およびビックスバイト型相の合計の面積の占有率であるダブル相占有率を、95%以上100%以下とすることができる。これにより、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くすることができるとともに、その特性の主面内のばらつきを低減することができる。また、酸化物焼結体の熱伝導率を高くすることができる。
本実施形態の酸化物焼結体において、酸化物焼結体のある断面におけるその断面の面積に対するタングステンと亜鉛およびスズの少なくとも1つとを含む複酸化物結晶相の面積の占有率である複酸化物結晶相占有率を、0%より大きく50%以下とすることができる。これにより、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くすることができるとともに、その特性の主面内のばらつきを低減することができる。また、酸化物焼結体の熱伝導率を高くすることができる。
本実施形態の酸化物焼結体において、複酸化物結晶相は、ZnWO4型相、Zn238型相、WSnO4型相、WSn25型相、およびWSn36型相からなる群より選ばれる少なくとも1種の結晶相を含むことができる。これにより、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させることができるとともに、低い駆動電圧でOFF電流に対するON電流の比を高くすることができる。また、酸化物焼結体の熱伝導率を高くすることができる。
本実施形態の酸化物焼結体において、酸化物焼結体に含まれるすべての金属元素およびシリコンに対するタングステンの含有率を、0.5原子%以上20原子%以下とすることができる。これにより、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、低い駆動電圧でOFF電流に対するON電流の比を高くすることができる。また、酸化物半導体膜の成膜速度を大きくすることができる。
本実施形態の酸化物焼結体において、酸化物焼結体に含まれるすべての金属元素およびシリコンに対する、アルミニウム、チタン、クロム、ガリウム、ハフニウム、ジルコニウム、シリコン、モリブデン、バナジウム、ニオブ、タンタル、およびビスマスからなる群より選ばれる少なくとも1種の元素の含有率を0.1原子%以上10原子%以下とすることができる。これにより、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させることができるとともに、低い駆動電圧でOFF電流に対するON電流の比を高くすることができる。
本発明の別の実施形態である半導体デバイスは、上記実施形態の酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜を含む半導体デバイスである。本実施形態の半導体デバイスは、上記実施形態の酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜を含むため、高い特性を有する。
<本発明の実施形態の詳細>
[実施形態1:酸化物焼結体]
本発明のある実施形態である酸化物焼結体は、インジウムと、タングステンと、亜鉛およびスズの少なくとも1つと、を含む酸化物焼結体であって、結晶相として、タングステンと、亜鉛およびスズの少なくとも1つと、を含む複酸化物結晶相を含む。本実施形態の酸化物焼結体は、結晶相としてタングステンと亜鉛およびスズの少なくとも1つとを含む複酸化物結晶相を含むため、かかる酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)について、そのOFF電流を低下させることができるとともに、低い駆動電圧でOFF電流に対するON電流の比を高くすることができる。また、酸化物焼結体の熱伝導率を高くすることができる。
(Inと、Wと、ZnおよびSnの少なくとも1つと、の含有)
本実施形態の酸化物焼結体は、それを用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)について、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くするとともに、酸化物焼結体の熱伝導率を高くする観点から、In(インジウム)と、W(タングステン)と、Zn(亜鉛)およびSn(スズ)の少なくとも1つと、を含み、Inを主成分とすることが好ましい。ここで、主成分とは、本実施形態の酸化物焼結体に含まれる金属元素およびSi(シリコン)に対してInの含有率が50原子%以上であることをいう。
(複酸化物結晶相)
本実施形態の酸化物焼結体は、それを用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)について、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くするとともに、酸化物焼結体の熱伝導率を高くする観点から、結晶相としてタングステンと亜鉛およびスズの少なくとも1つとを含む複酸化物結晶相を含む。
複酸化物結晶相は、それを含む酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)について、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くするとともに、酸化物焼結体の熱伝導率を高くする観点から、ZnWO4型相、Zn238型相、WSnO4型相、WSn25型相、およびWSn36型相からなる群より選ばれる少なくとも1種の結晶相を含むことが好ましい。かかる複酸化物結晶相は、X線回折測定により同定される。
ZnWO4型相は、ZnWO4相、ZnWO4相の一部にIn、WおよびZn以外の金属元素およびSiの少なくとも1つが含まれる相、およびこれらの相において酸素が一部欠損しているもしくは過剰である相であって、ZnWO4相と同じ結晶構造を有する相の総称をいう。Zn238型相は、Zn238相、Zn238相の一部にIn、WおよびZn以外の金属元素およびSiの少なくとも1つが含まれる相、およびこれらの相において酸素が一部欠損しているもしくは過剰である相であって、Zn238相と同じ結晶構造を有する相の総称をいう。WSnO4型相は、WSnO4相、WSnO4相の一部にIn、WおよびSn以外の金属元素およびSiの少なくとも1つが含まれる相、およびこれらの相において酸素が一部欠損しているもしくは過剰である相であって、WSnO4相と同じ結晶構造を有する相の総称をいう。WSn25型相は、WSn25相、WSn25相の一部にIn、WおよびSn以外の金属元素およびSiの少なくとも1つが含まれる相、およびこれらの相において酸素が一部欠損しているもしくは過剰である相であって、WSn25相と同じ結晶構造を有する相の総称をいう。WSn36型相は、WSn36相、WSn36相の一部にIn、WおよびSn以外の金属元素およびSiの少なくとも1つが含まれる相、およびこれらの相において酸素が一部欠損しているもしくは過剰である相であって、WSn36相と同じ結晶構造を有する相の総称をいう。これらの複酸化物結晶相は、1つ存在していても複数存在していてもよい。
ここで、ZnWO4相は、空間群P12/c1(13)にて表される結晶構造を有し、JCPDSカードの01−088−0251に規定される結晶構造を有するタングステン酸亜鉛化合物結晶相である。Zn238相は、空間群P63mc(186)にて表される結晶構造を有し、C. R. Seances Acad. Sci. (Ser. C), 1970, pp271-136に開示されているタングステン酸亜鉛化合物結晶相である。WSnO4結晶相は、空間群Pnna(52)にて表される結晶構造を有し、JCPDSカードの01−070−1049に規定される結晶構造を有するタングステン酸スズ化合物結晶相である。WSn25相は、空間群P121/c1(14)にて表される結晶構造を有し、Inorg. Chem., (2007), 46, pp7005-7011に開示されているタングステン酸スズ化合物結晶相である。WSn36相は、空間群C12/c1(15)にて表される結晶構造を有し、Inorg. Chem., (2007), 46, pp7005-7011に開示されているタングステン酸スズ化合物結晶相である。
また、ZnWO4相、Zn238相、WSnO4相、WSn25相、およびWSn36相のいずれかの相の一部にこれらの複酸化物結晶相を構成する以外の金属元素およびSiの少なくとも1つが含まれる相とは、ZnWO4相、Zn238相、WSnO4相、WSn25相、およびWSn36相のいずれかの相の一部にこれらの複酸化物結晶相を構成する以外の金属元素およびSiの少なくとも1つが固溶した結晶構造であってもよく、たとえば、上記複酸化物結晶相を構成する以外の金属元素およびSiの少なくとも1つが、ZnWO4相、Zn238相、WSnO4相、WSn25相、およびWSn36相のいずれかの相のWサイト、および/またはZnサイトもしくはSnサイトの一部に固溶置換していてもよく、ZnWO4相、Zn238相、WSnO4相、WSn25相、およびWSn36相のいずれかの相の結晶格子間に侵入していてもよい。
(ビックスバイト型相)
本実施形態の酸化物焼結体においては、それを用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くするとともに、酸化物焼結体の熱伝導率を高くする観点から、結晶相としてさらにビックスバイト型相を含むことが好ましい。
ビックスバイト型相は、ビックスバイト相、ならびにビックスバイト相の一部にInおよびW以外の金属元素およびSiの少なくとも1つが含まれる相であって、ビックスバイト相と同じ結晶構造を有するものの総称をいう。ビックスバイト型相は、X線回折測定により、同定される。ここで、ビックスバイト相は、酸化インジウム(In23)の結晶相のひとつであり、JCPDSカードの6−0416に規定される結晶構造をいい、希土類酸化物C型相(またはC−希土構造相)とも呼ばれる。また、ビックスバイト相の一部にInおよびW以外の金属元素およびSiの少なくとも1つが含まれる相は、ビックスバイト相の一部にInおよびW以外の金属元素およびSiの少なくとも1つが固溶した結晶構造であってもよい。
(複酸化物結晶相占有率)
本実施形態の酸化物焼結体において、それを用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)について、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くするとともに、酸化物焼結体の熱伝導率を高くする観点から、酸化物焼結体のある断面におけるその断面の面積に対するタングステンと亜鉛およびスズの少なくとも1つとを含む複酸化物結晶相の面積の占有率である複酸化物結晶相占有率は、0%より大きく50%以下が好ましく、0.5%以上30%以下がより好ましく、0.5%以上15%以下がさらに好ましい。
かかる複酸化物結晶相占有率は、以下のようにして算出する。まず、エネルギー分散型ケイ光X線分析計を付帯する走査型二次電子顕微鏡(SEM−EDX)を用いて、鏡面仕上げ加工をした酸化物焼結体の断面をSEMで観察し、各相の組成をEDXで分析する。各相の結晶構造をX線回折測定のθ−2θ法により同定する。X線回折測定により同定された各相は、金属元素の組成の比率が異なる。酸化物焼結体の相間の金属元素の組成の比率の違いは、上記EDXで分析された相間の組成の比率の違いと傾向が一致する。たとえば、X線回折測定において、In23相とWSn25相とWSn36相が同定された場合、EDXでの分析では、In23相ではIn比率(たとえばIn/(In+W+Sn))が高くなり、WSn25相およびWSn36相では、W比率(たとえばW/(In+W+Sn))および/またはSnの比率(たとえばSn/(In+W+Sn))が高くなる。SEM−EDXにて各焼結粉末の金属比率を求め、In比率の高い領域をIn23相と判断し、W比率および/またはSn比率が高くなる領域をWSn25相およびWSn36相と判断することができる。
(複酸化物結晶相およびビックスバイト型相のダブル相占有率)
本実施形態の酸化物焼結体が結晶相として複酸化物結晶相およびビックスバイト型相を含む場合において、酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させ、低い駆動電圧でOFF電流に対するON電流の比を高くし、その特性の主面内のばらつきを低減するとともに、酸化物焼結体の熱伝導率を高くする観点から、酸化物焼結体のある断面におけるその断面の面積に対する複酸化物結晶相およびビックスバイト型相の合計の面積の占有率であるダブル相占有率は、95%以上100%以下が好ましく、98%以上100%以下がより好ましい。
ここで、酸化物焼結体のビックスバイト型相の面積の占有率は、酸化物焼結体の断面の面積に対する複酸化物結晶相の面積の占有率である複酸化物結晶相占有率と同様の方法で算出されることから、断面の面積に対する複酸化物結晶相およびビックスバイト型相の合計の面積の占有率であるダブル相占有率は、酸化物焼結体の断面の面積に対する複酸化物結晶相の面積の占有率である複酸化物結晶相占有率と同様の方法で算出される。
(タングステン含有率)
本実施形態の酸化物焼結体において、それを用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、低い駆動電圧でOFF電流に対するON電流の比を高くするとともに、酸化物半導体膜の成膜速度を大きくする観点から、酸化物焼結体に含まれるすべての金属元素およびSiに対するタングステンの含有率は、0.5原子%以上20原子%以下が好ましく、0.5原子%以上10原子%以下がより好ましく、7原子%以上10原子%以下がさらに好ましい。
ここで、酸化物焼結体中のWなどの金属元素またはSiの含有量は、ICP(誘導結合プラズマ)質量分析により測定される。タングステン含有率は、酸化物焼結体中のすべての金属元素およびSiの合計含有量に対するWの含有量の百分率である。
(金属元素およびSiの含有率)
本実施形態の酸化物焼結体において、それを用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFTについて、そのOFF電流を低下させるとともに、低い駆動電圧でOFF電流に対するON電流の比を高くする観点から、酸化物焼結体に含まれるすべての金属元素およびSi(シリコン)に対する、Al(アルミニウム)、Ti(チタン)、Cr(クロム)、Ga(ガリウム)、Hf(ハフニウム)、Zr(ジルコニウム)、Si(シリコン)、Mo(モリブデン)、V(バナジウム)、Nb(ニオブ)、Ta(タンタル)、およびBi(ビスマス)からなる群より選ばれる少なくとも1種の元素の含有率は、0.1原子以上10原子%以下が好ましく、0.1原子%以上5原子%以下がより好ましく、0.1原子%以上1原子%以下がさらに好ましい。
ここで、Al、Ti、Cr、Ga、Hf、Si、V、およびNbの少なくとも1種類の元素の含有率が0.1原子%以上のとき、その酸化物焼結体を用いて得られる酸化物半導体を含む半導体デバイスのOFF電流が低くなる効果があるが、かかる元素の含有率が10原子%より大きくなると、半導体デバイスのON電流が低くなる傾向がある。
また、Zr、Mo、Ta、およびBiの少なくとも1種の元素の含有率が0.1原子%以上のとき、その酸化物焼結体を用いて得られる酸化物半導体を含む半導体デバイスのON電流が高くなる効果があるが、かかる元素の含有率が10原子%より大きくなると、半導体デバイスのOFF電流が高くなる傾向がある。
本実施形態に係る酸化物焼結体を用いて形成される酸化物半導体膜は、半導体デバイスの半導体層として用いられるため、透明導電膜として望まれるよりも電気抵抗率が高いことが望ましい。具体的には、本実施形態に係る酸化物焼結体を用いて形成される酸化物半導体膜は、電気抵抗率が1×10-4Ωcm以上であることが好ましい。このために、酸化物焼結体に含まれ得るSiの含有率は、Si/In原子数比で0.007より小さいことが好ましく、また、酸化物焼結体に含まれ得るTiの含有率は、Ti/In原子数比で0.004より小さいことが好ましい。
酸化物半導体膜の電気抵抗率は、四端子法によって測定される。電極材としてMo電極をスパッタリング法により形成し、外側の電極同士に−40Vから+40Vまでの電圧を掃印し、電流を流しながら、内側の電極間の電圧を測定して、電気抵抗値を算出する。
(酸化物焼結体の製造方法)
本実施形態の酸化物焼結体の製造方法は、特に制限はないが、効率よく製造する観点から、原料粉末の混合物を調製する工程と、混合物を仮焼する工程と、仮焼粉末を成形する工程と、成形体を焼結する工程と、を含む。
1.原料粉末を準備する工程
酸化物焼結体の原料粉末として、酸化インジウム粉末(たとえばIn23粉末)、酸化タングステン粉末(たとえばWO3粉末)、酸化亜鉛粉末(たとえばZnO粉末)、酸化スズ粉末(たとえば、SnO2粉末)など、酸化物焼結体を構成する金属元素およびSiの酸化物粉末を準備する。なお、酸化タングステン粉末としてはWO2.72粉末、WO2.0粉末で表されるような、WO3粉末に比べて酸素が欠損した化学組成を有する粉末を原料として用いることが、高い熱伝導率を得る上でより望ましい。原料粉末の純度は、酸化物焼結体への意図しない金属元素およびSiの混入を防止し安定した物性を得る観点から、99.9質量%以上の高純度であることが好ましい。
2.原料粉末の一次混合物を調製する工程
まず、上記原料粉末の内、WO2.72粉末またはWO2.0粉末、ZnO粉末、SnO2粉末などの酸化物粉末である原料粉末を、粉砕混合する。このとき、酸化物焼結体の結晶相として、ZnWO4型相を得たい場合は原料粉末としてWO2.72粉末またはWO2.0粉末とZnO粉末とをモル比で1:1の割合で、Zn238型相を得たい場合は原料粉末としてWO2.72粉末またはWO2.0粉末とZnO粉末とをモル比で3:2の割合で、WSnO4型相を得たい場合は原料粉末としてWO2.72粉末またはWO2.0粉末とSnO2粉末とをモル比で1:1の割合で、WSn25型相を得たい場合は原料粉末としてWO2.72粉末またはWO2.0粉末とSnO2粉末とをモル比で1:2の割合で、WSn36型相を得たい場合は原料粉末としてWO2.72粉末またはWO2.0粉末とSnO2粉末とをモル比で1:3の割合で混合する。原料粉末を粉砕混合する方法には、特に制限はなく、乾式および湿式のいずれの方式であってもよく、具体的には、ボールミル、遊星ボールミル、ビーズミルなどを用いて粉砕混合される。このようにして、原料粉末の一次混合物が得られる。ここで、湿式の粉砕混合方式を用いて得られた混合物の乾燥には、自然乾燥やスプレードライヤなどの乾燥方怯が好ましく用いられ得る。
3.一次混合物を仮焼する工程
次に、得られた一次混合物を仮焼する。一次混合物の仮焼温度は、特に制限はないが、仮焼物の粒径が大きくなりすぎて焼結密度が低下することがないように1200℃未満であることが望ましく、仮焼物として結晶相であるZnWO4型相、Zn238型相、WSnO4型相、WSn25型相、および/またはWSn36型相を得るためには500℃以上であることが望ましい。このため、500℃以上1000℃未満であることが好ましく、550℃以上900℃以下がより好ましい。このようにして、結晶相であるZnWO4型相、Zn238型相、WSnO4型相、WSn25型相、および/またはWSn36型相を含む仮焼物が得られる。仮焼雰囲気は、大気雰囲気もしくは酸素を25体積%以上含む酸素−窒素混合雰囲気が好適である。
4.原料粉末の二次混合物を調製する工程
次に、得られた仮焼物と、上記原料粉末の内のIn23粉末とを、上記と同様の粉砕混合する方法により、粉砕混合する。このようにして、原料粉末の二次混合物が得られる。
5.二次混合物を成形する工程
次に、得られた二次混合物を成形する。二次混合物を成形する方法は、特に制限はないが、焼結密度を高くする点から、一軸プレス法、CIP(冷間静水圧処理)法、キャスティング法などが好ましい。このようにして、成形体が得られる。
6.成形体を焼結する工程
次に、得られた成形体を焼結する。成形体の焼結温度は、特に制限はないが、焼結密度(理論密度に対する実際の焼結密度の百分率をいう。)を90%以上として熱伝導率を高くする点から、1000℃以上1500℃以下が好ましく、1050℃以上1200℃以下がより好ましい。また、焼結雰囲気は、特に制限はないが、酸化物焼結体の構成結晶の粒径が大きくなることを防いでクラックの発生を防止する点および熱伝導率が高くなる点から、大気圧−大気雰囲気、酸素雰囲気、窒素−酸素混合雰囲気などが好ましく、大気圧−大気雰囲気が特に好ましい。このようにして、本実施形態の酸化物焼結体が得られる。
[実施形態2:半導体デバイス]
図1を参照して、本発明の別の実施形態である半導体デバイス10は、実施形態1の酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜14を含む。本実施形態の半導体デバイスは、上記実施形態の酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜を含むため、高い特性を有する。
本実施形態の半導体デバイス10は、特に限定はされないが、たとえば、実施形態1の酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜14をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)である。本実施形態の半導体デバイス10の一例であるTFTは、上記実施形態の酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜14をチャネル層として含むため、そのOFF電流が低くなるとともに、低い駆動電圧でOFF電流に対するON電流の比が高くなる。
本実施形態の半導体デバイス10であるTFTは、より具体的には、図1に示すように、基板11と、基板11上に配置されたゲート電極12と、ゲート電極12上に絶縁層として配置されたゲート絶縁膜13と、ゲート絶縁膜13上にチャネル層として配置された酸化物半導体膜14と、酸化物半導体膜14上に互いに接触しないように配置されたソース電極15およびドレイン電極16と、を含む。
(半導体デバイスの製造方法)
図2を参照して、本実施形態の半導体デバイス10の製造方法は、特に制限はないが、効率よく高特性の半導体デバイスを製造する観点から、基板11上にゲート電極12を形成する工程(図2(A))、ゲート電極12上に絶縁層としてゲート絶縁膜13を形成する工程(図2(B))と、ゲート絶縁膜13上にチャネル層として酸化物半導体膜14を形成する工程(図2(C))と、酸化物半導体膜14上にソース電極15およびドレイン電極16を互いに接触しないように形成する工程(図2(D))と、を含むことが好ましい。
1.ゲート電極を形成する工程
図2(A)を参照して、基板11上にゲート電極12を形成する。基板11は、特に制限はないが、透明性、価格安定性、および表面平滑性を高くする点から、石英ガラス基板、無アルカリガラス基板、アルカリガラス基板などが好ましい。ゲート電極12は、特に制限はないが、耐酸化性が高くかつ電気抵抗が低い点から、Mo電極、Ti電極、W電極、Al電極、Cu電極などが好ましい。ゲート電極12の形成方法は、特に制限はないが、基板の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタ法などが好ましい。
2.ゲート絶縁膜を形成する工程
図2(B)を参照して、ゲート電極12上に絶縁層としてゲート絶縁膜13を形成する。ゲート絶縁膜13は、特に制限はないが、絶縁性が高い点から、SiOx膜、SiNx膜などが好ましい。ゲート絶縁膜13の形成方法は、特に制限はないが、ゲート電極が形成された基板の主面上に大面積で均一に形成できる点および絶縁性を確保する点から、プラズマCVD(化学気相堆積)法などが好ましい。
3.酸化物半導体膜を形成する工程
図2(C)を参照して、ゲート絶縁膜13上にチャネル層として酸化物半導体膜14を形成する。酸化物半導体膜14は、特性の高い半導体デバイス10を製造する観点から、実施形態1の酸化物焼結体をターゲットとして用いてスパッタ法により形成する。ここで、スパッタ法とは、成膜室内に、ターゲットと基板とを対向させて配置し、ターゲットに電圧を印加して、希ガスイオンでターゲットの表面をスパッタリングすることにより、ターゲットからターゲットを構成する原子を放出させて基板(上記のゲート電極およびゲート絶縁膜が形成された基板も含む。)上に堆積させることによりターゲットを構成する原子で構成される膜を形成する方法をいう。
4.ソース電極およびドレイン電極を形成する工程
図2(D)を参照して、酸化物半導体膜14上にソース電極15およびドレイン電極16を互いに接触しないように形成する。ソース電極15およびドレイン電極16は、特に制限はないが、耐酸化性が高く、電気抵抗が低く、かつ酸化物半導体膜との接触電気抵抗が低い点から、Mo電極、Ti電極、W電極、Al電極、Cu電極などが好ましい。ソース電極15およびドレイン電極16を形成する方法は、特に制限はないが、酸化物半導体膜が形成された基板の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタ法などが好ましい。ソース電極15およびドレイン電極16を互いに接触しないように形成する方法は、特に制限はないが、酸化物半導体膜が形成された基板の主面上に大面積で均一なソース電極とドレイン電極のパターンを形成できる点から、フォトレジストを使ったエッチング法による形成が好ましい。
(実施例1〜実施例5)
1.粉末原料の準備
粒度が0.5μm〜1.2μmで純度が99.9質量%のWO2.72粉末と、平均粒径が1.0μmで純度が99.99質量%のZnO粉末と、平均粒径が1.0μmで純度が99.99質量%のIn23粉末と、を準備した。
2.原料粉末の一次混合物の調製
まず、ボールミルに、準備した原料粉末の内、WO2.72粉末とZnO粉末とを入れて、18時間粉砕混合することにより原料粉末の一次混合物を調製した。WO2.72粉末とZnO粉末とのモル混合比をWO2.7:ZnO=1:1とした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた原料粉末の一次混合物は大気中で乾燥させた。
3.一次混合物の仮焼
次に、得られた原料粉末の一次混合物を、アルミナ製坩堝に入れて、大気雰囲気中で800℃の温度で8時間仮焼した。仮焼温度は結晶相が形成される温度であれば仮焼粉の粒径をなるべく小さくできる点から低い方が好ましい。このようにして、結晶相としてZnWO4型相を含む仮焼物が得られた。
4.原料粉末の二次混合物の調製
次に、得られた仮焼物を、準備した原料粉末であるIn23粉末とともにポットへ投入し、さらに12時間粉砕混合ボールミルに入れて、12時間粉砕混合することにより原料粉末の二次混合物を調製した。仮焼物とIn23粉末との混合比率は、WO2.72粉末とZnO粉末とIn23粉末とのモル混合比が表1の実施例1〜実施例5に示すような比になるようにした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた混合粉末はスプレードライで乾燥させた。
5.二次混合物の成形
次に、得られた二次混合物を、プレスにより成形し、さらにCIPにより室温(5℃〜30℃)の静水中で190MPaの圧力で加圧成形して、直径100mmで厚さ約9mmの円板状の成形体を得た。
6.成形体の焼結
次に、得られた成形体を大気雰囲気中にて表1の実施例1〜実施例5に示す焼結温度で8時間焼結し、これによって酸化物焼結体が得られた。
7.酸化物焼結体の物性評価
得られた酸化物焼結体の結晶相の同定は、酸化物焼結体の一部からサンプルを採取して、粉末X線回折法よる結晶解析により行なった。X線としてはCuのKα線を用いて、結晶相の同定を行った。酸化物焼結体に存在する結晶相を表1にまとめた。
得られた酸化物焼結体の上記断面における複酸化物結晶相およびビックスバイト型相であるIn23型相は以下のようにして同定した。
酸化物焼結体の一部からサンプルを採取して、サンプルの表面を研磨して平滑にした。続いて、SEM−EDXを用いて、サンプルの表面をSEMで観察し、各結晶粒子の金属元素の組成比をEDXで分析した。結晶粒子をそれらの結晶粒子の金属元素の組成比の傾向でグループ分けを行ったところ、Zn含有率およびW含有率の高い結晶粒子のグループとZn含有率およびW含有率が非常に低くIn含有率が高い結晶粒子のグループに分けることができた。Zn含有率およびW含有率の高い結晶粒子のグループは複酸化物結晶相であるZnWO4型相であり、Zn含有率およびW含有率が非常に低くIn含有率が高い結晶粒子のグループはビックスバイト型相であるIn23型相であると結論づけた。
酸化物焼結体の上記断面におけるその断面の面積に対する複酸化物結晶相の面積の占有率である複酸化物結晶相占有率、ならびに酸化物焼結体の上記断面におけるその断面の面積に対する複酸化物結晶相およびビックスバイト型相であるIn23型相の合計の面積の占有率であるダブル相占有率(以下、複酸化物結晶相およびビックスバイト型相であるIn23型相のダブル相占有率という。)を表1にまとめた。
得られた酸化物焼結体中の金属元素およびSiの含有量は、ICP質量分析法により測定した。これらの含有量に基づいて酸化物焼結体に含まれる金属元素およびSiに対するWの含有率を算出した。結果を表1にまとめた。なお、表1において、「添加元素」は、Al(アルミニウム)、Ti(チタン)、Cr(クロム)、Ga(ガリウム)、Hf(ハフニウム)、Zr(ジルコニウム)、Si(シリコン)、Mo(モリブデン)、V(バナジウム)、Nb(ニオブ)、Ta(タンタル)、およびBi(ビスマス)から選択される元素Mを意味するが、実施例1〜実施例5において添加元素は使用していない。
得られた酸化物焼結体の熱伝導率は、レーザフラッシュ法により測定した。酸化物焼結体の一部からサンプルを採取して、直径20mm×厚さ1mmの円板状に加工した。熱の吸収及び輻射率をよくするために、サンプル表面にカーボンスプレーを塗布した後、サンプル表面にパルスレーザ光を照射した。レーザ光は波長が1.06μmであり、パルス幅が0.4msであった。実施例1の熱伝導率を1としたときの各実施例の相対熱伝導率を表1にまとめた。
8.ターゲットの作製
得られた酸化物焼結体を、直径3インチ(76.2mm)で厚さ5.0mmのターゲットに加工した。
9.半導体デバイスの作製
(1)ゲート電極の形成
図2(A)を参照して、まず、基板11として50mm×50mm×厚さ0.6mmの合成石英ガラス基板を準備し、その基板11上にスパッタ法によりゲート電極12として厚さ100nmのMo電極を形成した。
(2)ゲート絶縁膜の形成
図2(B)を参照して、次に、ゲート電極12上にプラズマCVD法によりゲート絶縁膜13として厚さ200nmの非晶質のSiOx膜を形成した。
(3)酸化物半導体膜の形成
図2(C)を参照して、次に、ゲート絶縁膜13上に、実施例1〜実施例5のそれぞれの酸化物焼結体から加工されたターゲットを用いたRF(交流)マグネトロンスパッタ法により、厚さ35nmの酸化物半導体膜14を形成した。ここで、ターゲットの直径3インチ(76.2mm)の平面がスパッタ面であった。
具体的には、スパッタリング装置(図示せず)の成膜室内の水冷している基板ホルダ上に、上記ゲート電極12およびゲート絶縁膜13が形成された基板11をゲート絶縁膜13が露出されるように配置した。上記ターゲットをゲート絶縁膜13に対向するように90mmの距離で配置した。成膜室内を6×10-5Pa程度の真空度として、ターゲットを以下のようにしてスパッタリングした。
まず、ゲート絶縁膜13とターゲットとの間にシャッターを入れた状態で、成膜室内へAr(アルゴン)ガスとO2(酸素)ガスとの混合ガスを0.5Paの圧力まで導入した。混合ガス中のO2ガス含有率は1体積%であった。ターゲットに120WのRF電力を印加してスパッタリング放電を起こし、これによってターゲット表面のクリーニング(プレスパッタ)を10分間行なった。
次いで、同じターゲットに120WのスパッタRF電力を印加して、成膜室内の雰囲気をそのまま維持した状態で、上記シャッターを外すことにより、ゲート絶縁膜13上に酸化物半導体膜14を成膜した。なお、基板ホルダに対しては、特にバイアス電圧は印加されておらず、水冷がされているのみであった。このとき、酸化物半導体膜14の厚さが35nmとなるように成膜時間を設定した。このようにして、酸化物焼結体から加工されたターゲットを用いたRF(交流)マグネトロンスパッタ法により酸化物半導体膜14が形成された。かかる酸化物半導体膜14は、半導体デバイス10であるTFT(薄膜トランジスタ)においてチャネル層として機能することになった。各実施例における酸化物半導体膜14の成膜速度を表2にまとめた。表2から、Wの含有率が高くなりすぎると成膜速度が低下することがわかった。
次に、形成された酸化物半導体膜14の一部をエッチングすることにより、ソース電極形成用部14s、ドレイン電極形成用部14d、およびチャネル部14cを形成した。ここで、ソース電極形成用部14sおよびドレイン電極形成用部14dの主面の大きさを100μm×100μm、チャネル長さCL(図1(A)および(B)ならびに図2を参照して、チャネル長さCLとは、ソース電極15とドレイン電極16との間のチャネル部14cの距離をいう。)が40μm、チャネル幅CW(図1(A)および(B)ならびに図2を参照して、チャネル幅CWとは、チャネル部14cの幅をいう。)が50μm、とした。このとき、半導体デバイスである薄膜トランジスタ(TFT)が75mm×75mmの基板主面内に3mm間隔で縦25個×横25個配置されるように、図1および図2に記載されたチャネル部が75mm×75mmの基板主面内に3mm間隔で縦25個×横25個配置された。
上記の酸化物半導体膜14の一部のエッチングは、具体的には、体積比でシュウ酸:水=1:10であるエッチング水溶液を調製し、ゲート電極12、ゲート絶縁膜13および酸化物半導体膜14がこの順に形成された基板11を、そのエッチング水溶液に浸漬することにより、行なった。このとき、エッチング水溶液は、ホットバス内で40℃に昇温されていた。
(4)ソース電極およびドレイン電極の形成
図2(D)を参照して、次に、酸化物半導体膜14上にソース電極15およびドレイン電極16を互いに分離して形成した。
具体的には、酸化物半導体膜14のソース電極形成用部14sおよびドレイン電極形成用部14dの主面のみが露出するように、酸化物半導体膜14上にレジスト(図示せず)を塗布、露光および現像した。酸化物半導体膜14のソース電極形成用部14sおよびドレイン電極形成用部14dのそれぞれの主面上に、スパッタ法により、ソース電極15である厚さが100nmのMo電極とドレイン電極16である厚さが100nmのMo電極とを互いに分離して形成した。その後、酸化物半導体膜14上のレジストを剥離した。このようなソース電極、ドレイン電極としてのMo電極は、半導体デバイスである薄膜トランジスタ(TFT)が75mm×75mmの基板主面内に3mm間隔で縦25個×横25個配置されるように、一つのチャネル部に対してソース電極、ドレイン電極を各1つずつ配置した。これにより、半導体デバイス10として、酸化物半導体膜14をチャネル層として備えるTFTを製造した。
次に、得られた半導体デバイス10であるTFTを窒素雰囲気中300℃で1時間熱処理した。
10.半導体デバイスの特性評価
半導体デバイスであるTFTの特性を以下のようにして評価した。まず、ゲート電極、ソース電極およびドレイン電極に測定針を接触した。ソース電極とドレイン電極との間に7Vのソース−ドレイン間電圧Vdsを印加し、ソース電極とゲート電極との間に印加するソース−ゲート間電圧Vgsを−10Vから15Vに変化させて、そのときのソース−ドレイン間電流Idsを測定した。ソース−ゲート間電圧Vgsが−5Vのときのソース−ドレイン間電流IdsをOFF電流と定義した。各実施例におけるOFF電流の値を表2にまとめた。ソース−ゲート間電圧Vgsが15Vのときのソース−ドレイン間電流IdsをON電流と定義して、OFF電流の値に対するON電流の値の比を表2にまとめた。
次に、75mm×75mmの基板主面内に3mm間隔で縦25個×横25個が配置された半導体デバイスであるTFTの全てについてソース−ドレイン間電流Idsが1×10-5Aのときのソース−ゲート間電圧Vgsを求め、ソース−ゲート間電圧VgsのばらつきをΔVgsとして表2にまとめた。ここで、ばらつきΔVgsが小さければ、主面内の半導体デバイスであるTFT特性のばらつきが小さくなることを意味する。
Figure 2015107907
Figure 2015107907
(実施例6〜実施例8)
1.粉末原料の準備
粒度が0.5μm〜1.2μmで純度が99.9質量%のWO2.72粉末に替えて、粒度が0.5μm〜1.2μmで純度が99.9質量%のWO2.0粉末を準備したこと以外は、実施例1〜実施例5の場合と同様に、WO2.0粉末、ZnO粉末、およびIn23粉末を準備した。
2.原料粉末の一次混合物の調製
まず、ボールミルに、準備した原料粉末の内、WO2.0粉末とZnO粉末とを入れて、18時間粉砕混合することにより原料粉末の一次混合物を調製した。WO2.0粉末とZnO粉末とのモル混合比をWO2.0:ZnO=3:2とした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた原料粉末の一次混合物は大気中で乾燥させた。
3.一次混合物の仮焼
次に、得られた原料粉末の一次混合物を、アルミナ製坩堝に入れて、大気雰囲気中で950℃の温度で5時間仮焼した。仮焼温度は結晶相が形成される温度であれば仮焼粉の粒径をなるべく小さくできる点から低い方が好ましい。このようにして、結晶相としてZn238型相を含む仮焼物が得られた。
4.原料粉末の二次混合物の調製
次に、得られた仮焼物を、準備した原料粉末であるIn23粉末とともにポットへ投入し、さらに12時間粉砕混合ボールミルに入れて、12時間粉砕混合することにより原料粉末の二次混合物を調製した。仮焼物とIn23粉末との混合比率は、WO2.0粉末とZnO粉末とIn23粉末とのモル混合比が表1の実施例6〜実施例8に示すような比になるようにした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた混合粉末はスプレードライで乾燥させた。
5.二次混合物の成形
次に、得られた二次混合物を用いたこと以外は実施例1〜実施例5の場合と同様にして、直径100mmで厚さ約9mmの円板状の成形体を得た。
6.成形体の焼結
次に、得られた成形体を大気雰囲気中にて表1の実施例6〜実施例8に示す焼結温度で8時間焼結し、これによって酸化物焼結体が得られた。
7.酸化物焼結体の物性評価
粉末X線回折法よる結晶解析により行なった。X線としてはCuのKα線を用いて、結晶相の同定を行い、ビックスバイト型相であるIn23型相と複酸化物結晶相であるZn238型相の存在を確認した。次いで、SEM−EDXを用いてグループ分けされたZn含有率およびW含有率の高い結晶粒子のグループを複酸化物結晶相であるZn238型相と結論づけたこと以外は、実施例1〜実施例5の場合と同様にして、複酸化物結晶相占有率の算出、複酸化物結晶相およびビックスバイト型相であるIn23型相のダブル相占有率の算出、W含有率の算出および相対熱伝導率の算出を行なった。結果を表1にまとめた。なお、実施例6〜実施例8において添加元素は使用していない。
8.ターゲットの作製
得られた酸化物焼結体を、実施例1〜実施例5の場合と同様に、直径3インチ(76.2mm)で厚さ5.0mmのターゲットに加工した。
9.半導体デバイスの作製
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTを作製した。各実施例における酸化物半導体膜14の成膜速度を表2にまとめた。
10.半導体デバイスの特性評価
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTの特性として、ソース−ゲート間電圧Vgsが−5Vのときのソース−ドレイン間電流IdsをOFF電流の値、そのOFF電流の値に対するソース−ゲート間電圧Vgsが15Vのときのソース−ドレイン間電流IdsをON電流の値の比、ソース−ゲート間電圧VgsのばらつきΔVgsを測定した。結果を表2にまとめた。
(実施例9〜実施例13)
1.粉末原料の準備
平均粒径が1.0μmで純度が99.99質量%のZnO粉末に替えて、平均粒径が1.0μmで純度が99.99質量%のSnO2粉末を準備したこと以外は、実施例1〜実施例5の場合と同様に、WO2.72粉末、SnO2粉末、およびIn23粉末を準備した。
2.原料粉末の一次混合物の調製
まず、ボールミルに、準備した原料粉末の内、WO2.72粉末とSnO2粉末とを入れて、18時間粉砕混合することにより原料粉末の一次混合物を調製した。WO2.72粉末とSnO2粉末とのモル混合比をWO2.72:SnO2=1:1とした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた原料粉末の一次混合物は大気中で乾燥させた。
3.一次混合物の仮焼
次に、得られた原料粉末の一次混合物を、アルミナ製坩堝に入れて、大気雰囲気中で650℃の温度で5時間仮焼した。仮焼温度は結晶相が形成される温度であれば仮焼粉の粒径をなるべく小さくできる点から低い方が好ましい。このようにして、結晶相としてWSnO4型相を含む仮焼物が得られた。
4.原料粉末の二次混合物の調製
次に、得られた仮焼物を、準備した原料粉末であるIn23粉末とともにポットへ投入し、さらに12時間粉砕混合ボールミルに入れて、12時間粉砕混合することにより原料粉末の二次混合物を調製した。仮焼物とIn23粉末との混合比率は、WO2.72粉末とSnO2粉末とIn23粉末とのモル混合比が表1の実施例9〜実施例13に示すような比になるようにした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた混合粉末はスプレードライで乾燥させた。
5.二次混合物の成形
次に、得られた二次混合物を用いたこと以外は実施例1〜実施例5の場合と同様にして、直径100mmで厚さ約9mmの円板状の成形体を得た。
6.成形体の焼結
次に、得られた成形体を大気雰囲気中にて表1の実施例9〜実施例13に示す焼結温度で8時間焼結し、これによって酸化物焼結体が得られた。
7.酸化物焼結体の物性評価
粉末X線回折法よる結晶解析により行なった。X線としてはCuのKα線を用いて、結晶相の同定を行い、ビックスバイト型相であるIn23型相と複酸化物結晶相であるWSnO4型相の存在を確認した。次いで、SEM−EDXを用いて、Sn含有率およびW含有率の高い結晶粒子のグループとSn含有率およびW含有率が非常に低くIn含有率が高い結晶粒子のグループに分け、Sn含有率およびW含有率の高い結晶粒子のグループは複酸化物結晶相であるWSnO4型相であり、Sn含有率およびW含有率が非常に低くIn含有率が高い結晶粒子のグループはビックスバイト型相であるIn23型相であると結論づけたこと以外は、実施例1〜実施例5の場合と同様にして、複酸化物結晶相占有率の算出、複酸化物結晶相およびビックスバイト型相であるIn23型相のダブル相占有率の算出、W含有率の算出および相対熱伝導率の算出を行なった。結果を表1にまとめた。なお、実施例9〜実施例13において添加元素は使用していない。
8.ターゲットの作製
得られた酸化物焼結体を、実施例1〜実施例5の場合と同様に、直径3インチ(76.2mm)で厚さ5.0mmのターゲットに加工した。
9.半導体デバイスの作製
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTを作製した。各実施例における酸化物半導体膜14の成膜速度を表2にまとめた。
10.半導体デバイスの特性評価
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTの特性として、ソース−ゲート間電圧Vgsが−5Vのときのソース−ドレイン間電流IdsをOFF電流の値、そのOFF電流の値に対するソース−ゲート間電圧Vgsが15Vのときのソース−ドレイン間電流IdsをON電流の値の比、ソース−ゲート間電圧VgsのばらつきΔVgsを測定した。結果を表2にまとめた。
(実施例14〜実施例16)
1.粉末原料の準備
実施例9〜実施例13の場合と同様に、WO2.72粉末、SnO2粉末、およびIn23粉末を準備した。
2.原料粉末の一次混合物の調製
まず、ボールミルに、準備した原料粉末の内、WO2.72粉末とSnO2粉末とを入れて、18時間粉砕混合することにより原料粉末の一次混合物を調製した。WO2.72粉末とSnO2粉末とのモル混合比をWO2.72:SnO2=1:2とした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた原料粉末の一次混合物は大気中で乾燥させた。
3.一次混合物の仮焼
次に、得られた原料粉末の一次混合物を、アルミナ製坩堝に入れて、大気雰囲気中で800℃の温度で5時間仮焼した。仮焼温度は結晶相が形成される温度であれば仮焼粉の粒径をなるべく小さくできる点から低い方が好ましい。このようにして、結晶相としてWSn25型相を含む仮焼物が得られた。
4.原料粉末の二次混合物の調製
次に、得られた仮焼物を、準備した原料粉末であるIn23粉末とともにポットへ投入し、さらに12時間粉砕混合ボールミルに入れて、12時間粉砕混合することにより原料粉末の二次混合物を調製した。仮焼物とIn23粉末との混合比率は、WO2.72粉末とSnO2粉末とIn23粉末とのモル混合比が表1の実施例14〜実施例16に示すような比になるようにした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた混合粉末はスプレードライで乾燥させた。
5.二次混合物の成形
次に、得られた二次混合物を用いたこと以外は実施例1〜実施例5の場合と同様にして、直径100mmで厚さ約9mmの円板状の成形体を得た。
6.成形体の焼結
次に、得られた成形体を大気雰囲気中にて表1の実施例14〜実施例16に示す焼結温度で8時間焼結し、これによって酸化物焼結体が得られた。
7.酸化物焼結体の物性評価
粉末X線回折法よる結晶解析により行なった。X線としてはCuのKα線を用いて、結晶相の同定を行い、ビックスバイト型相であるIn23型相と複酸化物結晶相であるWSn25型相の存在を確認した。次いで、SEM−EDXを用いてグループ分けされたSn含有率およびW含有率の高い結晶粒子のグループを複酸化物結晶相であるWSn25型相と結論づけたこと以外は、実施例9〜実施例13の場合と同様にして、複酸化物結晶相占有率の算出、複酸化物結晶相およびビックスバイト型相であるIn23型相のダブル相占有率の算出、W含有率の算出および相対熱伝導率の算出を行なった。結果を表1にまとめた。なお、実施例14〜実施例16において添加元素は使用していない。
8.ターゲットの作製
得られた酸化物焼結体を、実施例1〜実施例5の場合と同様に、直径3インチ(76.2mm)で厚さ5.0mmのターゲットに加工した。
9.半導体デバイスの作製
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTを作製した。各実施例における酸化物半導体膜14の成膜速度を表2にまとめた。
10.半導体デバイスの特性評価
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTの特性として、ソース−ゲート間電圧Vgsが−5Vのときのソース−ドレイン間電流IdsをOFF電流の値、そのOFF電流の値に対するソース−ゲート間電圧Vgsが15Vのときのソース−ドレイン間電流IdsをON電流の値の比、ソース−ゲート間電圧VgsのばらつきΔVgsを測定した。結果を表2にまとめた。
(実施例17〜実施例19)
1.粉末原料の準備
粒度が0.5μm〜1.2μmで純度が99.9質量%のWO2.72粉末に替えて、粒度が0.5μm〜1.2μmで純度が99.9質量%のWO2.0粉末を準備したこと以外は、実施例9〜実施例13の場合と同様に、WO2.0粉末、SnO2粉末、およびIn23粉末を準備した。
2.原料粉末の一次混合物の調製
まず、ボールミルに、準備した原料粉末の内、WO2.0粉末とSnO2粉末とを入れて、18時間粉砕混合することにより原料粉末の一次混合物を調製した。WO2.0粉末とSnO2粉末とのモル混合比をWO2.0:SnO2=1:3とした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた原料粉末の一次混合物は大気中で乾燥させた。
3.一次混合物の仮焼
次に、得られた原料粉末の一次混合物を、アルミナ製坩堝に入れて、大気雰囲気中で950℃の温度で5時間仮焼した。仮焼温度は結晶相が形成される温度であれば仮焼粉の粒径をなるべく小さくできる点から低い方が好ましい。このようにして、結晶相としてWSn36型相を含む仮焼物が得られた。
4.原料粉末の二次混合物の調製
次に、得られた仮焼物を、準備した原料粉末であるIn23粉末とともにポットへ投入し、さらに12時間粉砕混合ボールミルに入れて、12時間粉砕混合することにより原料粉末の二次混合物を調製した。仮焼物とIn23粉末との混合比率は、WO2.0粉末とSnO2粉末とIn23粉末とのモル混合比が表1の実施例17〜実施例19に示すような比になるようにした。上記の粉砕混合の際の分散媒としてエタノールを用いた。得られた混合粉末はスプレードライで乾燥させた。
5.二次混合物の成形
次に、得られた二次混合物を用いたこと以外は実施例1〜実施例5の場合と同様にして、直径100mmで厚さ約9mmの円板状の成形体を得た。
6.成形体の焼結
次に、得られた成形体を大気雰囲気中にて表1の実施例17〜実施例19に示す焼結温度で8時間焼結し、これによって酸化物焼結体が得られた。
7.酸化物焼結体の物性評価
粉末X線回折法よる結晶解析により行なった。X線としてはCuのKα線を用いて、結晶相の同定を行い、ビックスバイト型相であるIn23型相と複酸化物結晶相であるWSn36型相の存在を確認した。次いで、SEM−EDXを用いてグループ分けされたSn含有率およびW含有率の高い結晶粒子のグループを複酸化物結晶相であるWSn36型相と結論づけたこと以外は、実施例9〜実施例13の場合と同様にして、複酸化物結晶相占有率の算出、複酸化物結晶相およびビックスバイト型相であるIn23型相のダブル相占有率の算出、W含有率の算出および相対熱伝導率の算出を行なった。結果を表1にまとめた。なお、実施例17〜実施例19において添加元素は使用していない。
8.ターゲットの作製
得られた酸化物焼結体を、実施例1〜実施例5の場合と同様に、直径3インチ(76.2mm)で厚さ5.0mmのターゲットに加工した。
9.半導体デバイスの作製
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTを作製した。各実施例における酸化物半導体膜14の成膜速度を表2にまとめた。
10.半導体デバイスの特性評価
実施例1〜実施例5の場合と同様にして、半導体デバイスであるTFTの特性として、ソース−ゲート間電圧Vgsが−5Vのときのソース−ドレイン間電流IdsをOFF電流の値、そのOFF電流の値に対するソース−ゲート間電圧Vgsが15Vのときのソース−ドレイン間電流IdsをON電流の値の比、ソース−ゲート間電圧VgsのばらつきΔVgsを測定した。結果を表2にまとめた。
(実施例20〜実施例36)
原料粉末の二次混合物の調製の際に、原料粉末として、仮焼物およびIn23粉末の他に、表3の実施例20〜実施例36に示すように、添加元素を含む酸化物粉末(Al23、TiO2、Cr23、Ga23、HfO2、SiO2、V25、Nb23、ZrO2、MoO2、Ta23、Bi23)を添加したこと以外は、実施例1〜実施例19の場合と同様にして、酸化物焼結体を作製した。添加元素を含む酸化物粉末のモル混合比率を表3に示した。得られた酸化物焼結体をターゲットに加工して、かかるターゲットを用いたRFマグネトロンスパッタ法により形成された酸化物半導体膜を含む半導体デバイスであるTFTを作製した。
得られた酸化物焼結体の物性を表3にまとめ、得られた半導体デバイスであるTFTの特性を表4にまとめた。物性および特性の測定方法は、実施例1〜実施例19と同様である。
Figure 2015107907
Figure 2015107907
(比較例1〜比較例2)
酸化物焼結体の作製の際、原料粉末の混合物を調製した後、仮焼をすることなく、原料粉末の混合物を成形し焼結したこと以外は、実施例1〜実施例8または実施例9〜実施例19の場合と同様にして、酸化物焼結体を作製してターゲットに加工して、かかるターゲットを用いたRFマグネトロンスパッタ法により形成された酸化物半導体膜を含む半導体デバイスであるTFTを作製した。仮焼をすることなく、原料粉末の混合物を成形し焼結したことにより、複酸化物結晶相の生成がないことを確認した。比較例1〜比較例2の間は、WO2.72粉末もしくはWO2.0粉末、ZnO粉末もしくはSnO2粉末、およびIn23粉末のモル混合比率が異なっている。酸化物焼結体の物性を表3にまとめ、半導体デバイスであるTFTの特性を表4にまとめた。物性および特性の測定方法は、実施例と同様である。
表1〜表4を参照して、インジウムと、タングステンと、亜鉛およびスズの少なくとも1つとを含み、結晶相としてタングステンと、亜鉛およびスズの少なくとも1つとを含む複酸化物結晶相を含む酸化物焼結体を用いて形成された酸化物半導体膜をチャネル層として含む半導体デバイスであるTFT(薄膜トランジスタ)は、そのOFF電流を1×10-11A未満に低下させるとともに、低い駆動電圧でOFF電流に対するON電流の比を8桁(8桁とは、1×108以上1×109未満を意味する。以下同じ。)と高くすることができた。また、酸化物焼結体の熱伝導率を高くすることができた。なお、表2および表4におけるOFF電流に対するON電流の比の欄において、9桁とは1×109以上1×1010未満を意味し、5桁とは1×105以上1×106未満を意味する。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
10 半導体デバイス
11 基板
12 ゲート電極
13 ゲート絶縁膜
14 酸化物半導体膜
14c チャネル部
14d ドレイン電極形成用部
14s ソース電極形成用部
15 ソース電極
16 ドレイン電極

Claims (8)

  1. インジウムと、タングステンと、亜鉛およびスズの少なくとも1つと、を含む酸化物焼結体であって、
    結晶相として、タングステンと、亜鉛およびスズの少なくとも1つと、を含む複酸化物結晶相を含む酸化物焼結体。
  2. 結晶相として、さらにビックスバイト型相を含む請求項1に記載の酸化物焼結体。
  3. 酸化物焼結体のある断面における前記断面の面積に対する前記複酸化物結晶相および前記ビックスバイト型相の合計の面積の占有率であるダブル相占有率が95%以上100%以下である請求項2に記載の酸化物焼結体。
  4. 酸化物焼結体のある断面における前記断面の面積に対する前記複酸化物結晶相の面積の占有率である複酸化物結晶相占有率が0%より大きく50%以下である請求項1から請求項3のいずれか1項に記載の酸化物焼結体。
  5. 前記複酸化物結晶相は、ZnWO4型相、Zn238型相、WSnO4型相、WSn25型相、およびWSn36型相からなる群より選ばれる少なくとも1種の結晶相を含む請求項1から請求項4のいずれか1項に記載の酸化物焼結体。
  6. 酸化物焼結体に含まれるすべての金属元素およびシリコンに対するタングステンの含有率が0.5原子%以上20原子%以下である請求項1から請求項5のいずれか1項に記載の酸化物焼結体。
  7. 酸化物焼結体に含まれるすべての金属元素およびシリコンに対する、アルミニウム、チタン、クロム、ガリウム、ハフニウム、ジルコニウム、シリコン、モリブデン、バナジウム、ニオブ、タンタル、およびビスマスからなる群より選ばれる少なくとも1種の元素の含有率が0.1原子以上10原子%以下である請求項1から請求項6のいずれか1項に記載の酸化物焼結体。
  8. 請求項1に記載の酸化物焼結体をターゲットとして用いてスパッタ法により形成した酸化物半導体膜を含む半導体デバイス。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105899472A (zh) * 2014-10-22 2016-08-24 住友电气工业株式会社 氧化物烧结体和半导体器件
WO2017002384A1 (ja) * 2015-07-02 2017-01-05 住友電気工業株式会社 半導体デバイスおよびその製造方法
JP2017057109A (ja) * 2015-09-16 2017-03-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP2017057108A (ja) * 2015-09-16 2017-03-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP2018087132A (ja) * 2018-01-09 2018-06-07 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
WO2018150622A1 (ja) * 2017-02-20 2018-08-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
WO2018150621A1 (ja) * 2017-02-20 2018-08-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP2018162210A (ja) * 2018-05-31 2018-10-18 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
KR20230006390A (ko) 2021-07-02 2023-01-10 신에츠 폴리머 가부시키가이샤 다이아몬드 기판 제조 방법
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6137111B2 (ja) * 2013-10-23 2017-05-31 住友電気工業株式会社 酸化物焼結体および半導体デバイスの製造方法
JP6119773B2 (ja) 2014-03-25 2017-04-26 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイス
EP3257827A4 (en) 2015-02-13 2018-10-17 Sumitomo Electric Industries, Ltd. Oxide sintered body and method for producing same, sputter target, and semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005314131A (ja) * 2004-04-27 2005-11-10 Sumitomo Metal Mining Co Ltd 酸化物焼結体、スパッタリングターゲット、透明導電性薄膜およびその製造方法
JP2006022373A (ja) * 2004-07-07 2006-01-26 Sumitomo Metal Mining Co Ltd 透明導電性薄膜作製用スパッタリングターゲットの製造方法
JP2006347807A (ja) * 2005-06-15 2006-12-28 Sumitomo Metal Mining Co Ltd 酸化物焼結体、酸化物透明導電膜、およびこれらの製造方法
JP2013173658A (ja) * 2012-02-27 2013-09-05 Sumitomo Chemical Co Ltd 酸化錫系焼結体およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6137111B2 (ja) * 2013-10-23 2017-05-31 住友電気工業株式会社 酸化物焼結体および半導体デバイスの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005314131A (ja) * 2004-04-27 2005-11-10 Sumitomo Metal Mining Co Ltd 酸化物焼結体、スパッタリングターゲット、透明導電性薄膜およびその製造方法
JP2006022373A (ja) * 2004-07-07 2006-01-26 Sumitomo Metal Mining Co Ltd 透明導電性薄膜作製用スパッタリングターゲットの製造方法
JP2006347807A (ja) * 2005-06-15 2006-12-28 Sumitomo Metal Mining Co Ltd 酸化物焼結体、酸化物透明導電膜、およびこれらの製造方法
JP2013173658A (ja) * 2012-02-27 2013-09-05 Sumitomo Chemical Co Ltd 酸化錫系焼結体およびその製造方法

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105899472B (zh) * 2014-10-22 2018-01-23 住友电气工业株式会社 氧化物烧结体和半导体器件
CN105899472A (zh) * 2014-10-22 2016-08-24 住友电气工业株式会社 氧化物烧结体和半导体器件
WO2017002384A1 (ja) * 2015-07-02 2017-01-05 住友電気工業株式会社 半導体デバイスおよびその製造方法
JP2017017225A (ja) * 2015-07-02 2017-01-19 住友電気工業株式会社 半導体デバイスおよびその製造方法
KR20180123597A (ko) * 2015-09-16 2018-11-16 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그 제조 방법, 스퍼터 타겟, 그리고 반도체 디바이스의 제조 방법
JP2017057109A (ja) * 2015-09-16 2017-03-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
CN107001146A (zh) * 2015-09-16 2017-08-01 住友电气工业株式会社 氧化物烧结材料、氧化物烧结材料的制造方法、溅射靶和半导体装置的制造方法
JP2017057108A (ja) * 2015-09-16 2017-03-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
US20180023188A1 (en) * 2015-09-16 2018-01-25 Sumitomo Electric Industries, Ltd. Oxide sintered material, method of producing oxide sintered material, sputtering target, and method of producing semiconductor device
TWI704123B (zh) * 2015-09-16 2020-09-11 日商住友電氣工業股份有限公司 氧化物燒結體及其製造方法、濺鍍靶、以及半導體裝置之製造方法
US10655213B2 (en) 2015-09-16 2020-05-19 Sumitomo Electric Industries, Ltd. Oxide sintered material, method of producing oxide sintered material, sputtering target, and method of producing semiconductor device
WO2017047152A1 (ja) * 2015-09-16 2017-03-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
KR101996778B1 (ko) * 2015-09-16 2019-07-04 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그 제조 방법, 스퍼터 타겟, 그리고 반도체 디바이스의 제조 방법
KR101919268B1 (ko) * 2015-09-16 2018-11-15 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그 제조 방법, 스퍼터 타겟, 그리고 반도체 디바이스의 제조 방법
KR20190122670A (ko) * 2017-02-20 2019-10-30 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그 제조 방법, 스퍼터 타겟, 그리고 반도체 디바이스의 제조 방법
KR102401708B1 (ko) 2017-02-20 2022-05-26 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그의 제조 방법, 스퍼터 타겟, 그리고 반도체 디바이스의 제조 방법
KR20190120752A (ko) * 2017-02-20 2019-10-24 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그의 제조 방법, 스퍼터 타겟, 그리고 반도체 디바이스의 제조 방법
WO2018150621A1 (ja) * 2017-02-20 2018-08-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JPWO2018150621A1 (ja) * 2017-02-20 2019-12-12 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JPWO2018150622A1 (ja) * 2017-02-20 2019-12-12 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
WO2018150622A1 (ja) * 2017-02-20 2018-08-23 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
US11616148B2 (en) 2017-02-20 2023-03-28 Mitsui Mining & Smelting Co., Ltd. Oxide sintered material, method of producing oxide sintered material, sputtering target, and method of producing semiconductor device
JP7024773B2 (ja) 2017-02-20 2022-02-24 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP7024774B2 (ja) 2017-02-20 2022-02-24 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
US11492694B2 (en) 2017-02-20 2022-11-08 Sumitomo Electric Industries, Ltd. Oxide sintered material, method of producing oxide sintered material, sputtering target, and method of producing semiconductor device
KR102401709B1 (ko) 2017-02-20 2022-05-26 스미토모덴키고교가부시키가이샤 산화물 소결체 및 그 제조 방법, 스퍼터 타겟, 그리고 반도체 디바이스의 제조 방법
JP2018087132A (ja) * 2018-01-09 2018-06-07 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
JP2018162210A (ja) * 2018-05-31 2018-10-18 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイスの製造方法
KR20230006390A (ko) 2021-07-02 2023-01-10 신에츠 폴리머 가부시키가이샤 다이아몬드 기판 제조 방법
KR20230006391A (ko) 2021-07-02 2023-01-10 신에츠 폴리머 가부시키가이샤 다이아몬드 기판 제조 방법

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