JP2015089097A - 有極型ローパスフィルタおよび分波器 - Google Patents

Abstract

【課題】より小型化可能な有極型ローパスフィルタを提供すること。
【解決手段】有極型ローパスフィルタ１は、入力端子と出力端子を結ぶ直列腕に接続された少なくともインダクタＬ２，Ｌ３を備え、これらインダクタＬ２，Ｌ３は、積層体３の第一面Ｓ１上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸Ａ２，Ａ３は略直交する。
【選択図】図３

Description

本発明は、通過帯域近傍に減衰極を有するローパスフィルタ、およびこれを備えた分波器に関する。

従来、この種のローパスフィルタ（以下、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）という場合がある）としては、例えば、下記特許文献１に記載のものがある。このＬＰＦは、直列腕と、例えば三つの並列腕とを備えている。この直列腕には、例えば二つの並列共振回路が設けられる。第一並列腕は、ＬＰＦの入力端子と、前段の並列共振回路との間に設けられる。また、第二並列腕は、二つの並列共振回路の間に設けられる。第三並列腕は、後段の並列共振回路と、ＬＰＦの出力端子との間に設けられる。各並列腕には、コンデンサが一つずつ設けられている。

上記特許文献１には、インダクタやコンデンサの具体的な配置について言及されていない。しかし、ＬＰＦに限定せずに、インダクタおよびコンデンサを含むフィルタ（以下、ＬＣフィルタという場合がある）であれば、下記特許文献２には、インダクタおよびコンデンサの配置が詳説されている。このＬＣフィルタにおいて、誘電体基板内には、複数の内部電極により少なくとも一つのコンデンサ（つまり、内層コンデンサ）が構成される。また、誘電体基板の上面には、二つのチップ型コイルと、二つのコンデンサ（つまり、外付けコンデンサ）が実装される。以上の内蔵コンデンサ、チップ型コイルおよび外付けコンデンサを電気的に接続することで、ＬＣフィルタを得ることができる。ここで、各チップ型コイルは、縦巻きタイプであり、それぞれのコアの軸が誘電体基板の上面に略直交するように実装される。したがって、各チップ型コイルの軸は互いに略平行となっている。ここで、チップ型コイルの一方は誘電体基板のある一角に配置され、その他方は誘電体基板の他の一角に配置され、これによって、両チップ型コイル間の距離を極力大きくとっている。このようにするのは、チップ型コイルの磁気結合の影響を小さくして、ＬＣフィルタの特性を確保するためである。

特開２０１０−２３２７６５号公報 特開平６−１７６９６６号公報

しかしながら、特許文献２の配置では、両チップ型コイル間の距離を大きくとる必要があるため、ＬＰＦを小型化し難いという問題点があった。

それゆえに、本発明の目的は、より小型化可能な有極型ローパスフィルタおよび分波器を提供することである。

上記目的を達成するために、本発明の第一局面は、有極型ローパスフィルタであって、積層体と、前記積層体の第二面に形成された入力端子、出力端子およびグランド端子と、前記入力端子と前記出力端子を結ぶ直列腕に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、前記直列腕とグランド端子とを結ぶ並列腕に接続されたコンデンサと、を備えている。ここで、前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する。

また、本発明の第二局面は、有極型ローパスフィルタであって、積層体と、前記積層体の第二面に形成された入力端子、出力端子およびグランド端子と、前記入力端子と前記出力端子を結ぶ直列腕に接続された少なくとも一つのインダクタと、前記直列腕上であって前記少なくとも一つのインダクタの後段に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、前記直列腕とグランド端子とを結ぶ並列腕に接続されたコンデンサと、を備えている。ここで、前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する。

また、本発明の第三局面は、分波器であって、積層体と、前記積層体の第二面に形成された入力端子、第一出力端子および第一グランド端子と、前記積層体において、前記入力端子および前記第一出力端子の間に設けられた有極型ローパスフィルタと、前記積層体の第二面に形成された第二出力端子および第二グランド端子と、前記積層体において、前記入力端子および前記第二出力端子の間に設けられたハイパスフィルタであって、コンデンサとインダクタとを含むハイパスフィルタと、を備えている。ここで、前記有極型ローパスフィルタは、前記入力端子と前記第一出力端子を結ぶ直列腕に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、前記直列腕とグランド端子とを結ぶ並列腕に接続されたコンデンサと、を含んでおり、前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する。

また、本発明の第四局面は、分波器であって、積層体と、前記積層体の第二面に形成された入力端子、第一出力端子および第一グランド端子と、前記積層体において、前記入力端子および前記第一出力端子の間に設けられた有極型ローパスフィルタと、前記積層体の第二面に形成された第二出力端子および第二グランド端子と、前記積層体において、前記入力端子および前記第二出力端子の間に設けられたハイパスフィルタであって、コンデンサとインダクタとを含むハイパスフィルタと、を備えている。前記有極型ローパスフィルタは、前記入力端子と前記第一出力端子を結ぶ直列腕に接続された少なくとも一つのインダクタと、前記直列腕に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、前記直列腕と前記第一グランド端子とを結ぶ並列腕に接続されたコンデンサと、を備えている。ここで、前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交している。

上記各局面によれば、一方の巻線型インダクタで発生した磁束が、他方の巻線型インダクタを貫かないようにすることができる。これによって、巻線型インダクタ同士を近接させても磁気結合を弱めることができるため、ＬＰＦや分波器を小型化することが可能となる。

本発明の一実施形態に係るＬＰＦを備えた分波器の等価回路図である。 図１の分波器の上面図である。 図２Ａの積層体の正面図である。 図２Ａのインダクタのうち、巻回軸が直交する二つのインダクタを示す斜視図である。 図２Ｂの第一基材層ないし第五基材層の上面図である。 図２Ｂの第六基材層ないし第十基材層の上面図である。 図２Ｂの第十一基材層ないし第十五基材層の上面図である。 図２Ｂの第十六基材層ないし第十九基材層の上面図である。 図１のＬＰＦの通過帯域特性（０から１．５［ＧＨｚ］まで）等を示すグラフである。 図１のＬＰＦの通過帯域特性（０から２００［ＭＨｚ］まで）等を示すグラフである。 第１の変形例に係る分波器の上面図である。 第２の変形例に係る分波器の上面図である。

（実施形態）
以下、図１〜図５Ｂを参照して、一実施形態に係る有極型ローパスフィルタ（以下、単に、ＬＰＦという）と、これを備えた分波器について詳説する。

（有極型ローパスフィルタ・分波器の等価回路）
図１において、分波器１は、共通入力端子Ｐ_in、積層体３と、ＬＰＦ５、ハイパスフィルタ（以下、単に、ＨＰＦという）７、第一出力端子Ｐ_out1、第二出力端子Ｐ_out2および複数のグランド端子Ｐ_GND1〜Ｐ_GND3と、を備えている。

共通入力端子Ｐ_inと、複数のグランド端子Ｐ_GND1〜Ｐ_GND3のいずれか一つとの間には、分波器１により分波されるべき周波数多重信号が入力される。この周波数多重信号には、例えば、ケーブルＴＶで用いられる６５ＭＨｚ帯の信号（以下、低周波信号という）および８７ＭＨｚ帯の信号（以下、高周波信号という）が多重されている。

積層体３は実線枠にて示されている。図１に積層体３を実線枠で示したのは、積層体３に内蔵される素子（つまり、実線枠内に示すインダクタＬ７以外）と、内蔵されない外付けの素子（つまり、実線枠外に示すインダクタＬ７）と、を明確に区別するためである。積層体３の詳細な構成については後で説明するので、ここでの説明は控える。

ＬＰＦ５は、共通入力端子Ｐ_inに入力された周波数多重信号のうち低周波信号を通過させ、高周波信号を除去する。そのために、ＬＰＦ５には、共通入力端子Ｐ_inと出力端子Ｐ_out1とを結ぶ直列腕に、インダクタＬ１，Ｌ２と、複数の並列共振回路の一例として四つの並列共振回路５１〜５４と、インダクタＬ７とが、共通入力端子Ｐ_inから出力端子Ｐ_out1に向かう信号経路上で、この記載順に接続される。インダクタＬ７は、積層体３の外部、例えば分波器１が実装される回路基板９（図２Ａを参照）上に設けられ、このインダクタＬ７の一方端は、出力端子Ｐ_out1に接続されている。並列共振回路５１は、並列に接続されたインダクタＬ３およびコンデンサＣ１を含んでいる。同様に、並列共振回路５２〜５４は、並列接続されたインダクタＬ４〜Ｌ６およびコンデンサＣ２〜Ｃ４を有している。

上記に加え、ＬＰＦ５は、コンデンサＣ５〜Ｃ８を備えている。コンデンサＣ５は、インダクタＬ２および並列共振回路５１の間とグランドとの間を結ぶ並列腕に設けられる。コンデンサＣ６は、並列共振回路５１，５２の間とグランドとを結ぶ並列腕に、コンデンサＣ７は、並列共振回路５２，５３の間とグランドとを結ぶ並列腕に、コンデンサＣ８は、並列共振回路５３，５４の間とグランドとを結ぶ並列腕に、設けられる。

インダクタＬ７の他方端と、グランドとの間には、入力周波数多重信号からＬＰＦ５によって分離された低周波信号が現れる。以上のＬＰＦ５の通過帯域特性等は、基本的には、インダクタＬ１〜Ｌ７の値やコンデンサＣ１〜Ｃ８の値により定まる。なお、詳細は後述するが、この通過帯域特性等は、図５Ａ，図５Ｂにおいて実線で示す曲線を参照されたい。

再度図１を参照する。ＨＰＦ７は、共通入力端子Ｐ_inに入力された周波数多重信号のうち高周波信号を通過させて、低周波信号を除去する。そのために、ＨＰＦ７において、共通入力端子Ｐ_inと出力端子Ｐ_out2とを結ぶ直列腕に、ＬＰＦ５と共用のインダクタＬ１と、コンデンサＣ９〜Ｃ１３と、インダクタＬ１２とが、共通入力端子Ｐ_inから出力端子Ｐ_out2に向かう信号経路上で、この記載順に接続される。

上記に加え、ＨＰＦ７は、直列共振回路７１〜７４と、並列共振回路７５と、を含んでいる。直列共振回路７１は、直列に接続されたインダクタＬ８およびコンデンサＣ１４を有し、コンデンサＣ９，Ｃ１０の間とグランドとの間を結ぶ並列腕に設けられる。直列共振回路７２は、直列接続されたインダクタＬ９およびコンデンサＣ１５を有し、コンデンサＣ１０，Ｃ１１の間とグランドとの間を結ぶ並列腕に設けられる。直列共振回路７３は、直列接続されたインダクタＬ１０およびコンデンサＣ１６を有し、コンデンサＣ１１，Ｃ１２の間とグランドとの間を結ぶ並列腕に設けられる。直列共振回路７４は、直列接続されたインダクタＬ１１およびコンデンサＣ１７を有し、コンデンサＣ１２，Ｃ１３の間とグランドとの間を結ぶ並列腕に設けられる。また、インダクタＬ１３およびコンデンサＣ１８は、互いに並列に接続されており、並列共振回路７５を構成する。この並列共振回路７５は、インダクタＬ１２および出力端子Ｐ_out2の間と、グランドとの間を結ぶ並列腕に設けられる。ここで、インダクタＬ１２およびコンデンサＣ１８は、ＨＰＦ７の高周波特性の劣化を抑制するための位相調整回路を構成する。

また、出力端子Ｐ_out2と、グランド端子Ｐ_GND3との間には、入力周波数多重信号からＨＰＦ７によって分離された高周波信号が現れる。以上のＨＰＦ７の通過帯域特性等は、基本的には、インダクタＬ１，Ｌ８〜Ｌ１３の値やコンデンサＣ９〜Ｃ１８の値により定められる。この通過帯域特性等は、図５Ａ，図５Ｂにおいて細破線で示される曲線を参照されたい。

（ローパスフィルタ・分波器の構成）
図１の等価回路で表される分波器１は、実際には、図２Ａ〜図４Ｄに示すように、積層体３に、共通入力端子Ｐ_in、ＬＰＦ５（但し、インダクタＬ７を除く）、ＨＰＦ７、出力端子Ｐ_out1、出力端子Ｐ_out2およびグランド端子Ｐ_GND1〜Ｐ_GND3を形成または実装することで実現される。この分波器１は、図２Ａに例示するように、回路基板９上に実装されかつ出力端子Ｐ_out1とインダクタＬ７と電気的に接続された状態で、図示しない筐体に収容される。

ここで、以下の説明の便宜のため、図２Ａ〜図４Ｄに示されるｘ軸、ｙ軸およびｚ軸について説明する。ｘ軸、ｙ軸およびｚ軸は互いに直交する。本実施形態では、ｘ軸は、分波器１の横方向（つまり、左右方向）を、ｙ軸はその奥行き方向（つまり、前後方向）を、ｚ軸はその高さ方向（つまり、上下方向）を示す。また、ｚ軸はさらに、基材層Ｍの積層方向や、積層体３においてインダクタＬ２〜Ｌ１１が実装される第一面Ｓ１および第二面Ｓ２に対する法線方向を示す。

積層体３は、ｚ軸方向に相対向する第一面（つまり、上面）Ｓ１と第二面（つまり、底面）Ｓ２とを含む略直方体形状を有しており、複数の基材層をｚ軸方向に積層したものである。本実施形態では、積層体３は、図２Ｂに示すように、第一基材層Ｍ１ないし第十九基材層Ｍ１９を、この順番で上から下へと積層したものである。ここで、以下の説明では、各基材層Ｍ１〜Ｍ１９を包括して、基材層Ｍと記載する場合がある。各基材層Ｍは、本実施形態では例示的に、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）のようなセラミックスからなる。

各基材層Ｍは、ｚ軸方向からの平面視で、互いに概ね同じ長方形の形状を有する。本実施形態では例示的に、各基材層Ｍのｘ軸方向長さは１０ｍｍであり、そのｙ軸方向長さは８ｍｍであるとする。また、各基材層Ｍのｚ軸方向厚さの例示は下記の通りである。まず、最上層である基材層Ｍ１は上下方向に約２００μｍの厚さを、その直下の基材層Ｍ２は約２００μｍの厚さを、基材層Ｍ１０は約３００μｍの厚さを、基材層Ｍ１８は約２００μｍの厚さを有する。上記以外の基材層は、約１５μｍの厚さを有する。

ここで、図２Ａには、分波器１（つまり、基材層Ｍ１）の上面図が示される。基材層Ｍ１においてｚ軸の正方向側の面（つまり、積層体３の上面）Ｓ１には、インダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３が実装される。ここで、分波器１が１００ＭＨｚ付近の周波数帯の信号を分波することから、数百ｎＨという相対的に大きなインダクタンス値を有するインダクタが必要となる。そこで、インダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３は、相対的に大きなインダクタンス値に加え、良好なＱ特性を有することが求められる。また、ノイズの影響を低減するため、各インダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３は、巻線型チップインダクタであることが好ましい。また、分波器１の低背化のためには、各インダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３は横巻き型チップインダクタであることがより好ましい。以下、各インダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３の構成について詳説する。

ここで、図３は、図２Ａに示すインダクタＬ２，Ｌ３の構成や配置を示す斜視図である。図３において、インダクタＬ２は、コア２１と、導線２２と、二つの外部電極Ｅ２３，Ｅ２４と、を備えている。コア２１は面Ｓ１と略平行に延在している。導線２２は、コア２１の周囲に螺旋状に巻回される。具体的には、面Ｓ１と略平行な巻回軸Ａ２を中心に旋回しつつ、コア２１の一方端から他方端の方向に進行するような螺旋を形成するように、導線２２はコア２１の周面上に巻回される。外部電極Ｅ２３，Ｅ２４は、コア２１の一方端および他方端に設けられる。この外部電極Ｅ２３，Ｅ２４には、導線２２の一方端および他方端が結合されている。かかる外部電極Ｅ２３，Ｅ２４を用いて、インダクタＬ２は、面Ｓ１上で対応するランド電極に実装される。

また、インダクタＬ３は、インダクタＬ２と比較するとインダクタンス値が異なる点で相違し、コア３１と、導線３２と、外部電極Ｅ３３，Ｅ３４と、を備えている。コア３１および外部電極Ｅ３３，Ｅ３４は、コア２１および外部電極Ｅ２３，Ｅ２４と比較すると、サイズが異なる点で相違し、導線３２は、導線２２と比較すると、巻き数および／または線径等が異なる点で相違する。このようなインダクタＬ３は、巻回軸Ａ３が巻回軸Ａ２と略直交するように、面Ｓ１上に設けられた対応するランド電極に実装される。

再度図２Ａを参照する。インダクタＬ４，Ｌ５もまた、要求仕様に応じたインダクタンス値やサイズを有する横巻き型チップインダクタンスである。ただし、インダクタＬ４の巻回軸とインダクタＬ５の巻回軸とは平行である。更に、インダクタＬ４の巻回軸は、インダクタＬ３の巻回軸と直交している。

ところで、ＬＰＦ５は、図５Ａ，図５Ｂにおいて細破線で示される曲線の通過特性を有するために、以下に説明する構成を有している。より詳細には、図１に示す並列共振回路５２の共振周波数は、並列共振回路５１〜５４の共振周波数の中で最も低い。そのため、図５Ｂに示すように、並列共振回路５２は、減衰極Ｐ１を形成している。また、並列共振回路５１の共振周波数は、並列共振回路５１〜５４の共振周波数の中で二番目に低い。そのため、図５Ｂに示すように、並列共振回路５１は、減衰極Ｐ２を形成している。並列共振回路５３の共振周波数は、並列共振回路５１〜５４の共振周波数の中で三番目に低い。そのため、図５Ｂに示すように、並列共振回路５３は、減衰極Ｐ３を形成している。

以上より、最も低い共振周波数を有する並列共振回路５２に含まれるインダクタＬ４の巻回軸と、二番目に低い共振周波数を有する並列共振回路５１に含まれるインダクタＬ３の巻回軸とは、略直交している。更に、最も低い共振周波数を有する並列共振回路５２に含まれるインダクタＬ４の巻回軸と、三番目に低い共振周波数を有する並列共振回路５３に含まれるインダクタＬ５の巻回軸とは、略平行である。

他のインダクタＬ８〜Ｌ１３もまた、要求仕様に応じたインダクタンス値やサイズを有する横巻き型チップインダクタンスである。

また、本実施形態では、インダクタＬ８，Ｌ９は、インダクタＬ２，Ｌ３と同様に、両インダクタＬ８，Ｌ９の巻回軸が略直交するように、面Ｓ１上に実装される。インダクタＬ４，Ｌ５，Ｌ１０，Ｌ１１は、それぞれの巻回軸が巻回軸Ａ２等と略平行となるように実装される。インダクタＬ１２，Ｌ３は、それぞれの巻回軸が巻回軸Ａ３と略平行となるように、面Ｓ１上に実装される。

また、分波器１の完成品を回路基板９に表面実装するために、表面実装機（図示せず）が用いられる。この表面実装機は、供給装置（図示せず）から供給された分波器１の完成品を、自身に備わるノズルにより吸着し、吸着した分波器１を回路基板９上の定められた位置に実装する。そのために、積層体３の面Ｓ１の略中央部分、より具体的には面Ｓ１の対角線同士の交差点近傍には、直径が２００μｍ程度の吸着エリアＡが規定されている。なお、図２Ａ中、吸着エリアＡは、仮想的な点線の円で囲まれたエリアである。インダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３は、予め規定されている吸着エリアＡの内部には実装されずに、吸着エリアＡ外に実装される。

また、分波器１の回路基板９への実装精度を高めるために、面Ｓ１の所定位置、例えば面Ｓ１上のｘ軸正方向端部に、認識マークＩが描かれている。表面実装機は、供給装置により供給された分波器１をカメラで撮影して、撮影画像に写っている認識マークＩを基準として、ノズルによる吸着位置を正確に決定する。

次に、図４Ａ〜図４Ｄを参照して、積層体３の内部または表面に設けられたＬＰＦ５の構成要素について説明する。図４Ａ〜図４Ｄでは、ＬＰＦ５の構成要素を区別するために、各基材層Ｍのｙ軸正方向側には一点鎖線で仮想的な枠αが示され、この枠α内にＬＰＦ５の構成要素が示されている。また、枠αに対しｙ軸の負方向側には二点鎖線で仮想的な枠βが示されている。この枠β内にはＨＰＦ７の構成要素が示されている。

まず、図４Ａ最上段右側には、その左側に示すインダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３の実装のために面Ｓ１に形成された二個一対のランド電極（ハッチングを付けた部分を参照）が示される。各ランド電極は、例えば銅のような導電性材料で形成される。

次に、共通入力端子Ｐ_inは、図４Ｄに明示されるように、基材層Ｍ１９においてｚ軸の負方向側（要するに、基材層Ｍ１９の背面側）にある第二面Ｓ２に形成される。より具体的には、面Ｓ２におけるｘ軸の負方向側であって、かつｙ軸方向の略中央の部分に、共通入力端子Ｐ_inが形成される。この共通入力端子Ｐ_inは、基材層Ｍ１７〜Ｍ１９を貫通するビア導体を介して、インダクタＬ１の一方端と接続される。各ビア導体は、例えば銅のような導電性材料からなる。また、各ビア導体は、対応する基材層Ｍをｚ軸方向に貫通する孔内に形成されており、異なる基材層Ｍに形成される導体と接合する。なお、ビア導体は、図４Ａ〜図４Ｄでは、”・”（点）で示されるが、図の見易さの観点から、各ビア導体には参照符号を付けていない。

インダクタＬ１は、インダクタＬ２等と比較して小さなインダクタンス値を有していればよいため、積層体３の内部に形成されている。より具体的には、インダクタＬ１は、図４Ｃ，図４Ｄに明示されるように、基材層Ｍ１４〜Ｍ１７の上面に一つずつ形成された線状パターン導体と、これらを直列に接続するビア導体と、を含んでおり、ｚ軸に平行な巻回軸の周りを旋回しつつ、ｚ軸方向に進行するような螺旋形状を有するヘリカルコイルである。このインダクタＬ１の他方端は、ビア導体等を介して、インダクタＬ２の外部電極Ｅ２３と、ＨＰＦ７を構成するコンデンサＣ９（後述）とに電気的に接続される。

また、インダクタＬ２の外部電極Ｅ２４は、ビア導体等を介して、コンデンサＣ５に電気的に接続される。ここで、コンデンサＣ５は、図４Ｃ，図４Ｄに明示されるように、基材層Ｍ１３，Ｍ１５，Ｍ１７の上面に一つずつ形成された平面状パターン導体を含んでいる。より具体的には、これら基材層Ｍ１３，Ｍ１５，Ｍ１７上の平面状パターン導体は、この順番で、いくつかのビア導体を介してインダクタＬ２の外部電極Ｅ２４と接続されると共に、グランド導体Ｇ１〜Ｇ３のいずれか一つまたは二つとｚ軸方向に対向している。また、グランド導体Ｇ１，Ｇ２，Ｇ３は、詳細は後述するが、基材層Ｍ１４，Ｍ１６，Ｍ１８の上面に形成されており、後述のグランド端子Ｐ_GND1，Ｐ_GND2と電気的に接続される。

インダクタＬ３の外部電極Ｅ３４は、インダクタＬ２の外部電極Ｅ２４等と、ビア導体等を介して電気的に接続される。また、コンデンサＣ１は、ビア導体等を用いて、インダクタＬ３と並列接続されるように、積層体３の内部に形成される。本実施形態では、コンデンサＣ１は、図４Ａ，図４Ｂに明示されるように、基材層Ｍ３〜Ｍ８のそれぞれの上面に一つずつ形成された平面状パターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ８のうち、ｚ軸方向に隣り合う二つの基材層（例えば、基材層Ｍ３，Ｍ４）に形成された二つの平面状パターン導体が、一つの基材層を介在した状態でｚ軸方向に対向する。また、基材層Ｍ４，Ｍ６，Ｍ８に形成された平面状パターン導体は、この順番でビア導体を介して接続されると共に、外部電極Ｅ２４，Ｅ３４等と電気的に接続される。また、基材層Ｍ３，Ｍ５，Ｍ７に形成された平面状パターン導体は、この順番でビア導体を介して接続されると共に、インダクタＬ３の外部電極Ｅ３３等と電気的に接続される。

また、インダクタＬ３の外部電極Ｅ３３はさらに、コンデンサＣ６とビア導体等を介して電気的に接続される。ここで、コンデンサＣ６は、図４Ｃ，図４Ｄに明示するように、基材層Ｍ１５，Ｍ１７に一つずつ形成された平面状パターン導体を含んでいる。これら平面状パターン導体は、基材層Ｍ３，Ｍ５，Ｍ７等に形成されたコンデンサＣ１，Ｃ２の平面状パターン導体とビア導体を介して電気的に接続されている。また、基材層Ｍ１５の平面状パターン導体はグランド導体Ｇ１，Ｇ２と、基材層Ｍ１７の平面状パターン導体はグランド導体Ｇ２，Ｇ３と、ｚ軸方向に対向し、これによって、コンデンサＣ６を形成している。

また、インダクタＬ４の外部電極Ｅ４３は、ビア導体等を介してインダクタＬ３の外部電極Ｅ３３と電気的に接続される。また、インダクタＬ４と並列接続されるように、コンデンサＣ２はビア導体等を用いて積層体３の内部に形成される。本実施形態では、コンデンサＣ２は、図４Ａ，図４Ｂに明示されるように、基材層Ｍ３〜Ｍ７のそれぞれの上面に一つずつ形成された平面状パターン導体を含んでいる。より具体的には、基材層Ｍ３〜Ｍ７のうち、ｚ軸方向に隣り合う二つの基材層の平面状パターン導体は、一つの基材層を介してｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７の平面状パターン導体は、この順番で複数のビア導体により電気的に接続されると共に、外部電極Ｅ４３等と電気的に接続される。また、基材層Ｍ４，Ｍ６の平面状パターン導体は、複数のビア導体を介して、外部電極Ｅ４４等と電気的に接続される。

また、インダクタＬ４の外部電極Ｅ４４はさらに、ビア導体等を介して、コンデンサＣ７の一方端と接続される。ここで、コンデンサＣ７は、図４Ｃ，図４Ｄに明示するように、基材層Ｍ１５，Ｍ１７の上面に一つずつ形成された平面状パターン導体を含んでいる。具体的には、基材層Ｍ１５の平面状パターン導体はグランド導体Ｇ１，Ｇ２と、また、基材層Ｍ１７の平面状パターン導体はグランド導体Ｇ２，Ｇ３と、ｚ軸方向に対向する。また、これら平面状パターン導体は複数のビア導体により、外部電極Ｅ４４等と電気的に接続される。

また、インダクタＬ５の外部電極Ｅ５３は、ビア導体等を介して、インダクタＬ４の外部電極Ｅ４４と接続される。また、コンデンサＣ３は、複数のビア導体等を用いてインダクタＬ５と並列接続されるように、積層体３の内部に形成される。本実施形態では、コンデンサＣ３は、図４Ａ，図４Ｂに明示されるように、基材層Ｍ３〜Ｍ８のそれぞれの上面に一つずつ形成された平面状パターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ８のうち、ｚ軸方向に隣り合う二つの基材層（例えば、基材層Ｍ３，Ｍ４）に形成された二つの平面状パターン導体が、一つの基材層を介在した状態でｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７に形成された平面状パターン導体は、この記載順に複数のビア導体により接続されるとともに、外部電極Ｅ５３と電気的に接続される。また、基材層Ｍ４，Ｍ６，Ｍ８に形成された平面状パターン導体は、この記載順に複数のビア導体により接続されるとともに、外部電極Ｅ５４と電気的に接続される。

また、インダクタＬ５の外部電極Ｅ５４は、複数のビア導体等を介して、コンデンサＣ８の一方端と接続される。コンデンサＣ８は、図４Ｃ，図４Ｄに明示されるように、基材層Ｍ１３，Ｍ１５，Ｍ１７の上面に一つずつ形成された平面状パターン導体を含んでいる。これら平面状パターン導体は、グランド導体Ｇ１〜Ｇ３のいずれか一つまたは二つとｚ軸方向に対向する。また、基材層Ｍ１３，Ｍ１５，Ｍ１７の平面状パターン導体は、この記載順に複数のビア導体により接続されるとともに、インダクタＬ５の外部電極Ｅ５４等と電気的に接続される。

また、上記外部電極Ｅ５４はさらに、ビア導体等を介して、インダクタＬ６の一方端とも接続される。インダクタＬ６は、インダクタＬ２等と比較して小さなインダクタンス値で足りるため、積層体３内に形成されている。このようなインダクタＬ６は、図４Ａの上から二段目において仮想的な点線楕円で囲まれた部分であって、基材層Ｍ２の上面に形成された線状導体パターンである。このインダクタＬ６の他方端は、複数のビア導体等を介して出力端子Ｐ_out1等と電気的に接続される。なお、基材層Ｍ２の上面には、インダクタＬ６に加え、基材層Ｍ２の上面には、面Ｓ１に実装されたインダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３と、積層体３内に設けられるインダクタＬ１，Ｌ６やコンデンサＣ１〜Ｃ１８等とを接続するために、いくつかの配線導体が形成されている。

また、上記インダクタＬ６と並列接続されるように、コンデンサＣ４が積層体３の内部に形成される。より具体的には、コンデンサＣ４は、図４Ａ，図４Ｂに明示されるように、基材層Ｍ３〜Ｍ９のそれぞれの上面に一つずつ形成された平面状パターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ９のうちｚ軸方向に隣り合う基材層に形成された二つの平面状パターン導体が基材層を介してｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体は、この記載順にビア導体により接続されると共に、インダクタＬ６の一方端等と電気的に接続される。また、基材層Ｍ４，Ｍ６，Ｍ８に形成された平面状パターン導体は、この記載順に複数のビア導体により接続されると共に、インダクタＬ６の他方端等と電気的に接続される。

上記の通り、グランド導体Ｇ１，Ｇ２，Ｇ３は、図４Ｃ，図４Ｄに明示するように、基材層Ｍ１４，Ｍ１６，Ｍ１８の上面に形成された平面状パターン導体である。グランド導体Ｇ１は単体で、基材層Ｍ１３，Ｍ１５のいずれかに形成されたコンデンサＣ５〜Ｃ８の平面状パターン導体とｚ軸方向に対向するとともに、ｘ軸方向に延在している。また、グランド導体Ｇ２，Ｇ３もまた、グランド導体Ｇ１と同様に、ｚ軸方向に隣り合う基材層Ｍに形成されたコンデンサＣ５〜Ｃ８のパターン導体とｚ軸方向に対向するとともに、ｘ軸方向に延在している。

また、グランド導体Ｇ１，Ｇ２，Ｇ３は、この記載順にビア導体を介してｚ軸方向に並ぶように接続されている。本実施形態では、基材層Ｍ１４においてグランド導体Ｇ１の直下であってｘ軸方向位置が相違する四か所には合計五個のビア導体が設けられている。また、基材層Ｍ１６，Ｍ１８には、基材層Ｍ１４のビア導***置とｘｙ平面上で同じ位置に五個のビア導体が設けられている。また、グランド導体Ｇ３は、基材層Ｍ１８，Ｍ１９におけるｘ軸方向両端に設けられたビア導体を介して、積層体３の面Ｓ２においてｘ軸方向両端に設けられたグランド端子Ｐ_GND1，Ｐ_GND2と接続されている。以上のように、ｘ軸方向に多くのビア導体を設けることで、グランド導体Ｇ１〜Ｇ３上の電流がｘ軸方向に流れることを低減している。その結果、グランド導体Ｇ１〜Ｇ３では、ｚ軸方向の電流経路が支配的となり、電流経路長が短縮化される。これによって、グランド導体Ｇ１〜Ｇ３でのインダクタンス成分の発生を抑制している。

出力端子Ｐ_out1は、基材層Ｍ１９の面Ｓ２に形成されている。より具体的には、この面Ｓ２において、ｙ軸方向の正方向側端部であって、かつｘ軸方向の略中央の部分に形成される。この出力端子Ｐ_out1は、インダクタＬ６を構成する線状パターン導体（図４Ａを参照）の他方端と、複数のビア導体を介して接続される。また、面Ｓ２において、出力端子Ｐ_out1を挟んでｘ軸の正方向側および負方向側には、二つのグランド端子Ｐ_GND1，Ｐ_GND2が形成される。なお、上記の通り、この出力端子Ｐ_out1には、外付けのインダクタＬ７が接続される。

次に、積層体３に設けられたＨＰＦ７の構成要素について、図１および図４Ａ〜図４Ｄを参照して詳説する。上述したように、インダクタＬ１にはコンデンサＣ９が接続されている。コンデンサＣ９は、図４Ａ，図４Ｂに明示されるように、各基材層Ｍ３〜Ｍ１０の上面に一つずつ形成された平面状パターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ１０のうちｚ軸方向に隣り合う二つの基材層のパターン導体は、一つの基材層を介してｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体は、この順番にビア導体により接続される共に、インダクタＬ８の外部電極Ｅ８３と電気的に接続される。また、基材層Ｍ４，Ｍ６，Ｍ８，Ｍ１０の平面状パターン導体は、この順番で複数のビア導体により接続されると共に、外部電極Ｅ２３等と接続される。

また、インダクタＬ８の外部電極８４は、コンデンサＣ１４を構成する各平面状パターン導体と、ビア導体等を介して接続される。コンデンサＣ１４は、基材層Ｍ１３，Ｍ１５，Ｍ１７の上面に一つずつ形成された平面状パターン導体を含んでいる。基材層Ｍ１３，Ｍ１５，Ｍ１７の平面状パターン導体は、グランド導体Ｇ５〜Ｇ７のいずれか一つまたは二つとｚ軸方向に対向する。また、これら三つの平面状パターン導体は、この記載順にビア導体により接続されると共に、外部電極Ｅ８４と接続される。ここで、上記インダクタＬ８とコンデンサＣ１４とは直列共振回路７１を構成する。

また、コンデンサＣ１０は、コンデンサＣ９の他方端と接続される。本実施形態では、コンデンサＣ１０は、基材層Ｍ３〜Ｍ９のそれぞれの上面に一つずつ形成されたパターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ９のうちｚ軸方向に隣り合う二つの基材層のパターン導体は、一つの基材層を介してｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体は、この順番にビア導体により接続される共に、コンデンサＣ９を構成する基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体と、外部電極Ｅ８３等とに電気的に接続される。また、基材層Ｍ４，Ｍ６，Ｍ８の平面状パターン導体は、この順番で複数のビア導体により接続されると共に、外部電極Ｅ９３等と接続される。

インダクタＬ９の外部電極Ｅ９４は、複数のビア導体等を介して、コンデンサＣ１５と接続される。このインダクタＬ９とコンデンサＣ１５とにより直列共振回路７２が構成される。コンデンサＣ１５は、基材層Ｍ１１，Ｍ１３，Ｍ１５，Ｍ１７に一つずつ形成された平面状パターン導体からなる。これら平面状パターン導体は、基材層Ｍ１２，Ｍ１４，Ｍ１６，Ｍ１８のいずれかに形成されたグランド導体Ｇ４，Ｇ５，Ｇ６，Ｇ７とｚ軸方向に対向する。また、五つの平面状パターン導体は、複数のビア導体により接続されると共に、外部電極Ｅ９４と電気的に接続される。

コンデンサＣ１１はコンデンサＣ１０等と電気的に接続される。本実施形態では、コンデンサＣ１１は、基材層Ｍ３〜Ｍ９のそれぞれの上面に一つずつ形成されたパターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ９のうちｚ軸方向に隣り合う二つの基材層のパターン導体は、一つの基材層を介してｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体は、この順番にビア導体により接続される共に、次段のコンデンサＣ１２を構成する基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体と、外部電極Ｅ１０３等とに電気的に接続される。また、基材層Ｍ４，Ｍ６，Ｍ８の平面状パターン導体は、この順番で複数のビア導体により接続されると共に、前段のコンデンサＣ１０を構成する基材層Ｍ４，Ｍ６，Ｍ８の平面状パターン導体と、外部電極Ｅ９３等とに電気的に接続される。

インダクタＬ１０の外部電極Ｅ１０４は、ビア導体等を介してコンデンサＣ１６と直列に接続される。このインダクタＬ１０とコンデンサＣ１６とにより直列共振回路７３が構成される。コンデンサＣ１６は、基材層Ｍ１１，Ｍ１３，Ｍ１５，Ｍ１７に一つずつ形成された平面状パターン導体を含んでいる。これら平面状パターン導体は、グランド導体Ｇ４，Ｇ５，Ｇ６，Ｇ７のいずれか一つまたは二つとｚ軸方向に対向する。また、これら平面状パターン導体は、複数のビア導体により直列に接続されると共に、外部電極Ｅ１０４と電気的に接続される。

コンデンサＣ１２は、上記コンデンサＣ１１およびインダクタＬ１０等と電気的に接続されている。本実施形態では、コンデンサＣ１２は、基材層Ｍ３〜Ｍ９のそれぞれの上面に一つずつ形成されたパターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ９のうちｚ軸方向に隣り合う二つの基材層のパターン導体は、一つの基材層を介してｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体は、この順番にビア導体により接続される共に、コンデンサＣ１１を構成する基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体と、外部電極Ｅ１０３等とに電気的に接続される。また、基材層Ｍ４，Ｍ６，Ｍ８の平面状パターン導体は、この順番で複数のビア導体により接続されると共に、次段のコンデンサＣ１３を構成する基材層Ｍ４，Ｍ６，Ｍ８の平面状パターン導体と、外部電極Ｅ１１３等とに電気的に接続される。

インダクタＬ１１の外部電極Ｅ１１３は、ビア導体等を介して、上記コンデンサＣ１２等と接続されている。また、このインダクタＬ１１の外部電極Ｅ１１４は、ビア導体等を介してコンデンサＣ１７と電気的に接続されている。このインダクタＬ１１とコンデンサＣ１７とにより直列共振回路７４が構成される。コンデンサＣ１７は、基材層Ｍ１１，Ｍ１３，Ｍ１５，Ｍ１７に一つずつ形成された平面状パターン導体を含んでいる。これら平面状パターン導体は、グランド導体Ｇ４，Ｇ５，Ｇ６，Ｇ７のいずれか一つまたは二つとｚ軸方向に対向する。また、これら平面状パターン導体は、複数のビア導体により直列に接続されると共に、外部電極Ｅ１１４と電気的に接続される。

コンデンサＣ１３は、上記コンデンサＣ１２およびインダクタＬ１１等と電気的に接続されている。本実施形態では、コンデンサＣ１３は、基材層Ｍ３〜Ｍ９のそれぞれの上面に一つずつ形成されたパターン導体を含んでいる。より具体的には、これら基材層Ｍ３〜Ｍ９のうちｚ軸方向に隣り合う二つの基材層のパターン導体は、一つの基材層を介してｚ軸方向に対向する。また、基材層Ｍ３，Ｍ５，Ｍ７，Ｍ９の平面状パターン導体は、この順番にビア導体により接続される共に、インダクタＬ１２の外部電極１２３等に電気的に接続される。また、基材層Ｍ４，Ｍ６，Ｍ８の平面状パターン導体は、この順番で複数のビア導体により接続されると共に、コンデンサＣ１２を構成する基材層Ｍ４，Ｍ６，Ｍ８の平面状パターン導体と、外部電極Ｅ１１３等とに電気的に接続される。

インダクタＬ１２の外部電極Ｅ１２４は、ビア導体等を介して、後段のインダクタＬ１３およびコンデンサＣ１８と、出力端子Ｐ_out2とに電気的に接続されている。このインダクタＬ１３とコンデンサＣ１８とにより並列共振回路７５が構成される。コンデンサＣ１８は、図４Ａ，図４Ｂに明示されるように、基材層Ｍ４〜Ｍ６に一つずつ形成された平面状パターン導体を含んでいる。基材層Ｍ５の平面状パターン導体は、基材層Ｍ４，Ｍ６の平面状パターン導体とｚ軸方向に対向する。また、基材層Ｍ４，Ｍ６の平面状パターン導体は、複数のビア導体により接続されると共に、配線導体等を介して出力端子Ｐ_out2と電気的に接続される。また、基材層Ｍ５の平面状パターン導体は、複数のビア等を介してグランド端子Ｐ_GND3と電気的に接続される。

インダクタＬ１３は、コンデンサＣ１８と並列接続される。具体的には、インダクタＬ１３の外部電極Ｅ１３３は、コンデンサＣ１８を構成する平面状パターン導体であって基材層Ｍ４，Ｍ６の平面状パターン導体と電気的に接続される。また、インダクタＬ１３の外部電極１３４は、複数のビア導体と、基材層Ｍ５に形成されたコンデンサＣ１８の平面状パターン導体とを介してグランド端子Ｐ_GND3と電気的に接続される。

上記の通り、グランド導体Ｇ４，Ｇ５，Ｇ６，Ｇ７は、図４Ｃ，図４Ｄに明示するように、基材層Ｍ１２，Ｍ１４，Ｍ１６，Ｍ１８の上面に形成された平面状パターン導体である。グランド導体Ｇ４は単体で、上記の通り、基材層Ｍ１１，Ｍ１３のいずれかに形成されたコンデンサＣ１５〜Ｃ１７の平面状パターン導体とｚ軸方向に対向するように形成されている。また、他のグランド導体Ｇ５〜Ｇ７もまた、ｚ軸方向に隣り合う基材層Ｍに形成されたコンデンサＣ１４〜Ｃ１７のパターン導体とｚ軸方向に対向するように形成されている。また、グランド導体Ｇ５〜Ｇ７は、この記載順にビア導体を介してｚ軸方向に直列になるよう接続されるとともに、ｘ軸方向両端のビア導体を介してグランド端子Ｐ_GND3と電気的に接続されている。

出力端子Ｐ_out2は、基材層Ｍ１９の面Ｓ２に形成されている。より具体的には、この面Ｓ２において、ｙ軸方向の負方向側端部であって、かつｘ軸方向の略中央の部分に形成される。この出力端子Ｐ_out2は、インダクタＬ１２の外部電極Ｅ１２４等と、複数のビア導体等を介して接続される。また、面Ｓ２において、出力端子Ｐ_out2を挟んでｘ軸の正方向側および負方向側には、二つのグランド端子Ｐ_GND3が形成される。また、面Ｓ２において、ｘ軸の正方向側端部であって、ｙ軸方向の略中央の部分には、別のグランド端子Ｐ_GND3が形成されている。

（ローパスフィルタ・分波器の製造方法）
次に、上記分波器１の製造方法について説明する。まず、積層体３が作製される。より詳細には、Ａｌ₂Ｏ₃とＣｅＯ₃とＢａ₂Ｔｉ₄Ｏ₁₂とＣａ−Ａｌ−Ｂ−Ｓｉ系ガラス粉末と
を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、セラミック粉末を得る。なお、積層体を構成する誘電体材料については特に限定されず、合成樹脂または誘電体セラミックスなどを用いることも可能である。

所望のセラミック粉末に対して結合剤と可塑剤、湿潤材、分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、シート状に形成して乾燥させ、各基材層Ｍとなるべきセラミックグリーンシートを得る。

次に、各セラミックグリーンシートには、レーザや打ち抜きプレスを利用して、ビア導体用のスルーホールが形成され、これらスルーホール内に、例えば銅等を主成分とする金属からなる電極ペーストが充填される。このようなセラミックグリーンシートは、所望枚数（本実施形態では基材層Ｍ１〜Ｍ１９の十九枚）積層される。

次に、各セラミックグリーンシートの一方の主面上には、銅等の金属を主成分とするとする導電性ペーストがスクリーン印刷法やフォトリソグラフィ法などの方法で塗布されることにより、各種電極、各種パターン導体が形成される。

次に、セラミックグリーンシートの積層体はまとめて加圧接着された後、焼成される。その後、インダクタＬ２〜Ｌ１３が積層体３の上面に実装される。その後、個々の積層体３のサイズにダイシングされ、分波器１が完成する。

（ローパスフィルタ・分波器の主な作用・効果）
上記の通り、グランド導体Ｇ１〜Ｇ３ではｚ軸方向の電流経路が支配的となると共に、グランド導体Ｇ１〜Ｇ３とグランド端子Ｐ_GND1〜Ｐ_GND3とのｚ軸方向距離を極力縮めているため、電流経路長が短縮化される。これによって、グランド導体Ｇ１〜Ｇ３でのインダクタンス成分の発生を抑制している。また、基材層Ｍ１０が約３００μｍの厚さを有するため、コンデンサＣ１〜Ｃ４のいずれかとグランド導体Ｇ１との間に浮遊容量が発生することを抑制している。これによって、グランド導体Ｇ１〜Ｇ３での電位変動を抑えることが可能となり、その結果、図５Ａ，図５Ｂにて実線で示すＬＰＦ５の通過帯域の近傍に現れる減衰極で十分な減衰量（例えば、−７０ｄＢ以下）を得ることが出来る。なお、同様の技術的効果は、ＨＰＦ７にも当てはまる。

また、ＬＰＦ５の通過帯域特性において減衰極からの跳ね返りはインダクタＬ２，Ｌ３の磁気結合の度合いに起因する。具体的には、磁気結合が強い程、跳ね返りが大きくなる。そこで、分波器１またはＬＰＦ５において、入力端子Ｐ_inから出力端子Ｐ_out1に至る直列腕上にはインダクタＬ１〜Ｌ６が設けられる。このうち、インダクタＬ２〜Ｌ６は積層体３の面Ｓ１に実装される。かかるインダクタＬ２〜Ｌ６のうち、入力周波数多重信号の信号経路上で、入力端子Ｐ_inに最も近いインダクタＬ２の巻回軸Ａ２と、その次に近いインダクタＬ３の巻回軸Ａ３とが互いに略直交する（図３を参照）。その結果、インダクタＬ２，Ｌ３の一方で発生した磁束が、他方のインダクタの全てのターン（つまり、巻き始めのターンから巻き終わりのターンまで）を貫かないようにすることができ、インダクタＬ２，Ｌ３間の磁気結合を弱めることが可能となる。その結果、インダクタＬ２，Ｌ３同士を近接させても、減衰極に起因する跳ね返りを抑えることが可能となり、図５Ａ，図５Ｂに例示するように、約９０ＭＨｚに現れる減衰極よりも高周波数側の広帯域で十分な減衰量を確保している。同様の技術的効果はＨＰＦ７でも当てはまる。

また、上記の通り、本実施形態では、インダクタＬ７は積層体３の外部に設けられる。積層体３にはサイズ面で制約がある場合があり、それゆえ、積層体３に実装される素子数に限界がある場合がある。かかる素子数の制限により、ＬＰＦ５の特性（例えば、通過帯域特性、通過帯域近傍の減衰極の周波数位置および減衰量）が要求仕様を満たさない場合がある。本実施形態では、外付けのインダクタＬ７により素子数を補い、これによって、ＬＰＦ５の特性改善を図っている。具体的には、ＬＰＦ５の特性は、概ね、インダクタＬ１〜Ｌ７の値やコンデンサＣ１〜Ｃ８の値により定まるが、外付けインダクタＬ７により、減衰極の周波数位置および減衰量等を調整している。

また、分波器１またはＬＰＦ５によれば、図２に示すように、面Ｓ１上の予め定められた部分（本実施形態では、中央部分）に表面実装機の吸着エリアＡが設けられ、面Ｓ１上の予め定められた部分（本実施形態では、ｘ軸正方向端部）には認識マークＩが描かれている。この吸着エリアＡおよび認識マークＩの組み合わせにより、表面実装機が吸着位置を正確に決定することができる。これに加えて、面Ｓ１上に吸着エリアＡを設けることで、インダクタＬ２〜Ｌ１３を樹脂等で封止する必要が無くなるため、分波器１またはＬＰＦ５を低背化することが可能となる。

また、分波器１またはＬＰＦ５によれば、減衰極Ｐ１，Ｐ２における減衰量を大きくすることができる。より詳細には、減衰極Ｐ１，Ｐ２はそれぞれ、図１に示す並列共振回路５２，５１により形成されている。そして、並列共振回路５２に含まれるインダクタＬ４と並列共振回路５１に含まれるインダクタＬ３との磁気結合が強くなると、減衰極Ｐ１，Ｐ２における減衰量が小さくなる。そこで、分波器１またはＬＰＦ５によれば、最も低い共振周波数を有する並列共振回路５２に含まれるインダクタＬ４の巻回軸と、二番目に低い共振周波数を有する並列共振回路５１に含まれるインダクタＬ３の巻回軸とは、略直交している。これにより、インダクタＬ３とインダクタＬ４との磁気結合を弱くすることができる。その結果、減衰極Ｐ１，Ｐ２における減衰量が大きくなる。

また、分波器１またはＬＰＦ５によれば、減衰極Ｐ２と減衰極Ｐ３との間における通過帯域特性の跳ね上がりを抑制できる。より詳細には、減衰極Ｐ３は、並列共振回路５３により形成されている。そして、並列共振回路５３に含まれるインダクタＬ５と並列共振回路５２に含まれるインダクタＬ４との磁気結合が弱くなると、減衰極Ｐ２と減衰極Ｐ３との間における通過帯域特性が跳ね上がる。そこで、分波器１またはＬＰＦ５によれば、最も低い共振周波数を有する並列共振回路５２に含まれるインダクタＬ４の巻回軸と、三番目に低い共振周波数を有する並列共振回路５３に含まれるインダクタＬ５の巻回軸とは、略平行である。これにより、インダクタＬ４とインダクタＬ５との磁気結合を強くすることができる。その結果、減衰極Ｐ２と減衰極Ｐ３との間における通過帯域特性の跳ね上がりが抑制される。

（ローパスフィルタ・分波器の他の作用・効果）
インダクタＬ２〜Ｌ１３は、巻線型チップインダクタであって、基材層Ｍ１（つまり、積層体３）の面Ｓ１に実装されている。巻線型チップインダクタは、積層体３内にパターン導体で構成されるインダクタと比較すると、Ｌ値およびＱ値を大きくし易い。これにより、ＬＰＦ５、ひいては分波器１のＱ値を高めることが可能となる。また、インダクタＬ２〜Ｌ１３は表面実装型であるため、積層体３へ簡単に実装可能である。

また、共通入力端子Ｐ_inの直後であって、ＬＰＦ５およびＨＰＦ７の直列腕にインダクタＬ１が挿入されている。これにより、ＬＰＦ５およびＨＰＦ７それぞれのインピーダンスが大きくなる。その結果、分波器１のリターンロスを抑制することが可能となる。特に、ＨＰＦ７における通過帯域でのリターンロスを抑制することが可能となる。

また、上記分波器１によれば、積層体３には、少なくともコンデンサＣ１〜Ｃ１８が設けられる。これにより、不所望な浮遊容量が発生して、高周波特性を劣化させる場合がある。そこで、本実施形態では、ＨＰＦ７において出力端子Ｐ_out2の直前には、インダクタＬ１２と、コンデンサＣ１８およびインダクタＬ１３とを含む位相調整回路を挿入して、高周波特性の劣化を抑制すると共に、ＨＰＦ７の通過帯域を広げつつ出力インピーダンスを合わせることが可能となる。

また、上記分波器１によれば、例えば、ＬＰＦ５側の第一グランド導体Ｇ１と、ＨＰＦ７側の第二グランド導体Ｇ５とは、同一基材層Ｍ１４（図４Ｃを参照）に形成されてはいるが、互いに分離して設けられている。ここで、もしＬＰＦ５およびＨＰＦ７がグランド導体を共用すると、ＬＰＦ５およびＨＰＦ７に相互に干渉しあってしまう。このような干渉を避けるため、ＬＰＦ５側の第一グランド導体Ｇ１〜Ｇ３と、ＨＰＦ７側の第二グランド導体Ｇ４〜Ｇ７とは、互いに分離して設けられている。

また、上記説明および図４Ａ〜図４Ｄから明らかなように、グランド導体Ｇ１〜Ｇ３は、コンデンサＣ１〜Ｃ４を基準として、積層体３の面Ｓ２に形成されたグランド端子Ｐ_GND1〜Ｐ_GND3に近接して設けられる。この構成により、グランド導体Ｇ１〜Ｇ３とグランド端子Ｐ_GND1〜Ｐ_GND3との間の距離を小さくできるため、余分なインダクタンス成分の発生を抑えることが可能となる。

（第１の変形例）
以下に、第１の変形例に係る分波器１ａ及びＬＰＦ５ａについて図６を参照しながら説明する。

分波器１ａ及びＬＰＦ５ａは、コンデンサＣ１がチップ型コンデンサである点において分波器１及びＬＰＦ５と相違する。より詳細には、コンデンサＣ１は、基材層Ｍ１においてｚ軸方向の正方向側の面（つまり、積層体３の上面）Ｓ１に実装される。更に、コンデンサＣ１は、巻回軸が互いに直交する二つのインダクタＬ３とインダクタＬ４との間に配置されている。

以上のような分波器１ａ又はＬＰＦ５ａによれば、インダクタＬ３とインダクタＬ４とが磁気結合することがより効果的に抑制される。更に、コンデンサＣ１の一方の電極はグランドに接続されている。よって、コンデンサＣ１がインダクタＬ３とインダクタＬ４との間に配置されることにより、インダクタＬ３とインダクタＬ４とが電界結合することが抑制される。

なお、分波器１ａ及びＬＰＦ５ａにおいて、コンデンサＣ２〜Ｃ４，Ｃ１４〜Ｃ１８がチップ型コンデンサにより構成されていてもよい。この場合、コンデンサＣ１ではなく、コンデンサＣ２〜Ｃ４，Ｃ１４〜Ｃ１８のいずれかがインダクタＬ３とインダクタＬ４との間に配置されてもよい。

（第２の変形例）
以下に、第２の変形例に係る分波器１ｂ及びＬＰＦ５ｂについて図７を参照しながら説明する。

分波器１ｂ及びＬＰＦ５ｂは、コンデンサＣ１〜Ｃ３がチップ型コンデンサである点において分波器１及びＬＰＦ５と相違する。より詳細には、コンデンサＣ１〜Ｃ３は、基材層Ｍ１においてｚ軸方向の正方向側の面（つまり、積層体３の上面）Ｓ１に実装される。更に、コンデンサＣ１〜Ｃ３は、ローパスフィルタＬＰＦの並列共振回路５１〜５４に含まれるインダクタＬ３〜Ｌ５とハイパスフィルタＨＰＦの直列共振回路７１〜７４に含まれるインダクタＬ８〜Ｌ１１との間に配置されている。

以上のような分波器１ｂ又はＬＰＦ５ｂによれば、インダクタＬ３〜Ｌ５とインダクタＬ８〜Ｌ１１とが磁気結合することがより効果的に抑制される。

なお、分波器１ｂ及びＬＰＦ５ｂにおいて、コンデンサＣ４，Ｃ１４〜Ｃ１８がチップ型コンデンサにより構成されていてもよい。この場合、コンデンサＣ１〜Ｃ３ではなく、コンデンサＣ４，Ｃ１４〜Ｃ１８のいずれかがインダクタＬ３〜Ｌ５とインダクタＬ８〜Ｌ１１との間に配置されてもよい。

なお、インダクタＬ３〜Ｌ５とインダクタＬ８〜Ｌ１１との間に配置されるインダクタの数は、３つに限らず、１つ又は２つであってもよいし、４つ以上であってもよい。

（付記１）
なお、図３に示す通り、インダクタＬ２には外部電極Ｅ２３から外部電極Ｅ２４に向けて信号が伝送され、インダクタＬ３には外部電極Ｅ３３から外部電極Ｅ３４に向けて信号が伝送される。しかし、これに限らず、インダクタＬ２，Ｌ３のいずれかを面Ｓ１上でｚ軸周りに１８０°回転させても構わない。

（付記２）
また、上記実施形態では、各基材層Ｍは例示的にＬＴＣＣのようなセラミックスからなるとして説明した。しかし、これに限らず、各基材層Ｍは、樹脂からなっていても構わない。

（付記３）
また、上記実施形態では、全てのインダクタＬ２〜Ｌ５，Ｌ８〜Ｌ１３が横巻き型のチップインダクタであるとして説明した。しかし、これに限らず、巻回軸が直交する二つのインダクタＬ２，Ｌ３のいずれか一方が横巻き型で、いずれか他方が縦巻き型でも構わない。

（付記４）
また、上記実施形態では、インダクタＬ２，Ｌ３のインダクタンス値、サイズ等が異なるとして説明した。しかし、分波器１の要求仕様によっては、インダクタＬ３は、インダクタＬ２と同じインダクタンス値または同じサイズを有していても構わない。

（付記５）
また、上記実施形態では、インダクタＬ２が並列共振回路５１に対して直列腕上で前置されるとして説明した。しかし、分波器１の要求仕様によっては、インダクタＬ２は省略されても構わない。この場合、他のインダクタ（例えば、インダクタＬ４）が、インダクタＬ３の巻回軸Ａ３と直交するよう配置される。

（付記６）
分波器１，１ａ，１ｂ及びＬＰＦ５，５ａ，５ｂの構成を任意に組み合わせてもよい。

本発明に係る有極型ローパスフィルタおよび分波器は、より小型化可能であり、分波器、共振器、バラン等に好適である。

１，１ａ，１ｂ 分波器
３ 積層体
Ｍ１〜Ｍ１９ 基材層
５，５ａ，５ｂ 有極型ローパスフィルタ
５１〜５４ 並列共振回路
７ ハイパスフィルタ
７１〜７５ 直列共振回路
Ｃ１〜Ｃ１８ コンデンサ
Ｌ１〜Ｌ１３ インダクタ
Ｇ１〜Ｇ７ グランド導体

Claims (15)

1. 積層体と、
   前記積層体の第二面に形成された入力端子、出力端子およびグランド端子と、
   前記入力端子と前記出力端子を結ぶ直列腕に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、
   前記直列腕とグランド端子とを結ぶ並列腕に接続されたコンデンサと、を備え、
   前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する、有極型ローパスフィルタ。
2. 積層体と、
   前記積層体の第二面に形成された入力端子、出力端子およびグランド端子と、
   前記入力端子と前記出力端子を結ぶ直列腕に接続された少なくとも一つのインダクタと、
   前記直列腕上であって前記少なくとも一つのインダクタの後段に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、
   前記直列腕とグランド端子とを結ぶ並列腕に接続されたコンデンサと、を備え、
   前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する、有極型ローパスフィルタ。
3. 前記積層体の第一面に実装される巻線型インダクタのうち、前記入力端子への入力信号の経路上で前記入力端子に最も近接するインダクタおよび次に近接するインダクタの各巻回軸が互いに略直交する、請求項１または２に記載の有極型ローパスフィルタ。
4. 前記積層体の外部に設けられたインダクタであって、前記出力端子に電気的に接続されたインダクタを、さらに備える、請求項１〜３のいずれかに記載の有極型ローパスフィルタ。
5. 前記積層体の第一面の中央部分には、表面実装機のノズルによる吸着エリアが規定されており、
   前記積層体の第一面上に設けられた各巻線型インダクタは、前記吸着エリア外に実装される、請求項１〜４のいずれかに記載の有極型ローパスフィルタ。
6. 前記複数の並列共振回路の内の最も低い共振周波数を有する第一の並列共振回路に含まれる第一の巻線型インダクタの巻回軸と、該複数の並列共振回路の内の二番目に低い共振周波数を有する第二の並列共振回路に含まれる第二の巻線型インダクタの巻回軸とは、略直交していること、
   を特徴とする請求項１〜５のいずれかに記載の有極型ローパスフィルタ。
7. 前記複数の並列共振回路の内の最も低い共振周波数を有する第一の並列共振回路に含まれる第一の巻線型インダクタの巻回軸と、該複数の並列共振回路の内の三番目に低い共振周波数を有する第三の並列共振回路に含まれる第三の巻線型インダクタの巻回軸とは、略平行であること、
   を特徴とする請求項６に記載の有極型ローパスフィルタ。
8. 前記複数の並列共振回路に含まれる少なくとも一つのコンデンサは、前記積層体の第一面上に実装されるチップ型コンデンサであり、
   前記チップ型コンデンサは、巻回軸が略直交する二つの巻線型インダクタの間に配置されていること、
   を特徴とする請求項１〜７のいずれかに記載の有極型ローパスフィルタ。
9. 積層体と、
   前記積層体の第二面に形成された入力端子、第一出力端子および第一グランド端子と、
   前記積層体において、前記入力端子および前記第一出力端子の間に設けられた有極型ローパスフィルタと、
   前記積層体の第二面に形成された第二出力端子および第二グランド端子と、
   前記積層体において、前記入力端子および前記第二出力端子の間に設けられたハイパスフィルタであって、コンデンサとインダクタとを含むハイパスフィルタと、を備えた分波器であって、
   前記有極型ローパスフィルタは、
   前記入力端子と前記第一出力端子を結ぶ直列腕に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、
   前記直列腕とグランド端子とを結ぶ並列腕に接続されたコンデンサと、を含んでおり、
   前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する、分波器。
10. 積層体と、
    前記積層体の第二面に形成された入力端子、第一出力端子および第一グランド端子と、
    前記積層体において、前記入力端子および前記第一出力端子の間に設けられた有極型ローパスフィルタと、
    前記積層体の第二面に形成された第二出力端子および第二グランド端子と、
    前記積層体において、前記入力端子および前記第二出力端子の間に設けられたハイパスフィルタであって、コンデンサとインダクタとを含むハイパスフィルタと、を備えた分波器であって、
    前記有極型ローパスフィルタは、
    前記入力端子と前記第一出力端子を結ぶ直列腕に接続された少なくとも一つのインダクタと、
    前記直列腕に接続された複数の並列共振回路であって、コンデンサおよびインダクタを含む複数の並列共振回路と、
    前記直列腕と前記第一グランド端子とを結ぶ並列腕に接続されたコンデンサと、を備え、
    前記直列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する、分波器。
11. 前記ハイパスフィルタは、
    前記入力端子と前記第二出力端子を結ぶ直列腕に接続された複数のコンデンサと、
    前記直列腕と前記第二グランド端子とを結ぶ複数の並列腕のそれぞれに設けられた複数の直列共振回路であって、コンデンサとインダクタを含む複数の直列共振回路と、を備え、
    前記複数の並列腕に設けられた少なくとも二つのインダクタは、前記積層体の第一面上に実装される巻線型インダクタであって、該巻線型インダクタの各巻回軸は略直交する、請求項９または１０に記載の分波器。
12. 前記積層体の第一面の中央部分には、表面実装機のノズルによる吸着エリアが規定されており、
    前記積層体の第一面上に設けられた各巻線型インダクタは、前記吸着エリア外に実装される、請求項９〜１１のいずれかに記載の分波器。
13. 前記有極型ローパスフィルタの前記複数の並列共振回路又は前記ハイパスフィルタに含まれる前記複数の直列共振回路に含まれる少なくとも一つのコンデンサは、前記積層体の第一面上に実装されるチップ型コンデンサであり、
    前記チップ型コンデンサは、前記有極型ローパスフィルタの前記直列共振回路に含まれる巻線型インダクタと、前記ハイパスフィルタの前記直列共振回路に含まれる巻線インダクタとの間に配置されていること、
    を特徴とする請求項１１に記載の分波器。
14. 前記複数の並列共振回路の内の最も低い共振周波数を有する第一の並列共振回路に含まれる第一の巻線型インダクタの巻回軸と、該複数の並列共振回路の内の二番目に低い共振周波数を有する第二の並列共振回路に含まれる第二の巻線型インダクタの巻回軸とは、略直交していること、
    を特徴とする請求項９〜１３のいずれかに記載の分波器。
15. 前記複数の並列共振回路の内の最も低い共振周波数を有する第一の並列共振回路に含まれる第一の巻線型インダクタの巻回軸と、該複数の並列共振回路の内の三番目に低い共振周波数を有する第三の並列共振回路に含まれる第三の巻線型インダクタの巻回軸とは、略平行であること、
    を特徴とする請求項１４に記載の分波器。

Images