JP2005303418A - ダイプレクサ - Google Patents
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Abstract
【課題】 生産性が良く、安価であると共に、薄型で、且つ、ハイパスフィルタ側とローパスフィルタ側との結合を無くして各ポート間のアイソレーションが向上したダイプレクサを提供する。
【解決手段】 本発明のダイプレクサにおいて、多層回路基板20の表面には、低域トラップ回路4と、高域トラップ回路7と、ハイパスフィルタ6及びローパスフィルタ9の各容量素子6b、9bを形成すると共に、多層回路基板の内層には、ハイパスフィルタ6及びローパスフィルタ9の各インダクタンス素子6a、9aを形成したため、多層回路基板20の表面が有効的に活用でき、多層回路基板20の積層数を少なくできて、生産性が良く、安価であると共に、薄型のものが得られる。
【選択図】 図1
【解決手段】 本発明のダイプレクサにおいて、多層回路基板20の表面には、低域トラップ回路4と、高域トラップ回路7と、ハイパスフィルタ6及びローパスフィルタ9の各容量素子6b、9bを形成すると共に、多層回路基板の内層には、ハイパスフィルタ6及びローパスフィルタ9の各インダクタンス素子6a、9aを形成したため、多層回路基板20の表面が有効的に活用でき、多層回路基板20の積層数を少なくできて、生産性が良く、安価であると共に、薄型のものが得られる。
【選択図】 図1
Description
本発明は、移動体通信装置に使用されるダイプレクサに関する。
図7は従来のダイプレクサの回路図、図8は従来のダイプレクサの構成を示す分解斜視図であり、次に、従来のダイプレクサの回路を図7に基づいて説明すると、低域通過フィルタLPFは第1のインダクタL1、第1のコンデンサC11、C12を有し、第1のポートP1と第2のポートP2との間に接続される。
高域通過フィルタHPFは第2のインダクタインダクタL2、第2のコンデンサC21〜C23を有し、第2のポートP2と第3のポートP3との間に接続される。
高域通過フィルタHPFは第2のインダクタインダクタL2、第2のコンデンサC21〜C23を有し、第2のポートP2と第3のポートP3との間に接続される。
次に、従来のダイプレクサの構成を図8に基づいて説明すると、第2、第3及び第6のシート層512、513、516の上面にはコンデンサ電極Cp51、Cp52、コンデンサ電極Cp53、Cp54、コンデンサ電極Cp55、Cp56がそれぞれ形成される。
第4のシート層514の上面にはストリップライン電極St51、St52が形成される。
第5及び第7のシート層515、517の上面にはグランド電極Gp51、グランド電極Gp52がそれぞれ形成される。
また、第2〜第5のシート層512〜515上には、各シート層512〜515を貫通するビアホール電極Vh5が形成される。
第4のシート層514の上面にはストリップライン電極St51、St52が形成される。
第5及び第7のシート層515、517の上面にはグランド電極Gp51、グランド電極Gp52がそれぞれ形成される。
また、第2〜第5のシート層512〜515上には、各シート層512〜515を貫通するビアホール電極Vh5が形成される。
第1〜第7のシート層511〜517が積み重ねられ、一体的に焼結されることにより多層基板51となる。
そして、ストリップライン電極St51とコンデンサ電極Cp51、Cp53、Cp55、及びストリップライン電極St52とコンデンサ電極Cp54、Cp56とはそれぞれ多層基板51の内部にてビアホール電極Vh5で接続される。 また、多層基板51の側面及び表裏面には、コンデンサ電極Cp51に電気的に接続され、第1及び第2のポートP1、P2となる外部端子T51、T52と、コンデンサ電極Cp52に電気的に接続され、第3のポートP3となる外部端子T53と、グランド電極Gp51、Gp52に電気的に接続され、グランド端子となる外部端子T54が形成される。
そして、ストリップライン電極St51とコンデンサ電極Cp51、Cp53、Cp55、及びストリップライン電極St52とコンデンサ電極Cp54、Cp56とはそれぞれ多層基板51の内部にてビアホール電極Vh5で接続される。 また、多層基板51の側面及び表裏面には、コンデンサ電極Cp51に電気的に接続され、第1及び第2のポートP1、P2となる外部端子T51、T52と、コンデンサ電極Cp52に電気的に接続され、第3のポートP3となる外部端子T53と、グランド電極Gp51、Gp52に電気的に接続され、グランド端子となる外部端子T54が形成される。
そして、ストリップライン電極St51、St52で第1及び第2のインダクタL1、L2をそれぞれ形成する。
また、コンデンサ電極Cp51、Cp53で第1のコンデンサC11、コンデンサ電極cp55とグランド電極Gp51、Gp52とで第1のコンデンサC12をそれぞれ形成する。
更に、コンデンサ電極Cp51、Cp54で第2のコンデンサC21、コンデンサ電極Cp52、Cp54で第2のコンデンサc22、コンデンサ電極Cp56とグランド電極Gp51、Gp52とで第2のコンデンサc23をそれぞれ形成する(例えば、特許文献1参照。)。
また、コンデンサ電極Cp51、Cp53で第1のコンデンサC11、コンデンサ電極cp55とグランド電極Gp51、Gp52とで第1のコンデンサC12をそれぞれ形成する。
更に、コンデンサ電極Cp51、Cp54で第2のコンデンサC21、コンデンサ電極Cp52、Cp54で第2のコンデンサc22、コンデンサ電極Cp56とグランド電極Gp51、Gp52とで第2のコンデンサc23をそれぞれ形成する(例えば、特許文献1参照。)。
従来のダイプレクサにおいて、多層基板51の表面には、第1及び第2のポートP1、P2となる外部端子T51、T52と、第3のポートP3となる外部端子T53と、グランド端子となる外部端子T54が形成されると共に、多層基板51の内層には、インダクタやコンデンサが形成されているため、多層基板51の表面の有効度が悪い上に、多層基板51の積層数が多くなって、生産性が悪く、コスト高になると共に、厚型になるという問題がある。
また、ローパスフィルタLPFを構成する第1のインダクタL1とハイパスフィルタHPFを構成する第2のインダクタL2とは、それぞれストリップライン電極St51とストリップラインSt52によって形成されているが、これらストリップラインSt51、St52が第4のシート層514上に隣接して形成されているので相互に結合し合って第1のポートP1と第3のポートP3との間のアイソレーションが低下するという問題がある。
本発明は、生産性が良く、安価であると共に、薄型で、且つ、ハイパスフィルタ側とローパスフィルタ側との結合を無くして各ポート間のアイソレーションが向上したダイプレクサを提供することを目的とする。
上記課題を解決するための第1の解決手段として、所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と前記低域トラップ回路に直列に接続されたハイパスフィルタとからなって、共通端子と第1の入出力端子との間に介挿されたハイパスフィルタ部と、前記所定周波数以下の高域側周波数帯を減衰する高域トラップ回路と前記高域トラップ回路に直列に接続されたローパスフィルタとからなって、共通端子と第2の入出力端子との間に介挿されたローパスフィルタ部と、前記ハイパスフィルタ部、及び前記ローパスフィルタ部を形成する多層回路基板とを備え、前記ハイパスフィルタ、及び前記ローパスフィルタはそれぞれインダクタンス素子と容量素子とを有し、前記多層回路基板の表面には、前記低域トラップ回路と、前記高域トラップ回路と、前記ハイパスフィルタ及び前記ローパスフィルタの各容量素子を形成すると共に、前記多層回路基板の内層には、前記ハイパスフィルタ及び前記ローパスフィルタの各インダクタンス素子を形成した構成とした。
また、第2の解決手段として、前記多層回路基板の表面には、前記低域トラップ回路の容量素子と前記高域トラップ回路の容量素子とが互いに間隔を置いて並設され、前記低域トラップ回路のインダクタンス素子と前記高域トラップ回路のインダクタンス素子とが前記容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設された構成とした。
また、第3の解決手段として、前記多層回路基板の内層に形成された前記ハイパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記低域トラップ回路に対向して配設されると共に、前記多層回路基板の内層に形成された前記ローパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記高域トラップ回路に対向して配設された構成とした。
また、第4の解決手段として、前記低域トラップ回路は帯域の異なる複数の前記低域側周波数帯に対応して複数設けられ、前記高域トラップ回路は帯域の異なる複数の前記高域側周波数帯に対応して複数設けられ、前記複数の低域トラップ回路のうち前記所定周波数側に近い前記低域側周波数帯に対応する低域トラップ回路を前記共通端子側に配設し、前記複数の高域トラップ回路のうち前記所定周波数側に近い前記高域側周波数帯に対応する高域トラップ回路を前記共通端子側に配設した構成とした。
また、第5の解決手段として、前記多層回路基板の表面に形成された前記低域トラップ回路及び前記高域トラップ回路のそれぞれの前記容量素子と前記インダクタンス素子、及び、前記多層回路基板の表面に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記容量素子は、薄膜、又は厚膜によって形成されると共に、前記多層回路基板の内層に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記インダクタンス素子は、厚膜によって形成された構成とした。
本発明のダイプレクサは、所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と低域トラップ回路に直列に接続されたハイパスフィルタとからなって、共通端子と第1の入出力端子との間に介挿されたハイパスフィルタ部と、所定周波数以下の高域側周波数帯を減衰する高域トラップ回路と高域トラップ回路に直列に接続されたローパスフィルタとからなって、共通端子と第2の入出力端子との間に介挿されたローパスフィルタ部と、ハイパスフィルタ部、及びローパスフィルタ部を形成する多層回路基板とを備え、ハイパスフィルタ、及びローパスフィルタはそれぞれインダクタンス素子と容量素子とを有し、多層回路基板の表面には、低域トラップ回路と、高域トラップ回路と、ハイパスフィルタ及びローパスフィルタの各容量素子を形成すると共に、多層回路基板の内層には、ハイパスフィルタ及びローパスフィルタの各インダクタンス素子を形成した構成とした。
即ち、多層回路基板の表面には、低域トラップ回路と、高域トラップ回路と、ハイパスフィルタ及びローパスフィルタの各容量素子を形成すると共に、多層回路基板の内層には、ハイパスフィルタ及びローパスフィルタの各インダクタンス素子を形成したため、多層回路基板の表面が有効的に活用でき、多層回路基板の積層数を少なくできて、生産性が良く、安価であると共に、薄型のものが得られる。
即ち、多層回路基板の表面には、低域トラップ回路と、高域トラップ回路と、ハイパスフィルタ及びローパスフィルタの各容量素子を形成すると共に、多層回路基板の内層には、ハイパスフィルタ及びローパスフィルタの各インダクタンス素子を形成したため、多層回路基板の表面が有効的に活用でき、多層回路基板の積層数を少なくできて、生産性が良く、安価であると共に、薄型のものが得られる。
また、多層回路基板の表面には、低域トラップ回路の容量素子と高域トラップ回路の容量素子とが互いに間隔を置いて並設され、低域トラップ回路のインダクタンス素子と高域トラップ回路のインダクタンス素子とが容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設されたため、ハイパスフィルタ部を構成するインダクタンス素子とローパスフィルタ部を構成するインダクタンス素子とが相互に離間されるので互いに結合しにくくなり、第1の入出力端子と第2の入出力端子との間の相互アイソレーションが向上する。
また、多層回路基板の内層に形成されたハイパスフィルタのインダクタンス素子は、多層回路基板の表面に形成された低域トラップ回路に対向して配設されると共に、多層回路基板の内層に形成されたローパスフィルタのインダクタンス素子は、多層回路基板の表面に形成された高域トラップ回路に対向して配設されたため、スペースファクタが良く、小型で薄型化が図れる。
また、低域トラップ回路は帯域の異なる複数の低域側周波数帯に対応して複数設けられ、高域トラップ回路は帯域の異なる複数の高域側周波数帯に対応して複数設けられ、複数の低域トラップ回路のうち所定周波数側に近い低域側周波数帯に対応する低域トラップ回路を共通端子側に配設し、複数の高域トラップ回路のうち所定周波数側に近い高域側周波数帯に対応する高域トラップ回路を共通端子側に配設したため、ハイパスフィルタ部とローパスフィルタ部とのそれぞれの通過特性が良くなって相互のアイソレーションが向上する。
また、多層回路基板の表面に形成された低域トラップ回路及び高域トラップ回路のそれぞれの容量素子とインダクタンス素子、及び、多層回路基板の表面に形成されたハイパスフィルタ及びローパスフィルタのそれぞれの容量素子は、薄膜、又は厚膜によって形成されると共に、多層回路基板の内層に形成されたハイパスフィルタ及びローパスフィルタのそれぞれのインダクタンス素子は、厚膜によって形成されたため、薄型で、小型化が図れる。
本発明のダイプレクサの図面を説明すると、図1は本発明のダイプレクサの1実施形態を示す回路図、図2は本発明のダイプレクサの伝送特性図、図3は本発明のダイプレクサに係り、多層回路基板の表面のパターンを示す上面図、図4は本発明のダイプレクサに係り、多層回路基板の2層目の内層上面のパターンを示す上面図、図5は本発明のダイプレクサに係り、多層回路基板の3層目の内層上面のパターンを示す上面図、図6は本発明のダイプレクサに係り、多層回路基板の3層目の下面のパターンを示す下面図である。
次に、本発明のダイプレクサにおける回路構成を図1に基づいて説明すると、アンテナ接続用の入力端子である共通端子1と第1の入出力端子2との間は所定周波数(例えば2.2GHzの分波周波数)よりも周波数が高い高域側周波数帯、例えば、ブルートゥース(BTと略す)(ノキア社等の登録商標)システムの送受信周波数帯(帯域は2.4GHz〜2.5GHz)の信号と、無線LANシステムの送受信周波数帯(帯域は4.9GHz〜6.0GHz)の信号とを伝送し、共通端子1と第2の入出力端子3との間は、所定周波数よりも周波数が低い定期側周波数帯、例えば、GSMシステムの送受信周波数帯(帯域は806MHz〜960MHz)の信号と、DCSシステム及びPCSシステムの送受信周波数帯(帯域は1710MHz〜1990MHz)の信号とを伝送する。
そして、共通端子1と第1の入出力端2との間にハイパスフィルタ部10が設けられ、共通端子1と第2の入出力端子3との間にローパスフィルタ部11が設けられる。
ハイパスフィルタ部10は、直列に介挿された2つの低域トラップ回路4、5とハイパスフィルタ6とから構成される。
第1の低域トラップ回路4はインダクタンス素子4aと容量素子4bとの並列共振回路で構成され、その共振周波数は、例えば、1900MHz近傍に選ばれてDCSシステム及びPCSシステムの送受信周波数帯を減衰する。
第2の低域トラップ回路5もインダクタンス素子5aと容量素子5bとの並列共振回路で構成され、その共振周波数は、例えば、920MHz近傍に選ばれてGSMシステムの送受信周波数帯を減衰する。
第1の低域トラップ回路4はインダクタンス素子4aと容量素子4bとの並列共振回路で構成され、その共振周波数は、例えば、1900MHz近傍に選ばれてDCSシステム及びPCSシステムの送受信周波数帯を減衰する。
第2の低域トラップ回路5もインダクタンス素子5aと容量素子5bとの並列共振回路で構成され、その共振周波数は、例えば、920MHz近傍に選ばれてGSMシステムの送受信周波数帯を減衰する。
そして、第1の低域トラップ回路4が共通端子1側に配置され、ハイパスフィルタ6は第1の入出力端子2側に配置され、第2の低域トラップ回路5が第1の低域トラップ回路4とハイパスフィルタ6との間に介挿される。
ハイパスフィルタ6は半区間のハイパスフィルタを有し、これを構成するインダクタンス素子6aは第2の低域トラップ回路5の出力端とグランドとの間に接続され、容量素子6bは第2の低域トラップ回路の出力端と第1の入出力端子2との間に接続される。
また、ローパスフィルタ部11は、直列に介挿された2つの高域トラップ回路7、8とローパスフィルタ9とから構成される。第1の高域トラップ回路7はインダクタンス素子7aと容量素子7bとの並列共振回路で構成され、その共振周波数は、例えば、2.45GHz近傍に選ばれてブルートゥース(ノキア社等の登録商標)システムの送受信周波数帯を減衰する。
第2の高域トラップ回路8もインダクタンス素子8aと容量素子8bとの並列共振回路で構成され、その共振周波数は、例えば5.5GHz近傍に選ばれて無線LANシステムの送受信周波数帯を減衰する。
第2の高域トラップ回路8もインダクタンス素子8aと容量素子8bとの並列共振回路で構成され、その共振周波数は、例えば5.5GHz近傍に選ばれて無線LANシステムの送受信周波数帯を減衰する。
そして、第1の高域トラップ回路7が共通端子1側に配置され、ローパスフィルタ9が第2の入出力端子3側に配置され、第2の高域トラップ回路8が第1の高域トラップ回路7とローパスフィルタ9との間に介挿される。
ローパスフィルタ9は半区間のローパスフィルタを有し、これを構成するインダクタンス素子9aは第2の高域トラップ回路8の出力端と第2の入出力端3との間に接続され、容量素子9bは第2の高域トラップ回路の出力端とグランドとの間に接続される。
以上の構成では、所定周波数に近い第1の低域トラップ回路4(1900MHz)と第1の高域とラップ回路7(2.45GHz)とが共通端子1側に配設されるので、第1の入出力端子2と第2の入出力端子3との間のアイソレーションが向上する。
以上の構成における共通端子1と第1の入出力端子2との間の伝送特性及び共通端子1と第2の入出力端子3との間の伝送特性はそれぞれ図2のA、Bのようになる。
図2における周波数ポイント1乃至4はそれぞれGSMシステムの送受信周波数帯、DCSシステム及びPCSシステムの送受信周波数帯、ブルートゥースシステムの送受信周波数帯、無線LANシステムの送受信周波数帯の中心周波数の位置を示す。
図2における周波数ポイント1乃至4はそれぞれGSMシステムの送受信周波数帯、DCSシステム及びPCSシステムの送受信周波数帯、ブルートゥースシステムの送受信周波数帯、無線LANシステムの送受信周波数帯の中心周波数の位置を示す。
伝送特性Aにおける減衰極A1、A2はそれぞれ第1の低域トラップ回路4と第2の低域トラップ回路5によるものである。この減衰極A1、A2の周波数においては共通端子1に入力されたGSMシステムの送受信周波数帯及びDCSシステム/PCSシステムの送受信周波数帯の信号は第1及び第2の低域トラップ回路4、5によって反射されるので、それらの信号は効率よく第2の入出力端子3に出力される。
従って伝送特性Bに示すように周波数ポイント1及び周波数ポイント2では減衰量が極めて少なくなる。
また、ブルートゥースシステムの送受信周波数帯の信号及び無線LANシステムの送受信周波数帯の信号はGSMシステムの送受信周波数帯の信号及びDCSシステム/PCSシステムの送受信周波数帯の信号による妨害を受けない。
従って伝送特性Bに示すように周波数ポイント1及び周波数ポイント2では減衰量が極めて少なくなる。
また、ブルートゥースシステムの送受信周波数帯の信号及び無線LANシステムの送受信周波数帯の信号はGSMシステムの送受信周波数帯の信号及びDCSシステム/PCSシステムの送受信周波数帯の信号による妨害を受けない。
また、伝送特性Bにおける減衰極B1、B2はそれぞれ第1の高域トラップ回路7と第2の高域トラップ回路8によるものである。
この減衰極B1、B2の周波数においては共通端子1に入力されたブルートゥースシステムの送受信周波数帯及び無線LANシステムの送受信周波数帯の信号が第1及び第2の高域トラップ回路7、8によって反射されるので、それらの信号は効率よく第1の入出力端子2に出力される。
従って伝送特性Aに示すように周波数ポイント3及び周波数ポイント4では減衰量が極めて少なくなる。
また、GSMシステムの送受信周波数帯の信号及びDCSシステム/PCSシステムの送受信周波数帯の信号はブルートゥースシステムの送受信周波数帯の信号及び無線LANシステムの送受信周波数帯の信号による妨害を受けない。
この減衰極B1、B2の周波数においては共通端子1に入力されたブルートゥースシステムの送受信周波数帯及び無線LANシステムの送受信周波数帯の信号が第1及び第2の高域トラップ回路7、8によって反射されるので、それらの信号は効率よく第1の入出力端子2に出力される。
従って伝送特性Aに示すように周波数ポイント3及び周波数ポイント4では減衰量が極めて少なくなる。
また、GSMシステムの送受信周波数帯の信号及びDCSシステム/PCSシステムの送受信周波数帯の信号はブルートゥースシステムの送受信周波数帯の信号及び無線LANシステムの送受信周波数帯の信号による妨害を受けない。
なお、伝送特性Aにおける減衰極A3は第1の高域トラップ回路7と第2の高域トラップ回路8とローパスフィルタ9における容量素子9bとによる直列共振によるものであり、これは減衰極B1とB2との間の周波数に現れる。
よって、ブルートゥースシステムの送受信周波数帯と無線LANシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。
よって、ブルートゥースシステムの送受信周波数帯と無線LANシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。
同様に、伝送特性Bにおける減衰極B3は第1の低域トラップ回路4と第2の低域トラップ回路5とハイパスフィルタ6におけるインダクタンス素子6aとによる直列共振によるものであり、これは減衰極A1とA2との間の周波数に現れる。
よって、GSMシステムの送受信周波数帯とDCSシステム/PCSシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。
よって、GSMシステムの送受信周波数帯とDCSシステム/PCSシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。
以上の回路構成を有するダイプレクサは、複数枚の積層板からなる方形の多層回路基板20に形成されている。
この多層回路基板20は、低温焼成セラミック(LTCC)等の材料で、3層の積層板20a、20b、20cで形成され、図3は1層目の積層板20aの上面に形成されたパターン図を示し、ストリップ線路21は図1のインダクタンス素子4aを構成するものであり、その一端側の電極21aと他端側の電極21bとが上下方向に重なり合っており、それらの電極21a、21b間には、絶縁材からなる誘電体Zが設けられる。
よって、2つの電極21a、21bとその間の誘電体Zとによって図1の容量素子4bが構成される。
この多層回路基板20は、低温焼成セラミック(LTCC)等の材料で、3層の積層板20a、20b、20cで形成され、図3は1層目の積層板20aの上面に形成されたパターン図を示し、ストリップ線路21は図1のインダクタンス素子4aを構成するものであり、その一端側の電極21aと他端側の電極21bとが上下方向に重なり合っており、それらの電極21a、21b間には、絶縁材からなる誘電体Zが設けられる。
よって、2つの電極21a、21bとその間の誘電体Zとによって図1の容量素子4bが構成される。
また、ストリップ線路22は図1のインダクタンス素子7aを構成するものであり、その一端側の電極22aと他端側の電極22bとが上下方向に重なり合っており、それらの電極22a、22b間には絶縁材からなる誘電体Zが設けられる。
よって、2つの電極22a、22bとその間の誘電体Zとによって図1の容量素子7bが構成される。
また、ストリップ線路21,22の一端側同士は互いに接続されると共に、ストリップ線路21の一端側の電極21aとストリップ線路22の一端側の電極22aとは接続され、それらの近傍にビアホール23aが設けられている。
よって、2つの電極22a、22bとその間の誘電体Zとによって図1の容量素子7bが構成される。
また、ストリップ線路21,22の一端側同士は互いに接続されると共に、ストリップ線路21の一端側の電極21aとストリップ線路22の一端側の電極22aとは接続され、それらの近傍にビアホール23aが設けられている。
そして、ストリップ線路21の電極21a、21bとストリップ線路22の電極22a、22bとが互いに間隔を置いて並設され、それらの並設された領域を挟んでその領域の両側には、ストリップ線路21とストリップ線路22とが離間した状態で配設される。
ストリップ線路24は図1のインダクタンス素子5aを構成するものであり、その一端側の電極24aは、ストリップ線路21の他端側の電極21bに接続されると共に、他端側の電極24bと上下方向に重なり合っており、それらの電極24aと電極24bとの間には絶縁材からなる誘電体Zが設けられる。
よって、2つの電極24a、24bとその間の誘電体Zによって図1の容量素子5bが構成される。
また、ストリップ線路24は渦巻き状に形成されており、この渦巻き状部を横切るストリップ線路24の他端側は、絶縁材からなる誘電体Zによって、渦巻き状部から絶縁された状態となっている。
よって、2つの電極24a、24bとその間の誘電体Zによって図1の容量素子5bが構成される。
また、ストリップ線路24は渦巻き状に形成されており、この渦巻き状部を横切るストリップ線路24の他端側は、絶縁材からなる誘電体Zによって、渦巻き状部から絶縁された状態となっている。
ストリップ線路25は図1のインダクタンス素子8aを構成するものであり、その一端側の電極25aは、ストリップ線路22の他端側の電極22bに接続されると共に、他端側の電極25bと上下方向に重なり合っており、それらの電極25aと電極25bとの間には絶縁材からなる誘電体Zが設けられる。
よって、2つの電極25a、25bとその間の誘電体Zとによって図1の容量素子8bが構成される。
よって、2つの電極25a、25bとその間の誘電体Zとによって図1の容量素子8bが構成される。
そして、ストリップ線路24の電極24a、24bとストリップ線路25の電極25a、25bとが互いに間隔を置いて並設され、それらの並設された領域を挟んでその領域の両側には、ストリップ線路24とストリップ線路25とが離間した状態で配設される。
また、ストリップ線路24の他端側の電極24cには、誘電体Zを挟んで上下方向に重なり合うように、導電線路26の一端側の電極26aが設けられて、図1の容量素子6bの一つが設けられると共に、導電線路26の他端側の電極26bには、誘電体Zを挟んで上下方向に重なり合うように、導電線路27の一端側の電極27aが設けられて、図1の容量素子6bのもう一つが設けられている。
従って、図1の容量素子6aは、電極24cと電極26aとの間で形成される容量と電極26bと電極27aとの間で形成される容量が直列接続となったもので構成されている。
そして、ストリップ線路24の他端側には、ビアホール29aが設けられると共に、導電線路27の他端側には、ビアホール30aが設けられている。
そして、ストリップ線路24の他端側には、ビアホール29aが設けられると共に、導電線路27の他端側には、ビアホール30aが設けられている。
また、ストリップ線路25の一端側の電極25cには、誘電体Zを挟んで上下方向に重なり合うように、電極31が設けられて、その結果、図1の容量素子9b構成されている。
そして、電極31には、ビアホール31aが設けられると共に、ストリップ線路25の一端側には、ビアホール32aが設けられている。
そして、電極31には、ビアホール31aが設けられると共に、ストリップ線路25の一端側には、ビアホール32aが設けられている。
以上の構成から明らかなように、多層回路基板20の中央部側には、各容量素子4b〜9bを構成する電極21a/21b、24a/24b、24c/26aと、電極22a/22b、25a/25b、25c/31とが2列に並ぶように配設され、これらの電極の両側には、互いに離間し、且つ、並設された状態でストリップ線路21、24とストリップ線路22、25が2列に配設される。
よって、ハイパスフィルタ部10を構成するストリップ線路21、24とローパスフィルタ部11を構成するストリップ線路22、25とが相互に離間されるので互いに結合しにくくなり、第1の入出力端子2と第2の入出力端子3との間の相互アイソレーションが向上する。
よって、ハイパスフィルタ部10を構成するストリップ線路21、24とローパスフィルタ部11を構成するストリップ線路22、25とが相互に離間されるので互いに結合しにくくなり、第1の入出力端子2と第2の入出力端子3との間の相互アイソレーションが向上する。
また、多層回路基板20の表面に形成された各容量素子4b〜9bとストリップ線路21、22,24、25は、蒸着法やスパッタ等の薄膜技術、或いは印刷や塗布等の厚膜技術によって形成されている。
そして、これ等が薄膜によって形成される場合、ストリップ線路や電極は、銅やアルミ等が使用されると共に、誘電体は、窒化シリコン、チタン酸バリウム系、チタン酸鉛系等が使用され、また、これ等が厚膜によって形成される場合、ストリップ線路や電極は、銀ペーストや銀ーパラジュウムペースト等が使用されると共に、誘電体は、窒化シリコン、チタン酸バリウム系、チタン酸鉛系等が使用される。
図4は2層目の積層板20bの上面に設けられた内層パターン図を示し、積層板20bの上面には接地導体37が設けられると共に、この積層板20bには、複数のビアホール38a、38b、38c、38d、38e、38f、38g、38hが設けられている。
また、内層に位置する接地導体37は、印刷や塗布等の厚膜技術によって形成され、接地導体37は、銀ペーストや銀ーパラジュウムペースト等が使用される。
また、内層に位置する接地導体37は、印刷や塗布等の厚膜技術によって形成され、接地導体37は、銀ペーストや銀ーパラジュウムペースト等が使用される。
図5は3層目の積層板20cの上面に設けられた内層パターン図を示し、ストリップ線路33は図1のインダクタンス素子6aを構成するものであり、その一端側には、ビアホール33aが設けられると共に、他端側には、ビアホール33bが設けられる。
また、このビアホール33aと1層目のビアホール29aは、2層目のビアホール38fを介して接続導体(図示せず)によって接続され、インダクタンス素子6aの一端側が容量素子6bに接続された状態になると共に、内層に位置するインダクタンス素子6aであるストリップ線路33は、2層目の接地導体37を挟んで1層目のストリップ線路21,24に対向した状態となっている。
また、このビアホール33aと1層目のビアホール29aは、2層目のビアホール38fを介して接続導体(図示せず)によって接続され、インダクタンス素子6aの一端側が容量素子6bに接続された状態になると共に、内層に位置するインダクタンス素子6aであるストリップ線路33は、2層目の接地導体37を挟んで1層目のストリップ線路21,24に対向した状態となっている。
また、3層目の上面に設けられたストリップ線路34は、図1のインダクタンス素子9aを構成するものであり、その一端側には、ビアホール34aが設けられると共に、他端側には、ビアホール34bが設けられる。
また、このビアホール34aと1層目のビアホール32aは、2層目のビアホール38gを介して接続導体(図示せず)によって接続され、インダクタンス素子9aの一端側が容量素子9bに接続された状態になると共に、内層に位置するインダクタンス素子9aであるストリップ線路34は、2層目の接地導体37を挟んで1層目のストリップ線路22,25に対向した状態となっている。
また、このビアホール34aと1層目のビアホール32aは、2層目のビアホール38gを介して接続導体(図示せず)によって接続され、インダクタンス素子9aの一端側が容量素子9bに接続された状態になると共に、内層に位置するインダクタンス素子9aであるストリップ線路34は、2層目の接地導体37を挟んで1層目のストリップ線路22,25に対向した状態となっている。
そして、インダクタンス素子6aであるストリップ線路33とインダクタンス素子9aであるストリップ線路34は、電極24c/26aと、電極25c/31が配設され、これらの電極の両側には、互いに離間し、且つ、並設された状態でストリップ線路33,34が配設される。
よって、ハイパスフィルタ部10を構成するストリップ線路33とローパスフィルタ部11を構成するストリップ線路34とが相互に離間されるので互いに結合しにくくなり、第1の入出力端子2と第2の入出力端子3との間の相互アイソレーションが向上する。
よって、ハイパスフィルタ部10を構成するストリップ線路33とローパスフィルタ部11を構成するストリップ線路34とが相互に離間されるので互いに結合しにくくなり、第1の入出力端子2と第2の入出力端子3との間の相互アイソレーションが向上する。
また、3層目の上面には導電線路35が設けられ、この導電線路35の一端側には、ビアホール35aが設けられると共に、他端側にはビアホール35bが設けられ、ビアホール35aと1層目のビアホール23aは、2層目のビアホール38hを介して接続導体(図示せず)によって接続されている。
更に、この3層目の積層板20cには、略中央部に設けられたビアホール36aと、角部に設けられたビアホール36bを有する。
更に、この3層目の積層板20cには、略中央部に設けられたビアホール36aと、角部に設けられたビアホール36bを有する。
内層に位置するストリップ線路33,34と導電線路35は、印刷や塗布等の厚膜技術によって形成され、ストリップ線路33,34や導電線路35は、銀ペーストや銀ーパラジュウムペースト等が使用される。
図6は3層目の積層板20cの下面のパターンを示し、積層板20cの下面には、図1の入力端子(共通端子)1となる端子電極39と、図1の第1の入出力端子2となる端子電極40と、図1の第2の入出力端子3となる端子電極41と、広い面積の接地導体42と、この接地導体42に設けられた複数の接地電極42aを有する。
そして、端子電極39にはビアホール35bが位置し、端子電極40にはビアホール36bが位置し、端子電極41にはビアホール34bが位置し、更に、接地導体42には、ビアホール33b、36aが位置した状態となっている。
これ等の端子電極39,40,41と接地導体42は、蒸着法やスパッタ等の薄膜技術、或いは印刷や塗布等の厚膜技術によって形成され、これ等が薄膜によって形成される場合、端子電極39,40,41と接地導体42は、銀やアルミ等が使用されると共に、これ等が厚膜によって形成される場合、銀ペーストや銀ーパラジュウムペースト等が使用される。
そして、3層目の導電線路35の他端側は、ビアホール35bが接続導体(図示せず)を介して共通端子1である端子電極39に接続され、その結果、1層目に位置するビアホール23aは、接続導体と導電線路35を介して端子電極39に接続された状態となる。
また、1層目の導電線路27は、ビアホール30a、38b、36bが接続導体(図示せず)を介して第1の入出力端子2である端子電極40に接続されると共に、3層目のストリップ線路34は、ビアホール34bが接続導体(図示せず)を介して第2の入出力端子3である端子電極41に接続される。
更に、ストリップ線路33は、ビアホール38d、33bが接続導体(図示せず)を介して2層目の上面に位置する接地導体37と下面に位置する接地導体42に接続されると共に、一層目に位置する電極31は、ビアホール31a、38e、36aが接続導体(図示せず)を介して2層目の上面に位置する接地導体37と下面に位置する接地導体42に接続される。
このような構成によって、図1に示すような回路を備えたダイプレクサが多層回路基板20に形成される。
このような構成によって、図1に示すような回路を備えたダイプレクサが多層回路基板20に形成される。
1:入力端子(共通端子)
2:第1の入出力端子
3:第2の入出力端子
4:第1の低域トラップ回路
5:第2の低域トラップ回路
6:ハイパスフィルタ
7:第1の高域トラップ
8:第2の高域トラップ回路
9:ローパスフィルタ
4a〜9a:インダクタンス素子
4b〜9b:容量素子
10:ハイパスフィルタ部
11:ローパスフィルタ部
20:多層回路基板
20a:1層目の積層板
20b:2層目の積層板
20c:3層目の積層板
21:ストリップ電路
21a、21b:電極
Z:誘電体
22:ストリップ線路
22a、22b:電極
23a:ビアホール
24:ストリップ線路
24a、24b:電極
25:ストリップ線路
25a、25b:電極
26:導電線路
26a、26b:電極
27:導電線路
27a:電極
29a、30a:ビアホール
31:電極
31a:ビアホール
32a:ビアホール
33:ストリップ線路
33a、33b:ビアホール
34:ストリップ線路
34a、34b:ビアホール
35:導電線路
35a、35b:ビアホール
36a、36b:ビアホール
37:接地導体
38a〜38h:ビアホール
39,40,41:端子電極
42:接地導体
42a:接地電極
2:第1の入出力端子
3:第2の入出力端子
4:第1の低域トラップ回路
5:第2の低域トラップ回路
6:ハイパスフィルタ
7:第1の高域トラップ
8:第2の高域トラップ回路
9:ローパスフィルタ
4a〜9a:インダクタンス素子
4b〜9b:容量素子
10:ハイパスフィルタ部
11:ローパスフィルタ部
20:多層回路基板
20a:1層目の積層板
20b:2層目の積層板
20c:3層目の積層板
21:ストリップ電路
21a、21b:電極
Z:誘電体
22:ストリップ線路
22a、22b:電極
23a:ビアホール
24:ストリップ線路
24a、24b:電極
25:ストリップ線路
25a、25b:電極
26:導電線路
26a、26b:電極
27:導電線路
27a:電極
29a、30a:ビアホール
31:電極
31a:ビアホール
32a:ビアホール
33:ストリップ線路
33a、33b:ビアホール
34:ストリップ線路
34a、34b:ビアホール
35:導電線路
35a、35b:ビアホール
36a、36b:ビアホール
37:接地導体
38a〜38h:ビアホール
39,40,41:端子電極
42:接地導体
42a:接地電極
Claims (5)
- 所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と前記低域トラップ回路に直列に接続されたハイパスフィルタとからなって、共通端子と第1の入出力端子との間に介挿されたハイパスフィルタ部と、前記所定周波数以下の高域側周波数帯を減衰する高域トラップ回路と前記高域トラップ回路に直列に接続されたローパスフィルタとからなって、共通端子と第2の入出力端子との間に介挿されたローパスフィルタ部と、前記ハイパスフィルタ部、及び前記ローパスフィルタ部を形成する多層回路基板とを備え、前記ハイパスフィルタ、及び前記ローパスフィルタはそれぞれインダクタンス素子と容量素子とを有し、前記多層回路基板の表面には、前記低域トラップ回路と、前記高域トラップ回路と、前記ハイパスフィルタ及び前記ローパスフィルタの各容量素子を形成すると共に、前記多層回路基板の内層には、前記ハイパスフィルタ及び前記ローパスフィルタの各インダクタンス素子を形成したことを特徴とするダイプレクサ。
- 前記多層回路基板の表面には、前記低域トラップ回路の容量素子と前記高域トラップ回路の容量素子とが互いに間隔を置いて並設され、前記低域トラップ回路のインダクタンス素子と前記高域トラップ回路のインダクタンス素子とが前記容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設されたことを特徴とする請求項1記載のダイプレクサ。
- 前記多層回路基板の内層に形成された前記ハイパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記低域トラップ回路に対向して配設されると共に、前記多層回路基板の内層に形成された前記ローパスフィルタの前記インダクタンス素子は、前記多層回路基板の表面に形成された前記高域トラップ回路に対向して配設されたことを特徴とする請求項2記載のダイプレクサ。
- 前記低域トラップ回路は帯域の異なる複数の前記低域側周波数帯に対応して複数設けられ、前記高域トラップ回路は帯域の異なる複数の前記高域側周波数帯に対応して複数設けられ、前記複数の低域トラップ回路のうち前記所定周波数側に近い前記低域側周波数帯に対応する低域トラップ回路を前記共通端子側に配設し、前記複数の高域トラップ回路のうち前記所定周波数側に近い前記高域側周波数帯に対応する高域トラップ回路を前記共通端子側に配設したことを特徴とする請求項2、又は3記載のダイプレクサ。
- 前記多層回路基板の表面に形成された前記低域トラップ回路及び前記高域トラップ回路のそれぞれの前記容量素子と前記インダクタンス素子、及び、前記多層回路基板の表面に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記容量素子は、薄膜、又は厚膜によって形成されると共に、前記多層回路基板の内層に形成された前記ハイパスフィルタ及び前記ローパスフィルタのそれぞれの前記インダクタンス素子は、厚膜によって形成されたことを特徴とする請求項1から4の何れかに記載のダイプレクサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004112872A JP2005303418A (ja) | 2004-04-07 | 2004-04-07 | ダイプレクサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004112872A JP2005303418A (ja) | 2004-04-07 | 2004-04-07 | ダイプレクサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005303418A true JP2005303418A (ja) | 2005-10-27 |
Family
ID=35334467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004112872A Withdrawn JP2005303418A (ja) | 2004-04-07 | 2004-04-07 | ダイプレクサ |
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JP (1) | JP2005303418A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010232765A (ja) * | 2009-03-26 | 2010-10-14 | Fujikura Ltd | インダクタおよびキャパシタを備えた電気回路 |
JP2015089097A (ja) * | 2013-09-27 | 2015-05-07 | 株式会社村田製作所 | 有極型ローパスフィルタおよび分波器 |
-
2004
- 2004-04-07 JP JP2004112872A patent/JP2005303418A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010232765A (ja) * | 2009-03-26 | 2010-10-14 | Fujikura Ltd | インダクタおよびキャパシタを備えた電気回路 |
JP2015089097A (ja) * | 2013-09-27 | 2015-05-07 | 株式会社村田製作所 | 有極型ローパスフィルタおよび分波器 |
US9461611B2 (en) | 2013-09-27 | 2016-10-04 | Murata Manufacturing Co., Ltd. | Low pass filter having attenuation pole and wave splitter |
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