JP2015082684A - Amplification circuit - Google Patents

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Katsuya Kato
勝也 嘉藤
新庄　真太郎
Shintaro Shinjo
真太郎 新庄
檜枝　護重
Morishige Hieda
護重 檜枝
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Abstract

PROBLEM TO BE SOLVED: To provide an amplification circuit that have a smaller circuit size, is switchable between three or more operation modes different in gain, and implements a high gain over a wider output voltage range.SOLUTION: In an amplification circuit 200, a diode 40 of a second negative feedback circuit 101 is connected forward in a feedback direction. A capacitor 20 of a first negative feedback circuit 100 functions as a DC cutting capacitor on a cathode side of the diode 40.

Description

この発明は、通信端末用の電力増幅器などに用いられる増幅回路に関するものであり、特に、ダイオードスイッチを用いた可変利得増幅回路に関する。   The present invention relates to an amplifier circuit used in a power amplifier for a communication terminal, and more particularly to a variable gain amplifier circuit using a diode switch.

携帯端末をはじめとする通信端末用の電力増幅器として、入力側に接続したＲＦ−ＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の最低出力電力およびダイナミックレンジを緩和するために、可変利得機能を有する増幅回路が用いられている。   As a power amplifier for communication terminals including portable terminals, an amplifier circuit having a variable gain function is used to reduce the minimum output power and dynamic range of an RF-IC (Radio Frequency Integrated Circuit) connected to the input side. It has been.

例えば、携帯電話通信における端末においては、−５０ｄＢｍから２５ｄＢｍ程度の送信電力制御が必要となる。ＲＦ−ＩＣと電力増幅器はインピーダンスが整合しており、電力増幅器の出力からアンテナまで無損失の条件下で、電力利得が３０ｄＢの増幅回路を用いた場合、ＲＦ−ＩＣの出力電力の制御範囲は−８０ｄＢｍ〜−５ｄＢｍとなる。このため、７５ｄＢのダイナミックレンジが必要となる。一方、０ｄＢｍを超える高出力電力の動作時は３０ｄＢの高利得となり、０ｄＢｍ以下の低出力電力の動作時は１０ｄＢの低利得となる可変利得増幅回路を用いた場合、ＲＦ−ＩＣの出力電力の制御範囲は−６０ｄＢｍ〜−５ｄＢｍとなる。このため、５５ｄＢのダイナミックレンジが必要となる。
すなわち、可変利得増幅回路を用いたほうが、ダイナミックレンジを緩和するともに最低出力電力の値を大きくすることができ、電力制御の精度を向上させることができる。 For example, in a terminal for mobile phone communication, transmission power control of about −50 dBm to 25 dBm is required. The RF-IC and the power amplifier have impedance matching, and when an amplifier circuit with a power gain of 30 dB is used under lossless conditions from the output of the power amplifier to the antenna, the control range of the output power of the RF-IC is -80 dBm to -5 dBm. For this reason, a dynamic range of 75 dB is required. On the other hand, when a variable gain amplifier circuit is used which has a high gain of 30 dB when operating at a high output power exceeding 0 dBm, and a low gain of 10 dB when operating at a low output power below 0 dBm, the output power of the RF-IC The control range is −60 dBm to −5 dBm. For this reason, a dynamic range of 55 dB is required.
In other words, the use of the variable gain amplifier circuit can alleviate the dynamic range and increase the value of the minimum output power, thereby improving the accuracy of power control.

また、近年、ＲＦフロントエンドを小形にするために、一つの増幅回路で複数の変調方式に対応することが要望されている。変調方式が異なる場合には送信器におけるレベルダイヤが異なるため、変調方式に応じて利得を可変できる電力増幅器が必要となる。   In recent years, in order to reduce the size of the RF front end, there is a demand for a single amplifier circuit to support a plurality of modulation systems. When the modulation method is different, the level diagram in the transmitter is different, and therefore a power amplifier capable of varying the gain according to the modulation method is required.

また、端末の低価格化に伴い、増幅回路のコストダウンが求められている。特に、廉価モデルの端末に搭載する場合には、ＦＥＴスイッチよりも低歪でかつ低価格なダイオードスイッチを用いた可変増幅回路が要望されている。   In addition, the cost reduction of the amplifier circuit is demanded with the price reduction of the terminal. In particular, when mounted on a low-priced model terminal, there is a demand for a variable amplifier circuit using a diode switch that is lower in distortion and lower in price than an FET switch.

これに対し、非特許文献１には、ダイオードスイッチを用いて利得切替機能を実現した増幅回路が開示されている。   On the other hand, Non-Patent Document 1 discloses an amplifier circuit that realizes a gain switching function using a diode switch.

図６を参照して、非特許文献１の増幅回路の構成について説明する。なお、非特許文献１は多段増幅回路を構成しているが、ここでは利得切替機能を有する初段の増幅回路のみについて説明する。
図中、９０は信号増幅用のトランジスタである。トランジスタ９０にＲＣ回路を含む第１負帰還回路１００ａが並列に接続されている。また、トランジスタ９０に、ダイオードスイッチを含む第２負帰還回路１０１ａが並列に接続されている。
第２負帰還回路１０１ａのダイオードスイッチは、帰還方向に対して逆向きに接続されたダイオード４０を有している。また、ダイオード４０のカソード側およびアノード側に直流（ＤＣ）カット用のキャパシタ２１，２２が設けられている。 With reference to FIG. 6, the configuration of the amplifier circuit of Non-Patent Document 1 will be described. Although Non-Patent Document 1 constitutes a multistage amplifier circuit, only the first stage amplifier circuit having a gain switching function will be described here.
In the figure, reference numeral 90 denotes a signal amplification transistor. A first negative feedback circuit 100a including an RC circuit is connected to the transistor 90 in parallel. A second negative feedback circuit 101a including a diode switch is connected to the transistor 90 in parallel.
The diode switch of the second negative feedback circuit 101a has a diode 40 connected in the opposite direction to the feedback direction. Further, direct current (DC) cut capacitors 21 and 22 are provided on the cathode side and the anode side of the diode 40.

次に、非特許文献１の増幅回路の動作について説明する。非特許文献１の増幅回路は、以下に示すように、利得が異なる二つの動作モードで動作する。
まず、トランジスタ９０をＯＮ状態にし、かつダイオード４０をＯＦＦ状態にすることにより、高利得の第１動作モードが実行される。第１動作モードにおいては、入力端子１から入力した信号は、入力整合回路１０を通過した後にトランジスタ９０で増幅され、出力端子２から出力される。また、増幅された信号の一部が第１負帰還回路１００ａを介して入力側にフィードバックされる。その結果、高い利得が得られる。 Next, the operation of the amplifier circuit of Non-Patent Document 1 will be described. The amplifier circuit of Non-Patent Document 1 operates in two operation modes having different gains as described below.
First, the transistor 90 is turned on and the diode 40 is turned off, so that the first operation mode with high gain is executed. In the first operation mode, the signal input from the input terminal 1 is amplified by the transistor 90 after passing through the input matching circuit 10 and output from the output terminal 2. A part of the amplified signal is fed back to the input side via the first negative feedback circuit 100a. As a result, a high gain can be obtained.

一方、トランジスタ９０をＯＦＦ状態にし、かつダイオード４０をＯＮ状態にすることにより、低利得の第２動作モードが実行される。第２動作モードにおいては、入力端子１から入力した信号はトランジスタ９０には入力されず、第２負帰還回路１０１ａをバイパスした経路を通過する。その結果、トランジスタ９０による増幅効果は得られず、第１動作モードよりも利得が低くなる。   On the other hand, when the transistor 90 is turned off and the diode 40 is turned on, the second operation mode with low gain is executed. In the second operation mode, the signal input from the input terminal 1 is not input to the transistor 90 and passes through a path bypassing the second negative feedback circuit 101a. As a result, the amplification effect by the transistor 90 cannot be obtained, and the gain is lower than that in the first operation mode.

以上のように、非特許文献１の増幅回路は、ダイオードスイッチを用いて利得が異なる二つの動作モードに切り替えている。   As described above, the amplifier circuit of Non-Patent Document 1 is switched to two operation modes having different gains using a diode switch.

K. Yamamoto，et al.，“A GSM/EDGE Dual-Mode，900/1800/1900-MHz Triple-Band HBT MMIC Power Amplifier Module，”RFIC，pp.245-248，2002.K. Yamamoto, et al., “A GSM / EDGE Dual-Mode, 900/1800 / 1900-MHz Triple-Band HBT MMIC Power Amplifier Module,” RFIC, pp.245-248, 2002.

しかしながら、非特許文献１の増幅回路は、ダイオード４０の両側に二つのＤＣカット用のキャパシタ２１，２２が必要となり、回路サイズが大きくなるという課題があった。
また、第１動作モードにおいて、高出力動作時に、トランジスタ９０のコレクタ側に生じた大きな最大振幅の電圧によってダイオード４０が励起されて電流が流れ、第２負帰還回路１０１ａがフィードバック経路として動作する。そのため、高出力動作時において、利得の低下、それに伴う線形性の劣化、および見かけの飽和出力電力の低下が生じるという課題があった。
また、利得が異なる二つの動作モードしか持たず、三つ以上の動作モードを必要とする機器には適用できないという課題があった。 However, the amplifying circuit of Non-Patent Document 1 requires two DC cut capacitors 21 and 22 on both sides of the diode 40, and there is a problem that the circuit size increases.
In the first operation mode, during high output operation, the diode 40 is excited by a voltage with a large maximum amplitude generated on the collector side of the transistor 90, current flows, and the second negative feedback circuit 101a operates as a feedback path. For this reason, there has been a problem that during high output operation, the gain is decreased, the linearity is deteriorated, and the apparent saturated output power is decreased.
In addition, there is a problem that it has only two operation modes having different gains and cannot be applied to a device that requires three or more operation modes.

この発明は、上記のような課題を解決するためになされたものであり、回路サイズをより小型にでき、かつ利得が異なる三つ以上の動作モードに切り替えることができ、かつより広い出力電圧範囲で高利得を実現できる増幅回路を提供することを目的とする。   The present invention has been made in order to solve the above-described problems, and can reduce the circuit size and switch to three or more operation modes having different gains, and has a wider output voltage range. An object of the present invention is to provide an amplifier circuit capable of realizing a high gain.

この発明の増幅回路は、信号増幅用のトランジスタに負帰還接続したＲＣ回路を含む第１負帰還回路と、第１負帰還回路に並列に接続したダイオードスイッチを含む第２負帰還回路とを備えた増幅回路において、ダイオードスイッチのダイオードは、アノードを負帰還回路の入力側に接続し、カソードを負帰還回路の出力側に接続し、ＲＣ回路の容量は、ダイオードスイッチの直流カット用の容量を含むものである。   The amplifier circuit according to the present invention includes a first negative feedback circuit including an RC circuit connected to a signal amplification transistor by negative feedback, and a second negative feedback circuit including a diode switch connected in parallel to the first negative feedback circuit. In the amplifier circuit, the diode of the diode switch has an anode connected to the input side of the negative feedback circuit and a cathode connected to the output side of the negative feedback circuit, and the RC circuit has a capacity for DC cut of the diode switch. Is included.

この発明の増幅回路によれば、回路サイズをより小型にでき、かつ利得が異なる三つ以上の動作モードに切り替えることができ、かつより広い出力電圧範囲で高利得を実現できる。   According to the amplifier circuit of the present invention, the circuit size can be further reduced, the operation mode can be switched to three or more operation modes having different gains, and a high gain can be realized in a wider output voltage range.

この発明の実施の形態１の増幅回路の構成図である。It is a block diagram of the amplifier circuit of Embodiment 1 of this invention. この発明の実施の形態２の増幅回路の構成図である。It is a block diagram of the amplifier circuit of Embodiment 2 of this invention. この発明の実施の形態３の増幅回路の構成図である。It is a block diagram of the amplifier circuit of Embodiment 3 of this invention. この発明の実施の形態４の増幅回路の構成図である。It is a block diagram of the amplifier circuit of Embodiment 4 of this invention. この発明の実施の形態５の増幅回路の構成図である。It is a block diagram of the amplifier circuit of Embodiment 5 of this invention. 非特許文献１の増幅回路の構成図である。2 is a configuration diagram of an amplifier circuit of Non-Patent Document 1.

実施の形態１．
以下、図１を参照して、この発明の実施の形態１の増幅回路について説明する。
図中、９０はエミッタ接地のトランジスタである。トランジスタ９０のベースに入力端子１が接続され、トランジスタ９０のコレクタに出力端子２が接続されている。トランジスタ９０のベースにバイアス回路１２が接続されている。また、トランジスタ９０のコレクタに、コレクタバイアス回路５０を介してコレクタ電圧端子８０が接続されている。 Embodiment 1 FIG.
Hereinafter, an amplifier circuit according to Embodiment 1 of the present invention will be described with reference to FIG.
In the figure, reference numeral 90 denotes a common-emitter transistor. The input terminal 1 is connected to the base of the transistor 90, and the output terminal 2 is connected to the collector of the transistor 90. A bias circuit 12 is connected to the base of the transistor 90. A collector voltage terminal 80 is connected to the collector of the transistor 90 via a collector bias circuit 50.

トランジスタ９０のコレクタに抵抗３０（第１抵抗）の一端を接続し、抵抗３０とトランジスタ９０のベース間にキャパシタ２０（第１容量）が設けられている。抵抗３０とキャパシタ２０により、ＲＣ回路を含む第１負帰還回路１００が構成されている。   One end of a resistor 30 (first resistor) is connected to the collector of the transistor 90, and a capacitor 20 (first capacitor) is provided between the resistor 30 and the base of the transistor 90. The resistor 30 and the capacitor 20 constitute a first negative feedback circuit 100 including an RC circuit.

トランジスタ９０のコレクタにキャパシタ２１（第２容量）の一端を接続するとともに、他端を抵抗３２（第２抵抗）に接続している。抵抗３２とキャパシタ２０との間にダイオード４０が介在している。また、ダイオード４０のアノードに、インダクタ６０およびダイオード制御電圧端子７０からなるダイオード制御電圧回路１０２が接続されている。キャパシタ２１、抵抗３２、ダイオード制御電圧回路１０２およびダイオード４０によって、ダイオードスイッチが構成されている。
また、ダイオード４０のカソードに一端を接続し、他端を接地した抵抗３１（第３抵抗）が設けられている。抵抗３１とダイオードスイッチにより、第２負帰還回路１０１が構成されている。 One end of the capacitor 21 (second capacitor) is connected to the collector of the transistor 90, and the other end is connected to the resistor 32 (second resistor). A diode 40 is interposed between the resistor 32 and the capacitor 20. A diode control voltage circuit 102 including an inductor 60 and a diode control voltage terminal 70 is connected to the anode of the diode 40. The capacitor 21, the resistor 32, the diode control voltage circuit 102 and the diode 40 constitute a diode switch.
Further, a resistor 31 (third resistor) having one end connected to the cathode of the diode 40 and the other end grounded is provided. A second negative feedback circuit 101 is configured by the resistor 31 and the diode switch.

このように構成された増幅回路２００は、第２負帰還回路１０１のダイオード４０が、帰還方向に対して順方向に接続されている。第１負帰還回路１００のキャパシタ２０は、ダイオード４０のカソード側のＤＣカット用キャパシタの機能を有している。   In the amplifier circuit 200 configured as described above, the diode 40 of the second negative feedback circuit 101 is connected in the forward direction with respect to the feedback direction. The capacitor 20 of the first negative feedback circuit 100 has a function of a DC cut capacitor on the cathode side of the diode 40.

次に、増幅回路２００の動作について説明する。
この増幅回路２００は、以下に示すように、利得が異なる三つの動作モードで動作する。なお、それぞれの動作モードに対する変調波信号の組み合わせは任意である。 Next, the operation of the amplifier circuit 200 will be described.
The amplifier circuit 200 operates in three operation modes having different gains as described below. In addition, the combination of the modulated wave signal with respect to each operation mode is arbitrary.

まず、任意の正の電圧Ｖｃ（Ｈ）をコレクタ電圧端子８０に印加し、かつトランジスタ９０がＯＮ状態になるようなバイアス電圧をバイアス回路１２から印加する。次いで、ダイオード４０に逆バイアスが印加されるような電圧をダイオード制御電圧端子７０に印加する。このようにして、第１動作モードが実行される。
この場合、ダイオード４０のカソードには電圧Ｖｃ（Ｈ）の値および抵抗３０，３１の抵抗値で決まる正の電圧が印加されることから、それよりも低い電圧（０Ｖなど）をダイオード制御電圧端子７０に印加する。 First, an arbitrary positive voltage Vc (H) is applied to the collector voltage terminal 80, and a bias voltage that turns on the transistor 90 is applied from the bias circuit 12. Next, a voltage such that a reverse bias is applied to the diode 40 is applied to the diode control voltage terminal 70. In this way, the first operation mode is executed.
In this case, since a positive voltage determined by the value of the voltage Vc (H) and the resistance values of the resistors 30 and 31 is applied to the cathode of the diode 40, a lower voltage (such as 0 V) is applied to the diode control voltage terminal. Apply to 70.

第１動作モードにおいては、入力端子１から入力した信号は、トランジスタ９０で増幅されて出力端子２から出力される。また、増幅された信号の一部のみが、第１負帰還回路１００を介して入力側に帰還される。その結果、高い利得を得ることができる。
この時、仮にトランジスタ９０で増幅された信号の電圧が大きな最大振幅を有していたとしても、ダイオード４０には逆バイアスが印加され高いアイソレーションが保たれていることから、第２負帰還回路１０１には電流が流れない。したがって、利得の低下や飽和出力電力の低下を阻止することができる。 In the first operation mode, the signal input from the input terminal 1 is amplified by the transistor 90 and output from the output terminal 2. Further, only a part of the amplified signal is fed back to the input side via the first negative feedback circuit 100. As a result, a high gain can be obtained.
At this time, even if the voltage of the signal amplified by the transistor 90 has a large maximum amplitude, since the reverse bias is applied to the diode 40 and high isolation is maintained, the second negative feedback circuit No current flows through 101. Therefore, it is possible to prevent a decrease in gain and a decrease in saturation output power.

次に、Ｖｃ（Ｈ）よりも低い正の電圧Ｖｃ（Ｍ）をコレクタ電圧端子８０に印加し、かつトランジスタ９０がＯＮ状態になるようなバイアス電圧をバイアス回路１２から印加する。次いで、ダイオード４０に順方向バイアスが印加されるような電圧をダイオード制御電圧端子７０に印加する。このようにして、第２動作モードが実行される。
この場合、ダイオード４０のカソードには電圧Ｖｃ（Ｍ）の値および抵抗３０，３１の抵抗値で決まる正の電圧が印加されることから、それよりも高い電圧をダイオード制御電圧端子７０に印加する。なお、Ｖｃ（Ｍ）＜Ｖｃ（Ｈ）であることから、ダイオード４０のカソードに印加される電圧も第１動作モードと比べて低い値となる。 Next, a positive voltage Vc (M) lower than Vc (H) is applied to the collector voltage terminal 80, and a bias voltage that turns on the transistor 90 is applied from the bias circuit 12. Next, a voltage that applies a forward bias to the diode 40 is applied to the diode control voltage terminal 70. In this way, the second operation mode is executed.
In this case, since a positive voltage determined by the value of the voltage Vc (M) and the resistance values of the resistors 30 and 31 is applied to the cathode of the diode 40, a higher voltage is applied to the diode control voltage terminal 70. . Since Vc (M) <Vc (H), the voltage applied to the cathode of the diode 40 is also lower than that in the first operation mode.

第２動作モードにおいては、入力端子１から入力した信号は、トランジスタ９０で増幅されて出力端子２から出力される。また、増幅された信号の一部が、第１負帰還回路１００および第２負帰還回路１０１を介して入力側にフィードバックされる。
その結果、第１動作モードよりも電流の帰還量が多くなるため、利得が低くなる。また、Ｖｃ（Ｍ）＜Ｖｃ（Ｈ）であることから、出力電力も低くなる。 In the second operation mode, the signal input from the input terminal 1 is amplified by the transistor 90 and output from the output terminal 2. A part of the amplified signal is fed back to the input side via the first negative feedback circuit 100 and the second negative feedback circuit 101.
As a result, the amount of current feedback is larger than that in the first operation mode, so that the gain is lowered. Further, since Vc (M) <Vc (H), the output power is also reduced.

次に、Ｖｃ（Ｍ）以下の正の電圧Ｖｃ（Ｌ）をコレクタ電圧端子８０に印加し、かつトランジスタ９０がＯＦＦ状態になるようなバイアス電圧をバイアス回路１２から印加する。次いで、ダイオード４０に順方向バイアスが印加されるような電圧をダイオード制御電圧端子７０に印加する。このようにして、第３動作モードが実行される。
この場合、ダイオード４０のカソードには電圧Ｖｃ（Ｌ）の値および抵抗３０，３１の抵抗値で決まる正の電圧が印加されることから、それよりも高い電圧をダイオード制御電圧端子７０に印加する。なお、Ｖｃ（Ｌ）≦Ｖｃ（Ｍ）であることから、ダイオード４０のカソードに印加される電圧も第２動作モードと比べて低い値となる。 Next, a positive voltage Vc (L) equal to or lower than Vc (M) is applied to the collector voltage terminal 80, and a bias voltage is applied from the bias circuit 12 so that the transistor 90 is turned off. Next, a voltage that applies a forward bias to the diode 40 is applied to the diode control voltage terminal 70. In this way, the third operation mode is executed.
In this case, since a positive voltage determined by the value of the voltage Vc (L) and the resistance values of the resistors 30 and 31 is applied to the cathode of the diode 40, a higher voltage is applied to the diode control voltage terminal 70. . Since Vc (L) ≦ Vc (M), the voltage applied to the cathode of the diode 40 is also lower than that in the second operation mode.

第３動作モードにおいては、入力端子１から入力した信号はトランジスタ９０には入力されず、第１負帰還回路１００および第２負帰還回路１０１をバイパスした経路を通過し、出力端子２から出力される。
その結果、トランジスタ９０による増幅効果は得られず、回路が減衰器として動作して最も低い利得が得られる。また、Ｖｃ（Ｌ）≦Ｖｃ（Ｍ）であることから、出力電力も第２モードよりさらに低くなる。 In the third operation mode, the signal input from the input terminal 1 is not input to the transistor 90, passes through a path that bypasses the first negative feedback circuit 100 and the second negative feedback circuit 101, and is output from the output terminal 2. The
As a result, the amplification effect by the transistor 90 is not obtained, and the circuit operates as an attenuator to obtain the lowest gain. Further, since Vc (L) ≦ Vc (M), the output power is further lower than in the second mode.

すなわち、この増幅回路２００は、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。   That is, the amplifier circuit 200 includes a first operation mode that realizes a high gain at an arbitrary output power, a second operation mode that has a lower gain than the first operation mode and a lower output power, and a gain that is higher than that of the second operation mode. The operation is performed in three different operation modes including the third operation mode having a low output voltage and a low output voltage.

以上のように、この増幅回路２００は、第２負帰還回路１０１のダイオード４０を帰還方向に対して順方向に接続している。第１負帰還回路１００のキャパシタ２０は、ダイオード４０のカソード側のＤＣカット用キャパシタとして機能する。
その結果、利得がそれぞれ異なる三つの動作モードに切り替えることができる。また、第２負帰還回路１０１のダイオード４０のカソード側にＤＣカット専用のキャパシタが不要となり、回路サイズをより小型にすることができる。また、最も高利得な第１動作モードにおいて、高出力動作時であっても利得の低下を阻止して、より広い範囲の出力電力において高利得を実現することができる。 As described above, the amplifier circuit 200 connects the diode 40 of the second negative feedback circuit 101 in the forward direction with respect to the feedback direction. The capacitor 20 of the first negative feedback circuit 100 functions as a DC cut capacitor on the cathode side of the diode 40.
As a result, it is possible to switch to three operation modes having different gains. Further, a capacitor dedicated for DC cut is not required on the cathode side of the diode 40 of the second negative feedback circuit 101, and the circuit size can be further reduced. Further, in the first operation mode with the highest gain, it is possible to prevent a decrease in gain even during a high output operation, and to realize a high gain in a wider range of output power.

なお、ダイオード制御電圧回路１０２を構成するインダクタ６０に代えて、抵抗を備えた構成としても良い。
また、抵抗３２を除いた構成としても良い。この場合、より少ない素子数で増幅回路を構成することができ、コストダウンを図ることができる。 Instead of the inductor 60 constituting the diode control voltage circuit 102, a configuration including a resistor may be used.
Further, the configuration excluding the resistor 32 may be adopted. In this case, the amplifier circuit can be configured with a smaller number of elements, and the cost can be reduced.

また、信号増幅用のトランジスタ９０をエミッタ接地のバイポーラトランジスタで構成したが、信号増幅機能を有するものであれば任意の半導体素子を用いて良い。   Further, although the signal amplification transistor 90 is composed of a bipolar transistor having a common emitter, any semiconductor element may be used as long as it has a signal amplification function.

実施の形態２．
図２を参照して、信号増幅素子としてソース接地の電界効果トランジスタ（ＦＥＴ）を用いた増幅回路について説明する。
図中、９０はソース接地のトランジスタである。トランジスタ９０のゲートに入力端子１が接続され、トランジスタ９０のドレインに出力端子２が接続されている。トランジスタ９０のゲートにバイアス回路１２が接続されている。また、トランジスタ９０のドレインに、ドレインバイアス回路５１を介してドレイン電圧端子８１が接続されている。 Embodiment 2. FIG.
With reference to FIG. 2, an amplifying circuit using a source-grounded field effect transistor (FET) as a signal amplifying element will be described.
In the figure, reference numeral 90 denotes a common source transistor. The input terminal 1 is connected to the gate of the transistor 90, and the output terminal 2 is connected to the drain of the transistor 90. A bias circuit 12 is connected to the gate of the transistor 90. A drain voltage terminal 81 is connected to the drain of the transistor 90 via the drain bias circuit 51.

トランジスタ９０のドレインに抵抗３０の一端を接続し、抵抗３０とトランジスタ９０のゲート間にキャパシタ２０が設けられている。抵抗３０とキャパシタ２０により、ＲＣ回路を含む第１負帰還回路１００が構成されている。   One end of the resistor 30 is connected to the drain of the transistor 90, and the capacitor 20 is provided between the resistor 30 and the gate of the transistor 90. The resistor 30 and the capacitor 20 constitute a first negative feedback circuit 100 including an RC circuit.

トランジスタ９０のドレインにキャパシタ２１の一端を接続し、他端を抵抗３２に接続している。抵抗３２とキャパシタ２０との間にダイオード４０が介在している。また、ダイオード４０のアノードに、インダクタ６０およびダイオード制御電圧端子７０からなるダイオード制御電圧回路１０２が接続されている。キャパシタ２１、抵抗３２、ダイオード制御電圧回路１０２およびダイオード４０によって、ダイオードスイッチが構成されている。
また、ダイオード４０のカソードに一端を接続し、他端を接地した抵抗３１を有している。抵抗３１とダイオードスイッチにより、第２負帰還回路１０１が構成されている。 One end of the capacitor 21 is connected to the drain of the transistor 90 and the other end is connected to the resistor 32. A diode 40 is interposed between the resistor 32 and the capacitor 20. A diode control voltage circuit 102 including an inductor 60 and a diode control voltage terminal 70 is connected to the anode of the diode 40. The capacitor 21, the resistor 32, the diode control voltage circuit 102 and the diode 40 constitute a diode switch.
In addition, a resistor 31 having one end connected to the cathode of the diode 40 and the other end grounded is provided. A second negative feedback circuit 101 is configured by the resistor 31 and the diode switch.

このように構成された増幅回路２０１は、実施の形態１の増幅回路２００と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。   Similarly to the amplifier circuit 200 of the first embodiment, the amplifier circuit 201 configured as described above has a first operation mode in which a high gain is achieved at an arbitrary output power, a gain lower than that in the first operation mode, and an output power. The second operation mode is lower and the third operation mode is lower and the output voltage is lower than that of the second operation mode.

その結果、利得がそれぞれ異なる三つの動作モードに切り替えることができる。また、第２負帰還回路１０１のダイオード４０のカソード側にＤＣカット専用のキャパシタが不要となり、回路サイズをより小型にすることができる。また、最も高利得な第１動作モードにおいて、高出力動作時であっても利得の低下を阻止して、より広い範囲の出力電力において高利得を実現することができる。   As a result, it is possible to switch to three operation modes having different gains. Further, a capacitor dedicated for DC cut is not required on the cathode side of the diode 40 of the second negative feedback circuit 101, and the circuit size can be further reduced. Further, in the first operation mode with the highest gain, it is possible to prevent a decrease in gain even during a high output operation, and to realize a high gain in a wider range of output power.

なお、信号増幅用のトランジスタ９０を接合型ＦＥＴで構成したが、ＭＯＳ型ＦＥＴを用いても良い。   Although the signal amplification transistor 90 is formed of a junction FET, a MOS FET may be used.

実施の形態３．
図３を参照して、第１動作モードにおける第１負帰還回路１００の電流の帰還量とダイオード４０のカソードの電圧とを、抵抗の値によって独立に制御可能にした増幅回路について説明する。
この増幅回路２０２は、第１負帰還回路１００の、キャパシタ２０と入力端子１との間に抵抗３３（第４抵抗）を設けている。なお、抵抗３３以外は実施の形態１の増幅回路２００と同様の構成を有しており、説明を省略する。 Embodiment 3 FIG.
With reference to FIG. 3, an amplifier circuit in which the feedback amount of the current of the first negative feedback circuit 100 and the cathode voltage of the diode 40 in the first operation mode can be independently controlled by the resistance value will be described.
The amplifier circuit 202 includes a resistor 33 (fourth resistor) between the capacitor 20 and the input terminal 1 of the first negative feedback circuit 100. Except for the resistor 33, the configuration is the same as that of the amplifier circuit 200 of the first embodiment, and a description thereof will be omitted.

このように構成された増幅回路２０２は、実施の形態１の増幅回路２００と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。   The amplifier circuit 202 configured as described above is similar to the amplifier circuit 200 of the first embodiment, in the first operation mode in which a high gain is realized at an arbitrary output power, and in which the gain is lower than that in the first operation mode and the output power. The second operation mode is lower and the third operation mode is lower and the output voltage is lower than that of the second operation mode.

ここで、第１動作モードにおいて、第１負帰還回路１００の電流の帰還量は抵抗３１，３３の抵抗値およびキャパシタ２０の容量値で決まる。これに対し、ダイオード４０のカソードの電圧は、コレクタ電圧端子８０の印加電圧および抵抗３０，３１の抵抗値の比で決まる。
その結果、抵抗３０，３１の抵抗値によってダイオード４０のカソードの電圧を調整した場合であっても、抵抗３３の抵抗値によって第１の負帰還回路１００の電流の帰還量を任意に調整することができる。 Here, in the first operation mode, the feedback amount of the current of the first negative feedback circuit 100 is determined by the resistance values of the resistors 31 and 33 and the capacitance value of the capacitor 20. On the other hand, the cathode voltage of the diode 40 is determined by the ratio between the applied voltage of the collector voltage terminal 80 and the resistance values of the resistors 30 and 31.
As a result, even if the cathode voltage of the diode 40 is adjusted by the resistance values of the resistors 30 and 31, the current feedback amount of the first negative feedback circuit 100 can be arbitrarily adjusted by the resistance value of the resistor 33. Can do.

すなわち、この増幅回路２０２は、第１動作モードにおける第１負帰還回路１００の電流の帰還量とダイオード４０のカソード側の電圧とを、抵抗３０，３１の値と抵抗３３の値によってそれぞれ独立して制御することができる。   That is, the amplifier circuit 202 makes the current feedback amount of the first negative feedback circuit 100 and the voltage on the cathode side of the diode 40 in the first operation mode independent by the values of the resistors 30 and 31 and the value of the resistor 33, respectively. Can be controlled.

実施の形態４．
図４を参照して、ダイオードスイッチを複数並列に備えた増幅回路について説明する。
この増幅回路２０３は、第２負帰還回路１００が、それぞれ並列に接続したｎ個（ｎは１以上の自然数）のダイオードスイッチ１１０を有している。ダイオードスイッチ１１０は、一端をトランジスタ９０のコレクタに接続したキャパシタ２１と、一端をキャパシタ２１の他端に接続した抵抗３２を有している。また、アノードを抵抗３２の他端に接続し、かつカソードを抵抗３０とキャパシタ２０との間に接続したダイオード４０を有している。また、一端をダイオード４０のアノードに接続したインダクタ６０およびダイオード制御電圧端子７０からなるダイオード制御電圧回路１０２を有している。
なお、複数のダイオードスイッチ１１０以外は実施の形態１の増幅回路２００と同様の構成を有しており、説明を省略する。 Embodiment 4 FIG.
With reference to FIG. 4, an amplifier circuit including a plurality of diode switches in parallel will be described.
This amplifier circuit 203 has n (n is a natural number of 1 or more) diode switches 110 to which the second negative feedback circuit 100 is connected in parallel. The diode switch 110 includes a capacitor 21 having one end connected to the collector of the transistor 90 and a resistor 32 having one end connected to the other end of the capacitor 21. Further, a diode 40 having an anode connected to the other end of the resistor 32 and a cathode connected between the resistor 30 and the capacitor 20 is provided. In addition, a diode control voltage circuit 102 including an inductor 60 having one end connected to the anode of the diode 40 and a diode control voltage terminal 70 is provided.
Except for the plurality of diode switches 110, the configuration is the same as that of the amplifier circuit 200 of the first embodiment, and a description thereof is omitted.

このように構成された増幅回路２０３は、実施の形態１の増幅回路２００と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。   The amplifier circuit 203 configured as described above is similar to the amplifier circuit 200 of the first embodiment, in the first operation mode in which a high gain is achieved at an arbitrary output power, and in which the gain is lower than that in the first operation mode and the output power. The second operation mode is lower and the third operation mode is lower and the output voltage is lower than that of the second operation mode.

ここで、ｎ個のダイオードスイッチ１１０のうち、Ｋ番目（Ｋは１以上ｎ以下の自然数）やＳ番目（Ｓは１以上ｎ以下の自然数）のダイオードスイッチ１１０のダイオード４０に順方向バイアスを印加するか否かの組み合わせに応じて、第１負帰還回路１０１の電流の帰還量が変化する。
すなわち、それぞれの動作モードにおいて、順方向バイアスを印加するダイオード４０の数に応じて、利得を微調整することができる。 Here, among the n diode switches 110, a forward bias is applied to the diode 40 of the Kth (K is a natural number between 1 and n) or Sth (S is a natural number between 1 and n) diodes 110. The feedback amount of the current of the first negative feedback circuit 101 changes depending on the combination of whether or not to do so.
That is, in each operation mode, the gain can be finely adjusted according to the number of diodes 40 to which the forward bias is applied.

その結果、この増幅回路２０３は、第１〜第３の三つの動作モードそれぞれについて利得を細分化した、さらに多数の動作モードに切り替えることができる。   As a result, the amplifier circuit 203 can be switched to a larger number of operation modes in which the gain is subdivided for each of the first to third operation modes.

実施の形態５．
図５を参照して、実施の形態１の増幅回路２００を多段接続した増幅回路について説明する。
図中、２００は実施の形態１の増幅回路である。ｎ個（ｎは１以上の自然数）の増幅回路２００を、段間整合回路１１を介して直列に接続している。また、初段の増幅回路２００の入力側に入力整合回路１０を接続している。増幅回路２００、段間整合回路１１および入力整合回路１０によって、増幅回路２０４が構成されている。 Embodiment 5 FIG.
With reference to FIG. 5, an amplifier circuit in which the amplifier circuit 200 of the first embodiment is connected in multiple stages will be described.
In the figure, reference numeral 200 denotes an amplifier circuit according to the first embodiment. N amplifier circuits 200 (n is a natural number of 1 or more) are connected in series via the interstage matching circuit 11. The input matching circuit 10 is connected to the input side of the first stage amplifier circuit 200. The amplifier circuit 200, the interstage matching circuit 11, and the input matching circuit 10 constitute an amplifier circuit 204.

このように構成された増幅回路２０４の動作について説明する。
まず、それぞれの増幅回路２００は、実施の形態１と同様に、任意の出力電力において高利得を実現した第１動作モードと、第１動作モードより利得が低くかつ出力電力も低い第２動作モードと、第２動作モードよりさらに利得が低くかつ出力電圧も低い第３動作モードからなる、異なる三つの動作モードにより動作する。
さらに、それぞれの増幅回路２００を第１〜第３のうちのどの動作モードで動作させるかによって、増幅回路２０４の利得が変化する。 The operation of the amplifier circuit 204 configured as described above will be described.
First, in the same manner as in the first embodiment, each amplifier circuit 200 includes a first operation mode that realizes a high gain at an arbitrary output power, and a second operation mode that has a lower gain and lower output power than the first operation mode. Then, the operation is performed in three different operation modes including the third operation mode having a lower gain and a lower output voltage than the second operation mode.
Further, the gain of the amplifier circuit 204 varies depending on which of the first to third operation modes each amplifier circuit 200 is operated.

その結果、この増幅回路２０４は、利得がそれぞれ異なる四つ以上（３n個）の動作モードに切り替えることができる。 As a result, the amplifier circuit 204 can be switched to four or more (3 n ) operation modes having different gains.

なお、実施の形態１の増幅回路２００に代えて、増幅回路２０１〜２０３を多段接続しても良い。   Instead of the amplifier circuit 200 of the first embodiment, the amplifier circuits 201 to 203 may be connected in multiple stages.

また、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。   Further, within the scope of the present invention, the invention of the present application can be freely combined with each embodiment, modified with any component in each embodiment, or omitted with any component in each embodiment. .

１ 入力端子、２ 出力端子、１０ 入力整合回路、１１ 段間整合回路、１２ バイアス回路、２０，２１，２２ キャパシタ、３０，３１，３２ 抵抗、４０ ダイオード、５０ コレクタバイアス回路、５１ ドレインバイアス回路、６０ インダクタ、７０ ダイオード制御電圧端子、８０ コレクタ電圧端子、８１ ドレイン電圧端子、９０ トランジスタ、１００，１００ａ 第１負帰還回路、１０１，１０１ａ 第２負帰還回路、１１０ ダイオードスイッチ、１０２ ダイオード制御電圧回路、２００，２０１，２０２，２０３，２０４ 増幅回路。   1 input terminal, 2 output terminal, 10 input matching circuit, 11 interstage matching circuit, 12 bias circuit, 20, 21, 22 capacitor, 30, 31, 32 resistance, 40 diode, 50 collector bias circuit, 51 drain bias circuit, 60 inductor, 70 diode control voltage terminal, 80 collector voltage terminal, 81 drain voltage terminal, 90 transistor, 100, 100a first negative feedback circuit, 101, 101a second negative feedback circuit, 110 diode switch, 102 diode control voltage circuit, 200, 201, 202, 203, 204 Amplifier circuit.

Claims (7)

信号増幅用のトランジスタに負帰還接続したＲＣ回路を含む第１負帰還回路と、前記第１負帰還回路に並列に接続したダイオードスイッチを含む第２負帰還回路とを備えた増幅回路において、
前記ダイオードスイッチのダイオードは、アノードを負帰還回路の入力側に接続し、カソードを負帰還回路の出力側に接続し、
前記ＲＣ回路の容量は、前記ダイオードスイッチの直流カット用の容量を含む
ことを特徴とする増幅回路。 In an amplifier circuit comprising: a first negative feedback circuit including an RC circuit connected negatively to a signal amplification transistor; and a second negative feedback circuit including a diode switch connected in parallel to the first negative feedback circuit;
The diode of the diode switch has an anode connected to the input side of the negative feedback circuit, a cathode connected to the output side of the negative feedback circuit,
The capacitor of the RC circuit includes a DC cut capacitor of the diode switch. 前記トランジスタのエミッタを接地し、
前記第１負帰還回路は、
前記トランジスタのコレクタに第１抵抗の一端を接続し、前記第１抵抗と前記トランジスタのベース間に第１容量を設けて構成し、
前記第２負帰還回路は、
前記トランジスタのコレクタに第２容量の一端を接続し、他端を第２抵抗に接続するとともに、前記第２抵抗と前記第１容量との間に前記ダイオードを介在して構成し、
前記ダイオードのアノードにダイオード制御電圧回路を接続するとともに、前記ダイオードのカソードに一端を接続し、他端を接地した第３抵抗を具備する
ことを特徴とする請求項１記載の増幅回路。 Grounding the emitter of the transistor;
The first negative feedback circuit includes:
One end of a first resistor is connected to the collector of the transistor, and a first capacitor is provided between the first resistor and the base of the transistor.
The second negative feedback circuit includes:
One end of a second capacitor is connected to the collector of the transistor, the other end is connected to a second resistor, and the diode is interposed between the second resistor and the first capacitor.
The amplifier circuit according to claim 1, further comprising a third resistor having a diode control voltage circuit connected to the anode of the diode, one end connected to the cathode of the diode, and the other end grounded. 前記第１負帰還回路は、前記第１容量と前記トランジスタのベースとの間に直列に接続した第４抵抗を具備することを特徴とする請求項２記載の増幅回路。   3. The amplifier circuit according to claim 2, wherein the first negative feedback circuit includes a fourth resistor connected in series between the first capacitor and the base of the transistor. 前記第２容量、前記第２抵抗、前記ダイオードおよび前記ダイオード制御電圧回路は、前記ダイオードスイッチを構成し、
前記第２負帰還回路は、並列に接続した複数の前記ダイオードスイッチを具備する
ことを特徴とする請求項２記載の増幅回路。 The second capacitor, the second resistor, the diode, and the diode control voltage circuit constitute the diode switch,
The amplifier circuit according to claim 2, wherein the second negative feedback circuit includes a plurality of the diode switches connected in parallel. 前記トランジスタのソースを接地し、
前記第１負帰還回路は、
前記トランジスタのドレインに第１抵抗の一端を接続し、前記第１抵抗と前記トランジスタのゲート間に第１容量を設けて構成し、
前記第２負帰還回路は、
前記トランジスタのドレインに第２容量の一端を接続し、他端を第２抵抗に接続するとともに、前記第２抵抗と前記第１容量との間に前記ダイオードを介在して構成し、
前記ダイオードのアノードにダイオード制御電圧回路を接続するとともに、前記ダイオードのカソードに一端を接続し、他端を接地した第３抵抗を具備する
ことを特徴とする請求項１記載の増幅回路。 Grounding the source of the transistor;
The first negative feedback circuit includes:
One end of a first resistor is connected to the drain of the transistor, and a first capacitor is provided between the first resistor and the gate of the transistor.
The second negative feedback circuit includes:
One end of a second capacitor is connected to the drain of the transistor, the other end is connected to a second resistor, and the diode is interposed between the second resistor and the first capacitor.
The amplifier circuit according to claim 1, further comprising a third resistor having a diode control voltage circuit connected to the anode of the diode, one end connected to the cathode of the diode, and the other end grounded. 前記第１負帰還回路は、前記第１容量と前記トランジスタのゲートとの間に直列に接続した第４抵抗を具備することを特徴とする請求項５記載の増幅回路。   6. The amplifier circuit according to claim 5, wherein the first negative feedback circuit includes a fourth resistor connected in series between the first capacitor and the gate of the transistor. 前記第２容量、前記第２抵抗、前記ダイオードおよび前記ダイオード制御電圧回路は、前記ダイオードスイッチを構成し、
前記第２負帰還回路は、並列に接続した複数の前記ダイオードスイッチを具備する
ことを特徴とする請求項５記載の増幅回路。 The second capacitor, the second resistor, the diode, and the diode control voltage circuit constitute the diode switch,
The amplifier circuit according to claim 5, wherein the second negative feedback circuit includes a plurality of the diode switches connected in parallel.
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