JP2015082534A - 接続端子及びそれを用いた半導体チップ搭載用基板 - Google Patents

接続端子及びそれを用いた半導体チップ搭載用基板 Download PDF

Info

Publication number
JP2015082534A
JP2015082534A JP2013218568A JP2013218568A JP2015082534A JP 2015082534 A JP2015082534 A JP 2015082534A JP 2013218568 A JP2013218568 A JP 2013218568A JP 2013218568 A JP2013218568 A JP 2013218568A JP 2015082534 A JP2015082534 A JP 2015082534A
Authority
JP
Japan
Prior art keywords
plating film
connection terminal
solder
electroless
mass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013218568A
Other languages
English (en)
Other versions
JP6201622B2 (ja
Inventor
芳則 江尻
Yoshinori Ejiri
芳則 江尻
長谷川 清
Kiyoshi Hasegawa
清 長谷川
昌之 中川
Masayuki Nakagawa
昌之 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2013218568A priority Critical patent/JP6201622B2/ja
Publication of JP2015082534A publication Critical patent/JP2015082534A/ja
Application granted granted Critical
Publication of JP6201622B2 publication Critical patent/JP6201622B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554Coating
    • H01L2224/45599Material
    • H01L2224/456Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45664Palladium (Pd) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00011Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Chemically Coating (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】リフロー直後及び150℃の環境下で1000時間放置した後でもはんだ接続信頼性に優れる接続端子、及びそれを用いた半導体チップ搭載用基板を提供すること。
【解決手段】端子形状の銅と、当該銅上に積層された無電解ニッケルめっき被膜3と、当該無電解ニッケルめっき被膜3上に積層された無電解パラジウムめっき被膜4と、を備え、無電解ニッケルめっき被膜3は、膜厚が0.005〜0.3μmであり、純度が85〜97質量%である接続端子。前記無電解パラジウムめっき被膜上に置換金めっき被膜が更に積層され、その上に無電解金めっき被膜がさらに積層された接続端子。前記無電解ニッケルめっき被膜が、リン、ホウ素及び窒素の少なくとも一つを含有し、前記無電解パラジウムめっき被膜の膜厚が、0.01〜0.4μm以下である接続端子。
【選択図】図1

Description

本発明は、接続端子及びそれを用いた半導体チップ搭載用基板に関する。
近年、パソコン、携帯電話、無線基地局、光通信装置、サーバ、ルータ等の電子機器において、大小問わず、機器の小型化、軽量化、高性能化及び高機能化が進んでいる。また、CPU、DSP、各種メモリ等のLSIの高速化並びに高機能化とともに、SoC(System on a chip)、SiP(System in Package)等の高密度実装技術の開発も行われている。
このため、半導体チップ搭載用基板及びマザーボードには、ビルドアップ方式の多層配線基板が使用されるようになっている。また、パッケージの多ピン狭ピッチ化といった実装技術の進歩により、半導体チップ搭載用基板は、QFP(Quad Flat Package)からBGA(Ball Grid Array)/CSP(Chip Size Package)実装へと進化している。
半導体チップ搭載用基板と半導体チップとの接続には、例えば、金ワイヤボンディングが用いられる。また、半導体チップと接続された半導体チップ搭載用基板は、はんだボールによって配線板(マザーボード)と接続される。そのため、半導体チップ搭載用基板は、通常、半導体チップ又は配線板に接続するための接続端子をそれぞれ有している。これらの接続端子には、金ワイヤ又ははんだとの良好な金属接合を確保するために、金めっきが施されることが多い。
これらのはんだ接続用端子には、基板上に形成された導体端子上にニッケルめっき被膜及び金めっき被膜を順次形成した2層構造のものがある。このニッケルめっき被膜及び金めっき被膜は、はんだ接続以前の熱処理で銅等の導体表面が熱酸化して、はんだの濡れ性が低下して、接続不良になることを防止するために形成されている。しかしながら、無電解ニッケルめっき被膜を形成した後に置換金めっき被膜を形成すると、無電解ニッケルめっき被膜が置換金めっき液により腐食され、はんだの接続強度が低下することが報告されている。置換金めっき液による無電解ニッケルめっき被膜の腐食を抑制し、はんだ接続信頼性を向上させるために、無電解ニッケルめっき被膜と置換金めっき被膜の間に無電解パラジウムめっき被膜を形成した、無電解ニッケルめっき被膜/無電解パラジウムめっき被膜/置換金めっき被膜の3層構造のものが報告されている(例えば、非特許文献1参照)。
また、銅からなるはんだ接続用端子の表面の酸化等から保護し、はんだ付け性を保持するための表面処理として、例えば、特許文献1に示すような水溶性プリフラックスによる処理が行なわれている。
特許文献2では、鉛を含まないはんだ自身に、Niを0.001〜6質量%含有させることにより、接続構造に形成される合金を微細化させることが提案されている。
特許文献3に示すように、銅箔の表面に、パラジウムめっき被膜/金めっき被膜、又はパラジウムめっき被膜を形成し、はんだ付けを行なう技術が記載されている。
特許文献4には、銅の表面に、ニッケルめっき被膜及び金めっき被膜を順次形成した接続端子が記載されており、はんだ接続後にニッケルめっき被膜及び金めっき被膜がすべてはんだに溶解することが記載されている。
特許第4065110号公報 特開2010−274326号公報 特開平5−327187号公報 特開2004−140303号公報
表面技術 ; 58,109(2007)
ところで、特許文献1のように、水溶性プリフラックスを用いた場合、銅と鉛を含まないはんだが直接接合し、銅と鉛を含まないはんだとの界面にSn−Cu合金が形成される。このSn−Cu合金は、鉛を含まないはんだ側においてCuSnの組成を有しており、リフロー直後にこのCuSnがドーム状の形態に成長する。この際に、CuSn合金内部に亀裂が発生し、はんだ接続信頼性が低下する。
また、特許文献2に記載の鉛を含まないはんだと接続端子とを接続した場合、リフロー直後のはんだ接続信頼性は良好であるものの、その後150℃の環境下で1000時間放置を行なうと、鉛を含まないはんだ自身に存在するNiがSn−Cu合金に濃化する。これにより、リフロー直後に約0.5質量%であったSn−Cu合金のNiの濃度が、約1.5質量%に増加する。さらに、Niを含むSn−Cu合金の厚みは、約10μmに成長する。このような合金は、硬くて脆い性質を持ち、厚いほど衝撃に弱く、破壊が起こりやすくなるため、はんだの接続信頼性が低下する。
さらに、特許文献3では、銅箔の表面にパラジウムめっき被膜/金めっき被膜、又はパラジウムめっき被膜を形成し、はんだ付けを行なっているが、かかるパラジウムめっき被膜/金めっき被膜、又はパラジウムめっき被膜は、はんだとの接続の際に速やかにはんだ中に拡散してしまう。そのため、銅とはんだが直接接合して、上述のドーム状の形態をしたCuSn合金が成長し、はんだ接続信頼性が低下する。
特許文献4においても、金めっき被膜は金に拡散しやすいためにリフロー時にはんだとニッケルめっき被膜が直接触れることでニッケルめっき被膜がはんだ中に拡散しやすく、ドーム状の形態をしたCuSn合金内部に亀裂が発生し、はんだ接続信頼性が低下することが判明した。また、特許文献4のニッケルめっき被膜及び金めっき被膜は、無電解又は電解めっきにより作製している。ここで、金めっき被膜を無電解金めっき(置換金めっき)で作製した場合、ニッケルめっき被膜上に直接置換金めっきを行っているために、ニッケルめっき被膜の粒界部及び表面が置換金めっき被膜に腐食されることとなる。これにより、はんだ接続時に、ニッケルめっき被膜が腐食部から破壊されて、ニッケルめっき被膜が容易にはんだ中へ拡散してしまう。そのため、ドーム状の形態をしたCuSn合金内部の亀裂の発生を抑制できず、はんだ接続信頼性が低くなる。さらに、ニッケルめっき被膜を電解ニッケルめっきで作製した場合、一般的に電解ニッケルめっき被膜のニッケルの純度が高くなってしまうため、リフロー時に電解ニッケルめっき被膜がはんだ中に拡散しやすくなる。そのため、ドーム状の形態をしたCuSn合金内部の亀裂の発生を抑制できないためにはんだ接続信頼性が低くなる。さらにまた、無電解ニッケル被膜上に直接電解金めっき被膜を形成した場合であっても、無電解ニッケル被膜がリフロー時に電解ニッケルめっき被膜がはんだ中に拡散しやすいため、ドーム状の形態をしたCuSn合金内部の亀裂の発生を抑制できず、はんだ接続信頼性が低くなる。
また、非特許文献1では、無電解ニッケルめっき被膜の厚みは5μm程度と厚く、リフロー中に無電解ニッケルめっき被膜がすべて鉛を含まないはんだ中に拡散するということはないため、鉛を含まないはんだとの接続後、被膜として残存する。そのため、150℃の環境下において1000時間の放置を行なうと、無電解ニッケルめっき被膜中のニッケルが鉛を含まないはんだに拡散し、鉛を含まないはんだと接している無電解ニッケルめっき被膜にリンの濃縮層が形成されてしまい、このことによりはんだの接続信頼性が低下する。
本発明は、上述した従来技術の問題に鑑み、リフロー直後及び150℃の環境下で1000時間放置した後でもはんだ接続信頼性に優れる接続端子、及びそれを用いた半導体チップ搭載用基板を提供することを目的とする。
本発明は、端子形状の銅と、当該銅上に積層された無電解ニッケルめっき被膜と、当該無電解ニッケルめっき被膜上に積層された無電解パラジウムめっき被膜と、を備え、無電解ニッケルめっき被膜は、膜厚が0.005μm以上、0.3μm以下であり、純度が85質量%以上、97質量%未満である接続端子を提供する。かかる接続端子によれば、端子形状の銅と、鉛を含まないはんだとの界面に形成される合金内部におけるニッケルの含有量を0.01質量%以上、1.0質量%未満に制御することができる。これにより、ドーム状の形態をしたCuSn合金の成長を抑制し、界面に形成される合金を層状に成長させることでCuSn合金内部のクラックの発生を抑制することができるとともに、界面に形成される合金の結晶粒の過剰な微細化を抑制し、150℃の環境下にて1000時間の放置を行っても優れた接続信頼性を得ることができる。
また、本発明の接続端子における無電解ニッケルめっき被膜の純度(無電解ニッケルめっき被膜におけるニッケルの含有割合)は、85質量%以上、97質量%未満である。無電解ニッケルめっき被膜の純度が85質量%よりも低いと、鉛を含まないはんだへのニッケルの拡散を妨げ、無電解ニッケルめっき被膜が部分的に残存し、はんだ接続信頼性が低下する。一方、無電解ニッケルめっき被膜の純度が97質量%以上であると、はんだ接続時にニッケルめっき被膜がはんだ中に拡散しやすく、ドーム状の形態をしたCuSn合金内部に亀裂が発生し、はんだ接続信頼性が低下する。さらに、本発明の接続端子における無電解ニッケルめっき被膜の膜厚は、0.005μm〜0.3μmである。無電解ニッケルめっき被膜の膜厚が0.005μmよりも小さいと、CuSn合金に拡散するNiの量が不十分であるため、ドーム状の形態のCuSn合金が成長し、合金内部の亀裂の発生を抑制できない。一方、無電解ニッケルめっき被膜の膜厚が0.3μmよりも大きいと、無電解ニッケルめっき被膜がはんだ中に拡散せずに部分的に被膜として残存し、はんだ接続信頼性が低くなる傾向になる。
本発明の接続端子における無電解ニッケルめっき被膜の膜厚が0.005μm以上、0.3μm以下であるため、ワイヤボンディング用の端子として使用する場合、無電解ニッケルめっきの異常析出を抑制することが可能である。そのため、L/S(配線幅/スペース)=15μm/15μmのレベルの微細配線にも適用することが可能である。また、無電解ニッケルめっき被膜上の無電解パラジウムめっき反応は容易に進行するため、銅の上に直接パラジウムめっきを形成する場合と比較して、部分的にめっきの析出しない端子が発生する、いわゆるスキップが発生せず、安定したワイヤボンディング性を得ることが可能となる。
上記接続端子は、無電解パラジウムめっき被膜上に置換金めっき被膜がさらに積層される、と好ましい。置換金めっき被膜を形成することにより、はんだの濡れ性を向上させることが可能となる。そのため、無電解パラジウムめっき被膜上に、直接、鉛を含まないはんだとを接触させるよりも、置換金めっき被膜を形成してはんだとを接触させた方が、はんだの濡れ広がり速度がはやくなる。これにより、はんだと接続した接続端子の接続界面の合金がより均一化しやすく、CuSn合金内部の亀裂の発生を抑制する効果がより高くなる。また、金ワイヤとの接続を考えた場合、無電解パラジウムめっき被膜上では金ワイヤの接続は困難であるが、置換金めっき被膜を形成することによって、金ワイヤとの接続が容易になる。
また、上記無電解パラジウムめっき被膜上に、置換金めっき被膜を形成することで、無電解ニッケルめっき被膜/無電解パラジウムめっき被膜/置換金めっき被膜の3層構造となる。このような3層構造は、無電解ニッケルめっき被膜/置換金めっき被膜の2層構造の場合と比較して、パラジウムめっき被膜を有するため、置換金めっきによる無電解ニッケルめっき被膜の粒界部及び表面の腐食を抑制することが可能である。そのため、はんだ接続時に無電解ニッケルめっき被膜がより均一にはんだ内に拡散することが可能になり、CuSn合金のドーム状の成長を抑制し、クラックのないCuSn合金を形成することが可能になる。
上記接続端子は、置換金めっき被膜上に無電解金めっき被膜がさらに積層されたものであると好ましい。置換金めっき被膜のみの場合と比較して、はんだの濡れ性をさらに向上させることが可能となり、また、金ワイヤとの接続においても、無電解金めっき被膜を形成することで、置換金めっき被膜のみの場合と比較して、さらに容易に金ワイヤとの接続ができるようになる。
本発明に係る接続端子は、上記無電解ニッケルめっき被膜が、リン、ホウ素及び窒素の少なくとも一つを含有すると好ましい。無電解ニッケルめっき被膜の純度が85質量%以上、97質量%未満となるように、リン又はホウ素又は窒素を少なくとも一種類以上含有させることで、CuSn合金内部の亀裂の発生を抑制する効果が高くなるとともに、界面に形成される合金の結晶粒の微細化を抑制し、熱処理後においても良好なはんだ接続信頼性を得ることが可能となる。
本発明に係る接続端子は、上記無電解パラジウムめっき被膜の膜厚が、0.01μm以上、0.4μm以下であると好ましい。
本発明に係る接続端子は、上記無電解パラジウムめっき被膜が、下記(1)〜(4)のいずれかの無電解パラジウムめっき被膜であると好ましい。
(1)膜厚が0.01〜0.4μmであり、純度が99質量%以上の無電解パラジウムめっき被膜。
(2)膜厚が0.01〜0.25μmであり、純度が98質量%以上、99質量%未満の無電解パラジウムめっき被膜。
(3)膜厚が0.01〜0.15μmであり、純度が97質量%以上、98質量%未満の無電解パラジウムめっき被膜。
(4)膜厚が0.01〜0.12μmであり、純度が94質量%以上、97質量%未満の無電解パラジウムめっき被膜。
上記無電解ニッケルめっき被膜上に、上記(1)〜(4)のいずれか一の無電解パラジウムめっき被膜を形成することで、はんだ接続時に、無電解ニッケルめっき被膜のはんだ内部への拡散がより均一となる。そのため、銅と鉛を含まないはんだの界面に形成される合金被膜を層状の状態で、ほぼ均一な厚みで形成することが可能で、CuSn合金内部の亀裂の発生を抑制する効果を得ることができる。
本発明に係る接続端子は、上記置換金めっき被膜の膜厚が0.005μm以上であると好ましい。置換金めっき被膜の膜厚を上記範囲とすることにより、鉛を含まないはんだの濡れ性をより向上させることが可能である。これにより、無電解パラジウムめっき被膜上に、直接、鉛を含まないはんだとを接触させるよりも、置換金めっき被膜を形成してはんだとを接触させた方が、はんだの濡れ広がり速度がはやくなるため、はんだと接続している接続端子の接続界面がより均一化しやすく、CuSn合金内部の亀裂の発生を抑制する効果がより高くなる。
本発明に係る接続端子は、置換金めっき被膜及び前記無電解金めっき被膜の膜厚の和が0.01μm以上であると好ましい。置換金めっき被膜のみの場合と比較して、はんだの濡れ性をさらに向上させることが可能となり、はんだと接続している接続端子の接続界面がより均一化しやすく、CuSn合金内部の亀裂の発生を抑制する効果がより高くなる。また、金ワイヤとの接続においても、無電解金めっき被膜を形成することでさらに信頼性が良好になる。
本発明に係る接続端子は、上述のとおり、はんだ接続性に優れるため、はんだ接続用端子として使用することができる。
本発明は、さらに、上記接続端子と鉛を含まないはんだとが接続され、銅と鉛を含まないはんだとの界面に合金が形成されたはんだバンプ付接続端子であって、当該合金におけるNiの含有量が、0.01質量%以上、1.0質量%以下である、はんだバンプ付接続端子を提供する。合金内部のNiの含有量を0.01質量%以上、1.0質量%未満に制御することで、はんだ接続直後に発生する合金内部の亀裂の発生を抑制し、熱処理後においても、合金の結晶粒の微細化を抑制できるとともに、150℃の環境下で1000時間の放置を行った場合、微結晶化した合金が厚く成長することを抑制し、良好なはんだ接続信頼性を得ることが可能となる。
本発明のはんだバンプ付接続端子では、上記合金がSn−Cu−Niからなると好ましい。
上記鉛を含まないはんだが、Sn及びCuからなる合金、又はSn、Cu及びAgからなる合金を含むと好ましい。Sn及びCuからなる合金、又はSn、Cu及びAgからなる合金を含むはんだは融点が低く、はんだ接続するためのリフロー温度を下げることができる。また、はんだそのものが柔らかい特性があるため、接続後に、はんだ接続部に応力が加わった場合であっても、はんだそのものが変形しやすいことから、耐衝撃信頼性に優れる。
上記Sn、Cu及びAgからなる合金が、0.001〜7質量%のCu、0.001〜7質量%のAg、及び残部のSnからなるものであると好ましい。鉛を含まないはんだを上記組成とすることで、はんだ接続するためのリフロー温度を下げることができ、なおかつ、はんだそのものが柔らかい特性を得ることができることから、耐衝撃信頼性に優れるため好ましい。
本発明に係る接続端子は、ワイヤボンディング用接続端子として使用することができる。
本発明は、基板と、基板の主面に設けられた上記ワイヤボンディング用接続端子及び上記はんだ接続用端子と、ワイヤボンディング用接続端子及びはんだ接続用端子を電気的に接続する導体回路と、を備える半導体チップ搭載用基板を提供する。また、本発明は、基板と、基板の主面に設けられた上記ワイヤボンディング用接続端子及び上記はんだバンプ付接続端子と、ワイヤボンディング用接続端子及びはんだバンプ付接続端子を電気的に接続する導体回路と、を備える半導体チップ搭載用基板を提供する。これらの半導体チップ搭載用基板は、はんだ接続信頼性に優れる。
本発明によれば、リフロー直後及び150℃の環境下で1000時間放置した後でもはんだ接続信頼性に優れるとともに、ワイヤボンディング接続信頼性及び微細配線形成性にも優れる接続端子、及びそれを用いた半導体チップ搭載用基板を提供することが可能となる。
(a)は接続端子を備えた半導体チップ搭載用基板の一実施形態を第1の主面側から示す模式平面図あり、(b)は(a)のb−b線に沿った断面図であり、(c)は(a)のc−c線に沿った断面図である。 半導体チップ搭載用基板の一実施形態を示す模式断面図である。 半導体チップ搭載用基板の他の実施形態を示す模式断面図である。 半導体チップ搭載用基板の一実施形態(ファン−インタイプ)を示す模式平面図である。 半導体チップ搭載用基板の他の実施形態(ファン−アウトタイプ)を示す模式平面図である。 半導体チップ搭載用基板の製造方法の一実施形態を示す模式断面図である。 半導体パッケージの一実施形態を示す模式断面図である。 半導体パッケージの他の実施形態を示す模式断面図である。 (a)は半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板の一実施形態を示す模式平面図であり、(b)は領域Aの拡大図である。 ワイヤボンディング用接続端子の形状を示す模式図である。 めっきの異常析出が発生せず、めっきが良好に形成されたワイヤボンディング用接続端子を示す模式図である。 ワイヤボンディング用接続端子の周囲及び端子間にめっきの異常析出が発生している半導体チップ搭載基板の一例を示す模式図である。 ワイヤボンディング用接続端子の周囲及び端子間にめっきの異常析出が発生している半導体チップ搭載基板の他の例を示す模式図である。 本発明の方法により、はんだ接合を行なった時の、Sn−Cu−Niからなる合金被膜を層状の状態で、ほぼ均一に形成した場合の、断面の走査電子顕微鏡による観察結果である。(実施例16) 従来の方法により、ドーム状の形態をしたCuSn合金が形成された、はんだ接合部の断面の走査電子顕微鏡による観察結果である。(比較例5) リフロー後、ニッケルめっき被膜が拡散せずに残存部があった場合の、断面の走査電子顕微鏡による観察結果である。(比較例12)
以下、場合により図面を参照して、本発明の好適な実施形態例について説明する。なお、図面の説明において、同一又は同一要素には同一の符号を用い、重複する説明を省略する。
(半導体チップ搭載用基板)
図1は、半導体チップ搭載基板の一実施形態を示す平面図又は断面図である。図1(a)は、接続端子を備えた半導体チップ搭載用基板の一実施形態を第1の主面側から示す模式平面図ある。図1(b)は、図1(a)のb−b線に沿った断面図である。図1(c)は、図1(a)のc−c線に沿った断面図である。図1(a)に示される半導体チップ搭載用基板1aは、プリント配線板50と、プリント配線板50を構成する絶縁被覆であるコア基板100の一主面上に設けられたはんだ接続用端子111及び絶縁被覆109とを備える。プリント配線板50は、コア基板100の他の主面上に設けられた開口部118aを有する絶縁被覆118と、開口部118a内に配置された複数のワイヤボンディング用接続端子110と、展開配線40と、を備える。なお、本実施形態において、基板は、コア基板のみからなるものであってもよく、後述するように、コア基板上にビルドアップ層を形成したものであってもよい。
複数のワイヤボンディング用接続端子110は半導体チップ搭載用基板1aを半導体チップに電気的に接続するための半導体チップ接続端子として機能する。複数のはんだ接続用端子111は半導体チップ搭載用基板1aを配線板(マザーボード)に電気的に接続するための外部接続端子として機能する。ワイヤボンディング用接続端子110とはんだ接続用端子111とは、展開配線40によって互いに電気的に接続されている。なお、プリント配線板50は、多層プリント配線板であってもよい。
図1(b)は、図1(a)における半導体チップ搭載用基板1aのワイヤボンディング用接続端子110及びそれらの周辺部のb−b線に沿った断面図である。ワイヤボンディング用接続端子110は、コア基板100の第1の主面上に設けられた導体層(導体回路)2と導体層2上に積層されためっき層60とを備える。めっき層60は、無電解ニッケルめっき被膜3と、無電解パラジウムめっき被膜4と、必要に応じて置換金めっき被膜6と、をこの順に備える。複数の導体層2は、展開配線40の一部であってもよい。
図1(c)は、図1(a)における半導体チップ搭載用基板1aのc−c線に沿ったはんだ接続用端子111及びそれらの周辺部の断面図である。はんだ接続用端子111は、コア基板100の第2の主面上に設けられた導体層2と導体層2上に積層されためっき層60とを備える。めっき層60は、無電解ニッケルめっき被膜3と、無電解パラジウムめっき被膜4と、必要に応じて置換金めっき被膜6と、をこの順に備える。複数の導体層2は、上述したように、展開配線40の一部であってもよい。
導体層2は銅からなり、端子形状である。無電解ニッケルめっき被膜3は、めっき液中のニッケルイオンが還元剤によってニッケルへと還元され、活性化された導体層2の表面に析出することにより形成される。なお、一般的に導体層に無電解ニッケルめっきを行う前に導体層の表面に触媒(例えば、パラジウム触媒)を付与する。なお、端子形状としては、特に限定されず、端子として機能する形状であればどのようなものであってもよい。
無電解ニッケルめっき被膜3としては、無電解ニッケルめっき被膜を形成する還元剤に起因した元素であるリン、ホウ素、窒素等を含有した無電解ニッケル−リン合金めっき被膜、無電解ニッケル−ホウ素合金めっき被膜、無電解ニッケル−窒素合金めっき被膜などが挙げられる。無電解ニッケルめっき被膜3の純度(ニッケルの含有割合)は、85質量%以上、97質量%未満であり、88質量%以上、96質量%以下であることが好ましく、90質量%以上、95質量%以下であることがより好ましい。85質量%よりも低いと、鉛を含まないはんだへのニッケルの拡散を妨げ、無電解ニッケルめっき被膜が部分的に残存し、はんだ接続信頼性が低下する。一方、97質量%以上であると、はんだ接続時にニッケルめっき被膜がはんだ中に拡散しやすく、ドーム状の形態をしたCuSn合金が成長しやすく、はんだ接続信頼性が低下する。また、無電解ニッケルめっき被膜3の膜厚は、0.005μm〜0.3μmであり、0.01μm〜0.2μmであると好ましく、0.03〜0.15μmであるとより好ましい。無電解ニッケルめっき被膜3の膜厚が0.005μmよりも小さいとドーム状の形態をしたCuSn合金が成長しやすいため、はんだ接続信頼性が低下する。一方、無電解ニッケルめっき被膜3の膜厚が0.3μmよりも大きいと無電解ニッケルめっき被膜が、はんだ中に拡散せずに部分的に被膜として残存し、はんだ接続信頼性が低くなる。
無電解パラジウムめっき被膜4は、置換パラジウムめっき、又は無電解パラジウムめっきにより形成する。上記置換パラジウムめっき被膜は、導体層2の基板と接触していない表面に積層される無電解ニッケルめっき被膜3との置換反応により形成する。置換パラジウムめっき被膜を形成するためのめっき液は、ニッケルめっき被膜3と置換析出するものであれば、パラジウム以外の構成元素に特に制限はない。また、上記無電解パラジウムめっき被膜は、無電解パラジウムめっき用のめっき液中のパラジウムイオンが、還元剤の働きにより、無電解ニッケルめっき被膜3の表面にパラジウムとして析出したものである。
無電解パラジウムめっき被膜4の膜厚は、0.01〜0.4μmであると好ましく。0.02〜0.25μmであるとより好ましく、0.03〜0.15μmであるとさらに好ましい。無電解パラジウムめっき被膜の膜厚が0.4μmを超えると、無電解パラジウムめっき被膜が鉛を含まないはんだ中に拡散し難くなるために、上記界面に形成される合金の形成を妨げ、無電解ニッケルめっき被膜が部分的に残存し、はんだ接続信頼性が低下する傾向にある。一方、無電解パラジウムめっき被膜4の膜厚が、0.01μmよりも小さい場合、無電解ニッケルめっき被膜の鉛を含まないはんだ内部への拡散が容易となる。そのため、上記界面に形成される合金におけるNiの含有量が0.01質量%よりも低くなり、合金内部の亀裂の発生を抑制することができなくなり、はんだの接続信頼性が低くなる傾向にある。接続端子と鉛を含まないはんだとの接続の際に、無電解ニッケルめっき被膜を、鉛を含まないはんだ内部、又は接続端子の端子形状の銅と鉛を含まないはんだとの界面に形成される合金内に拡散させて、良好なはんだ接続信頼性を得るためには、0.01〜0.4μmの範囲内にすることが好ましい。
無電解パラジウムめっきに用いる還元剤に、ギ酸化合物を使用すると、得られるパラジウム層の純度がほぼ100%とすることができる。このような無電解パラジウムめっき被膜4を用いた場合、パラジウム層の純度が低い場合と比較して、鉛を含まないはんだ内部へのパラジウムの拡散が非常に均一である。そのため、端子形状の銅と鉛を含まないはんだとの界面に、より均一な厚みの合金を形成しやすくなり、良好ははんだ接続信頼性を得ることが可能となる。一方、還元剤に次亜リン酸を用いると、得られる無電解パラジウムめっき被膜にはリンが共析し、還元剤として用いる次亜リン酸のめっき液中における濃度が高いほど、被膜におけるリンの濃度は高くなる。被膜におけるリンの濃度が高いほど、鉛を含まないはんだ内部への拡散が起こりづらく、不均一な拡散になる傾向にある。そのため、下記(1)〜(4)のいずれかのパラジウムめっき被膜の純度と膜厚の組合せが好ましい。
(1)膜厚が0.005〜0.4μmであり、純度が99質量%以上のパラジウムめっき被膜。
(2)膜厚が0.005〜0.25μmであり、純度が98質量%以上、99質量%未満のパラジウムめっき被膜。
(3)膜厚が0.005〜0.15μmであり、純度が97質量%以上、98質量%未満のパラジウムめっき被膜。
(4)膜厚が0.005〜0.12μmであり、純度が94質量%以上、97質量%未満のパラジウムめっき被膜。
純度が99質量%以上である無電解パラジウムめっき被膜4は、好ましくは、還元剤としてギ酸化合物を用いた無電解パラジウムめっきによって形成される。ギ酸化合物を用いることにより、高純度のめっき被膜を特に容易により均一に析出させることが可能である。純度が100質量%に近いほど、パラジウムの析出形態は均一性に優れる。
パラジウムの純度が90質量%以上99質量%未満である無電解パラジウムめっき被膜4は、一般に、還元剤として次亜リン酸、亜リン酸等のリン含有化合物、又はホウ素含有化合物を含有するめっき液を用いて形成することができる。これらめっき液を用いてパラジウム−リンめっき合金被膜又はパラジウム−ホウ素合金被膜がそれぞれ形成される。めっき液における還元剤の濃度、pH、浴温等はパラジウムの純度が90質量%以上〜99質量%未満になるように調節される。具体的には、例えば、還元剤として次亜リン酸を用いた場合、0.005〜0.3mol/l、pH7.5〜11.5、温度40〜80℃の範囲において、パラジウムの純度が90質量%以上99質量%未満の無電解パラジウムめっき被膜4を形成することができる。
図1の(b)及び(c)に示すように、無電解パラジウムめっき被膜4上には、置換金めっき被膜6を形成してもよい。置換金めっき被膜6は、無電解パラジウムめっき被膜4と溶液中の金イオンとの置換反応によって、無電解パラジウムめっき被膜4の表面に形成することができる。パラジウムと金イオンとが置換する限りはめっき液に特に制限はないが、シアン化合物を含むものが好ましい。
上述したような導体層2と、無電解ニッケルめっき被膜3と、無電解パラジウムめっき被膜4と、置換金めっき被膜6と、を有する接続端子である、はんだ接続用端子111は、はんだ接続信頼性に優れる。
また、図示しないが、めっき層60において、置換金めっき被膜6の表面にさらに、無電解金めっき被膜が積層されることが好ましい。無電解金めっき被膜は、還元型の無電解金めっき被膜である。無電解金めっきを行うことで金めっき被膜の膜厚を調整することができ、ワイヤボンディング用接続端子110のワイヤボンディング接続信頼性が向上する。
無電解金めっき被膜の純度は、99質量%以上であることが好ましく、99.5質量%以上であることがより好ましい。無電解金めっき被膜の純度が99質量%未満であると、99質量%以上である場合と比較して、ワイヤボンディング性及びはんだ接続信頼性が低下する傾向がある。無電解金めっき被膜は、置換還元型の金めっき液(めっき液中に還元剤を有する置換金めっき液であり、無電解金めっきと同様に、通常の置換金めっきと比較して厚付けが可能である。)を使用することも可能である。
置換金めっき被膜6の膜厚及び無電解金めっき被膜の膜厚の和は、ワイヤボンディング性の観点から、0.04μm以上であることが好ましく、0.04μm〜3μmであることがより好ましく、0.06μm〜1μmであることがさらに好ましく、0.1μm〜0.5μmであることが特に好ましい。置換金めっき被膜6と無電解金めっき被膜の膜厚の和が0.04μm以上の場合、ワイヤボンディング性が特に良好である。はんだ接続信頼性の観点からは、置換金めっき被膜のみでもよいが、ワイヤボンディング性の観点から、無電解金めっきを行うことがさらに好ましい。置換金めっき被膜及び無電解金めっき被膜の膜厚の和は、はんだ接続信頼性の観点からは、0.005μm〜3μmであることが好ましく、0.01μm〜0.5μmであることがより好ましく、0.04μm〜0.2μmであることが特に好ましい。置換金めっき被膜及び無電解金めっき被膜の膜厚の和が0.005μm以上であることにより、はんだ接続信頼性をより充分に得ることができる。このように、置換金めっき被膜6の膜厚と無電解金めっき被膜の膜厚は、接続端子の用途に応じて適宜調節しうる。
なお、置換金めっき被膜6の上にさらに無電解金めっき被膜を有しない場合には、はんだ接続信頼性の観点から、置換金めっき被膜6単独での膜厚が0.005μm以上であることが好ましい。上記膜厚の上限は特に限定されないが、例えば、0.1μmとすることができる。上記膜厚を0.1μm以下とすることにより、無電解パラジウムめっき被膜が薄い場合であっても、置換金めっき被膜を形成する際に、無電解ニッケルめっき被膜が腐食されるのを抑制しやすい。これにより、はんだ接続時に、ニッケルめっき被膜が腐食部から破壊されて、はんだ接続信頼性が低下することを防止できる傾向にある。
ワイヤボンディング用接続端子110は、半導体チップ搭載用基板に搭載される半導体チップに例えば導体ワイヤを介して接続される。ワイヤボンディング用接続端子110と半導体チップとの接続に用いる導体ワイヤは好ましくは金ワイヤである。
はんだ接続用端子111は、配線板(マザーボード)にはんだバンプを介して接続される。なお、本実施形態で使用するはんだは、実質的に鉛を含まない鉛フリーはんだであり、はんだに含まれる鉛の含有量は、例えば、10質量ppm以下である。
はんだ接続用端子111と、配線板(マザーボード)との接続に用いるはんだバンプは、はんだボール用はんだ、表面実装用電子部品又は配線板に用いるためのはんだ、半導体チップ上に用いるためのはんだ、はんだバンプ用はんだ等いかなるものも使用できる。はんだバンプの形状は、特に制限はなく、例えば、球状、半球状、立方体状、直方体状、突起状等であってもよい。
本実施形態のはんだ接続用端子111と鉛を含まないはんだバンプとを接続することにより、はんだバンプ付接続端子を作製することができる。この際、はんだ接続用端子111における端子形状の銅とはんだバンプとの界面には合金が形成され、上記めっき層60は、はんだバンプ又は合金にすべて拡散する。ここで、めっき層60がすべてはんだバンプ又は合金に拡散したことは、無電解ニッケルめっき被膜の有無をエネルギー分散型X線分析装置によって確認することができる。具体的には、エネルギー分散型X線分析装置により、はんだ接合部の基板に垂直な断面を、無電解ニッケルめっき被膜の厚みが0.05μm未満の場合は5万倍の倍率、0.05μm以上の場合は1万倍の倍率で解析し、接合部の上記断面における基板に水平な方向の長さ20μmの範囲において、無電解ニッケルめっき被膜が拡散して消失している状態であれば無電解ニッケルめっき被膜が完全に拡散したものとみなす。
上記界面に形成される合金におけるNiの含有量は0.01〜1.0質量%であり、0.03〜0.8質量%であるとより好ましく、0.1〜0.6質量%であるとさらに好ましい。上記界面に形成される合金におけるNiの含有量が0.01質量%よりも小さい場合、合金内部の亀裂の発生を抑制することができなくなり、はんだの接続信頼性が低くなる。一方、1.0質量%よりも高い場合、上記合金にNiが残存することで、150℃の環境下で1000時間の放置を行った場合、微結晶化した上記合金が厚く成長し、はんだ接続信頼性が低下する。
上記界面に形成される合金の最も好ましい形状は、ほぼ均一な厚みで形成されていることである。ドーム状になるほど、クラックが発生してはんだ接続信頼性が低下する。
鉛を含まないはんだにおけるNiの含有量は0.0008質量%以下であること好ましく、0.0005質量%以下であるとより好ましく、0.0002質量%以下であるとさらに好ましい。
ここで、鉛を含まないはんだと端子形状の銅とを接続した際に、その界面に形成されるSn−Cu合金は、銅側に、CuSn、鉛を含まないはんだ側にCuSnの2種類の組成の合金から構成される。これらの合金にNiが含まれる場合、それぞれ、銅側に、(Cu,Ni)Sn、鉛を含まないはんだ側に(Cu,Ni)Snの2種類の組成のSn−Cu−Ni合金が形成される。鉛を含まないはんだに含まれるNiの含有量が0.0008質量%よりも大きいと、150℃の環境下で1000時間放置を行った際に、Sn−Cu−Ni合金が厚く成長してしまうが、これらの合金は硬く脆い性質をもつため、厚く成長すると衝撃に弱くなり破壊が起こりやすくなる。また、Sn−Cu−Ni合金は、Sn−Cu合金と比較して合金が微細化されているため、はんだ接続信頼性が低下すると考えられる。なお、Sn−Cu−Ni合金は、本質的にSn、Cu及びNiからなる合金であるが、不可避不純物又はSn、Cu及びNi以外の元素を少量含んでいてもよい。このような元素としては、亜鉛、ビスマス、ゲルマニウム、パラジウム及びインジウムが挙げられ、Sn−Cu−Ni合金におけるこれらの元素の含有量は、それぞれ0.05質量%以下とすることができる。
鉛を含まないはんだが、Sn及びCuからなる合金、又はSn、Cu及びAgからなる合金を含むと好ましい。また、鉛を含まないはんだが、Sn、Cu及びAgからなる合金を含む場合、かかる合金が、Cuを0.001〜7質量%、Agを0.001〜7質量%含有し、残部がSnの組成を有すると好ましい。
鉛を含まないはんだは、不可避不純物として亜鉛、ビスマス、ゲルマニウム、パラジウム、ニッケル及びインジウムのうち1元素以上を含んでもよいが、それぞれ0.001質量%よりも低いことが好ましい。
図2及び図3は、半導体チップ搭載用基板の一実施形態を示す模式断面図である。図2の実施形態ではコア基板の片側にビルドアップ層が形成されており、図3の実施形態ではコア基板の両側にビルドアップ層が形成されている。以下、図2の実施形態を中心に詳細に説明する。
図2に示す半導体チップ搭載用基板2aは、絶縁層であるコア基板100と、コア基板100の一主面上に形成された第1の配線106aと、コア基板100の第1の配線106aとは反対側の主面上に積層された複数のビルドアップ層104a及び104bと、最外層に位置するビルドアップ層104bのコア基板100とは反対側の面上に形成されたはんだ接続用端子111とを備える。ワイヤボンディング用接続端子110は第1の層間接続端子101とめっき層60とを有する。第1の層間接続端子101は、図2に示すように第1の配線106aの一部であってもよく、図3に示すように、第1の配線106a側に形成されたビルドアップ層間を接続する層間接続端子であってもよい。はんだ接続用端子111は、例えばマザーボードに接続するための端子である。
コア基板100の第1の配線106aとは反対側の面上には、第2の層間接続端子103を含む第2の配線106bが形成されている。ワイヤボンディング用接続端子110と第2の層間接続端子103とは、コア基板100を貫通する第1の層間接続用IVH(インタースティシャルバイアホール)102を介して電気的に接続される。コア基板の第2の配線106b側には、ビルドアップ層104a、及びビルドアップ層104bが順に積層されている。ビルドアップ層104aのコア基板100とは反対側の面上には第3の層間接続端子112を含む第3の配線106cが形成されている。第2の層間接続端子103と第3の層間接続端子112は、第2の層間接続用IVHを介して電気的に接続される。
最外層のビルドアップ層104bのコア基板100とは反対側の面上には、はんだ接続用端子111とソルダレジスト等の絶縁被覆109とが設けられている。絶縁被覆109には、はんだ接続用端子111が露出する開口が形成されている。はんだ接続用端子111と第2の層間接続端子112は、第4の層間接続端子105を介して接続される。
配線の形状、各々の接続端子の配置等は特に制限されず、搭載する半導体チップ及び目的とする半導体パッケージに応じて、適宜設計可能である。
コア基板100の材質に特に制限はなく、有機基材、セラミック基材、シリコン基材、ガラス基材等が使用できる。熱膨張係数及び絶縁性の観点から、セラミック基材又はガラス基材を用いることが好ましい。
ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス(成分例:SiO 65〜75質量%、Al 0.5〜4質量%、CaO 5〜15質量%、MgO 0.5〜4質量%、NaO 10〜20質量%)、ホウ珪酸ガラス(成分例:SiO 65〜80質量%、B 5〜25質量%、Al 1〜5質量%、CaO 5〜8質量%、MgO 0.5〜2質量%、NaO 6〜14質量%、KO 1〜6質量%)等が挙げられる。また、感光性ガラスとしてはLiO−SiO系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
有機基板としては、ガラス布に樹脂を含浸させた材料を積層した基板、又は樹脂フィルムを用いることができる。用いる樹脂としては、熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合物が挙げられる。このうち熱硬化性の有機絶縁材料を主成分として含有する樹脂が好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
これらの樹脂には充填材を添加してもよい。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
コア基板100の厚さは、IVH形成性の観点から100〜800μmが好ましく、150〜500μmがより好ましい。
第1の配線106a等の配線の表面粗さは、Raで0.01μm〜0.4μmであることが好適である。膜厚が5nm以上、0.4μm以下である、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀及びパラジウムから選択される金属並びにこれらの金属を含む合金からなる金属を、連続的又は離散的に銅配線の表面にコーティングすることによって、表面粗さがRaで0.01μm〜0.4μmである配線を形成できる。好ましい材質としては、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト及びこれらの金属を含む合金が、銅配線の表面にコーティングされている又はコーティングされた後に、酸化物、水酸化物又はこれらの組み合わせに変換させられることにより、配線表層及び配線中に、これらの金属の酸化物及び/又は水酸化物の層が形成されたものが挙げられる。上記金属以外に、モリブデン、チタン、タングステン、鉛、鉄、インジウム、タリウム、ビスマス、ルテニウム、ロジウム、ガリウム、ゲルマニウム等の金属を使用することも可能であり、これらを少なくとも1種以上含む合金を用いることができる。これらの金属類を配線表面に付着させる方法としては、無電解めっき、電気めっき、置換反応、スプレー噴霧、塗布、スパッタリング法、蒸着法等が挙げられる。
層間絶縁層(ビルドアップ層)104a及び104bには、絶縁材料を用いることができる。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合物が使用できる。このうち、ビルドアップ層は熱硬化性の有機絶縁材料を主成分として含有するのが好ましい。熱硬化性樹脂及び熱可塑性樹脂としては、コア基板100に用いられるものとして例示した樹脂を用いることができる。
絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
半導体パッケージにおいて、半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数とビルドアップ層の熱膨張係数とが近似していることが好ましく、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα1、α2、α3(ppm/℃)としたとき、α1≦α2≦α3であることがより好ましい。
具体的には、コア基板の熱膨張係数α2は、7〜13ppm/℃が好ましく、9〜11ppm/℃であることがより好ましい。ビルドアップ層の熱膨張係数α3は10〜40ppm/℃であることが好ましく、10〜20ppm/℃であることがより好ましく、11〜17ppm/℃であることがさらに好ましい。
ビルドアップ層のヤング率は、熱ストレスに対する応力緩和の観点から1〜5GPaであるのことが好ましい。ビルドアップ層中の充填材は、ビルドアップ層の熱膨張係数が10〜40ppm/℃、ヤング率が1〜5GPaになるように、添加量を適宜調整することが好ましい。
図4及び図5は、半導体チップ搭載用基板の一実施形態を示す模式平面図である。図4に示す半導体チップ搭載用基板4aはワイヤボンディング用接続端子110より内側にはんだ接続用端子111を形成したファン−インタイプである。図5に示す半導体チップ搭載用基板5aはワイヤボンディング用接続端子110より外側にはんだ接続用端子111を形成したファン−アウトタイプである。半導体チップ搭載用基板はファン−インタイプ及びファン−アウトタイプを組み合わせたタイプであってもよい。なお、ワイヤボンディング用接続端子110の形状は、ワイヤボンド接続及びフリップチップ接続が可能であれば、特に限定されない。
ファン−イン及びファン−アウトのどちらのタイプでも、ワイヤボンド接続及びフリップチップ接続が可能である。図4及び図5に、ファン−イン、ファン−アウトそれぞれのタイプにおけるワイヤボンド接続時の半導体チップ搭載領域18、ダイボンドフィルム接着領域17及びフリップチップ接続時の半導体チップ搭載領域15、ダイボンドフィルム接着領域14を示す。さらに必要に応じて、図5のように半導体チップと電気的に接続されないダミーパターン21を形成してもかまわない。ダミーパターンの形状及び配置も特に限定されないが、半導体チップ搭載領域18にほぼ均一に配置することが好ましい。これによって、ダイボンドフィルム接着領域17にダイボンド接着剤を介して半導体チップを搭載する際に、ボイドが発生しにくくなり、ワイヤボンディング接続における接続信頼性をさらに向上できる。
(半導体チップ搭載用基板の製造方法)
半導体チップ搭載用基板の製造方法の一実施形態を以下に説明する。
図6(a)〜(g)は、半導体チップ搭載用基板の製造方法の一実施形態を示す模式断面図である。半導体チップ搭載用基板6gは、コア基板100の第1の主面上に、第1の層間接続端子101を含む第1の配線106aを形成する工程(工程a)と、第1の層間接続端子101と接続されるようにコア基板100を貫通する、第1の層間接続用IVH102(以下「第1のバイアホール」という。)を形成する工程(工程b)と、コア基板100の第1の配線106aとは反対側の第2の主面上に、第2の層間接続端子103を含む第2の配線106bを形成する工程(工程c)と、コア基板100の第2の主面上に第1のビルドアップ層(層間絶縁層)104aを形成する工程(工程d)と、第1のビルドアップ層104aを貫通する第2の層間接続用のIVH(バイアホール)用の貫通孔108aを形成する工程(工程e)と、第2の層間接続用のIVH(バイアホール)及び、第1のビルドアップ層104aのコア基板100とは反対側の面上に、第3の層間接続端子112を含む第3の配線106cを形成する工程(工程f)と、第1のビルドアップ層104aのコア基板100とは反対側の面上に第2のビルドアップ層104bを形成し、これを貫通する第4の層間接続端子105を形成し、その後、第4の層間接続端子105の一部が露出する開口部109aを有する絶縁被覆109を形成する工程(工程g)とを備える製造方法によって得ることができる。
ワイヤボンディング用接続端子110及びはんだ接続用端子111は、それぞれ、配線の一部分である導体層の表面上に、無電解ニッケルめっき被膜、無電解パラジウムめっき被膜、及び必要に応じて置換金めっき被膜をこの順で形成して、配線の一部に、無電解ニッケルめっき被膜、無電解パラジウムめっき被膜、及び置換金めっき被膜を有する接続端子を形成する工程を含む方法によって形成される。
また、各めっき被膜を有する接続端子を形成する工程において、ワイヤボンディング用接続端子の接続強度をより向上させる観点から、置換金めっき被膜の上に、さらに無電解金めっき被膜を積層させることができる。ワイヤボンディング用接続端子110及びはんだ接続用端子111は、配線の一部に、無電解ニッケルめっき被膜、無電解パラジウムめっき被膜、置換金めっき被膜、さらに無電解金めっき被膜を有する接続端子を形成する工程を含む方法によっても形成することができる。
[工程a]
工程aでは、図6(a)に示すように第1の層間接続端子101を含む第1の配線106aをコア基板100の第1の主面上に形成する。第1の配線106aを構成するパターン化された配線である銅層の一部(第1の層間接続端子101)の表面上に上述のめっき処理を施してワイヤボンディング用接続端子110が形成される。コア基板上の銅層は、コア基板表面にスパッタリング、蒸着、めっき等により銅薄膜を形成した後、電解銅めっき法によって、その膜厚を所望の厚みまでめっきする方法により形成される。
コア基板上にパターン化された配線の形成方法としては、コア基板表面又はビルドアップ層上に金属箔を形成し、金属箔の不要な箇所をエッチングで除去する方法(サブトラクト法)、コア基板表面又はビルドアップ層上の必要な箇所のみに、電解めっきにより配線を形成する方法(アディティブ法)、コア基板表面又はビルドアップ層上に薄い金属層(シード層)を形成し、その後、電解めっきにより必要な配線を形成した後、薄い金属層をエッチングで除去する方法(セミアディティブ法)がある。
以下に、コア基板に配線を形成する各方法について説明する。
<サブトラクト法>
サブトラクト法では、コア基板100の表面上に銅箔を形成した後、銅箔の不要な部分をエッチングにより除去する。銅箔の配線となる箇所、すなわち第1の配線106aとなる部分上にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧し、不要な金属箔をエッチング除去して、第1の配線106aを形成することができる。エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができる。エッチングレジストは、レジストインクをシルクスクリーン印刷する方法、又はエッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートし、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光して、露光しなかった箇所を現像液で除去する方法により形成することができる。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液等、通常の配線板に用いる化学エッチング液を用いることができる。
<アディティブ法>
アディティブ法では、コア基板100表面上の必要な箇所に、めっきを行うことで第1の配線106aを形成することができる。例えば、コア基板100の表面上に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成する。その後、めっきレジストを形成したコア基板100を無電解めっき液に浸漬して、めっきレジストに覆われていない箇所にのみ、無電解めっきで銅配線及び銅端子を形成することができる。
<セミアディティブ法>
セミアディティブ法では、コア基板100の表面上に、シード層を形成した後、めっきレジストを必要なパターンに形成し、電解めっきにより第1の配線106aを形成する。その後、めっきレジストを剥離し、シード層をエッチングによって除去する。シード層を形成する方法としては、(i)蒸着による方法、(ii)めっきによる方法、(iii)金属箔を貼り合わせる方法等がある。なお、これらの方法により、サブトラクト法の金属箔を形成することもできる。
(i)蒸着による方法では、例えばスパッタリングにより下地金属と薄膜銅層とからなるシード形を形成する。シード層形成のためには、2極スパッタ、3極スパッタ、4極パッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットとしては、下地金属として密着を確保するために、例えばCr、Ni、Co、Pd、Zr、Ni/Cr、Ni/Cu等が用いられる。下地金属の厚みは、5〜50nmであることが好ましい。その後、銅をターゲットにしてスパッタリングを行い、厚さ200〜500nmの薄膜銅層を形成することによってシード層を形成できる。
(ii)めっきによる方法では、コア基板表面上に無電解銅めっきによって、厚みが0.5〜3μmのシード層を形成することもできる。
(iii)金属箔を貼り合わせる方法では、コア基板に接着機能がある場合は、金属箔をプレス又はラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄い銅箔を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法、キャリア付銅箔を貼り合わせた後にキャリア層を剥離する方法等で薄い銅箔を形成することができる。前者の例としては、キャリア銅/ニッケル/薄膜銅の三層銅箔が挙げられる。これらの方法を用いることによって、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去する。後者の例としては、アルミ、銅、絶縁樹脂等をキャリアとするピーラブル銅箔が挙げられる。これらの方法を用いることによって、5μm以下のシード層を形成することができる。
なお、厚み9〜18μmの銅箔をコア基板100に貼り付け、エッチングによって厚みが5μm以下になるようにほぼ均一に薄くし、シード層を形成してもよい。
上述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成することができる。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去することによって、コア基板100の表面上に、第1の配線106aを形成することができる。
上述の(i)蒸着による方法、(ii)めっきによる方法、(iii)銅箔を貼り合わせる方法等によって薄膜を形成した後、電気銅めっきで銅膜厚を所望の厚みにめっきすることにより基板上に銅層を形成する。コア基板に形成された銅層上に所定形状のエッチングレジストを形成し、塩化銅、塩化鉄等のエッチング液を用いることによって銅配線及び銅端子を作製することができる。
なお、配線がL/S=35μm/35μm以下の微細配線である場合、配線の形成方法としては、特にセミアディティブ法を用いることが好ましい。
セミアディティブ法により配線を形成する場合においては、めっきレジストを剥離した状態における電解銅めっき層及び電解銅めっき層の下層のシード層を含んだ配線部分の断面積(S)と、シード層をエッチング等により除去した後、又は配線表面に表面粗さがRaで0.01〜0.4μmとなる処理を施し、後述するカップリング剤等を1種以上含む絶縁膜を形成した後の電解銅めっき層及び電気銅めっき層の下層のシード層を含んだ配線部分の断面積(S’)との面積比(=S’/S)が、0.5〜1.0であることが好ましく、0.7〜1.0であることがより好ましい。
[工程b]
工程bでは、図6(b)に示すように、第1の層間接続端子101と、後述する第2の配線106bとを接続するための第1の層間接続用IVH102を形成する。
コア基板100が非感光性基材の場合、第1の層間接続用IVH用の貫通孔(IVH穴)の形成には、レーザ光を用いることができる。非感光性基材としては、前述した非光性ガラス等を例示することができる。使用するレーザ光は、例えば、COレーザ、YAGレーザ、エキシマレーザ等を用いることができる。非感光性基材としては、上述した感光性ガラスを用いることができる。
コア基板100が感光性基材の場合、第1の層間接続用IVH102形成する箇所以外の領域をマスクし、第1の層間接続用IVH102を形成する部分に紫外光を照射する。紫外光を照射後、熱処理とエッチングによりIVH穴を形成することができる。なお、感光性基材としては、上述した感光性ガラス等を用いることができる。
コア基板100が、有機溶剤等の薬液による化学エッチング加工可能な基材である場合は、化学エッチングによって貫通孔を形成することができる。形成されたIVH穴には、導電性ペーストの充填、めっき等によって導電層が形成され、第1の層間接続用IVH102が作製される。第1の層間接続用IVH102には、このように内部に導体が充填されたり、導電層が形成されたりするため、層間を電気的に接続することができる。
IVH穴の形成方法としては、上述の方法の他に、パンチ、ドリル等の機械加工、プラズマを用いたドライエッチング法などが挙げられる。
[工程c]
工程cでは、図6(c)に示すように、コア基板100の第1の配線106aが形成された第1の主面と反対側の第2の主面に第2の配線106b及び第2の層間接続端子103を形成する。第2の配線106b及び第2の層間接続端子103は、第1の配線106a及び第1の層間接続端子101と同様にして、コア基板100の表面上に形成することができる。
なお、第2の配線106b及び第2の層間接続端子103もまた、微細配線を形成する場合には、第1の配線106a及び第1の層間接続端子101と同様に、セミアディティブ法を用いて形成することが好ましい。
[工程d]
工程dでは、図6(d)に示すように上記第2の配線106bを形成した面に第1のビルドアップ層(層間絶縁層)104aを形成する。
ビルドアップ層としては、熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合樹脂を使用することができる。このうち、基板の膜厚精度の観点から、熱硬化性樹脂を主成分とすることが好ましい。ビルドアップ層として、ワニス状の材料を用いる場合は印刷又はスピンコートにより、フィルム状の絶縁材料を用いる場合はラミネート、プレス等の手法により、ビルドアップ層を得ることができる。なお、ビルドアップ層が熱硬化性材料を含む場合は、ビルドアップ層を加熱硬化することが望ましい。
[工程e]
工程eは、図6(e)に示すように、上記第1のビルドアップ層104aに第2の層間接続用IVH用の貫通孔108aを形成する工程である。第2の層間接続用IVH用の貫通孔108aの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はCOレーザ、YAGレーザ、エキシマレーザ等を用いることができるが、COレーザが生産性及び穴品質の点で好ましい。また、貫通孔108aの径が30μm未満の場合は、レーザ光を絞ることが可能なYAGレーザが適している。また、ビルドアップ層が有機溶剤等の薬液による化学エッチング加工が可能な材料からなる場合には、化学エッチングによってIVH穴を形成することができる。
形成された貫通孔108aに、第1の層間接続用IVH102と同様に、導電性ペーストの充填、めっき等によって導電層を形成する方法により、第2の層間接続用IVHが形成される。第2の層間接続用IVHには、このように内部に導体が充填されたり、導電層が形成されたりするため、層間を電気的に接続することができる。
[工程f]
工程fでは、図6(f)に示すように、上記第1のビルドアップ層104aの表面上に、第3の層間接続端子112を含む第3の配線106cを形成する。第3の配線106c及び第3の層間接続端子112は、第1の配線106a及び第1の層間接続端子101と同様にして形成することができる。また、第2の層間接続用のIVH(バイアホール)の導体層を、例えばめっき法によって形成する場合、第3の配線106cを形成するのと同時に形成することができる。
また、ビルドアップ層におけるバイアホールは、予めビルドアップ層の貫通孔に、上述のように導電性ペーストの充填、めっき等によって導電層を形成すればよい。これをコア基板100にプレス等で積層すれば、バイアホールを有するビルドアップ層を作製できる。
[工程g]
工程gでは、図6(g)に示すように第3の配線106cが形成された第1のビルドアップ層104aのコア基板100とは反対の面上に、第2のビルドアップ層104bを形成する。第2のビルドアップ層104bは第1のビルドアップ層104aと同様にして形成することができる。
さらに工程gでは、第2のビルドアップ層104bを形成後、第2のビルドアップ層104bに第4の層間接続端子105を形成する。第4の層間接続端子105は、第1の層間接続端子101と同様に、第2のビルドアップ層104b表面上に形成することができる。第4の層間接続端子105は、第2の層間接続用IVHと同様にして層間接続を形成することができる。
さらに工程d〜fを繰り返して、配線及び層間接続端子を備える複数のビルドアップ層を形成してもよい。但し、工程d〜fを繰り返して、配線及び層間接続端子を備える複数のビルドアップ層を形成する場合、はんだ接続用端子111は、第4の層間接続端子に作製される。そして、最外層のビルドアップ層上に形成された接続端子が、はんだ接続用端子111となる。
工程gでは、さらに、第2のビルドアップ層104bの表面上に絶縁被覆109を形成する。絶縁被覆109には、第4の層間接続端子105の一部が露出するように開口部109aを設ける。また、コア基板100の第1の主面にも、同様に絶縁被覆118を形成する。第1の層間接続端子101の表面上及びその周辺部分には、これらが露出するように開口部118aを設ける。
絶縁被覆109及び118に用いる絶縁被覆材としては、ソルダレジストが一般的に用いられる。熱硬化型又は紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。例えば、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系等の材料を用いることができる。これらのパターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには感光性のソルダレジスト、カバーレイフィルム、フィルム状レジスト等を用いるのが好ましい。
絶縁被覆は片面のみに用いてもかまわないが、硬化時に収縮が生じるため、片面だけに形成するとコア基板100に大きな反りを生じやすい。そこで、上述のように半導体チップ搭載用基板の両面に絶縁被覆を形成することがより好ましい。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行うことにより、両面の絶縁被覆の厚みを決定することが好ましい。また、薄型の半導体パッケージを作製する場合には、絶縁被覆の厚みが50μm以下であることが好ましく、30μm以下がより好ましい。
(端子のめっき)
上述のようにして得られた、コア基板100の第1の主面上の第1の配線106aの一部である第1の層間接続端子101及び、第2の主面側の最表層の第4の層間接続端子105に複数のめっき被膜を積層させる。すなわち、第1の配線106a及びはんだ接続用端子の一部である導体の表面に、無電解ニッケルめっき被膜、無電解パラジウムめっき被膜、必要に応じて置換金めっき被膜及び無電解金めっき被膜をこの順序で形成することにより、はんだ接続信頼性に優れた接続端子、さらにはワイヤボンディング接続信頼性に優れた接続端子を形成することができる。
半導体チップ搭載用基板に備えられる配線又は端子の表面には、必要に応じて絶縁物の形成又はめっき層の形成前に(A)凹凸を形成する工程、(B)金属コートを形成する工程、(C)Si−O−Si結合を形成する工程、(D)カップリング処理を施す工程、(E)光触媒を塗布する工程、(F)密着性改良剤を用いた処理を施す工程、(G)腐食抑制剤を用いた処理を施す工程等のうち少なくとも1つを実施することができる。以下に各工程の内容について詳述する。なお、(A)〜(G)の工程はこの順番で行うことができるが、後述の通り工程の順番を変更することもできる。
(A)凹凸を形成する工程
配線又は端子の表面に凹凸を形成する工程である。凹凸を形成する方法としては、(1)酸性溶液を用いる方法、(2)アルカリ性溶液を用いる方法、(3)酸化剤又は還元剤を有する処理液を用いる方法がある。以下、各方法について詳述する。
(1)酸性溶液を用いる方法
酸性溶液としては、塩酸、硫酸、硝酸、リン酸、酢酸、蟻酸、塩化第二銅、硫酸第二鉄等の化合物、アルカリ金属塩化物、過硫酸アンモニウム等から選ばれる化合物、若しくはこれらを組み合わせた化合物の水溶液、又はクロム酸、クロム酸−硫酸、クロム酸−フッ酸、重クロム酸、重クロム酸−ホウフッ酸等の酸性の6価クロムを含む水溶液を用いることができる。なお、これらの溶液の濃度及び処理時間については、銅配線及び銅端子の表面粗さがRaで0.01μm〜0.4μmとなるように適宜条件を選択して用いることが好ましい。
(2)アルカリ性溶液を用いる方法
アルカリ性溶液としては、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム等のアルカリ金属又はアルカリ土類金属の水酸化物溶液を用いることができる。なお、これらの溶液の濃度及び処理時間については、銅配線及び銅端子の表面粗さがRaで0.01μm〜0.4μmとなるように適宜条件を選択して用いることが好ましい。
(3)酸化剤又は還元剤を含む処理液を用いる方法
酸化剤を含む処理液としては、亜塩素酸ナトリウム等の酸化剤を含む水溶液を使用することができる。さらに、OH陰イオン源及びリン酸三ナトリウム等の緩衝剤を含むものが好ましい。還元剤を含む処理液としては、pH9.0から13.5に調整されたアルカリ性溶液中にホルムアルデヒド、パラホルムアルデヒド、芳香族アルデヒド化合物を添加した水溶液、又は次亜リン酸及び次亜リン酸塩等を含んだ水溶液を使用することができる。上記酸化剤を含む処理液に銅配線を浸漬し、銅表面に酸化銅被膜を形成し、次いで、還元剤を含む処理液により酸化銅被膜を還元し、銅配線表面に微細な凹凸形状を形成することができる。その場合、上記酸性溶液又はアルカリ性溶液を用いて処理を行った後に、組み合わせて処理を行うことが可能であり、表面粗さがRaで0.01〜0.4μmとなるように処理をすればよい。
上記(1)〜(3)の処理の前処理として、溶剤、酸性水溶液又はアルカリ性水溶液を用いて配線及び接続端子の表面の清浄化を行う脱脂処理を行うことが好ましい。脱脂処理は、酸性及びアルカリ性の水溶液を用いることができ、特に限定はしないが、上記酸性水溶液又はアルカリ性水溶液であることが好ましい。さらに、1〜5Nの硫酸水溶液で配線表面を洗浄する硫酸処理を行うことが好ましい。脱脂処理及び硫酸洗浄は適宜組み合わせて行っても良い。
(B)金属コートを形成する工程
凹凸を形成する工程(A)によって、銅配線及び銅端子の表面の表面粗さをRaで0.01〜0.4μmとした後、膜厚が5nm未満、0.4μm以下である、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀及びパラジウムからなる群から選択される金属又は、該金属を含む合金からなる金属を連続的若しくは離散的に銅配線及び銅端子の表面に付着させることによって、表面粗さがRaで0.01〜0.4μmである金属コーティングで覆われた配線及び接続端子を形成できる。好ましくは、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム及びコバルトからなる群から選択される金属又は、該金属を含む合金が、銅配線及び銅端子の表面に付着する間又は付着後、自然に若しくは故意に、酸化物、水酸化物又はこれらを組み合わせた化合物に変換させられ、銅配線及び銅端子の表面に上記多価金属の酸化物、水酸化物又はこれらを組み合わせた化合物を含む層が形成されていることである。上記金属の他に、モリブデン、チタン、タングステン、鉛、鉄、インジウム、タリウム、ビスマス、ルテニウム、ロジウム、ガリウム、ゲルマニウム等の金属を使用することも可能で、これらを少なくとも2種類以上含む合金を用いることもできる。上記金属を配線及び接続端子表面に付着させる方法としては、無電解めっき、電解めっき、置換反応、スプレー噴霧、塗布、パッタリング法、蒸着法等が挙げられる。
(C)Si−O−Si結合を形成する工程
Si−O−Si結合を形成する化合物を用いて銅配線及び銅端子の表面にSi−O−Si結合を形成する工程である。Si−O−Si結合を有する化合物としては、(1)シリカガラス、(2)ラダー構造を含む化合物等を用いることができる。
(1)シリカガラス
シリカガラス(SiO)の厚さは、0.002μm〜5μm、好ましくは0.005μm〜1μm、さらに好ましくは0.01μm〜0.2μmである。シリカガラスの厚みが5.0μmを超えると、バイアホール形成工程におけるレーザ等によるビア加工が困難となる傾向があり、0.002μmより薄くなると、シリカガラス層の形成が困難になる傾向がある。
(2)ラダー構造を含む化合物
ラダー構造を含む化合物は、下記一般式(1)で表されるラダー構造を含む化合物であって、式中、R、R、R及びRは、各々独立に、水素原子、反応性基、親水性基及び疎水性基からなる群から選択される基を表す。
反応性基としては、例えば、アミノ基、ヒドロキシル基、カルボキシル基、エポキシ基、メルカプト基、チオール基、オキサゾリン基、環状エステル基、環状エーテル基、イソシアネ−ト基、酸無水物基、エステル基、アミノ基、ホルミル基、カルボニル基、ビニル基、ヒドロキシ置換シリル基、アルコキシ置換シリル基、ハロゲン置換シリル基等が挙げられる。親水性基としては、例えば、多糖基、ポリエーテル基、ヒドロキシル基、カルボキシル基、硫酸基、スルホン酸基、リン酸基、ホスホニウム塩基、複素環基、アミノ基、これらの塩及びエステル等が挙げられる。疎水性基としては、例えば、炭素数が1〜60の脂肪族炭化水素基、炭素数が6〜60の芳香族炭化水素基、複素環基及びポリシロキサン残渣から選択された化合物等が挙げられる。これらの中で、R、R、R及びRは、配線の接着性の観点から、反応性基であることが最も好ましい。
(D)カップリング処理を施す工程
上記のSi−O−Si結合を有する化合物を配線表面に形成した後、さらに、カップリング剤を含む溶液を用いて、処理を行う工程である。カップリング剤を用いることによって、配線及び端子と層間絶縁層(ビルドアップ層)との密着強度を向上させることができる。
使用するカップリング剤としては、シラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤等が挙げられ、中でもシラン系カップリング剤が好ましい。シラン系カップリング剤としては、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、メタクリル基等の官能基を分子中に有するものが挙げられる。これらのシラン系カップリング剤を単独で又は2種以上混合して使用することができる。
シラン系カップリング剤溶液の調製に使用される溶媒は、水又はアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸、塩酸等の酸を添加することもできる。
また、カップリング剤の含有量は、溶液全体に対して、0.01質量%〜5質量%であることが好ましく、0.1質量%〜1.0質量%であることがより好ましい。カップリング剤による処理は、上述のように調製したカップリング剤溶液に、配線及び接続端子を有する基板を浸漬する方法、配線及び接続端子を有する基板にスプレー噴霧する方法、配線及び接続端子を有する基板に塗布する方法等により行うことができる。
シラン系カップリング剤で処理した基板は、自然乾燥、加熱乾燥、又は真空乾燥により乾燥する。なお、使用するカップリング剤の種類によっては、乾燥前に水洗又は超音波洗浄を行うことができる。
(E)光触媒を塗布する方法
銅配線及び銅端子の表面にSi−O−Si結合を有する化合物を形成した後、TiO、ZnO、SrTiO、CdS、GaP、InP、GaAs、BaTiO、BaTi、KNbO、Nb、Fe、Ta、KTaSi、WO、SnO、Bi、BiVO、NiO、CuO、SiC、MoS、InPb、RuO、CeO等、さらにはTi、Nb、Ta及びVからなる群より選ばれる元素を有する層状酸化物である光触媒粒子を塗布する工程である。これらの光触媒の中で、無害かつ化学的安定性に優れるTiOが最も好ましい。TiOとしては、アナタ−ゼ、ルチル、ブルッカイトのいずれも使用することが可能である。
かかる工程は、カップリング処理を施す工程(D)のシランカップリング剤による処理前及び/又は後に行うこともできる。また、光触媒粒子は上述の一般式(I)で表されるラダー構造を含む化合物又はシランカップリング剤と混合して用いることもできる。
光触媒粒子を塗布して乾燥した後、必要に応じて熱処理、さらには光照射することができる。光照射には、紫外光、可視光、赤外光等を使用でき、このうち紫外光が最も好ましい。
(F)密着性改良剤を用いた処理を施す工程
銅配線及び銅端子の表面に、密着性改良剤を塗布する工程である。密着性改良剤としては、熱硬化性樹脂、熱可塑性樹脂、又はそれらの混合樹脂が使用できるが、熱硬化性の有機絶縁材料が主成分であることが好ましい。密着性改良剤としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス(2−ヒドロキシエチル)イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、3量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂、フッ素樹脂、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が使用できる。
(G)腐食抑制剤を用いた処理を施す工程
銅配線及び銅端子の表面に、腐食抑制剤を塗布する工程である。かかる工程は、凹凸を形成する工程(A)の後、又はカップリング処理を施す工程(D)の前、若しくは後に行うことができる。なお、腐食抑制剤は上述の酸性溶液、アルカリ性溶液及びカップリング剤溶液のいずれか1種に加えて用いてもよい。
腐食抑制剤としては、硫黄含有有機化合物、又は窒素含有有機化合物を少なくとも1種以上含んでいるものであればよい。ここでいう腐食抑制剤を具体的に挙げると、メルカプト基、スルフィド基若しくはジスルフィド基のようなイオウ原子を含有する化合物、又は、分子内に−N=、N=N若しくは−NHを含むN含有有機化合物を1種以上含む化合物が挙げられる。
メルカプト基、スルフィド基、又はジスルフィド基のようなイオウ原子を含有する化合物としては、脂肪族チオール(HS−(CH−R)等が挙げられる。ここで、nは1から23までの整数、Rは一価の有機基、水素原子又はハロゲン原子を表す。
Rとしては、アミノ基、アミド基、カルボキシル基、カルボニル基及びヒドロキシル基のいずれかであることが好ましいが、これに限定されない。炭素数1〜18のアルキル基、炭素数1〜8のアルコキシ基、アシルオキシ基、ハロアルキル基、ハロゲン原子、水素原子、チオアルキル基、チオール基、置換又は無置換のフェニル基、ビフェニル基、ナフチル基、複素環等もまた挙げられる。なお、R中のアミノ基、アミド基、カルボキシル基、ヒドロキシル基は、1個あればよく、好ましくは2個以上、他に上記のアルキル基等の置換基を有していても良い。
式中、nが1から23までの整数で示される化合物を用いることが好ましく、さらに、nが4から15までの整数で示される化合物がより好ましく、またさらに6から12までの整数で示される化合物であることが特に好ましい。
硫黄含有有機化合物としては、チアゾール誘導体(チアゾール、2−アミノチアゾール、2−アミノチアゾール−4−カルボン酸、アミノチオフェン、ベンゾチアゾール、2−メルカプトベンゾチアゾール、2−アミノベンゾチアゾール、2−アミノ−4−メチルベンゾチアゾール、2−ベンゾチアゾロール、2,3−ジヒドロイミダゾ〔2,1−b〕ベンゾチアゾール−6−アミン、2−(2−アミノチアゾール−4−イル)−2−ヒドロキシイミノ酢酸エチル、2−メチルベンゾチアゾール、2−フェニルベンゾチアゾール、2−アミノ−4−メチルチアゾール等)、チアジアゾール誘導体(1,2,3−チアジアゾール、1,2,4−チアジアゾール、1,2,5−チアジアゾール、1,3,4−チアジアゾール、2−アミノ−5−エチル−1,3,4−チアジアゾール、5−アミノ−1,3,4−チアジアゾール−2−チオール、2,5−メルカプト−1,3,4−チアジアゾール、3−メチルメルカプト−5−メルカプト−1,2,4−チアジアゾール、2−アミノ−1,3,4−チアジアゾール、2−(エチルアミノ)−1,3,4−チアジアゾール、2−アミノ−5−エチルチオ−1,3,4−チアジアゾール等)、メルカプト安息香酸、メルカプトナフトール、メルカプトフェノール、4−メルカプトビフェニル、メルカプト酢酸、メルカプトコハク酸、3−メルカプトプロピオン酸、チオウラシル、3−チオウラゾール、2−チオウラミル、4−チオウラミル、2−メルカプトキノリン、チオギ酸、1−チオクマリン、チオクモチアゾン、チオクレゾール、チオサリチル酸、チオチアヌル酸、チオナフトール、チオトレン、チオナフテン、チオナフテンカルボン酸、チオナフテンキノン、チオバルビツル酸、チオヒドロキノン、チオフェノール、チオフェン、チオフタリド、チオフテン、チオールチオン炭酸、チオルチドン、チオールヒスチジン、3−カルボキシプロピルジスルフィド、2−ヒドロキシエチルジスルフィド、2−アミノプロピオン酸、ジチオジグリコール酸、D−システイン、ジ−t−ブチルジスルフィド、チオシアン、チオシアン酸などが挙げられる。
分子内に−N=、N=N又は−NHを含む窒素含有有機化合物としては、好ましくは、トリアゾール誘導体(1H−1,2,3−トリアゾール、2H−1,2,3−トリアゾール、1H−1,2,4−トリアゾール、4H−1,2,4−トリアゾール、ベンゾトリアゾール、1−アミノベンゾトリアゾール、3−アミノ−5−メルカプト−1,2,4−トリアゾール、3−アミノ−1H−1,2,4−トリアゾール、3,5−ジアミノ−1,2,4−トリアゾール、3−オキシ−1,2,4−トリアゾール、アミノウラゾール等)、テトラゾール誘導体(テトラゾリル、テトラゾリルヒドラジン、1H−1,2,3,4−テトラゾール、2H−1,2,3,4−テトラゾール、5−アミノ−1H−テトラゾール、1−エチル−1,4−ジヒドロキシ5H−テトラゾール−5−オン、5−メルカプト−1−メチルテトラゾール、テトラゾールメルカプタン等)、オキサゾール誘導体(オキサゾール、オキサゾリル、オキサゾリン、ベンゾオキサゾール、3−アミノ−5−メチルイソオキサゾール、2−メルカプトベンゾオキサゾール、2−アミノオキサゾリン、2−アミノベンゾオキサゾール等)、オキサジアゾール誘導体(1,2,3−オキサジアゾール、1,2,4−オキサジアゾール、1,2,5−オキサジアゾール、1,3,4−オキサジアゾール、1,2,4−オキサジアゾロン−5、1,3,4−オキサジアゾロン−5等)、オキサトリアゾール誘導体(1,2,3,4−オキサトリアゾール、1,2,3,5−オキサトリアゾール等)、プリン誘導体(プリン、2−アミノ−6−ヒドロキシ−8−メルカプトプリン、2−アミノ−6−メチルメルカプトプリン、2−メルカプトアデニン、メルカプトヒポキサンチン、メルカプトプリン、尿酸、グアニン、アデニン、キサンチン、テオフィリン、テオブロミン、カフェイン等)、イミダゾール誘導体(イミダゾール、ベンゾイミダゾール、2−メルカプトベンゾイミダゾール、4−アミノ−5−イミダゾールカルボン酸アミド、ヒスチジン等)、インダゾール誘導体(インダゾール、3−インダゾロン、インダゾロール等)、ピリジン誘導体(2−メルカプトピリジン、アミノピリジン等)、ピリミジン誘導体(2−メルカプトピリミジン、2−アミノピリミジン、4−アミノピリミジン、2−アミノ−4,6−ジヒドロキシピリミジン、4−アミノ−6−ヒドロキシ−2−メルカプトピリミジン、2−アミノ−4−ヒドロキシ−6−メチルピリミジン、4−アミノ−6−ヒドロキシ−2−メチルピリミジン、4−アミノ−6−ヒドロキシピラゾロ[3,4−d]ピリミジン、4−アミノ−6−メルカプトピラゾロ[3,4−d]ピリミジン、2−ヒドロキシピリミジン、4−メルカプト−1H−ピラゾロ[3,4−d]ピリミジン、4−アミノ−2,6−ジヒドロキシピリミジン、2,4−ジアミノ−6−ヒドロキシピリミジン、2,4,6−トリアミノピリミジン等)、チオ尿素誘導体(チオ尿素、エチレンチオ尿素、2−チオバルビツル酸等)、アミノ酸(グリシン、アラニン、トリプトファン、プロリン、オキシプロリン等)、1,3,4−チオオキサジアゾロン−5、チオクマゾン、2−チオクマリン、チオサッカリン、チオヒダントイン、チオピリン、γ−チオピリン、グアナジン、グアナゾール、グアナミン、オキサジン、オキサジアジン、メラミン、2,4,6−トリアミノフェノール、トリアミノベンゼン、アミノインドール、アミノキノリン、アミノチオフェノール、アミノピラゾールなどが挙げられる。
腐食抑制剤を含む溶液の調製には、水及び有機溶媒を使用することができる。有機溶媒の種類は、特に限定はないが、メタノール、エタノール、n−プロピルアルコール、n−ブチルアルコール等のアルコール類、ジ−n−プロピルエーテル、ジ−n−ブチルエーテル、ジアリルエーテル等のエーテル類、ヘキサン、ヘプタン、オクタン、ノナン等の脂肪族炭化水素、ベンゼン、トルエン、フェノール等の芳香族炭化水素などを用いることができ、これらの溶媒を単独で又は2種類以上組み合わせて用いることもできる。
腐食抑制剤溶液の濃度は、0.1ppm〜5000ppmの濃度が好ましく、0.5ppm〜3000ppmがより好ましく、1ppm〜1000ppmがさらに好ましい。腐食抑制剤の濃度が0.1ppm未満では、マイグレーション抑制効果が十分でなく、また、配線と絶縁樹脂との十分な密着強度を得ることもできない傾向にある。腐食抑制剤の濃度が5000ppmを超えると、マイグレーション抑制効果は得られるが、配線と絶縁樹脂との十分な密着強度を得ることができない傾向にある。
銅配線及び銅端子の表面を、腐食抑制剤を含んだ溶液により処理を行う時間については特に限定はなく、腐食抑制剤の種類及び濃度に応じて適宜変化させることができる。
(半導体パッケージ)
図7は、半導体パッケージの一実施形態を示す模式断面図である。半導体パッケージ7aは、ワイヤボンドタイプの半導体パッケージである。半導体パッケージ7aは、上述した半導体チップ搭載用基板2aと、半導体チップ搭載用基板2aに搭載された半導体チップ120とを備える。
半導体チップ搭載用基板2aと半導体チップ120とは、ダイボンドフィルム117で接着される。なお、ダイボンドフィルム117に代えてダイボンドペーストを用いることも可能である。
半導体チップ120とワイヤボンディング用接続端子110とは、金ワイヤ115を用いたワイヤボンドによって互いに電気的に接続される。ワイヤボンディング用接続端子110は、金ワイヤとの接触面に、無電解ニッケルめっき被膜と、無電解パラジウムめっき被膜と、置換金めっき被膜と、が内側からこの順序で形成されためっき被膜を有する。そのため、ワイヤボンディング接続性に優れる接続端子が得られる。置換金めっき被膜の上にさらに無電解金めっき被膜が積層されると、ワイヤボンディング接続信頼性はさらに向上する。
半導体チップ120は、トランスファモールド方式を用いて半導体用封止樹脂116により封止することができる。封止領域は、必要な部分だけを封止することもできるが、図7のように半導体パッケージ領域全体を封止することがより好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載用基板において、基板と封止樹脂を同時にダイサー等で切断することが容易になるためである。
はんだ接続用端子111は、マザーボードとの電気的な接続を行うために、例えばはんだボール114を搭載することができる。はんだボール114には、例えば、上述したような、鉛を含まないはんだを用いることができる。
はんだ接続用端子111は、はんだボール114との接触面に、上記めっき層を有する。そのため、はんだ接続信頼性に優れる接続端子が得られる。はんだ接続用端子111とはんだボール114とを接続するための装置としては、例えばNガスを用いたリフロー装置等が挙げられる。
このような接続端子を有する半導体パッケージ7aは、ワイヤボンディング性及びはんだ接続信頼性に優れる。
図8は、半導体パッケージの他の実施形態を示す模式断面図である。半導体パッケージ8aは、フリップチップタイプの半導体パッケージである。半導体パッケージ8aは、半導体チップ搭載用基板2aと、半導体チップ搭載用基板2aに搭載された半導体チップ120とを備える。
半導体チップ120は、接続バンプ119を介して、半導体チップ搭載用基板1bに搭載される。また、半導体チップ120とワイヤボンディング用接続端子110とは、接続バンプ119を介してフリップチップ接続することにより、電気的な接続を得ることができる。
半導体パッケージ8aは、図8に示すように、アンダーフィル材113が、半導体チップ120と半導体チップ搭載用基板2aとの間を満たしている。このように、半導体チップ120と半導体チップ搭載用基板2aとの間をアンダーフィル材113で封止することが好ましい。アンダーフィル材113の熱膨張係数は、半導体チップ120及びコア基板100の熱膨張係数と近似していることが好ましいが、これに限定されるものではない。より好ましくは、アンダーフィル材113の熱膨張係数が、半導体チップ120の熱膨張係数及びコア基板100の熱膨張係数との間の関係において、(半導体チップの熱膨張係数)≦(アンダーフィル材の熱膨張係数)≦(コア基板の熱膨張係数)を満たすことである。
さらに、半導体チップ120の搭載には、異方導電性フィルム(ACF)又は導電性粒子を含まない接着フィルム(NCF)を用いて行うこともできる。この場合は、アンダーフィル材113で封止する必要がないため、より好ましい。さらに、半導体チップ120を搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるためさらに好ましい。
半導体チップ120と、接続バンプ119を介してフリップチップ接続するワイヤボンディング用接続端子110は、上述したワイヤボンドタイプの半導体パッケージ7aのワイヤボンディング用接続端子110に相当する。ワイヤボンディング用接続端子110は、接続バンプ119との接触面に、無電解ニッケルめっき被膜と、無電解パラジウムめっき被膜と、必要に応じて置換金めっき被膜及び無電解金めっき被膜と、が内側からこの順序で形成されためっき被膜を有する。そのため、接続信頼性に優れる接続端子が得られる。
はんだ接続用端子111は、上述したワイヤボンドタイプの半導体パッケージ7aと同様に、はんだボール114との接触面に、上記めっき被膜を有する。そのため、はんだ接続信頼性に優れる接続端子が得られる。はんだ接続用端子111とはんだボール114とを接続するための装置としては、例えばNガスを用いたリフロー装置等が挙げられる。
このような接続端子を有する半導体パッケージ8aは、はんだ接続信頼性に優れる。
また、マザーボードとの電気的な接続を行うため、はんだ接続用端子111には、例えば、はんだボール114を搭載することができる。はんだボールには、鉛を含まないはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Nリフロー装置を用いるのが一般的であるが、これに限定されない。
半導体パッケージ7a、8aは、上述した半導体パッケージを作製するのと同様に、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板をダイサー等により、個々の半導体パッケージに切断して作製することができる。
(半導体チップ搭載用基板の形態)
図9(a)は、本発明の半導体チップ搭載基板の一実施形態を示す模式平面図である。図9(b)は、図9(a)における領域Aの拡大図である。半導体チップ搭載基板9aの形状は、半導体パッケージの組み立てを効率よく行う観点から、図9(a)に示すようなフレーム形状にすることが好ましい。
半導体チップ搭載基板9aは、半導体パッケージ領域13(1個の半導体パッケージから構成される部分)を行及び列に各々複数個、等間隔で格子状に配置したブロック23が設けられる。図9(a)では、2個のブロックしか記載していないが、必要に応じて、ブロックの数を増やすこと又は行方向及び列方向に設けて格子状とすることができる。
半導体パッケージ領域13間のスペース部の幅は、50〜500μmが好ましく、100〜300μmがより好ましい。後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのがさらに好ましい。このように半導体パッケージ領域13を配置することによって、半導体チップ搭載基板9aを有効利用することができる。
さらに、半導体パッケージ領域13間のスペース部、又はブロック23の外側には補強パターン24を形成することが好ましい。補強パターン24は、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましい。さらに、その金属パターンの表面には、ニッケル、金等のめっきを施すか、絶縁被膜を被覆することがより好ましい。補強パターン24が、このような金属パターンである場合は、電解めっきの際のめっきリードとして利用することができる。なお、補強パターン24は、別途作製して半導体チップ搭載基板と貼り合わせてもよい。
また、半導体チップ搭載基板9aの端部には、位置決めのマーク11を形成することができる。位置決めのマーク11は、貫通孔によるピン穴であることが好ましい。ピン穴の形状及び配置は、形成方法及び半導体パッケージの組立て装置に合うように選択すればよい。
また、ブロック23の外側には、ダイサーで切断する際の切断位置合わせマーク25を形成することが好ましい。
半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板は、上述したように、ダイサー等を用いて、個々の半導体パッケージに切断することができる。
以上、本発明を好適な実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。
以下に、本発明を実施例に基づいて詳細に説明するが、本発明はこれに限定されるものではない。
(実施例1)
以下の工程により、図2の実施形態と同様の構成を有する半導体チップ搭載用基板を、図6に示す実施形態に係る製造方法に従って作製した。
(工程a:第1の配線形成)
コア基板100として厚さ0.4mmのソーダガラス基板(熱膨張係数11ppm/℃)を用意し、スパッタリングによりその片面(以下、第1の主面という)に200nmの銅薄膜を形成した。スパッタリングは、スパッタリング装置(日本真空技術株式会社製、MLH−6315)を用いて、下記条件1の下で行った。さらに、この銅薄膜上に電気銅めっきにより膜厚10μmの銅めっき層を形成した。その後、銅めっき層のうち配線を構成する部分を覆うエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして、第1の配線106a(第1の層間接続端子101を含む)を形成した。
条件1
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
(工程b:第1のバイアホール形成)
ソーダガラス基板の第1の配線106aとは反対側の面(以下、「第2の主面」という)側から、第1の層間接続端子101に到達するまで、レーザによって直径が50μmである第1の層間接続用IVH102用の貫通孔を形成した(図6(b))。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数50、マスク径0.4mmの条件にて、貫通孔の形成を行った。形成された貫通孔に導電性ペーストMP−200V(日立化成株式会社製、商品名)を充填して、160℃、30分で硬化させ、第1の層間接続端子101と電気的に接続された第1の層間接続用IVH102(図6(b))、(以下、「第1のバイアホール102」という)を形成した。
(工程c:第2の配線形成)
工程bで形成された第1のバイアホール102を介して第1の配線106a及び第1の層間接続端子101と電気的に接続される厚さ200nmの銅薄膜を、スパッタリングによって第2の主面上に形成した。スパッタリングは、工程aと同様にして行った。そして、この銅薄膜上に電気銅めっきにより膜厚10μmのめっきを施した。さらに、工程aと同様に、銅薄膜のうち配線を構成する部分を覆うエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして、第2の配線106b(第2の層間接続端子103を含む)を形成した。
(工程d:ビルドアップ層形成)
第2の配線106bを有する第2の主面側を、200ml/lに調整した液温50℃の酸性脱脂液Z−200(ワールドメタル社製、商品名)へ2分間浸漬させた後、液温50℃の水に2分間浸漬させて湯洗し、さらに1分間水洗した。次いで、同じく第2の主面側を100ml/lの硫酸水溶液へ1分間浸漬させ、1分間水洗した。このような前処理を行った後、酢酸によりpH5に調整した水溶液に濃度が0.5%となるようにイミダゾールシランカップリング剤IS−1000(ジャパンエナジー株式会社製、商品名)を加えた溶液に、第2の配線106bを有する第2の主面側を10分間浸漬させた。そして、1分間水洗を行った後に、常温にて乾燥を行った。続いて、第2の主面上に、シアネ―トエステル系樹脂組成物の絶縁ワニスを1500rpmのスピンコート法により厚さが10μmとなるよう塗布した。塗布された絶縁ワニスを常温から6℃/minの昇温速度にて230℃まで加熱し、さらに230℃で1時間保持することにより、シアネートエステル系樹脂組成物を熱硬化させて、ビルドアップ層104aを形成した。
(工程e:第2のバイアホールの貫通孔形成)
ビルドアップ層104aのソーダガラス基板100とは反対側の面から、第2の層間接続端子103に到達するまで、レーザによって直径が50μmの第2の層間接続用IVH用の貫通孔108aを形成して、図6の(e)に示される構造体6eを得た。レーザにはYAGレーザLAVIA−UV2000(住友重機械工業株式会社製、商品名)を使用し、周波数4kHz、ショット数20、マスク径0.4mmの条件で貫通孔108aを形成した。
(工程f:第3の配線形成)
構造体6eのビルドアップ層104aのソーダガラス基板100とは反対側の面上に、膜厚20nmのニッケル層及び膜厚200nmの薄膜銅層をこの順にスパッタリングにより形成して、ニッケル層及び薄膜銅層から構成されるシード層を得た。スパッタリングは、工程aと同様の装置を用いて、以下に示す条件2及び3の下で行った。
条件2:ニッケル層の形成
電流:5.0A
電流:350V
電圧アルゴン流量:35SCCM 圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:0.3nm/秒
条件3:薄膜銅層の形成
電流:3.5A
電圧:500V
アルゴン流量:35SCCM
圧力:5×10−3Torr(4.9×10−2Pa)
成膜速度:5nm/秒
次に、めっきレジストPMER P−LA900PM(東京応化工業株式会社製、商品名)をスピンコート法によりシード層上に塗布して、膜厚20μmのめっきレジスト層を形成した。そして、めっきレジスト層を露光量1000mJ/cmにて露光し、液温23℃のPMER現像液P−7Gへ、シード層及びレジスト層を備えた構造体6eを6分間浸漬させた。浸漬後、揺動によって、シード層上にL/S=10μm/10μmのレジストパターンを形成した。そして、レジストパターンの形成された構造体6eを、硫酸銅めっき液へ移し、レジストパターンに覆われていない部分のシード層上に膜厚約5μmのパターン銅めっきを施した。その後、室温(25℃)のメチルエチルケトンへ、レジストパターン及びパターン銅メッキを有する構造体6eを1分間浸漬させることにより、めっきレジストを除去した。次いで、5倍希釈した30℃のCPE−700(三菱瓦斯化学株式会社製、商品名)水溶液へ、パターン銅めっきを有する構造体6eを30秒間浸漬させ、揺動しながらパターン銅めっきによって覆われていない部分のシード層を除去して、第2の層間接続用IVH(以下、「第2のバイアホール108」という)及び第3の配線106c(第3の層間接続端子112を含む)を形成した。このようにして図6(f)に示される構造体6fを得た。
(工程g:半導体チップ搭載用基板の作製)
工程d〜工程fと同様の操作を再度繰り返すことによって、第2の層間接続用IVH及び第3の配線106cを覆うビルドアップ層104bと、第4の層間接続端子105とを含む最外層の配線をさらに一層形成し、最後にソルダレジスト109を形成して、図1(a)(半導体パッケージ1つ分の半導体チップ搭載用基板の模式平面図)、図7(半導体パッケージ1つ分の模式断面図)、及び図9(半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板の模式平面図)のようなファン−インタイプBGA用の半導体チップ搭載基板を作製した。第1の層間接続端子101として図10に示される形状を有する銅配線パターンを形成した。なお、形成された接続端子は、端子幅:30μm、端子長さ:200μm、端子間スペース:15μm、端子の導体厚み:15μmであった。
(工程h:めっきの前処理)
工程a〜工程gまでを経て得られた図6(g)に示す半導体チップ搭載用基板6g(以下、「構造体6g」という。)を、50℃の脱脂液Z−200(株式会社ワールドメタル製、商品名)へ3分間浸漬させ、2分間水洗した。その後、構造体6gを100g/lの過硫酸アンモニウム溶液へ1分間浸漬させ、2分間水洗した。そして、構造体6gを10%の硫酸へ1分間浸漬させ、2分間水洗した。続いて、構造体6gを、液温25℃のめっき活性処理液であるSA−100(日立化成株式会社製、商品名)へ5分間浸漬させた後、2分間水洗した。このようにして、めっきの前処理が施された構造体6g−iを得た。
(工程i:無電解ニッケルめっき被膜形成)
上記構造体6g−iを、表7に示す無電解ニッケルめっき液(a)に、液温80℃で10秒間浸漬させた後、1分間水洗した。これにより、無電解ニッケルめっき被膜を有する接続端子及び配線を備えた構造体6g−jが得られた。この時、無電解ニッケルめっき被膜に含まれるニッケルの含有量(純度)は表1に示すように実質的に93質量%であり、膜厚は0.005μmであった。
(工程j:無電解パラジウムめっき被膜形成)
上記構造体6g−jを、表8に示す無電解パラジウムめっき液(d)に、液温65℃で7秒間浸漬させ、1分間水洗した。これにより、無電解ニッケルめっき被膜上に無電解パラジウムめっき被膜が形成された構造体6g−kが得られた。この時、無電解パラジウムめっき被膜に含まれるパラジウムの含有量(純度)は表1に示すように実質的に100質量%であり、膜厚は0.01μmであった。
(工程k:置換金めっき被膜形成)
続いて、上記構造体6g−kを、置換金めっき液であるHGS−100(日立化成株式会社、商品名)に、液温85℃で10分間浸漬させ、1分間水洗した。これにより、無電解パラジウムめっき被膜上に置換金めっき被膜が形成された構造体6g−lが得られた。
(工程l:無電解金めっき被膜形成)
続いて、上記構造体6g−lを、無電解金めっき液であるHGS−2000(日立化成株式会社製、商品名)に、液温70℃で30分間浸漬させ、5分間水洗した。これにより、置換金めっき被膜上に無電解金めっき被膜が形成された。置換金めっき及び無電解金めっき被膜の膜厚の合計は0.3μmであった。
<膜厚測定>
なお、無電解ニッケルめっき被膜及び無電解パラジウムめっき被膜の膜厚は、蛍光X線膜厚計SFT9500(エスアイアイ・ナノテクノロジー株式会社製、商品名)を用いて測定した。結果を表1に示す。また、無電解ニッケルめっき被膜、無電解パラジウムめっき被膜における純度は、エネルギー分散型X線分析装置EMAX ENERGY EX−300 (株式会社堀場製作所製、商品名)を用いて測定した。結果を表1に示す。
<はんだ接続信頼性>
上記工程a〜工程lを経て得られた半導体チップ搭載用基板について、下記の基準により接続端子の接続信頼性を評価した。結果を表1に示す。
開口径の直径が600μmの半導体チップ搭載基板を用い、フラックス(日本アルファメタルズ株式会社製、商品名:ソルボンドK183/水溶性)を塗布した後、φ0.76mmのSn−3.0Ag−0.5Cuはんだボールを載せ、1000箇所のはんだ接続用端子に、リフロー炉(ピーク温度252℃)で接続させた。得られたはんだバンプ付接続端子を、耐衝撃性ハイスピードボンドテスター4000HS(デイジ社製 商品名)を用いて、約200mm/秒の条件ではんだボールのシェア(剪断)試験を施した。さらに、上記はんだボールと同様のはんだボールをリフローにより接続させた半導体チップ搭載基板を同様に作製し、150℃で100時間、500時間、1000時間放置し、耐衝撃性ハイスピードボンドテスター4000HS(デイジ社製 商品名)を用いて、約200mm/秒の条件ではんだボールのシェア(剪断)試験を行った。評価基準は以下のとおりであって、下記基準に基づいて、はんだ接続信頼性について端子毎に評価した。結果を表1に示す。なお、評価結果がB以上であればはんだ接続信頼性が良好とみなされる。
A:1000箇所全てのはんだバンプ付接続端子においてはんだボール内での剪断による破壊が認められた。
B:はんだボール内での剪断による破壊以外のモードによる破壊が1箇所以上10箇所以内で認められた。
C:はんだボール内での剪断による破壊以外のモードによる破壊が11箇所以上50箇所以内で認められた。
D:はんだボール内での剪断による破壊以外のモードによる破壊が51箇所以上で認められた。
<ワイヤボンディング接続信頼性>
作製した半導体チップ搭載用基板を150℃で50時間熱処理した後、ワイヤボンディングを行った。ワイヤ径25μmの1000本の金ワイヤを用いて、1000箇所全てにワイヤボンディングを行った。評価基準は以下のとおりであって、下記基準に基づいて、ワイヤボンディング接続信頼性について端子毎にそれぞれ評価した。結果を表1に示す。なお、評価結果がB以上であればワイヤボンディング接続信頼性が良好とみなされるが、Aであることが望ましい。
A:1000箇所全てのワイヤボンディング用接続端子がワイヤボンディング可能であると認められた。
B:ワイヤの不着箇所が1箇所以上5箇所以内で認められた。
C:ワイヤの不着箇所が6箇所以上50箇所以内で認められた。
D:ワイヤの不着箇所が51箇所以上で認められた。
<微細配線形成性>
工程lの無電解金めっき被膜形成後の、図10に示される形状を有するワイヤボンディング用接続端子110を光学顕微鏡により観察し、以下の基準により評価した。結果を表1に示す。なお、評価結果がB以上であれば微細配線形成性が良好とみなされるが、Aであることが望ましい。
A:図11に示すように、異常析出なくワイヤボンディング用接続端子上に無電解金めっき被膜が良好に形成された。
B:図12に示すように、ワイヤボンディング用接続端子の周囲に析出しためっき121が観察された。
C:図13に示すように、ワイヤボンディング用接続端子の周囲に析出しためっき121だけでなく、端子間の基板上に析出しためっき122が観察された。
<Sn−Cu(Ni)合金におけるNi濃度(質量%)の測定>
はんだボールを搭載した半導体チップ搭載基板をエポキシ樹脂(ジャパンエポキシレジン株式会社製 ; エピコート815)を用いて注型を行い、樹脂硬化後に耐水研磨紙等を用いて研磨した。その後イオンミリングE−3200(株式会社日立製作所製、商品名)を行い研磨ダレの除去を行った。電界放出型走査電子顕微鏡S−4700(株式会社日立製作所製、商品名)に併設されている、エネルギー分散型X線分析装置EMAX ENERGY EX−300(株式会社堀場製作所製、商品名)を用いて、150℃で高温放置する前(0h)と150℃で1000時間放置した後のSn−Cu(Ni)合金部における、Ni濃度(質量%)を測定した。結果を表1に示す。
<Sn−Cu(Ni)合金におけるクラックの有無の評価>
はんだボールを搭載した半導体チップ搭載基板をエポキシ樹脂エピコート815(ジャパンエポキシレジン株式会社製、商品名)を用いて注型を行い、樹脂硬化後に耐水研磨紙等を用いて研磨した。その後イオンミリングE−3200(株式会社日立製作所製、商品名)を行い研磨ダレの除去を行った。電界放出型走査電子顕微鏡S−4700(株式会社日立製作所製、商品名)を用いて観察した。結果を表1に示す。
<リフロー後におけるニッケルめっき被膜拡散残り部の有無の評価>
はんだボールを搭載した半導体チップ搭載基板をエポキシ樹脂エピコート815(ジャパンエポキシレジン株式会社製、商品名)を用いて注型を行い、樹脂硬化後に耐水研磨紙等を用いて研磨した。その後イオンミリングE−3200(株式会社日立製作所製、商品名)を行い研磨ダレの除去を行った。電界放出型走査電子顕微鏡S−4700(株式会社日立製作所製、商品名)を用いて観察した。また、場合によって、エネルギー分散型X線分析装置EMAX ENERGY EX−300(株式会社堀場製作所製、商品名)を用いて、ニッケルめっき被膜の有無について解析した。結果を表1に示す。
(実施例2〜30)
工程i及びjにおける、構造体6g−i及び6g−jの浸漬処理時間を、表1に示す時間としたこと以外は、実施例1と同様にして各工程を行った。無電解ニッケルめっき被膜及び無電解パラジウムめっき被膜の膜厚及び純度、並びに接続信頼性等の評価結果を表1に示す。
実施例16の接続端子をはんだ接合して得られる接続構造の断面を走査電子顕微鏡によって観察した結果を、図14に示す。図14に示されるように、ほぼ均一な層状に形成されたSn−Cu−Ni合金130が観察され、ドーム状の構造は見られなかった。なお、図14において、136で表される領域は、Sn−3.0Ag−0.5Cuはんだであり、138で表される領域は、接続端子の銅である。
(実施例31)
工程jにおいて、めっき液を表8に示される(d)から(e)に変更し、浸漬時間を表1に示される時間とした以外は、実施例1と同様にして各工程を行った。結果を表2に示す。
(実施例32〜48)
工程i及びjにおける、構造体6g−i及び6g−jの浸漬処理時間を、表2に示す時間としたこと以外は、実施例31と同様にして各工程を行った。無電解ニッケルめっき被膜及び無電解パラジウムめっき被膜の膜厚及び純度、並びに接続信頼性等の評価結果を表2に示す。
(実施例49)
工程jにおいて、無電解パラジウムめっき液を表8に示される(d)から(f)に変更し、浸漬時間を表2に示されるように変更した以外は実施例1と同様にして、各工程を行った。結果を表2に示す。
(実施例50〜66)
工程i及びjにおいて、構造体6g−i及び6g−jの浸漬処理時間を、表2及び3に示す時間としたこと以外は、実施例49と同様にして各工程を行った。無電解ニッケルめっき被膜及び無電解パラジウムめっき被膜の膜厚及び純度、並びに接続信頼性等の評価結果を表2及び3に示す。
(実施例67)
工程iにおいて、無電解ニッケルめっき液を表7に示される(a)から(b)に変更し、浸漬時間を表3に示される時間とした以外は実施例1と同様にして、各工程を行った。結果を表3に示す。
(実施例68〜84)
工程i及びjにおいて、構造体6g−i及び6g−jの浸漬処理時間を、表3に示す時間としたこと以外は、実施例67と同様にして各工程を行った。無電解ニッケルめっき被膜及び無電解パラジウムめっき被膜の膜厚及び純度、並びに接続信頼性等の評価結果を表3に示す。
(実施例85)
工程iにおいて、無電解ニッケルめっき液を表7に示される(a)から(c)に変更し、浸漬時間を表3に示される時間とした以外は実施例1と同様にして、各工程を行った。結果を表3に示す。
(実施例86〜102)
工程i及びjにおいて、構造体6g−i及び6g−jの浸漬処理時間を、表3及び4に示す時間としたこと以外は、実施例85と同様にして各工程を行った。無電解ニッケルめっき被膜及び無電解パラジウムめっき被膜の膜厚及び純度、並びに接続信頼性等の評価結果を表3及び4に示す。
(実施例103〜106)
置換金めっき被膜及び無電解金めっき被膜を形成しなかったこと以外は、それぞれ実施例14〜17と同様の工程により、半導体チップ搭載用基板を作製した。ワイヤボンディング接続信頼性、はんだ接続信頼性、膜厚測定、微細配線形成性等について、実施例1と同様に評価を行なった。得られた結果を表5に示す。
(実施例107〜110)
実施例103〜106で作製した半導体チップ搭載用基板それぞれに、銅ワイヤを用いてワイヤボンディングを行い、下記の方法で、ワイヤボンディング接続信頼性の評価を行なった。得られた結果を表5に示す。
<ワイヤボンディング接続信頼性>
作製した半導体チップ搭載用基板にワイヤボンディングを行った。ワイヤ径25μmのPd被覆銅ワイヤ EX1(新日本製鉄株式会社製、商品名)を用いて、1000箇所全てにワイヤボンディングを行った。評価基準は以下のとおりであって、下記基準に基づいて、ワイヤボンディング接続信頼性について端子毎にそれぞれ評価した。結果を表5に示す。
A:1000箇所全てのワイヤボンディング用接続端子がワイヤボンディング可能であると認められた。
B:ワイヤの不着箇所が1箇所以上5箇所以内で認められた。
C:ワイヤの不着箇所が6箇所以上50箇所以内で認められた。
D:ワイヤの不着箇所が51箇所以上で認められた。
(実施例111〜114)
無電解金めっき被膜を形成しなかったこと以外、それぞれ実施例14〜17と同様の工程により、半導体チップ搭載用基板を作製した。作製した半導体チップ搭載用基板を用い、ワイヤボンディング接続信頼性、はんだ接続信頼性、膜厚測定、微細配線形成性等について、実施例1と同様に評価を行なった。得られた結果を表5に示す。
(実施例115〜118)
実施例111〜114で作製した半導体チップ搭載用基板それぞれに、銅ワイヤを用いてワイヤボンディングを行い、実施例107と同様に、ワイヤボンディング接続信頼性の評価を行なった。
(比較例1〜9)
それぞれ、工程iにおける構造体6g−iの浸漬処理時間を表6に示す時間としたこと、及び無電解パラジウムめっき被膜を形成しなかったこと以外は、実施例1と同様にして各工程を行った。結果を表6に示す。
比較例5の接続端子をはんだ接合して得られる接続構造の断面を、走査電子顕微鏡によって観察した結果を図15に示す。図15に示されるように、ドーム状の形態をしたCuSn合金132が形成されるとともに、内部におけるクラック134の発生が観察された。
(比較例10〜12)
工程iにおいて、浸漬時間を表1に示される時間とした以外は実施例1と同様にして、各工程を行った。結果を表1に示す。
なお、図16に示すように、比較例12の断面の走査電子顕微鏡による観察結果では、リフロー後、ニッケルめっき被膜拡散残り部140が観察された。
(比較例13〜15)
工程iにおいて、浸漬時間を表1に示される時間とした以外は実施例7と同様にして、各工程を行った。結果を表1に示す。
(比較例16〜18)
工程iにおいて、浸漬時間を表1に示される時間とした以外は実施例13と同様にして、各工程を行った。結果を表1に示す。
(比較例19〜21)
工程iにおいて、浸漬時間を表1に示される時間とした以外は実施例19と同様にして、各工程を行った。結果を表1に示す。
(比較例22〜24)
工程iにおいて、浸漬時間を表1に示される時間とした以外は実施例25と同様にして、各工程を行った。結果を表1に示す。
(比較例25〜27)
工程iにおいて、浸漬時間を表2に示される時間とした以外は実施例31と同様にして、各工程を行った。結果を表2に示す。
(比較例28〜30)
工程iにおいて、浸漬時間を表2に示される時間とした以外は実施例37と同様にして、各工程を行った。結果を表2に示す。
(比較例31〜33)
工程iにおいて、浸漬時間を表2に示される時間とした以外は実施例43と同様にして、各工程を行った。結果を表2に示す。
(比較例34〜36)
工程iにおいて、浸漬時間を表2に示される時間とした以外は実施例49と同様にして、各工程を行った。結果を表2に示す。
(比較例37〜39)
工程iにおいて、浸漬時間を表2に示される時間としたこと以外は実施例55と同様にして、各工程を行った。結果を表2に示す。
(比較例40〜42)
工程iにおいて、浸漬時間を表3に示される時間とした以外は実施例61と同様にして、各工程を行った。結果を表3に示す。
(比較例43〜45)
工程iにおいて、浸漬時間を表3に示される時間とした以外は実施例67と同様にして、各工程を行った。結果を表3に示す。
(比較例46〜48)
工程iにおいて、浸漬時間を表3に示される時間とした以外は実施例73と同様にして、各工程を行った。結果を表3に示す。
(比較例49〜51)
工程iにおいて、浸漬時間を表3に示される時間とした以外は実施例79と同様にして、各工程を行った。結果を表3に示す。
(比較例52〜54)
工程iにおいて、浸漬時間を表3に示される時間とした以外は実施例85と同様にして、各工程を行った。結果を表3に示す。
(比較例55〜57)
工程iにおいて、浸漬時間を表4に示される時間とした以外は実施例91と同様にして、各工程を行った。結果を表4に示す。
(比較例58〜60)
工程iにおいて、浸漬時間を表4に示される時間とした以外は実施例97と同様にして、各工程を行った。結果を表4に示す。
(比較例61〜65)
無電解ニッケルめっき被膜を形成しなかったこと、及び工程jにおいて、浸漬処理時間を表6に示す時間としたことに以外は、実施例1と同様にして各工程を行った。結果を表6に示す。
(比較例66〜68)
無電解ニッケルめっき被膜を形成しなかったこと、及び工程jにおいて、浸漬処理時間を表6に示す時間としたことに以外は、実施例31と同様にして各工程を行った。結果を表6に示す。
(比較例69〜71)
無電解ニッケルめっき被膜を形成しなかったこと、及び工程jにおいて、浸漬処理時間を表6に示す時間としたことに以外は、実施例1と同様にして各工程を行った。結果を表6に示す。
(比較例72)
実施例1と同様に工程a〜工程hを行った後、工程iにおいて、無電解ニッケルめっき被膜に代えて下記の組成を有する光沢剤を含有しない電解ニッケルめっき液を用いて、液温55℃、電流密度0.5A/dmの条件で3秒間めっきを行い、0.01μmほどの膜厚の電解ニッケルめっき被膜を得た。
(電解ニッケルめっき液(ワット浴)の組成)
硫酸ニッケル : 240g/L
塩化ニッケル : 45g/L
ホウ酸 : 30g/L
界面活性剤 : 3ml/L
(日本高純度化学株式会社製、商品名:ピット防止剤♯62)
pH : 4
続いて、ストライク電解金めっき液であるアシドストライク(日本高純度化学株式会社、商品名)を用いて、40℃、2A/dmで10秒間、ストライク電解金めっきを行った。さらに電解金めっき液であるテンペレジスト(日本高純度化学株式会社、商品名)を用いて、70℃、0.2A/dmで電解金めっきを行いストライク電解金めっき及び電解金めっきにより形成された金めっき層の膜厚の合計が0.3μmの金めっき被膜を得た。これにより、半導体チップ搭載用基板を得た。実施例1と同様に評価を行なった結果を表6に示す。
(比較例73〜78)
比較例72に示す電解ニッケルめっき液を用いて、めっき時間を表3に示す時間とすることにより、種々の膜厚を有する電解ニッケルめっき被膜を形成した。それ以外は全て比較例72と同様に行なった。結果を表6に示す。
(比較例79)
実施例1において、工程i〜工程lを行わなかったこと以外は全て実施例1と同様に行なった。結果を表4に示す。なおこのとき、工程i〜工程lを行わないため、無電解ニッケルめっき被膜、無電解パラジウムめっき被膜、無電解金めっき被膜は形成されないため、銅からなるはんだ接続用端子111とSn−3.0Ag−0.5Cuはんだボールが直に接合する構造となる。
(比較例80〜82)
比較例79において、Sn−3.0Ag−0.5Cuはんだボールの代わりに、表9に示す組成のはんだボールを使用した。それ以外は全て比較例79と同様に行なった。結果を表4に示す。
(比較例83〜91)
工程iにおいて、無電解ニッケルめっき液を表7に示される(a)から(g)に変更し、浸漬時間を表6に示される時間とした以外は実施例13と同様にして、各工程を行った。結果を表6に示す。
1a、2a、3a、4a、5a、6g、…半導体チップ搭載用基板、2…導体層、3…無電解ニッケルめっき被膜、4…無電解パラジウムめっき被膜、6…置換金めっき被膜、6b,6c,6d,6e,6f…半導体チップ搭載用基板の製造過程の構造体、7a…ワイヤボンドタイプ半導体パッケージ、8a…フリップチップタイプ半導体パッケージ、9a…半導体チップ搭載基板、11…位置決めマーク、13…半導体パッケージ領域、14…ダイボンドフィルム接着領域(フリップチップタイプ)、15…半導体チップ搭載領域(フリップチップタイプ)、17…ダイボンドフィルム接着領域(ワイヤボンドタイプ)、18…半導体チップ搭載領域(ワイヤボンドタイプ)、22…半導体チップ搭載基板の配線板、23…ブロック、24…補強パターン、25…切断位置合わせマーク、40…展開配線、50…プリント配線板、60…めっき層、100…コア基板、101…第1の層間接続端子、102…第1の層間接続用IVH、103…第2の層間接続端子、104…ビルドアップ層、104a…第1のビルドアップ層、104b…第2のビルドアップ層、105…第4の層間接続端子、106a…第1の配線、106b…第2の配線、106c…第3の配線、108a…第2の層間接続用IVH用貫通孔、109…絶縁被覆、109a…開口部、110…ワイヤボンディング用接続端子、111…はんだ接続用端子、112…第3の層間接続端子、113…アンダーフィル材、114…はんだボール、115…金ワイヤ、116…半導体用封止樹脂、117…ダイボンドフィルム、118…絶縁被覆、118a…開口部、119…接続バンプ、120…半導体チップ、121…ワイヤボンディング用接続端子の周囲に析出しためっき、122…端子間の基板上に析出しためっき、130,132…Sn−Cu−Ni合金、134…クラック、136…Sn−3.0Ag−0.5Cuはんだ、138…銅、140…ニッケルめっき被膜拡散残り部。

Claims (16)

  1. 端子形状の銅と、
    当該銅上に積層された無電解ニッケルめっき被膜と、
    当該無電解ニッケルめっき被膜上に積層された無電解パラジウムめっき被膜と、
    を備え、
    前記無電解ニッケルめっき被膜は、膜厚が0.005μm以上、0.3μm以下であり、純度が85質量%以上、97質量%未満である、接続端子。
  2. 前記無電解パラジウムめっき被膜上に置換金めっき被膜がさらに積層された、請求項1記載の接続端子。
  3. 前記置換金めっき被膜上に無電解金めっき被膜がさらに積層された、請求項2に記載の接続端子。
  4. 前記無電解ニッケルめっき被膜が、リン、ホウ素及び窒素の少なくとも一つを含有する、請求項1〜3のいずれか一項に記載の接続端子。
  5. 前記無電解パラジウムめっき被膜の膜厚が、0.01μm以上、0.4μm以下である、請求項1〜4のいずれか一項に記載の接続端子。
  6. 前記無電解パラジウムめっき被膜が、下記(1)〜(4)のいずれかのパラジウムめっき被膜である、請求項1〜5のいずれか一項に記載の接続端子。
    (1)膜厚が0.01〜0.4μmであり、純度が99質量%以上のパラジウムめっき被膜
    (2)膜厚が0.01〜0.25μmであり、純度が98質量%以上、99質量%未満のパラジウムめっき被膜
    (3)膜厚が0.01〜0.15μmであり、純度が97質量%以上、98質量%未満のパラジウムめっき被膜
    (4)膜厚が0.01〜0.12μmであり、純度が94質量%以上、97質量%未満のパラジウムめっき被膜
  7. 前記置換金めっき被膜の膜厚が、0.005μm以上である、請求項2〜6のいずれか一項に記載の接続端子。
  8. 前記置換金めっき被膜の膜厚及び前記無電解金めっき被膜の膜厚の和が0.01μm以上である、請求項3〜7のいずれか一項に記載の接続端子。
  9. はんだ接続用端子である、請求項1〜8のいずれか一項に記載の接続端子。
  10. 請求項9に記載の接続端子と鉛を含まないはんだとが接続され、前記銅と前記鉛を含まないはんだとの界面に合金が形成されたはんだバンプ付接続端子であって、
    前記合金におけるNiの含有量が、0.01質量%以上、1.0質量%以下である、はんだバンプ付接続端子。
  11. 前記合金がSn−Cu−Ni合金からなる、請求項10に記載のはんだバンプ付接続端子。
  12. 前記鉛を含まないはんだが、Sn及びCuからなる合金、又はSn、Cu及びAgからなる合金を含む、請求項10又は11に記載のはんだバンプ付接続端子。
  13. 前記Sn、Cu及びAgからなる合金が、0.001〜7質量%のCu、0.001〜7質量%のAg、及び残部のSnからなる、請求項12に記載のはんだバンプ付接続端子。
  14. ワイヤボンディング用接続端子である、請求項1〜8のいずれか一項に記載の接続端子。
  15. 基板と、
    前記基板の主面に設けられたワイヤボンディング用接続端子及びはんだ接続用端子と、
    前記ワイヤボンディング用接続端子及び前記はんだ接続用端子を電気的に接続する導体回路と、
    を備え、
    前記ワイヤボンディング用接続端子が請求項14に記載の接続端子であり、
    前記はんだ接続用端子が請求項9に記載の接続端子である、半導体チップ搭載用基板。
  16. 基板と、
    前記基板の主面に設けられたワイヤボンディング用接続端子及びはんだバンプ付接続端子と、
    前記ワイヤボンディング用接続端子及び前記はんだバンプ付接続端子を電気的に接続する導体回路と、
    を備え、
    前記ワイヤボンディング用接続端子が請求項14に記載の接続端子であり、
    前記はんだバンプ付接続端子が請求項10〜13のいずれか一項に記載のはんだバンプ付接続端子である、半導体チップ搭載用基板。
JP2013218568A 2013-10-21 2013-10-21 接続端子及びそれを用いた半導体チップ搭載用基板 Active JP6201622B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013218568A JP6201622B2 (ja) 2013-10-21 2013-10-21 接続端子及びそれを用いた半導体チップ搭載用基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013218568A JP6201622B2 (ja) 2013-10-21 2013-10-21 接続端子及びそれを用いた半導体チップ搭載用基板

Publications (2)

Publication Number Publication Date
JP2015082534A true JP2015082534A (ja) 2015-04-27
JP6201622B2 JP6201622B2 (ja) 2017-09-27

Family

ID=53012996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013218568A Active JP6201622B2 (ja) 2013-10-21 2013-10-21 接続端子及びそれを用いた半導体チップ搭載用基板

Country Status (1)

Country Link
JP (1) JP6201622B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017201677A (ja) * 2016-05-06 2017-11-09 旭徳科技股▲ふん▼有限公司 回路基板の製造方法
JP6357271B1 (ja) * 2017-10-25 2018-07-11 有限会社 ナプラ 柱状導体構造
JP2018170506A (ja) * 2017-03-29 2018-11-01 京セラ株式会社 回路基板およびこれを備える電子装置
WO2019235617A1 (ja) * 2018-06-08 2019-12-12 凸版印刷株式会社 ガラスデバイスの製造方法、及びガラスデバイス
EP3647461A4 (en) * 2017-06-28 2021-05-05 Kojima Chemicals Co. Ltd. ELECTRIC PLATING
CN115087760A (zh) * 2020-02-18 2022-09-20 日本高纯度化学株式会社 镀覆层叠体
WO2024100981A1 (ja) * 2022-11-09 2024-05-16 株式会社村田製作所 回路モジュール、及び回路モジュールの実装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007031826A (ja) * 2005-06-23 2007-02-08 Hitachi Chem Co Ltd 接続用端子、およびこれを有する半導体搭載用基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007031826A (ja) * 2005-06-23 2007-02-08 Hitachi Chem Co Ltd 接続用端子、およびこれを有する半導体搭載用基板

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107347231A (zh) * 2016-05-06 2017-11-14 旭德科技股份有限公司 线路基板的制作方法
JP2017201677A (ja) * 2016-05-06 2017-11-09 旭徳科技股▲ふん▼有限公司 回路基板の製造方法
CN107347231B (zh) * 2016-05-06 2019-11-15 旭德科技股份有限公司 线路基板的制作方法
JP7027218B2 (ja) 2017-03-29 2022-03-01 京セラ株式会社 回路基板およびこれを備える電子装置
JP2018170506A (ja) * 2017-03-29 2018-11-01 京セラ株式会社 回路基板およびこれを備える電子装置
EP3647461A4 (en) * 2017-06-28 2021-05-05 Kojima Chemicals Co. Ltd. ELECTRIC PLATING
JP2019079965A (ja) * 2017-10-25 2019-05-23 有限会社 ナプラ 柱状導体構造
JP6357271B1 (ja) * 2017-10-25 2018-07-11 有限会社 ナプラ 柱状導体構造
CN112335037A (zh) * 2018-06-08 2021-02-05 凸版印刷株式会社 玻璃装置的制造方法以及玻璃装置
WO2019235617A1 (ja) * 2018-06-08 2019-12-12 凸版印刷株式会社 ガラスデバイスの製造方法、及びガラスデバイス
JPWO2019235617A1 (ja) * 2018-06-08 2021-07-15 凸版印刷株式会社 ガラスデバイスの製造方法、及びガラスデバイス
JP7298603B2 (ja) 2018-06-08 2023-06-27 凸版印刷株式会社 ガラスデバイスの製造方法
US11881414B2 (en) 2018-06-08 2024-01-23 Toppan Printing Co., Ltd. Method for manufacturing glass device, and glass device
CN115087760A (zh) * 2020-02-18 2022-09-20 日本高纯度化学株式会社 镀覆层叠体
KR20220142464A (ko) 2020-02-18 2022-10-21 니혼 고쥰도가가쿠 가부시키가이샤 도금 적층체
WO2024100981A1 (ja) * 2022-11-09 2024-05-16 株式会社村田製作所 回路モジュール、及び回路モジュールの実装方法

Also Published As

Publication number Publication date
JP6201622B2 (ja) 2017-09-27

Similar Documents

Publication Publication Date Title
JP5286893B2 (ja) 接続端子、接続端子を用いた半導体パッケージ及び半導体パッケージの製造方法
JP6201622B2 (ja) 接続端子及びそれを用いた半導体チップ搭載用基板
US7588835B2 (en) Method of treating the surface of copper and copper
JP4747770B2 (ja) プリント配線板の製造方法、及び半導体チップ搭載基板の製造方法
JP4872368B2 (ja) 銅表面の前処理方法及びこの方法を用いた配線基板
JP2006249519A (ja) 銅の表面処理方法及び銅
JP2009155668A (ja) 無電解パラジウムめっき反応開始促進前処理液、この前処理液を用いた無電解めっき方法、無電解めっき方法で形成された接続端子並びにこの接続端子を用いた半導体パッケージ及びその製造方法
JP5105137B2 (ja) 銅箔を有する基板の製造方法及び銅箔を有する基板
JP5109399B2 (ja) 銅の表面処理方法
JP4774844B2 (ja) 銅の表面処理方法及び銅
JP2008248269A (ja) 銅表面の処理方法およびこの方法を用いた配線基板
JP2005086071A (ja) 多層配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP4605446B2 (ja) 多層配線基板、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法
JP5109400B2 (ja) 銅表面処理液セット、これを用いた銅の表面処理方法、銅、配線基板および半導体パッケージ
JP2007262579A (ja) 銅の表面処理方法及び銅
JP2007107080A (ja) 銅の表面処理方法及び銅表面
JP2007142376A (ja) 半導体チップ搭載用基板、これを用いた半導体パッケージ
JP2010090402A (ja) めっき析出物
JP2006344920A (ja) プリント配線基板、半導体チップ搭載基板、半導体パッケージ、プリント配線基板の製造方法、及び半導体チップ搭載基板の製造方法
JP5194748B2 (ja) 銅表面の処理方法、銅および配線基板
JP2006316300A (ja) 銅の表面処理方法及び銅表面
JP2009197304A (ja) 銅表面の処理方法および処理した銅並びに配線基板
JP2007134692A (ja) 半導体チップ搭載用基板、これを用いた半導体パッケージ
JP5105162B2 (ja) 銅表面の処理方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160819

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170801

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170814

R151 Written notification of patent or utility model registration

Ref document number: 6201622

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350