JP2015080113A - Cdr回路、および、シリアル通信インターフェイス回路 - Google Patents
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- 238000004891 communication Methods 0.000 title claims description 11
- 238000011084 recovery Methods 0.000 claims abstract description 54
- 230000010355 oscillation Effects 0.000 claims description 117
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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Abstract
Description
100、200 CDR回路
ID1 第1のデータ用遅延セル
ID2 第2のデータ用遅延セル
ID3 第3のデータ用遅延セル
ID4 第4のデータ用遅延セル
IC1 第1の発振用遅延セル
IC2 第2の発振用遅延セル
IC3 第3の発振用遅延セル
IC4 第4の発振用遅延セル
IC5 第5の発振用遅延セル
IC6 第6の発振用遅延セル
Claims (8)
- 受信データ信号が入力され、前記受信データ信号を遅延させた第1のデータ信号を出力する第1のデータ用遅延セルと、
前記第1のデータ信号が入力され、前記第1のデータ信号を遅延させた第2のデータ信号を出力する第2のデータ用遅延セルと、
発振クロック信号が入力され、前記発振クロック信号を遅延させた第1のクロック信号を出力するものであり、前記受信データ信号の論理が第1の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第1の論理を反転させた第2の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第1の発振用遅延セルと、
前記第1のクロック信号が入力され、前記第1のクロック信号を遅延させた第2のクロック信号を出力するものであり、前記第1のデータ信号の論理が前記第2の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理と同じ論理に設定し、一方、前記第1のデータ信号の論理が前記第1の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理を反転させた論理に設定する第2の発振用遅延セルと、
前記第2のクロック信号が入力され、前記第2のクロック信号を遅延させた第3のクロック信号を出力する第3の発振用遅延セルと、
前記第3のクロック信号が入力され、前記第3のクロック信号を遅延させ且つ前記第3のクロック信号の論理を反転した論理の第4のクロック信号を前記発振クロック信号として出力する第4の発振用遅延セルと、を備え、
前記第2のデータ信号をリカバリデータ信号としてデータ出力端子から出力し、
前記発振クロック信号をリカバリクロック信号としてクロック出力端子から出力することを特徴とするCDR回路。 - 受信データ信号が入力され、前記受信データ信号を遅延させた第1のデータ信号を出力する第1のデータ用遅延セルと、
前記第1のデータ信号が入力され、前記第1のデータ信号を遅延させた第2のデータ信号を出力する第2のデータ用遅延セルと、
前記第2のデータ信号が入力され、前記第2のデータ信号を遅延させた第3のデータ信号を出力する第3のデータ用遅延セルと、
前記第3のデータ信号が入力され、前記第3のデータ信号を遅延させた第4のデータ信号を出力する第4のデータ用遅延セルと、
発振クロック信号が入力され、前記発振クロック信号を遅延させた第1のクロック信号を出力するものであり、前記受信データ信号の論理が第1の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第1の論理を反転させた第2の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第1の発振用遅延セルと、
前記第1のクロック信号が入力され、前記第1のクロック信号を遅延させた第2のクロック信号を出力するものであり、前記第1のデータ信号の論理が前記第2の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理と同じ論理に設定し、一方、前記第1のデータ信号の論理が前記第1の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理を反転させた論理に設定する第2の発振用遅延セルと、
前記第2のクロック信号が入力され、前記第2のクロック信号を遅延させた第3のクロック信号を出力するものであり、前記第2のデータ信号の論理が前記第1の論理である場合には、前記第3のクロック信号の論理を、前記第2のクロック信号の論理と同じ論理に設定し、一方、前記第2のデータ信号の論理が前記第2の論理である場合には、前記第3のクロック信号の論理を、前記第2のクロック信号の論理を反転させた論理に設定する第3の発振用遅延セルと、
前記第3のクロック信号が入力され、前記第3のクロック信号を遅延させた論理の第4のクロック信号を出力するものであり、前記第3のデータ信号の論理が前記第2の論理である場合には、前記第4のクロック信号の論理を、前記第3のクロック信号の論理を反転させた論理に設定し、一方、前記第3のデータ信号の論理が前記第1の論理である場合には、前記第4のクロック信号の論理を、前記第3のクロック信号の論理と同じ論理に設定する第4の発振用遅延セルと、
前記第4のクロック信号が入力され、前記第4のクロック信号を遅延させた第5のクロック信号を出力する第5の発振用遅延セルと、
前記第5のクロック信号が入力され、前記第5のクロック信号を遅延させた第6のクロック信号を出力する第6の発振用遅延セルと、を備え、
前記第4のデータ信号をリカバリデータ信号としてデータ出力端子から出力し、
前記第4のクロック信号は、前記発振クロック信号であり、前記第6のクロック信号をリカバリクロック信号としてクロック出力端子から出力する
ことを特徴とする請求項1に記載のCDR回路。 - 前記第1および第2のデータ用遅延セル、および前記第1ないし第4の発振用遅延セルは、信号の遅延時間が等しい
ことを特徴とする請求項1に記載のCDR回路。 - 前記第1ないし第4のデータ用遅延セル、および前記第1ないし第6の発振用遅延セルは、信号の遅延時間が等しい
ことを特徴とする請求項2に記載のCDR回路。 - 前記第1および第2のデータ用遅延セル、および前記第1ないし第4の発振用遅延セルは、ギルバーセル回路である
ことを特徴とする請求項1に記載のCDR回路。 - 前記第1ないし第4のデータ用遅延セル、および前記第1ないし第6の発振用遅延セルは、ギルバートセル回路である
ことを特徴とする請求項2に記載のCDR回路。 - 前記第1の発振用遅延セルは、
ソースが電源に接続され、ドレインが第1の出力端子に接続され、ゲートに第1の電圧が供給される第1のpMOSトランジスタと、
ソースが前記電源に接続され、ドレインが第2の出力端子に接続され、ゲートに前記第1の電圧が供給される第2のpMOSトランジスタと、
ドレインが前記第1のpMOSトランジスタのドレインに接続され、ゲートが第1の入力端子に接続された第1のnMOSトランジスタと、
ドレインが前記第2のpMOSトランジスタのドレインに接続され、ソースが前記第1のnMOSトランジスタのソースに接続され、ゲートが第2の入力端子に接続された第2のnMOSトランジスタと、
ドレインが前記第1のnMOSトランジスタのソースに接続され、ゲートが第3の入力端子に接続された第3のnMOSトランジスタと、
ドレインが前記第3のnMOSトランジスタのソースに接続され、ソースが接地に接続され、ゲートに第2の電圧が供給される第4のnMOSトランジスタと、
ドレインが前記第2のpMOSトランジスタのドレインに接続され、ゲートが前記第1の入力端子に接続された第5のnMOSトランジスタと、
ドレインが前記第1のpMOSトランジスタのドレインに接続され、ソースが前記第5のnMOSトランジスタのソースに接続され、ゲートが前記第2の入力端子に接続された第6のnMOSトランジスタと、
ドレインが前記第5のnMOSトランジスタのソースに接続され、ゲートが第4の入力端子に接続された第7のnMOSトランジスタと、を有し、
前記発振クロック信号と前記受信データ信号の何れか一方が、前記第1の入力端子および前記第2の入力端子に、差動入力され、
前記発振クロック信号と前記受信データ信号の残りの他方が、前記第3の入力端子および前記第4の入力端子に、差動入力され、
前記第1のクロック信号を、前記第1の出力端子および前記第2の出力端子から、差動出力する
ことを特徴とする請求項1または2に記載のCDR回路。 - クロック信号を生成するクロック発生器と、前記クロック信号に同期して、パラレル信号をシリアル信号に変換するパラレル−シリアル変換回路と、前記シリアル信号を、各通信規格で規定されている所定の信号レベルに変換したシリアルデータ信号を出力するドライバと、を有する送信機と、
前記ドライバが出力した前記シリアルデータ信号を伝送する伝送路と、
前記伝送路を伝送したシリアルデータ信号を受信した受信データ信号に基づいて、リカバリクロック信号およびリカバリデータ信号を生成するCDR回路と、前記リカバリクロック信号を用いて、前記リカバリデータ信号をパラレル信号に復調するシリアル−パラレル変換回路と、を有する受信機と、を備え、
前記CDR回路は、
前記受信データ信号が入力され、前記受信データ信号を遅延させた第1のデータ信号を出力する第1のデータ用遅延セルと、
前記第1のデータ信号が入力され、前記第1のデータ信号を遅延させた第2のデータ信号を出力する第2のデータ用遅延セルと、
発振クロック信号が入力され、前記発振クロック信号を遅延させた第1のクロック信号を出力するものであり、前記受信データ信号の論理が第1の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理と同じ論理に設定し、一方、前記受信データ信号の論理が前記第1の論理を反転させた第2の論理である場合には、前記第1のクロック信号の論理を、前記発振クロック信号の論理を反転させた論理に設定する第1の発振用遅延セルと、
前記第1のクロック信号が入力され、前記第1のクロック信号を遅延させた第2のクロック信号を出力するものであり、前記第1のデータ信号の論理が前記第2の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理と同じ論理に設定し、一方、前記第1のデータ信号の論理が前記第1の論理である場合には、前記第2のクロック信号の論理を、前記第1のクロック信号の論理を反転させた論理に設定する第2の発振用遅延セルと、
前記第2のクロック信号が入力され、前記第2のクロック信号を遅延させた第3のクロック信号を出力する第3の発振用遅延セルと、
前記第3のクロック信号が入力され、前記第3のクロック信号を遅延させ且つ前記第3のクロック信号の論理を反転した論理の第4のクロック信号を前記発振クロック信号として出力する第4の発振用遅延セルと、を備え、
前記第2のデータ信号をリカバリデータ信号としてデータ出力端子から出力し、
前記発振クロック信号をリカバリクロック信号としてクロック出力端子から出力することを特徴とするシリアル通信インターフェイス装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013216721A JP6159221B2 (ja) | 2013-10-17 | 2013-10-17 | Cdr回路、および、シリアル通信インターフェイス回路 |
US14/465,477 US9203601B2 (en) | 2013-10-17 | 2014-08-21 | CDR circuit and serial communication interface circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013216721A JP6159221B2 (ja) | 2013-10-17 | 2013-10-17 | Cdr回路、および、シリアル通信インターフェイス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015080113A true JP2015080113A (ja) | 2015-04-23 |
JP6159221B2 JP6159221B2 (ja) | 2017-07-05 |
Family
ID=52809660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013216721A Expired - Fee Related JP6159221B2 (ja) | 2013-10-17 | 2013-10-17 | Cdr回路、および、シリアル通信インターフェイス回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9203601B2 (ja) |
JP (1) | JP6159221B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9432121B2 (en) * | 2014-06-05 | 2016-08-30 | Xilinx, Inc. | Optical communication circuits |
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JP2010283455A (ja) * | 2009-06-02 | 2010-12-16 | Sony Corp | クロック再生装置および電子機器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5982834A (en) | 1997-05-09 | 1999-11-09 | Sun Microsystems, Incorporated | Clock recovery system for high speed small amplitude data stream |
JP4158465B2 (ja) | 2002-09-10 | 2008-10-01 | 日本電気株式会社 | クロック再生装置、および、クロック再生装置を用いた電子機器 |
US7492302B2 (en) * | 2007-04-30 | 2009-02-17 | Agilent Technologies, Inc. | Analog-to-digital converter with reduced metastable errors |
CN101682296B (zh) * | 2007-05-30 | 2012-05-02 | 松下电器产业株式会社 | 扩展频谱控制锁相环电路及其启动方法 |
JP5494252B2 (ja) | 2009-09-11 | 2014-05-14 | ソニー株式会社 | 同期発振器、クロック再生装置、クロック分配回路、およびマルチモード注入回路 |
-
2013
- 2013-10-17 JP JP2013216721A patent/JP6159221B2/ja not_active Expired - Fee Related
-
2014
- 2014-08-21 US US14/465,477 patent/US9203601B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US20150103964A1 (en) | 2015-04-16 |
US9203601B2 (en) | 2015-12-01 |
JP6159221B2 (ja) | 2017-07-05 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160215 |
|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
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A61 | First payment of annual fees (during grant procedure) |
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