JP5600237B2 - 集積回路 - Google Patents
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Description
12 nビットカウンタ
13 リング発振器
14 送信回路
15、23 送信コイル
21 2n:1多重化器
22 送信回路
31、41 受信コイル
32 受信回路
33 位相補間器
42 受信回路
43 ダミー位相補間器
44 1:2n逆多重化器
51、52、54、55、111〜114、122〜127、211〜218、314、315、318、319、323〜336、711〜714、722〜727、 トランジスタ
53、56 電流源
57、58 抵抗
100 送信チップ
150 受信チップ
300 送信回路
311 パルス発生器
312、316、335、336 インバータ
313、317 NOR回路
320 送信コイル
321、322 抵抗
333、334 NAND回路
340 受信コイル
350 受信回路
411 制御回路
412 nビットカウンタ
413、431 リング発振器
415、515 2n:1多重化器
421、422 オンチップ配線
432、531 1:2n逆多重化器
500 送信チップ
514 1/2n-1分周期
521、522 チップ間配線
550 受信チップ
700 送信回路
715 遅延線
716 送信コイル
721 受信コイル
750 受信回路
Claims (5)
- リング発振器によって構成されていて、1つのシステムクロックからデータを送信するi個(iはi≧2の整数)のタイミングパルスを発生するパルス発生器と、
該タイミングパルスによって送信データをj:1(jは2≦j≦2iの整数)に多重化する多重化器と、
該多重化器によって多重化された多重化信号を誘導結合送信する第1送信器と、
前記タイミングパルスをi個ごとに繰り返し誘導結合送信する第2送信器と
を有する送信チップと、
前記多重化信号を誘導結合受信する第1受信器と、
前記タイミングパルスを誘導結合受信する第2受信器と、
該タイミングパルスによって前記多重化信号を1:jに逆多重化する逆多重化器と
を有し、前記送信チップに積層実装されている受信チップと
を備えることを特徴とする集積回路。 - 前記タイミングパルスから前記タイミングパルスの90度位相の補間タイミングパルスを発生する位相補間器を更に備え、
前記逆多重化器は、該補間タイミングパルスによって前記多重化信号を逆多重化することを特徴とする請求項1記載の集積回路。 - 前記第1送信器は、前記多重化信号を誘導結合送信する送信コイルを備え、該多重化信号に起因する信号を該送信コイルの一端に入力し、該多重化信号の逆極性信号に起因する信号を該送信コイルの他端に入力して、該送信コイルに該多重化信号の波形に相当する波形を入力することを特徴とする請求項1又は2記載の集積回路。
- 前記第1受信器は、前記多重化信号を誘導結合受信する受信コイルを備え、該受信コイルに誘起する電圧が第1閾値を上回ると出力を反転し、次に該受信コイルに誘起する電圧が第1閾値より小さい第2閾値を下回るとまた出力を反転し、次に該受信コイルに誘起する電圧が第1閾値を上回るとまた出力を反転することを繰り返すヒステリシス回路を構成していることを特徴とする請求項3記載の集積回路。
- 前記第1受信器は、前記受信コイルの中央を所定電位にバイアスするものであり、そのバイアス電圧を発生する回路は、前記第1受信器と同じ構成の回路の入力と出力を短絡又は抵抗短絡した構成であることを特徴とする請求項4記載の集積回路。
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